JPH02165744A

JPH02165744A - データ時分割処理装置

Info

Publication number: JPH02165744A
Application number: JP31959088A
Authority: JP
Inventors: Yoshio Inagaki; 良男稲垣
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-12-20
Filing date: 1988-12-20
Publication date: 1990-06-26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、例えばデジタル通信装置に用いられるデー
タ時分割多重装置またはデータ時分割分離装置等のデー
タ時分割処理装置に係り、特に複数個のマルチプレクサ
またはデ・マルチプレクサを用いて並列動作させる場合
の同期技術に関する。

（従来の技術）従来より、デジタル通信装置におけるデータ時分割多重
装置は、例えば第６図に示すように構成される。第６図
に示す装置は、１６ビツトのパラレルデータＤＩ　−Ｄ
ｌＢを時分割多重してシリアルデータＤ　ｏｕｔに変換
するもので、４ビツトパラレル入力の第１乃至第５のマ
ルチプレクサ（ＭＵＸ）　ｌｌ−１５及び第１乃至第３
のクロック発生器１６〜１８で構成される。尚、ここで
はパラレルデータＤＩ−ＤＩＢのデータ伝送周期を４Ｔ
、シリアルデータＤ　ｏｕｔのデータ伝送周期をＴ／４
とし、第１のクロック発生器１Ｇで発生されるクロック
信号ＣＫＩの周期を４Ｔ、第２のクロック発生器Ｉ７で
発生されるクロック信号ＣＫ２の周期をＴ１第３のクロ
ック発生器１８で発生されるクロック信号ＣＫ　３の周
期をＴ／４とし、いずれも互いに人力データＤＩ　−Ｄ
ｌＢに同期しているものとする。

まず、１６ビツトのパラレルデータ（４Ｔ）Ｄ１〜Ｄ１
８は４つに分割され、ＤＬ、Ｄ５．Ｄ９゜ＤｌＢは第１
のマルチプレクサ１１に入力され、Ｄ２゜ＤＯ、ＤＩＧ
、　Ｄ１４は第２のマルチプレクサ１２ｋ入力され、Ｄ
３　、　Ｄ７　、　Ｄｌｌ、　Ｄ１５は第３のマルチプ
レクサ１３に入力され、Ｄ４　、　Ｄ８　、　ＤＩ２．
　ＤＩ８は第４のマルチプレクサ１４に入力される。各
マルチプレクサ１１−１４は共に同構成であり、それぞ
れ４ビツトのパラレル入力データを保持するための４個
カスケード接続されたシフトレジスタを備える。そして
、レジスタに第１のクロック信号ＣＫＩ　　（４Ｔ）（
すなわちシフトレジスタのロード信号Ｌ）の入力タイミ
ングに応じて４ビツトのパラレル入力データを記憶し、
第２のクロック信号ＣＫ２　　（Ｔ）の入力タイミング
に応じてレジスタのビットデータを順番に転送出力する
。尚、各マルチプレクサ１１−１４の入出力部にはバッ
ファ回路が設けられ、適宜信号の波形が補償されている
。

各マルチプレクサ１１−１４の出力データ（Ｔ）ＤＩ’
〜Ｄ４’　は４ビツトパラレル入力の第５のマルチプレ
クサ１５に入力される。この第５のマルチプレクサ１５
は第１乃至第４のマルチプレクサ１１〜１４と同構成で
あり、４ビツトのパラレル入力データを保持するための
４個カスケード接続されたシフトレジスタを備える。そ
して、レジスタに第２のクロック信号ＣＫ２　　（Ｔ）
（すなわちシフトレジスタのロード信号Ｌ）の入力タイ
ミングに応じて４ビツトのパラレル入力データを記憶し
、第３のクロック信号ＣＫ３　　（Ｔ／４）の入力タイ
ミングに応じてレジスタのビットデータを順番に転送出
力し、シリアルデータＤ　ｏｕｔとする。すなわち、伝
送周期４Ｔの１６ビツトパラレルデータＤｉ　−ＤｌＢ
は２段構成の時分割多重装置によって伝送周期Ｔ／４の
シリアルデータＤ　ｏｕｔに変換されることになる。

尚、デジタル通信装置では、シリアルデータをパラレル
データに変換するデータ時分割分離も行われるが、その
装置としては上記データ時分割多重装置のマルチプレク
サをデ・マルチプレクサに置換え、信号伝送方向を全く
逆にして構成している。

このように、従来のデータ時分割処理装置では、複数の
マルチプレクサあるいはデ・マルチプレクサを用いて段
階的にデータ処理しており、各段毎にデータ人出力用の
クロック信号周期が異なるため、それぞれ独立したクロ
ック発生器が必要であり、構成が複雑であった。

（発明が解決しようとする課題）以上述べたように従来のデータ時分割処理装置では、複
数個のマルチプレクサあるいはデ・マルチプレクサを用
いて段階的にデータ処理しており、各段毎に異なる周期
のクロック信号によって並列動作させているため、異な
る周期のクロック発生器が多数必要であり、構成が複雑
であるとい・う課題を有している。

この発明は上記の課題を解決するためになされたもので
、１個のクロック発生器だけで各段のマルチプレクサあ
るいはデ・マルチプレクサを並列動作させることができ
、構成が簡単データ時分割処理装置を提供することを目
的とする。

［発明の構成］（課題を解決するための手段）上記目的を達成するためにこの発明に係るデータ時分割
処理装置は、（１）時分割多重処理を行なう場合、ｍ　
（ｍは２以上の整数）ビットパラレル人力、ｍビットシ
リアル出力のシフトレジスタで構成されるｍ；１（ｍは
２以上の偶数）の多重分離回路を備え、前記レジスタに
周期Ｔのロード信号に応じてデータを書込み、外部から
供給される周期Ｔ　／　ｍのクロック信号に応じて転送
出力させるマルチプレクサをｇ門並列に備え、伝送周期
Ｔで２ｋ　（ｋは自然数で２ｋ−ｍφｆＩ）ビットのパ
ラレルデータを前記９個のマルチプレクサに入力し、各
マルチプレクサの出力を伝送周期Ｔ　／　ｍのｐビット
パラレルデータとして取出すようにし、さらに前記９個
のマルチプレクサにそれぞれ設けられ、ｍ／２個のフリ
ップフロップをカスケード接続し、その最終段の反転出
力パルス信号を初段のフリップフロップのデータ入力端
に帰還させ、前記外部からのクロック信号によって各段
のフリップフロップを駆動して、最終段の反転出力を前
記ロード信号として前記シフトレジスタに送るカウンタ
と、前記９個のマルチプレクサにそれぞれ設けられ、内
部切換信号に応じて帰還パルス信号に代わって外部から
供給される同期用パルス信号を前記カウンタの初段のフ
リップフロップのデータ入力端に供給する選択回路とを
具備し、前記９個のマルチプレクサのうち１個のマルチ
プレクサの選択回路に前記内部切換信号によって帰還パ
ルス信号を選択させ、そのカウンタの最終段のフリップ
フロップの反転出力を同期用パルス信号として他の並列
マルチプレクサに供給し、これらの並列マルチプレクサ
の各選択回路に前記内部切換信号によって前記同期用パ
ルス信号を選択させて構成する。

また、時分割分離処理を行なう場合、（２）ｍ（ｍは２
以上の整数）ビットシリアル入力、ｍビットパラレル出
力のシフトレジスタで構成される１：ｍ　（ｍは２以上
の偶数）の多重分離回路を備え、前記レジスタに外部か
ら供給される周期Ｔのクロック信号に応じてデータを入
力転送させ、周期ｍ・Ｔのロード信号に応じて出力させ
るデ・マルチプレクサをｐ門並列に備え、伝送周期Ｔで
ｇビットのパラレルデータを前記９個のデ・マルチプレ
クサにビット毎に人力し、全デ・マルチプレクサの出力
を伝送周期ｍ−Ｔの２ｋビット（ｋは自然数で２ｋ−ｍ
−ｇ）パラレルデータとして取出すようにし、前記９個
のデ・マルチプレクサにそれぞれ設けられ、ｍ／２個の
フリップフロップをカスケード接続し、その最終段の反
転出力パルス信号を初段のフリップフロップのデータ入
力端に帰還させ、前記外部からのクロック信号によって
各段のフリップフロップを駆動して、最終段の反転出力
を前記ロード信号として前記シフトレジスタに送るカウ
ンタと、前記９個のマルチプレクサにそれぞれ設けられ
、内部切換信号に応じて帰還パルス信号に代わって外部
から供給される同期用パルス信号を前記カウンタの初段
のフリップフロップのデータ入力端に供給する選択回路
とを具備し、前記９個のデ・マルチプレクサのうち１個
のデ・マルチプレクサの選択回路に前記内部切換信号に
よって帰還パルス信号を選択させ、そのカウンタの最終
段のフリップフロップの反転出力を同期用パルス信号と
して他の並列マルチプレクサに供給し、これらの並列マ
ルチプレクサの各選択回路に前記内部切換信号によって
前記同期用パルス信号を選択させて構成する。

（３）前記カウンタは、２ｍ個のフリップフロップをカ
スケード接続し、その最終段の反転出力パルス信号を初
段のフリップフロップのデータ入力端に帰還させ、前記
外部からのクロック信号によって各段のフリップフロッ
プを駆動して、最終段の反転出力を前記ロード信号とし
て前記シフトレジスタに送るように構成してもよい。ま
た、（４）前記同期用パルス信号は、前記カウンタの最
終段以外のフリップフロップの反転出力を取出して生成
してもよい。また、（５）前記同期用パルス信号は、前
記カウンタの最終段以外のフリップフロップの正転出力
を取出し、反転ゲート回路で反転させて生成してもよい
。

（作°用）（１）、（２）の構成によるデータ時分割処理装置は、
１個のマルチプレクサあるいはデ・マルチプレクサを基
準とし、そのカウンタのいずれかのフリップフロップの
反転出力を同期用パルス信号として他の並列マルチプレ
クサあるいはデ・マルチプレクサに送り、この同期用パ
ルス信号で他の並列マルチプレクサあるいはデ・マルチ
プレクサのカウンタのフリップフロップを動作させるの
で、１個のマルチプレクサあるいはデ・マルチプレクサ
を基準に他の並列マルチプレクサあるいはデ・マルチプ
レクサを同期させることができる。（３）の構成のカウ
ンタは、フリップフロップの個数が（１）、（２）で用
いたカウンタの２倍であるが、同様の出力を得ることが
できる。また、（４）、（５）のように同期用パルス信
号を生成すれば、取扱うデータの伝送速度が高速化され
ても、その影響を回避することができる。

（実施例）以下、第１図乃至第５図を参照してこの発明の詳細な説
明する。

第１図はこの発明に係るデータ時分割多重装置の構成を
示すもので、（ａ）図は全体構成を、（ｂ）図はマルチ
プレクサ２１〜２５の内部に設けられるジョンソンカウ
ンタの構成を示している。この装置は、１６ビツトのパ
ラレルデータＤ１〜ＤＩＧを時分割多重してシリアルデ
ータＤ　ｏｕｔに変換するもので、４ビツトパラレル入
力の第１乃至第５のマルチプレクサ（ＭＵＸ）２１〜２
５及びクロック発生器２Ｂで構成される。尚、ここでは
パラレルデータＤｌ−Ｄ１Ｂのデータ伝送周期を４７．
シリアルデータＤｏｕＬのデータ伝送周期をＴ／４とす
る。また、クロック発生器２Ｂで発生されるクロック信
号ＣＫｏの周期をＴ／４とし、データ周期に同期してい
るものとする。

まず、１６ビツトのパラレルデータ（４Ｔ）ＤＩ−Ｄｌ
Ｂは４つに分割され、ＤＩ、Ｄ５．Ｄ９゜ＤＩ３は第１
のマルチプレクサ２１に入力され、Ｄ２゜ＤＢ　、　Ｄ
ＩＯ，ＤＩ４は第２のマルチプレクサ２２ｋ入力され、
Ｄ３　、　Ｄ７　、　Ｄｌｌ、　０１５は第３のマルチ
プレクサ２３に入力され、Ｄ４　、　ＤＢ　、　ＤＩ２
．　ＤＩ６は第４のマルチプレクサ２４に入力される。

各マルチプレクサ２１〜２４は共に同構成であり、それ
ぞれ４ビツトのパラレル入力データを保持するための４
個カスケード接続されたシフトレジスタを備え、さらに
（ｂ）図に示すジョンソンカウンタを備えている。上記
シフトレジスタはジョンソンカウンタからのロード信号
りによって対応するビットデータを取込み、外部からの
クロック信号ＣＫ、によって保持データを転送出力する
ものである。尚、レジスタの入出力部にはバッファ回路
が設けられ、適宜信号の波形が補償されている。各マル
チプレクサ２１〜２４から出力される４ビツトシリアル
データはデータ周期Ｔの４ビツトパラレルデータＤ１′
〜Ｄ４’　として第５のマルチプレクサ２５に人力され
る。

上記ジョンソンカウンタは２つのＤ型フリップワロップ
２７．２８及び選択回路２９で構成される。フリップフ
ロップ２７．２８はカスケード接続され、各ＣＫ端子に
は外部からのクロック信号ＣＫ１が供給され、第１のフ
リップフロップ２７のＤ端子には選択回路２９によって
選択されるパルス信号が供給されるようになっている。

上記選択回路２９はゲート素子Ｇ１−０４で構成され、
内部切換信号ＩＮＨによって第２のフリップフロップ２
８のＱ２出力あるいは外部からの同期用パルス信号ＣＰ
を選択出力するものである。

すなわち、このジョンソンカウンタは内部切換信号ＩＮ
Ｈによって他のマルチプレクサと同期をとるか否かを選
択し、同期をとる場合はＩＮＨ−“Ｈ″として外部カー
らの同期用パルス信号ＣＰを選択し、同期をとらない場
合はＩＮＨ−“Ｌ”として２段目のフリップフロップ２
８のＱ２出力を選択して１段目のフリップフロップ２７
のＤ端子に入力する。そして、各フリップフロップ２７
．２８を外部からのクロック信号ＣＫ１によって駆動し
、２段目のフリップフロップ２８の口出力を各シフトレ
ジスタのロード信号りとして出力するようになっている
。第１図の回路では、第１及び第５のマルチプレクサ２
１．２５がＩＮＨ−“Ｌ”、他のマルチプレクサ２３〜
２４がＩＮＨ−Ｈ＃に設定されている。

上記クロック発生器２ＢはＴ／４の周期を持っクロック
信号ＣＫｏを発生するもので、このクロック信号ＣＫ、
は第５のマルチプレクサ２５のクロック入力端子ＣＫに
供給される。この第５のマルチプレクサ２５は第１乃至
第４のマルチプレクサ２１〜２４と同構成であり、４ビ
ツトのパラレル入力データを保持するための４ビツトシ
フトレジスタを備え、さらに上記ジョンソンカウンタを
備えている。

上記４ビツトシフトレジスタはジョンソンカウンタから
のロード信号りによって対応するビットデータＤｌ’　
〜Ｄ４’　を取込み、クロック発生器２６からのクロッ
ク信号ＣＫ、によって保持データを転送出力し、１６ビ
ツトシリアルデータＤｏｕＬとするようになっている。

ここで、上記時分割多重装置において、第５のマルチプ
レクサ２５のジョンソンカウンタにて生成される周期Ｔ
のロード信号りは、周期Ｔのクロック信号ＣＫ、として
第１乃至第４のマルチプレクサ２１〜２４のクロック入
力端子ＣＫに入力される。

また、第１のマルチプレクサ２１のジョンソンカウンタ
で生成される周期４Ｔのロード信号りは、同期用パルス
信号ＣＰとして第２乃至第４のマルチプレクサ２２〜２
４のロード信号りに人力されるようになっている。　上
記構成において、以下その動作について第２図及び第３
図を参照して説明する。

まず、第１及び第５のマルチプレクサ２１．２５の内部
切換信号ＩＮＨを“Ｌｏに設定し、第２乃至第４のマル
チプレクサ２２〜２４の内部切換信号ＩＮＨをＨ”に設
定しておく。今、クロック発生器２６から第２図（ａ）
に示す周期Ｔ／４のクロック信号ＣＫ、が出力されてい
るとする。第５のマルチプレクサ２５はこのクロック信
号ＣＫｏを内部のジョンソンカウンタに送る。このカウ
ンタの１段目のフリップフロップのＱ＋比出力第２図（
ｂ）に示すように周期Ｔのタイミング波形となり、２段
目のフリップフロップのＱ２出力は第２図（ｃ）に示す
ように周期ＴでＱ１出力よりＴ／２だけ遅れたタイミン
グ波形となる。第５のマルチプレクサ２５では、（５２
出力を周期Ｔのロード信号りとし、このロード信号りを
周期Ｔのクロック信号ＣＫ、として第１乃至第４のマル
チプレクサ２１〜２４に送る。

この第１乃至第４のマルチプレクサ２１〜２４は受取っ
た周期Ｔのクロック信号ＣＫ、を内部のジョンソンカウ
ンタに送る。このうち、第１のマルチプレクサ２１にお
けるジョンソンカウンタの１段目のフリップフロップの
Ｑｌ小出力第２図（ｄ）に示すように周期４Ｔのタイミ
ング波形となり、２段目のフリップフロップのＱ２出力
は第２図（ｅ）に示すように周期４ＴでＱ１出力よりＴ
だけ遅れたタイミング波形となる。第１のマルチプレク
サ２１では、Ｑ２出力を周期４Ｔのロード信号りとし、
このロード信号りを周期４Ｔの同期用パルス信号ＣＰと
して第２乃至第４のマルチプレクサ２２〜２４に送る。

第２乃至第４のマルチプレクサ２１において、ジョンソ
ンカウンタの選択回路２９は外部から、すなわち第１の
マルチプレクサ２１からの同期用パルス信号ＣＰを選択
出力し、第１のマルチプレクサ２１に与えられるクロッ
ク信号ＣＫ１と同じクロック信号ＣＫ、で駆動されるの
で、カウンタから出力されるロード信号りは第１のマル
チプレクサ２１と全く同じ周期４Ｔのタイミング波形と
なる。

上記のようなタイミング信号によって各マルチプレクサ
２１〜２５を駆動した場合、第１のマルチプレクサ２１
では第３図（ａ）〜（ｄ）に示す伝送周期４Ｔのパラレ
ルデータＤｉ、Ｄ５．Ｄ９．Ｄ１３を第２図（ｅ）に示
す周期４Ｔのロード信号りの立上がりまたは立下がりタ
イミングでシフトレジスタに取込み、第２図（ｅ）に示
す第５のマルチプレクサ２５からの周期Ｔのクロック信
号ＣＫ１のタイミングで順次転送出力する。したがって
、第１のマルチプレクサ２１からは第３図（ｅ）に示す
ように周期Ｔのシリアルデータが出力されることになる
。このことは、第２乃至第４のマルチプレクサ２２〜２
４が第１のマルチプレクサ２１に同期して全く同じく動
作することから、各マルチプレクサ２２〜２４からは第
３図（ｆ）〜（ｈ）に示すように周期Ｔのシリアルデー
タが第１のマルチプレクサ２１の出力と同タイミングで
出力されることになる。

第５のマルチプレクサ２５では第３図（ｅ）〜（ｈ）に
示す伝送周期Ｔのシリアルデータを周期Ｔのパラレルデ
ータＤｉ’　　Ｄ２’　　Ｄ３’Ｄ４’　とし、第２図
（ｃ）に示す周期Ｔのロード信号りの立上がりまたは立
下がりタイミングでシフトレジスタに取込み、第２図（
ａ）に示すクロック発生器２６からの周期Ｔ／４のクロ
ック信号ＣＫｏのタイミングで順次転送出力する。した
がって、第５のマルチプレクサ２５からは第３Ｅ（ｉ）
に示すように周期Ｔ／４のシリアルデータＤ　ｏｕｔが
出力されることになる。

このように、上記構成によるデジタル信号時分割多重回
路は、１個のクロック発生器の出力を基準に全てのマル
チプレクサを同期させて動作させることができるので、
極めて構成が簡単になる。

尚、上記実施例では１つのマルチプレクサの入力ビツト
数が偶数である必要がある。この場合、ジョンソンカウ
ンタのフリップフロップの段数は１つのマルチプレクサ
に入る入力ビツト数の半分でよい。また、ジョンソンカ
ウンタに代わってリングカウンタも使用できる。この場
合、リングカウンタに用いるフリップフロップの段数は
入力ビツト数に等しくする必要があることはいうまでも
ない。

ところで、上記構成の時分割多重装置では、入力データ
の高速化に伴って同期用パルス信号ＣＰの信号ラインに
よる遅延や、マルチプレクサ２１〜２４内のバッファ回
路による遅延の影響を受けて、基準となる第１のマルチ
プレクサ２１のロード信号りに比べて第２乃至第４のマ
ルチプレクサ２２〜２４のロード信号りが入力クロック
信号ＣＫｌの周期以上遅れてしまい、同期がとれなくな
るおそれがある。

このような場合には、第４図（ａ）に示すように、同期
用パルス信号ＣＰの信号ラインに適当な遅延回路（遅延
素子でもよい）３０を介在させると共に、第４図（ｂ）
に示すように基準となる第１のマルチプレクサ２１のジ
ョンソンカウンタにおける１段目のフリップフロップ２
７のＱ１出力を同期用パルス信号ＣＰとして出力させる
。すなわち、第１のマルチプレクサ２１において、同期
用パルス信号ＣＰの周期をロード信号りの出力の１／４
（−Ｔ）とし、遅延回路３０で適当に遅延させて他のマ
ルチプレクサ２２〜２４に送るようにする。この構成に
よれば、入力データの高速化に伴う同期用パルス信号Ｃ
Ｐの信号ラインによる遅延や、マルチプレクサ２１〜２
４内のバッファ回路による遅延の影響に余裕を持って対
処することができる。

尚、第４図の実施例の装置は第５図に示すよるに構成し
てもよい。この装置は、第５図（ａ）に示すように同期
用パルス信号ＣＰの伝送ラインに前記遅延回路３０と共
に反転ゲート回路３１を介在させ、第１のマルチプレク
サ２１から出力される同期用パルス信号ＣＰを第５図（
ｂ）に示すようにジョンソンカウンタの１段目のフリッ
プフロップ２７のＱｌ比出力ら取出すようにしたもので
ある。すなわち、反転ゲート回路３１の出力はジョンソ
ンカウンタのＱｌ比出力反転したものであるからＱ出力
に等しく、当然第４図に示す装置と同様の効果が得られ
るものである。

尚、第４図あるいは第５図に示す各装置において、入力
データがさらに高速化され、遅延回路３１を設けなくて
も信号ラインによる遅延またはマルチプレクサ２２〜２
４内のバッファ回路による遅延の影響が大きい場合には
、上記遅延回路３１を設ける必要がないことは勿論であ
る。また、いずれの実施例もマルチプレクサを用いて時
分割多重装置を構成した場合を示したが、各マルチプレ
クサに代わってデ・マルチプレクサを用いて構成すれば
、この発明に係る時分割分離装置が構成できる。

［発明の効果］以上の発明によれば、１個のクロック発生器だけで各段
のマルチプレクサあるいはデ・マルチプレクサを並列動
作させることができ、構成が簡単なデータ時分割処理装
置を提供することができる。

【図面の簡単な説明】

第１図（ａ）はこの発明に係るデータ時分割多重装置の
一実施例を示すブロック回路図、第１図（ｂ）は同実施
例に用いられるマルチプレクサ内のジョンソンカウンタ
の構成を示すロジック回路図、第２図は上記ジョンソン
カウンタの動作を説明するためのタイミングチャート、
第３図は同実施例の装置のデータ処理動作を示すタイミ
ング図、第４図及び第５図はそれぞれこの発明に係る他
の実施例を示すブロック回路図、第６図は従来のデータ
時分割多重装置の構成を示すブロック回路図である。２１〜２５・・・マルチプレクサ、２Ｂ・・・クロック
発生器、２７、２８・・・フリップフロップ、２９・・
・選択回路、３０・・・遅延回路、３１・・・反転ゲー
ト回路。

Claims

【特許請求の範囲】

（１）ｍ（ｍは２以上の整数）ビットパラレル入力、ｍ
ビットシリアル出力のシフトレジスタで構成されるｍ：
１（ｍは２以上の偶数）の多重分離回路を備え、前記レ
ジスタに周期Ｔのロード信号に応じてデータを書込み、
外部から供給される周期Ｔ／ｍのクロック信号に応じて
転送出力させるマルチプレクサをｌ個並列に備え、伝送
周期Ｔで２ｋ（ｋは自然数で２ｋ＝ｍ・ｌ）ビットのパ
ラレルデータを前記ｌ個のマルチプレクサに入力し、各
マルチプレクサの出力を伝送周期Ｔ／ｍのｌビットパラ
レルデータとして取出すデータ時分割処理装置において
、前記ｌ個のマルチプレクサにそれぞれ設けられ、ｍ／
２個のフリップフロップをカスケード接続し、その最終
段の反転出力パルス信号を初段のフリップフロップのデ
ータ入力端に帰還させ、前記外部からのクロック信号に
よって各段のフリップフロップを駆動して、最終段の反
転出力を前記ロード信号として前記シフトレジスタに送
るカウンタと、前記ｌ個のマルチプレクサにそれぞれ設
けられ、内部切換信号に応じて帰還パルス信号に代わっ
て外部から供給される同期用パルス信号を前記カウンタ
の初段のフリップフロップのデータ入力端に供給する選
択回路とを具備し、前記ｌ個のマルチプレクサのうち１
個のマルチプレクサの選択回路に前記内部切換信号によ
って帰還パルス信号を選択させ、そのカウンタの最終段
のフリップフロップの反転出力を同期用パルス信号とし
て他の並列マルチプレクサに供給し、これらの並列マル
チプレクサの各選択回路に前記内部切換信号によって前
記同期用パルス信号を選択させ、１個のマルチプレクサ
を基準に他の並列マルチプレクサを同期させることを特
徴とするデータ時分割処理装置。
（２）ｍ（ｍは２以上の整数）ビットシリアル入力、ｍ
ビットパラレル出力のシフトレジスタで構成される１：
ｍ（ｍは２以上の偶数）の多重分離回路を備え、前記レ
ジスタに外部から供給される周期Ｔのクロック信号に応
じてデータを入力転送させ、周期ｍ・Ｔのロード信号に
応じて出力させるデ・マルチプレクサをｌ個並列に備え
、伝送周期Ｔでｌビットのパラレルデータを前記ｌ個の
デ・マルチプレクサにビット毎に入力し、全デ・マルチ
プレクサの出力を伝送周期ｍ・Ｔの２ｋビット（ｋは自
然数で２ｋ＝ｍ・ｇ）パラレルデータとして取出すデー
タ時分割処理装置において、前記ｌ個のデ・マルチプレ
クサにそれぞれ設けられ、ｍ／２個のフリップフロップ
をカスケード接続し、その最終段の反転出力パルス信号
を初段のフリップフロップのデータ入力端に帰還させ、
前記外部からのクロック信号によって各段のフリップフ
ロップを駆動して、最終段の反転出力を前記ロード信号
として前記シフトレジスタに送るカウンタと、前記ｌ個
のマルチプレクサにそれぞれ設けられ、内部切換信号に
応じて帰還パルス信号に代わって外部から供給される同
期用パルス信号を前記カウンタの初段のフリップフロッ
プのデータ入力端に供給する選択回路とを具備し、前記
ｌ個のデ・マルチプレクサのうち１個のデ・マルチプレ
クサの選択回路に前記内部切換信号によって帰還パルス
信号を選択させ、そのカウンタの最終段のフリップフロ
ップの反転出力を同期用パルス信号として他の並列マル
チプレクサに供給し、これらの並列マルチプレクサの各
選択回路に前記内部切換信号によって前記同期用パルス
信号を選択させ、１個のデ・マルチプレクサを基準に他
の並列デ・マルチプレクサを同期させることを特徴とす
るデータ時分割処理装置。
（３）前記カウンタは、２ｍ個のフリップフロップをカ
スケード接続し、その最終段の反転出力パルス信号を初
段のフリップフロップのデータ入力端に帰還させ、前記
外部からのクロック信号によって各段のフリップフロッ
プを駆動して、最終段の反転出力を前記ロード信号とし
て前記シフトレジスタに送ることを特徴とする請求項（
１）、（２）いずれか記載のデータ時分割処理装置。
（４）前記同期用パルス信号は、前記カウンタの最終段
以外のフリップフロップの反転出力を取出して生成する
ことを特徴とする請求項（１）乃至（３）いずれか記載
のデータ時分割処理装置。
（５）前記同期用パルス信号は、前記カウンタの最終段
以外のフリップフロップの正転出力を取出し、反転ゲー
ト回路で反転させて生成することを特徴とする請求項（
１）乃至（３）いずれか記載のデータ時分割処理装置。