JPH03171273A - デジタル信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明−の構成］ （産業上の利用分野） 本発明は、デジタル信号の演算処理に用いられるデジタ
ル信号処理装置に係わり、特に複数の演算処理ユニット
を用いてデータを並列処理するデジタル信号処理装置に
関する。

（従来の技術） 従来、デジタル信号を演算処理する装置は種々提案され
ているが、その主な方法は単独のシステム又は演算処理
ユニット（ＬＳＩチップ）で処理を行うことであった。

しかし、近年処理すべき信号の情報量，スピードが共に
増え、単独システムでは処理しきれなくなってきている
。

そこで最近、第４図に示すような同一ユニットを複数個
並列に用いた方法が用いられている。

同図においてＵ１〜ＵＮは演算処理部、Ｂはｎ分周器、
Ｌ，〜ＬＮは入力ラッチ、Ｔ．〜ＴＮは出力ラッチ、Ｍ
はメモリ、Ａは入力デジタルデータ、ＣＫｓはシステム
クロック、ＣＫｂはシステムクロックＣＫｓをｎ分周し
た第２クロック（サブクロック）　、Ａ　Ｉ−Ａｓは演
算処理部への入力デジタルデータ、０１〜ＯＮは演算処
理ユニットからの出力デジタルデータを示している。

この装置において、システムクロックＣＫｓの周波数を
φｓ１システムクロックＣＫｓをｎ分周した第２クロッ
クＣＫｂの周波数をφａ　−φｓ　／　ｎとする。入力
デジタルデータＡの周波数はシステムクロックＣＫｓの
周波数φＳと同じとする。まず、入力データＡはシステ
ムクロックＣＫｓによりメモリＭに順次書き込まれ、デ
ータＡ１〜ＡＮとしてメモリＭより演算処理部Ｕ１〜Ｕ
Ｎに出力される。演算処理部Ｕ１〜ＵＮの前段のラッチ
Ｌ１〜ＬＮはデータＡ１〜ＡＮをそれぞれ第２クロック
ＣＫｂのタイミングで取り込む。取り込まれたデータは
演算処理部Ｕ１〜ＵＮにおいて第２クロツクＣＫｂをク
ロックとしてそれぞれ処理され、出力データ０１〜ＯＮ
として出力されることになる。

このように複数の演算処理ユニットを並列動作させ．る
ことにより、最高動作周波数φａの演算処理部をｎ個用
いることによって、その最高動作周波数のｎ倍のｎ×φ
ａのデジタルデータまで扱うことができるようになる。

また、分周器を用いずにシステムクロックＣＫｓと第２
クロツクＣＫｂの周波数を同じにすると、次のデータが
来るまでに最大ｎクロックの処理を行うことができる。

しかしながら、この種の信号処理装置にあっては次のよ
うな問題があった。即ち、入力側及び出力側のラッチと
演算処理部とからなる演算処理ユニット以外に、ｎ個の
データを記憶できるメモリとそのメモリを制御する回路
が外部に必要となる。また、メモリは入力信号の周波数
に耐え得る高速なものである必要がある。このように、
システムの周辺回路が増えるために装置構成が複雑にな
り、また高価な周辺回路が必要となりコスト高を招く欠
点があった。

（発明が解決しようとする課題） このように従来、同一の処理ユニットを複数個並列に用
いて処理速度の向上をはかったデジタル信号処理装置で
は、ｎ個のデータを記憶できるメモリとそのメモリを制
御する回路を外部に必要とし、装置構成の複雑化及びコ
スト高を招く問題があった。

本発明は、上記事情を考慮してなされたもので、その目
的とするところは、複数の演算処理ユニットを用いてデ
ータの並列処理を行うことにより処理速度の高速化をは
かることができ、且つ装置構成の簡略化及び製造コスト
の低減化をはかり得るデジタル信号処理装置を提供する
ことにある。

［発明の構成］ （課題を解決するための手段） 本発明の骨子は、演算処理ユニット内に僅かな回路を付
加するだけで、装置構成の複雑化や製造コストの上昇を
招くことなく、従来と同様に高速のデータ処理を行うこ
とにある。

即ち本発明は、デジタル化された入力データを、システ
ムクロック又は該クロックの整数倍の周期のサブクロッ
クに同期して、並列に演算処理する複数の演算処理ユニ
ットを備えたデジタル信号処理装置において、前記各演
算処理ユニットを、入力データをサブクロックの１周期
分だけ保持するデータ保持部と、サブクロックをシステ
ムクロックの１周期分だけ遅延させる遅延回路部と、デ
ータ保持部に保持されているデータに対し、システムク
ロック又は遅延回路部に入力されるサブクロックに同期
して所定の演算処理を実行する演算処理部とからそれぞ
れ構成し、１段目のユニットの遅延回路部にはサブクロ
ックを入力し、２段目以降のユニットの遅延回路部には
前段のユニットの遅延回路部により遅延されたサブクロ
ックを入力するようにしたものである。

（作用） 本発明によれば、入力データはシステムクロックを分周
したサブクロックのタイミングでデータ保持部に保持さ
れる。保持されたデータは演算処理部において所定の演
算処理が行われ、出力データとして外部に出力される。

また、サプクロックは遅延回路部によりシステムクロッ
クの１サイクル分遅延され、次のデータを保持するため
のクロックとして出力され、次段の処理ユニットに与え
られる。従って、１番目のデータは１段目の処理ユニッ
トで、２番目のデータは２段目の処理ユニットで、ｎ番
目のデータはｎ段目の処理ユニットで処理され、これ以
降のデータはｎ＋１番目が１段目、ｎ＋２番目のデータ
は２番目というように、再び各処理ユニットで処理され
ることになる。従って、データの並列処理が可能となり
、データ処理の高速化をはかることができる。そしてこ
の場合、演算処理ユニットに遅延回路部等の簡単な回路
を付加するだけで、入力データを記憶するメモリは不要
となり、装置構成の簡略化をはかることができる。

（実施例） 以下、本発明の詳細を図示の実施例によって説明する。

第１図は本発明の一実施例に係わるデジタル信号処理装
置の概略構成を示すブロック図である。図中１０はｍビ
ットデータバス２１から入力されたデータＡを、システ
ムクロックＣＫｓ及び該クロックＣＫｓを分周した第２
クロック（サブクロック）ＣＫｂ等に基づいてデータ処
理する演算処理ユニットである。このユニット１０は複
数個並列に配置され、入力データを並列処理するものと
なっている。

１段目の演算処理ユニット１０は、入力側のｍビットラ
ッチ（データ保持部）１１．１ビットラッチ（遅延回路
部）１２，演算処理部１３，出力側のｍビットラッチ１
４及びセレクタ１５等からそれぞれ構成されている。ラ
ッチ１１はデータ入力バス２１から入力されたデータを
保持するもので、第２クロックＣＫｂに同期して動作す
る。ラッチ１２は第２クロック入力線２３から入力され
た第２クロックＣＫｂを遅延させるものであり、システ
ムクロックＣＫｓに同期して動作する。これにより、ラ
ッチ１２では、第２クロックＣＫｂがシステムクロック
ＣＫｓの１周期分だけ遅延される。そして、ラッチｌ２
で遅延された第２クロックＣＫｂは信号線２４に出力さ
れるものとなっている。

セレクタ１５は、システムクロック入力線２２より入力
されたシステムクロックＣＫｓと第２クロックＣＫｂと
を選択するものである。演算処理部ｌ３は、ラッチｌ１
で保持されたデータを入力して所定の演算処理を実行す
るものであり、セレクタ１５で選択されたクロックに同
期して動作する。ラッチ１４は演算処理部１３で処理し
た出力データを保持するものであり、このラッチ１４も
セレクタ１５で選択されたクロックに同期して動作する
。そして、ラッチ１４で保持されてデータが出力データ
線２５に出力されるものとなっている。

２段目以降の演算処理ユニットも１段目と喝様の構或で
あるが、１段目のユニットではラッチ１２に第２クロッ
ク入力線２３から第２クロックＣＫｂが入力されていた
のに対し、２段目以降のｄニットでは前段のユニットの
ラッチ１２により遅延された第２クロックＣＫｂが信号
線２４を介して入力されている。各部の動作は１段目と
全く同様である。なお、図中の一点鎖線で囲まれた各ユ
ニットは通常１つのＬＳＩチップで構成されている。ま
た、図には示さないが、第２クロックＣＫｂはシステム
クロックＣＫｓを分周器を通すことにより得られる。

次に、上記装置の動作を第２図及び第３図を参照して説
明する。

いま、説明のために第２クロックＣＫｂはシステムクロ
ックＣＫｓを３分周したものとし、演算処理ユニットを
３個用いた装置とする。第２図は３つのユニット１０＋
　．１０２　．１０ｉを用いたデジタル信号処理装置の
ブロック図であり、１段目のユニットには下付の１を付
し、同様に２段目には２、３段目には３を付している。

第３図はその動作の一例を示すタイミングチャートであ
る。

第３図において、（ａ）はデータ入力バス２１から入力
される入力データ列、（ｂ）はシステムクロックＣＫｓ
，（ｃ）はシステムクロックＣＫｓの３倍の周期を持つ
第２クロックＣＫｂである，いま、データ入力バス２１
にデータＡが入力されると、１段目のユニット１０，の
ラッチ１１，では第３図（ｃ）に示す第２クロックＣＫ
ｂに同期してデータが取り込まれ、一時的に保持される
。

この実施例の場合、クロックの立ち上がりでラッチｌｌ
＋が動作するとすると、このラッチ１１＋には第３図（
ｄ）に示す如くＡ。，Ａ３，Ａ６，・・・の順にデータ
が取り込まれることになる。

２段目のユニット１０２のラッチ１１２では第３図（Ｃ
）に示す第２クロックＣＫｂをシステムクロックＣＫｓ
の１周朗分遅延した同図（ｅ）に示すクロックＣＫｂ’
　に同期してデータが取り込まれ、一時的に保持される
。この実施例の場合、ラッチ１１２には第３図（ｆ）に
示す如＜ＡｌＡ，，Ａｔ，・・・の順にデータが取り込
まれることになる。同様に、３段目のユニットｌＯｉの
ラッチ１１３では第３図（ｅ）に示すクロックＣＫｂ″
をシス、テムクロックＣＫｓの１周期分遅延した同図（
ｇ）に示すクロックＣＫｂ”に同期してデータが取り込
まれ、一時的に保持される。この実施例の場合、ラッチ
１１３には第３図（ｈ）に示す如＜　Ａ２　，　Ａｓ　
，　Ａｓ　，・・・の順にデータが取り込まれることに
なる。

このように各ユニットでは、実際の入力データの周期の
３倍の周期でデータが取り込まれ、その後に演算処理部
にて所定の演算処理が実行される。ここで、演算処理部
へのクロックはセレクタ１５により選択されるが、第２
クロックＣＫｂを選択した場合は演算処理部へはシステ
ムクａツクＣＫｓの３倍の周期を持った信号が入力され
ることになる。この場合、演算処理部の最高動作周波数
の３倍の周波数のデータを処理できることになり、演算
処理部の最高動作周波数が入力データの周期よりも遅い
ときに有効である。また、セレクタ１５においてシステ
ムクロックＣＫｓを選択した場合は、演算処理部へはシ
ステムクロックＣＫｓが入力されることになる。この場
合、演算処理部では１つのデータに対し複数クロックの
処理を行うことができ、複雑な処理を行うときに有効と
なる。

このように本実施例によれば、第４図に示す従来装置と
穴なり、入力データを記憶する高速メモリやその制御回
路等を必要とすることなく、演算処理ユニット１０に１
ビットラッチ１２を付加するのみの簡易な構成で、従来
装置と同様の高速のデータ処理を行うことができる。そ
して、演算処理ユニットを構成する入／出力ラッチ．ク
ロック遅延ラッチ及び演算処理部を１つのＬＳＩチップ
にすれば、外部回路は大幅に減少され、装置構成の簡略
化及び消費電力の低減をはかると共に、製造コストの大
幅な低減をはかることができる。

なお、本発明は上述した実施例に限定されるものではな
い。例えば、前記データ保持部はｍピットラッチに限る
ものではなく、入力データをサブクロツクの１周期分だ
け保持するものであればよい。また、遅延回路部は１ビ
ットラッチに限，るものではなく、サブクロックをシス
テムクロックの１周期分だけ遅延させるものであればよ
い。その他、本発明の要旨を逸脱しない範囲で、種々変
形して実施することができる。

［発明の効果コ 以上詳述したように本発明によれば、演算処理ユニット
内に遅延回路部等の僅かな回路を付加するだけで、装置
構成の複雑化や製造コストの上昇を招くことなく、高速
なデータを処理することができるので、高速データを扱
う画像信号処理等に適したデジタル信号処理装置を実現
することができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係わるデジタル信号処理装
置の概略構成を示゜すブロック図、第２図は上記装置の
ユニット段数を３とした回路構戊を示すブロック図、第
３図は第２図の装置の動作を説明するためのタイミング
チャート、第４図は従来方式の一例を示すブロック図で
ある。 １０・・・演算処理ユニット、 １１・・・ｍビットラッチ、 １２・・・１ビットラッチ、 １３・・・演算処理部、 １４・・・ｍビットラッチ、 ｌ５・・・セレクタ、 ２１・・・データ入力バス、 ２２・・・システムクロック入力線、 ２３・・・第２クロック入力線、 ２４・・・信号線。

Claims (1)

1. 【特許請求の範囲】 デジタル化された入力データを、システムクロック又は
   該クロックの整数倍の周期のサブクロックに同期して、
   並列に演算処理する複数の演算処理ユニットを備えたデ
   ジタル信号処理装置において、 前記各演算処理ユニットは、入力データをサブクロック
   の１周期分だけ保持するデータ保持部と、サブクロック
   をシステムクロックの１周期分だけ遅延させる遅延回路
   部と、データ保持部に保持されているデータに対し、シ
   ステムクロック又は遅延回路部に入力されるサブクロッ
   クに同期して所定の演算処理を実行する演算処理部とか
   らそれぞれ構成され、 １段目のユニットの遅延回路部にはサブクロックが入力
   され、２段目以降のユニットの遅延回路部には前段のユ
   ニットの遅延回路部により遅延されたサブクロックが入
   力されることを特徴とするデジタル信号処理装置。