JPH02165778A - 水平同期信号処理回路 - Google Patents
水平同期信号処理回路Info
- Publication number
- JPH02165778A JPH02165778A JP32123388A JP32123388A JPH02165778A JP H02165778 A JPH02165778 A JP H02165778A JP 32123388 A JP32123388 A JP 32123388A JP 32123388 A JP32123388 A JP 32123388A JP H02165778 A JPH02165778 A JP H02165778A
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- ffs
- type flip
- power
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000010355 oscillation Effects 0.000 claims abstract description 25
- 230000000630 rising effect Effects 0.000 claims description 2
- 230000000737 periodic effect Effects 0.000 claims 1
- 239000006185 dispersion Substances 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 7
- 230000001360 synchronised effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
Landscapes
- Synchronizing For Television (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明はテレビ受像機における水平同期信号処理回路に
関する。
関する。
（従来の技術）
従来、この種の水平同期信号処理回路は、信号処理用パ
ルス作成の容易さおよび発振回路の安定性から水平周波
数ｆＨを３２倍したものをｌ／３２分周して水平出力を
得ている。
ルス作成の容易さおよび発振回路の安定性から水平周波
数ｆＨを３２倍したものをｌ／３２分周して水平出力を
得ている。
第５図はこの水平同期信号処理回路の回路図である。
３２ｆ□発振回路１（ｆ□は水平周波数）の出力は、Ｎ
ＰＮトランジスタ２のベースへ接続され、そのエミッタ
はＧＮＤへ接続され、また、コレクタはＤ型フリップフ
ロップ（以下、Ｄ−ＦＦと略す）３から６のクロック入
力〒へ接続されている。
ＰＮトランジスタ２のベースへ接続され、そのエミッタ
はＧＮＤへ接続され、また、コレクタはＤ型フリップフ
ロップ（以下、Ｄ−ＦＦと略す）３から６のクロック入
力〒へ接続されている。
Ｄ−ＦＦ３のデータ出力ＱはＤ−ＦＦ４のデータ入力り
へ接続され、Ｄ−ＦＦ４のデータ出力ＱはＤ−ＦＦ５の
データ入力りに接続され、Ｄ−ＦＰ ５のデータ出力Ｑ
はＤ−ＦＦ６のデータ入力りに接続され、Ｄ−ＦＦ ６
のデータ出力ＱはＤ−ＦＦ３のデータ入力りへ接続され
ている。このようにＤ−ＦＦ３〜６を接続することによ
り、３２ｆＨ発振回路１の出力をクロック入力とし、そ
の立下りに同期した第４図に示すようなパルスを作成す
ることができ、従来分周で問題となる遅延のないパルス
を得ることができるようになっていた。また、Ｄ−ＦＦ
の個数をｎ（ｎは！。
へ接続され、Ｄ−ＦＦ４のデータ出力ＱはＤ−ＦＦ５の
データ入力りに接続され、Ｄ−ＦＰ ５のデータ出力Ｑ
はＤ−ＦＦ６のデータ入力りに接続され、Ｄ−ＦＦ ６
のデータ出力ＱはＤ−ＦＦ３のデータ入力りへ接続され
ている。このようにＤ−ＦＦ３〜６を接続することによ
り、３２ｆＨ発振回路１の出力をクロック入力とし、そ
の立下りに同期した第４図に示すようなパルスを作成す
ることができ、従来分周で問題となる遅延のないパルス
を得ることができるようになっていた。また、Ｄ−ＦＦ
の個数をｎ（ｎは！。
２．４，８．１６）とすると、ｌ／２ｎ分周パルスを容
易に作成することができ、そのパルスを組合せることに
より、信号処理に必要な任意のパルスを作成することが
できるにようになっていた。
易に作成することができ、そのパルスを組合せることに
より、信号処理に必要な任意のパルスを作成することが
できるにようになっていた。
〔発明が解決しようとする課題〕
上述した従来の水平同期信号処理回路は、第５図に示し
たように、３２ｆｕ発振回路の出力を直接Ｄ−ＦＦのク
ロック入力〒へ接続しており、電源オン時にＤ−ＦＦに
リセットをかけていないため、電源オン時のＤ−ＦＦの
Ｄ（データ）の内容によって、その出力が一意に定まら
ず、水平出力で見ると、見かけ上水平周波数が高くなっ
てしまうという欠点があり、また、電源オン時に３２ｆ
ｕ発振回路の出力が不安定な状態で入力され、同様に見
かけ上水平周波数が高くなってしまうという欠点がある
。
たように、３２ｆｕ発振回路の出力を直接Ｄ−ＦＦのク
ロック入力〒へ接続しており、電源オン時にＤ−ＦＦに
リセットをかけていないため、電源オン時のＤ−ＦＦの
Ｄ（データ）の内容によって、その出力が一意に定まら
ず、水平出力で見ると、見かけ上水平周波数が高くなっ
てしまうという欠点があり、また、電源オン時に３２ｆ
ｕ発振回路の出力が不安定な状態で入力され、同様に見
かけ上水平周波数が高くなってしまうという欠点がある
。
（課題を解決するための手段）
本発明の水平同期信号処理回路は、
電源オン時、電源電圧が立上り途中の第１の設定電圧と
、第１の設定電圧より高い第２の設定電圧に達したこと
を検出したとき、論理レベルが反転する第１、第２のパ
ルスをそれぞれ発生するパルス発生回路と。
、第１の設定電圧より高い第２の設定電圧に達したこと
を検出したとき、論理レベルが反転する第１、第２のパ
ルスをそれぞれ発生するパルス発生回路と。
第１のパルスの論理レベルが反転するまでは分周回路を
構成するＤ型フリップフロップをリセットし、第２のパ
ルスの論理レベルが反転するまではｎｆＨ発振回路の出
力が分周回路に入力されるのを禁止する回路を有してい
る。
構成するＤ型フリップフロップをリセットし、第２のパ
ルスの論理レベルが反転するまではｎｆＨ発振回路の出
力が分周回路に入力されるのを禁止する回路を有してい
る。
（作 用）
電源オン時には、電源電圧が第１の設定電圧になるまで
、全てのＤ−ＦＦはリセットがかかり、ｎｆＨ発振回路
の出力も禁止されているため、全てのＤ−ＦＦにクロッ
ク入力が入らないので、各Ｄ−ＦＦのリセット端子のし
きい偵のバラツキに影響されずに確実にリセットがかか
る。この後、電源電圧が第１の設定電圧を過ぎてｎｆ□
発振回路の出力が安定になるまでは、全てのＤ−ＦＦの
リセットがオフとなり、ｎｆ□発振回路の出力が禁止さ
れているので、前述した状態を保持している。次に、電
源電圧が第２の設定電圧に達すると、ｎｆｏ発振回路か
らの出力が安定したのちに全てのＤ−ＦＦのクロック入
力〒に入力されるので、各Ｄ−ＦＰのクロック入力〒の
しきい値のバラツキに影響されずに分周動作を開始し、
分周による遅延のないクロックパルスの立下がりに同期
した出力を得ることができる。
、全てのＤ−ＦＦはリセットがかかり、ｎｆＨ発振回路
の出力も禁止されているため、全てのＤ−ＦＦにクロッ
ク入力が入らないので、各Ｄ−ＦＦのリセット端子のし
きい偵のバラツキに影響されずに確実にリセットがかか
る。この後、電源電圧が第１の設定電圧を過ぎてｎｆ□
発振回路の出力が安定になるまでは、全てのＤ−ＦＦの
リセットがオフとなり、ｎｆ□発振回路の出力が禁止さ
れているので、前述した状態を保持している。次に、電
源電圧が第２の設定電圧に達すると、ｎｆｏ発振回路か
らの出力が安定したのちに全てのＤ−ＦＦのクロック入
力〒に入力されるので、各Ｄ−ＦＰのクロック入力〒の
しきい値のバラツキに影響されずに分周動作を開始し、
分周による遅延のないクロックパルスの立下がりに同期
した出力を得ることができる。
（実施例）
次に、本発明の実施例に゛ついて図面を参照して説明す
る。
る。
第１図は本発明の水平同期信号処理回路の一実施例の回
路図、第２図はパルス発生回路８の出力パルスＳ、、Ｓ
２のタイミングチャートである。
路図、第２図はパルス発生回路８の出力パルスＳ、、Ｓ
２のタイミングチャートである。
本実施例は、３２ｆ）１発振回路１とＮＰＮトランジス
タ２とＤ−ＦＦ３〜６とＮＰＮトランジスタ７とパルス
発生回路８とで構成されている。
タ２とＤ−ＦＦ３〜６とＮＰＮトランジスタ７とパルス
発生回路８とで構成されている。
３２ｆｕ発振回路１の出力は、ＮＰＮトランジスタ２の
ベースとパルス発生回路８の第２の出力へ接続されてい
る。ＮＰＮ）ランジスタ２のエミッタはＧＮＤへ接続さ
れ、コレクタは、Ｄ−ＦＦ３〜６のクロック入力〒へ接
続されている。Ｄ−ＦＦ３のデータ出力ＱはＤ−ＦＦ４
のデータ入力りへ接続され、Ｄ−ＦＦ４のデータ出力Ｑ
はＤ−ＦＦ５のデータ入力りへ接続され、Ｄ−ＦＦ ５
のデータ出力ＱはＤ−ＦＦ ６のデータ入力りへ接続さ
れ、Ｄ−ＦＦ６のデータ出力ΦはＤ−ＦＦ ３のデータ
入力りへ接続されている。パルス発生回路８の第１の出
力は、ＮＰＮ）ランジスタフのベースへ接続され、ＮＰ
Ｎトランジスタ７のエミッタはＧＮＤへ接続され、その
コレクタはＤ−ＦＦ３〜６のリセット入力Ｒへ接続され
ている。
ベースとパルス発生回路８の第２の出力へ接続されてい
る。ＮＰＮ）ランジスタ２のエミッタはＧＮＤへ接続さ
れ、コレクタは、Ｄ−ＦＦ３〜６のクロック入力〒へ接
続されている。Ｄ−ＦＦ３のデータ出力ＱはＤ−ＦＦ４
のデータ入力りへ接続され、Ｄ−ＦＦ４のデータ出力Ｑ
はＤ−ＦＦ５のデータ入力りへ接続され、Ｄ−ＦＦ ５
のデータ出力ＱはＤ−ＦＦ ６のデータ入力りへ接続さ
れ、Ｄ−ＦＦ６のデータ出力ΦはＤ−ＦＦ ３のデータ
入力りへ接続されている。パルス発生回路８の第１の出
力は、ＮＰＮ）ランジスタフのベースへ接続され、ＮＰ
Ｎトランジスタ７のエミッタはＧＮＤへ接続され、その
コレクタはＤ−ＦＦ３〜６のリセット入力Ｒへ接続され
ている。
パルス発生回路８は、第２図に示すように、電源オン時
、電源電圧が第１の設定電圧ｖＩに達するまではハイレ
ベルで、第１の設定電圧ｖ１に達した後はロウレベルと
なる第１の出力パルスＳ。
、電源電圧が第１の設定電圧ｖＩに達するまではハイレ
ベルで、第１の設定電圧ｖ１に達した後はロウレベルと
なる第１の出力パルスＳ。
を発生し、また電源電圧が第１の設定電圧■１よりも高
い第２の設定電圧ｖ２に達するまでロウレベルで第２の
設定電圧ｖ２に達した後はハイレベルとなる第２の出力
パルスＳ２を出力する。
い第２の設定電圧ｖ２に達するまでロウレベルで第２の
設定電圧ｖ２に達した後はハイレベルとなる第２の出力
パルスＳ２を出力する。
次に、本実施例の動作を第１図および第２図を用いて説
明する。パルス発生回路８の第１の出力パルスＳ１と第
２の出力パルスＳ２のタイミングは第２図のようになっ
ているので、電源オン時には、電源電圧がｖｌになるま
で、全てのＤ−ＦＦ３〜６はリセットがかかり、３２ｆ
ｕ発振回路１の出力も禁止されている。このため、全て
のＤ−ＦＦ ３〜６にクロック入力が入らないので、各
Ｄ−ＦＦ３〜６のリセット端子Ｒのしきい値のバラツキ
に影響されずに、確実にリセットがかかり、Ｄ−ＦＦ３
のデータ出力ＱとＤ−ＦＦ４のデータ入力りはローレベ
ルに、また、Ｄ−ＦＦ４のデータ出力ＱとＥｌ−ＦＦ５
のデータ入力りはローレベルに、また、Ｄ−ＦＦ ５の
データ出力ＱとＤ−ＦＦ ６のデータ入力りはローレベ
ルになり、Ｄ−ＦＦ６のデータ出力ＱとＤ−ＦＦ３のデ
ータ入力りはハイレベルになる。かかるのちに、電源電
圧がｖＩを過ぎて３２ｆ□発揚回路１の出力が安定にな
るｖｌになるまでは、全てのＤ−ＦＦ ３〜６のリセッ
トがオフとなり、３２ｆｕ発振回路１の出力が禁止され
ているので、前述した状態を保持している。
明する。パルス発生回路８の第１の出力パルスＳ１と第
２の出力パルスＳ２のタイミングは第２図のようになっ
ているので、電源オン時には、電源電圧がｖｌになるま
で、全てのＤ−ＦＦ３〜６はリセットがかかり、３２ｆ
ｕ発振回路１の出力も禁止されている。このため、全て
のＤ−ＦＦ ３〜６にクロック入力が入らないので、各
Ｄ−ＦＦ３〜６のリセット端子Ｒのしきい値のバラツキ
に影響されずに、確実にリセットがかかり、Ｄ−ＦＦ３
のデータ出力ＱとＤ−ＦＦ４のデータ入力りはローレベ
ルに、また、Ｄ−ＦＦ４のデータ出力ＱとＥｌ−ＦＦ５
のデータ入力りはローレベルに、また、Ｄ−ＦＦ ５の
データ出力ＱとＤ−ＦＦ ６のデータ入力りはローレベ
ルになり、Ｄ−ＦＦ６のデータ出力ＱとＤ−ＦＦ３のデ
ータ入力りはハイレベルになる。かかるのちに、電源電
圧がｖＩを過ぎて３２ｆ□発揚回路１の出力が安定にな
るｖｌになるまでは、全てのＤ−ＦＦ ３〜６のリセッ
トがオフとなり、３２ｆｕ発振回路１の出力が禁止され
ているので、前述した状態を保持している。
次に、電源電圧がｖｌに達すると、３２ｆｏ発振回路１
からの出力が安定したのちに全てのＤ−ＦＦ３〜６のク
ロック入力〒に入力されるので、各Ｄ−ＦＦのクロック
端子〒のしきい値のバラツキに影響されずに第４図に示
すようなタイミングで分周動作を開始し、以下、従来回
路の動作説明でも示した通り１分周による遅延のない、
クロックパルスの立下りに同期した出力を得ることがで
きる。
からの出力が安定したのちに全てのＤ−ＦＦ３〜６のク
ロック入力〒に入力されるので、各Ｄ−ＦＦのクロック
端子〒のしきい値のバラツキに影響されずに第４図に示
すようなタイミングで分周動作を開始し、以下、従来回
路の動作説明でも示した通り１分周による遅延のない、
クロックパルスの立下りに同期した出力を得ることがで
きる。
第３図は本発明の水平同期信号処理回路の第２の実施例
の回路図である。
の回路図である。
：１２ｆｕ発振回路１の出力は、ＮＰＮトランジスタ２
のベースとＮＰＮトランジスタ１７のコレクタに接続さ
れている。ＮＰＮトランジスタ２のエミッタはＧＮＤへ
接続され、コレクタは、Ｄ−ＦＦ３から６と９から１２
のクロック入力〒へ接続されている。Ｄ−ＦＦ３のデー
タ出力ＱはＤ−ＦＦ４のデータ入力りへ接続され、Ｄ−
ＦＦ４のデータ出力ＱはＤ−ＦＦ ５のデータ入力りへ
接続され、Ｄ−ＦＦ５のデータ出力ＱはＤ−ＦＦ ６の
データ入力りへ接続され、Ｄ−ＦＦ ６のデータ出力Ｑ
はＤ−ＦＦ９のデータ入力りへ接続され、Ｄ−ＦＦ９の
データ出力ＱはＤ−ＦＦＩＯのデータ入力りへ接続され
、Ｄ−ＦＦＩＯのデータ出力ＱはＤ−ＦＦＩ＋のデータ
入力りへ接続され、Ｄ−ＦＦＩ １のデータ出力ＱはＤ
−ＦＦ１２のＤへ接続され、Ｄ−ＦＦ１２のデータ出力
ＱはＤ−ＦＦ３のデータ入力りへ接続されている。
のベースとＮＰＮトランジスタ１７のコレクタに接続さ
れている。ＮＰＮトランジスタ２のエミッタはＧＮＤへ
接続され、コレクタは、Ｄ−ＦＦ３から６と９から１２
のクロック入力〒へ接続されている。Ｄ−ＦＦ３のデー
タ出力ＱはＤ−ＦＦ４のデータ入力りへ接続され、Ｄ−
ＦＦ４のデータ出力ＱはＤ−ＦＦ ５のデータ入力りへ
接続され、Ｄ−ＦＦ５のデータ出力ＱはＤ−ＦＦ ６の
データ入力りへ接続され、Ｄ−ＦＦ ６のデータ出力Ｑ
はＤ−ＦＦ９のデータ入力りへ接続され、Ｄ−ＦＦ９の
データ出力ＱはＤ−ＦＦＩＯのデータ入力りへ接続され
、Ｄ−ＦＦＩＯのデータ出力ＱはＤ−ＦＦＩ＋のデータ
入力りへ接続され、Ｄ−ＦＦＩ １のデータ出力ＱはＤ
−ＦＦ１２のＤへ接続され、Ｄ−ＦＦ１２のデータ出力
ＱはＤ−ＦＦ３のデータ入力りへ接続されている。
ＮＰＮ）ランジスタフのコレクタは、Ｄ−ＦＦ３から６
と９から１２のリセット端子Ｒへ接続され、エミッタは
ＧＮＤに接続され、ベースはＮＰＮトランジスタ１８の
コレクタと抵抗２７を通して電源２９へ接続されている
。ＮＰＮ）ランジスタ１８のエミッタはＧＮＤへ接続さ
れ、ベースは抵抗２６を通してＰＮＰトランジスタ１４
のコレクタと、抵抗２５を通してＧＮＤへ接続されてい
る。ＰＮＰトランジスタ１４のベースは抵抗２３を通し
て電源２９と、抵抗２４を通してＧＮＤに接続されてい
る。ＰＮＰトランジスタ！４のエミッタはＰＮＰトラン
ジスタ１３のエミッタと、ＮＰＮトランジスタ１５のコ
レクタとベースのシジートと、抵抗２２を通して電源２
９は接続されている。ＮＰＮトランジスタ１５のエミッ
タはＮＰＮトランジスタ１６のコレクタとベースのショ
ートに接続され、ＮＰＮトランジスタ１６のエミッタは
ＧＮＤへ接続されている。ＰＮＰ）ランジスタ１３のベ
ースは、抵抗１９を通して電源２９と、抵抗２０を通し
てＧＮＤへ接続されている。ＰＮＰトランジスタ＋３の
コレクタは抵抗２１を通してＧＮＤと、抵抗２８を通し
てＮＰＮトランジスタ１７のベースへ接続され、ＮＰＮ
トランジスタ１７のエミッタはＧＮＤに接続されている
。
と９から１２のリセット端子Ｒへ接続され、エミッタは
ＧＮＤに接続され、ベースはＮＰＮトランジスタ１８の
コレクタと抵抗２７を通して電源２９へ接続されている
。ＮＰＮ）ランジスタ１８のエミッタはＧＮＤへ接続さ
れ、ベースは抵抗２６を通してＰＮＰトランジスタ１４
のコレクタと、抵抗２５を通してＧＮＤへ接続されてい
る。ＰＮＰトランジスタ１４のベースは抵抗２３を通し
て電源２９と、抵抗２４を通してＧＮＤに接続されてい
る。ＰＮＰトランジスタ！４のエミッタはＰＮＰトラン
ジスタ１３のエミッタと、ＮＰＮトランジスタ１５のコ
レクタとベースのシジートと、抵抗２２を通して電源２
９は接続されている。ＮＰＮトランジスタ１５のエミッ
タはＮＰＮトランジスタ１６のコレクタとベースのショ
ートに接続され、ＮＰＮトランジスタ１６のエミッタは
ＧＮＤへ接続されている。ＰＮＰ）ランジスタ１３のベ
ースは、抵抗１９を通して電源２９と、抵抗２０を通し
てＧＮＤへ接続されている。ＰＮＰトランジスタ＋３の
コレクタは抵抗２１を通してＧＮＤと、抵抗２８を通し
てＮＰＮトランジスタ１７のベースへ接続され、ＮＰＮ
トランジスタ１７のエミッタはＧＮＤに接続されている
。
本実施例では、抵抗１９．２０と、 ２３．２４を適当
な値にすることによつて、第２図に示した設定電圧ｖＩ
とｖｌのようなタイミングで電源オン時にパルスを得る
ことができるので、以下、実施例で説明したように、電
源オン時に安定な分周動作を開始させることができる。
な値にすることによつて、第２図に示した設定電圧ｖＩ
とｖｌのようなタイミングで電源オン時にパルスを得る
ことができるので、以下、実施例で説明したように、電
源オン時に安定な分周動作を開始させることができる。
（発明の効果）
以上説明したように本発明は、電源電圧の立上り途中に
おける２つの設定電圧を検出してパルスを出力するパル
ス出力回路と、第１の電源電圧が達するまでは分周回路
を構成するＤ型フリップフロップをリセットし、電源電
圧が第２の設定電圧に達するまではｎｆＨ４発振回路の
出力が分周回路に入力されるのを禁止する回路を付加す
ることにより、電源オン時に安定した水平出力を得るこ
とができる効果がある。
おける２つの設定電圧を検出してパルスを出力するパル
ス出力回路と、第１の電源電圧が達するまでは分周回路
を構成するＤ型フリップフロップをリセットし、電源電
圧が第２の設定電圧に達するまではｎｆＨ４発振回路の
出力が分周回路に入力されるのを禁止する回路を付加す
ることにより、電源オン時に安定した水平出力を得るこ
とができる効果がある。
第１図は本発明の水平同期信号処理回路の第１の実施例
の回路図、第２図はパルス発生回路８の出力パルスＳ
ｌ ＋ ３２のタイミングチャート、第３図は本発明の
水平同期信号処理回路の第２の実施例の回路図、第４図
は実施例および従来例におけるＤ−ＦＦ ３〜６の分周
動作を示すタイミングチャート、第５図は従来の水平同
期信号処理回路の回路図である。 １−３２ ｆ 、、発振回路、 ３、 ４． ５． ６． ９． １０． １１．１２−
Ｄ−ＦＦ、２、７．１３，１４．１５，１６，１７．１
８・・・トランジスタ、８・・・パルス発生回路、 １９．２０．２＋、２２．２’！、２４，２５．２６，
２７．２８・・・抵抗、２９−・・電源、 Ｓ、、Ｓ、−・・パルス発生回路８の出カパルス。
の回路図、第２図はパルス発生回路８の出力パルスＳ
ｌ ＋ ３２のタイミングチャート、第３図は本発明の
水平同期信号処理回路の第２の実施例の回路図、第４図
は実施例および従来例におけるＤ−ＦＦ ３〜６の分周
動作を示すタイミングチャート、第５図は従来の水平同
期信号処理回路の回路図である。 １−３２ ｆ 、、発振回路、 ３、 ４． ５． ６． ９． １０． １１．１２−
Ｄ−ＦＦ、２、７．１３，１４．１５，１６，１７．１
８・・・トランジスタ、８・・・パルス発生回路、 １９．２０．２＋、２２．２’！、２４，２５．２６，
２７．２８・・・抵抗、２９−・・電源、 Ｓ、、Ｓ、−・・パルス発生回路８の出カパルス。
Claims (1)
- 【特許請求の範囲】 １、水平周波数の整数倍の発振を行なわせるｎｆ＿Ｈ発
振回路と、複数のＤ型フリップフロップからなり、前記
ｎｆ＿Ｈ発振回路の出力がクロックとして複数のＤ型フ
リップフロップのクロック入力〒に加えられ、最終段を
除く各段のＤ型フリップフロップのＱ出力が次段のＤ入
力に順次接続され、最終段のＤ型フリップフロップのＱ
出力が初段のＤ型フリップフロップのＤ入力に接続され
ている分周回路とを有する水平周期信号処理回路におい
て、 電源オン時、電源電圧が立上り途中の第１の設定電圧と
、第１の設定電圧より高い第２の設定電圧に達したこと
を検出したとき、論理レベルが反転する第１、第２のパ
ルスをそれぞれ発生するパルス発生回路と、 第１のパルスの論理レベルが反転するまでは分周回路を
構成するＤ型フリップフロップをリセットし、第２のパ
ルスの論理レベルが反転するまではｎｆ＿Ｈ発振回路の
出力が分周回路に入力されるのを禁止する回路を有する
ことを特徴とする水平同期信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32123388A JPH0687580B2 (ja) | 1988-12-19 | 1988-12-19 | 水平同期信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32123388A JPH0687580B2 (ja) | 1988-12-19 | 1988-12-19 | 水平同期信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02165778A true JPH02165778A (ja) | 1990-06-26 |
| JPH0687580B2 JPH0687580B2 (ja) | 1994-11-02 |
Family
ID=18130302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32123388A Expired - Lifetime JPH0687580B2 (ja) | 1988-12-19 | 1988-12-19 | 水平同期信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0687580B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0498975A (ja) * | 1990-08-16 | 1992-03-31 | Nec Yamagata Ltd | 水平同期信号処理回路 |
-
1988
- 1988-12-19 JP JP32123388A patent/JPH0687580B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0498975A (ja) * | 1990-08-16 | 1992-03-31 | Nec Yamagata Ltd | 水平同期信号処理回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0687580B2 (ja) | 1994-11-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4451794A (en) | Phase comparator | |
| US4617594A (en) | Signal generator circuit | |
| JPH08316802A (ja) | 多相クロック信号形成装置 | |
| JPH08286780A (ja) | クロック回路及びこれを用いたプロセッサ並びにプロセッサ動作方法 | |
| US5315183A (en) | Synchronous phase detector circuit | |
| JPH0687580B2 (ja) | 水平同期信号処理回路 | |
| JPS60247330A (ja) | アンロツク検出回路 | |
| JP3414795B2 (ja) | 垂直同期パルス発生回路 | |
| JPH07101848B2 (ja) | Ｐｌｌ回路 | |
| JPH03758Y2 (ja) | ||
| JPH07288468A (ja) | フィードフォワード制御型位相同期回路 | |
| JP2794931B2 (ja) | ディジタル処理形位相同期回路 | |
| JP2692071B2 (ja) | 位相同期パルス発生回路 | |
| JP2994882B2 (ja) | 分周回路 | |
| JPS6143819A (ja) | 位相比較器 | |
| JPS6338123B2 (ja) | ||
| JPH0677228B2 (ja) | クロック信号発生回路 | |
| KR900004190Y1 (ko) | 모니터용 모드 판별 장치 | |
| JPH0498975A (ja) | 水平同期信号処理回路 | |
| JP2570813Y2 (ja) | ステップモータ駆動回路 | |
| JP2671371B2 (ja) | 位相比較器 | |
| JP2959420B2 (ja) | 位相比較回路 | |
| JP2622853B2 (ja) | ２逓倍回路 | |
| JP2543108B2 (ja) | 同期パルス発生装置 | |
| JPH0777425B2 (ja) | 同期信号処理回路 |