JPH0216628B2 - - Google Patents

Description

請求の範囲 １ 単一の通信チヤネル（FIG.２Ａ；１１８）
と複数のネツトワーク交換アレイ（FIG.２Ａ；
１７０，１７１）の間での情報パケツトの通信を
制御する回路において： 該アレイの各々と該チヤネルの間でパケツトの
同時的送信及び受信をするための該アレイの各々
に対する通信手段２１３，２１４，２２１，２２
２を含むアレイインタフエース装置（FIG.２
Ａ；１３１）及び 該アレイ及び該チヤネルからの使用可能信号に
応答して該アレイ及び該チヤネルの各々に対する
該通信手段へのあるいは該手段からの該情報パケ
ツトの同時的送信及び受信を制御するための共通
制御装置（FIG.２Ａ；２４０）を含むことを特
徴とするパケツト通信制御回路。

２ 請求の範囲第１項に記載のパケツト通信制御
回路において、該複数のパケツトがパケツト呼メ
ツセージを含み、該共通制御装置２４０が該通信
手段２１３，２１４，２２１，２２２と協力して
該メツセージの該パケツトの該アレイ１７０，１
７１の各々への経路を所定の順序にて選択するた
めの手段を含むことを特徴とするパケツト通信制
御回路。

３ 請求の範囲第２項に記載のパケツト通信制御
回路において、該複数の交換アレイが二重交換ア
レイ１７０，１７１からなり、該経路手段が該二
重アレイの各々への該メツセージの該パケツトの
経路を選択的に交替させるための手段を含むこと
を特徴とするパケツト通信制御回路。

４ 請求の範囲第３項に記載のパケツト通信制御
回路において、該アレイインターフエース装置１
３１がさらに該二重アレイの１つからの使用不可
信号の受信に応答して一定の時間期間を生成する
ための手段；及び 該時間期間の終端に応答して該二重アレイの該
１つを実際のサービスから撤退させるための手段
を含むことを特徴とするパケツト通信制御回路。

５ 請求の範囲第３項に記載のパケツト通信制御
回路において、該アレイインタフエース回路１３
１がさらに該二重アレイ１７０，１７１の１つか
らの使用不可信号の受信に応答して一定の時間期
間を生成するための装置を含み； 該共通制御装置２４０がさらに該一定の時間期
間の生成の際における該パケツトの１つの受信に
応答して該パケツトの該受信された１つを交換す
るために該アレイのもう１つを選択するための手
段を含むことを特徴とするパケツト通信制御回
路。

６ 請求の範囲第１項に記載のパケツト通信制御
回路において、該共通制御装置２４０がさらに該
チヤネルに伝送するためのパケツトを格納するた
めの共通バツフア装置を含み； 該通信手段２１３，２１４，２２１，２２２が
さらに該複数のアレイ１７０，１７１の１つから
受信された該パケツトの１つを該共通バツフア装
置が該パケツトを格納するのに使用できるように
なるまで一時的に格納するための手段を含むこと
を特徴とするパケツト通信制御回路。

７ 各々が複数のアレイを持つ交換ネツトワーク
から構成されるパケツト交換システムを介しての
パケツト通信方法において、該交換ネツトワーク
が複数の伝送手段によつて相互接続されており、
該各々の伝送手段が複数のインタフエース装置の
１つによつて特定の１つのネツトワークに接続さ
れており、該インタフエース装置の各々が複数の
送信装置を持ち該送信装置の各々は該インタフエ
ース装置を接続された交換ネツトワークの交換ア
レイの１つに接続しており、該インタフエース装
置の各々がさらに該パケツトを該伝送手段から該
送信装置に転送するための選択装置のものである
該方法において、 該選択装置を介しての該伝送装置の該接続され
た１つからの該パケツトの１つの受信に応答して
該パケツトの該１つを該送信装置の１つから該交
換アレイの使用可能な１つに選択的に切り替える
ステツプ；及び 該選択装置を介しての該伝送手段の該接続され
た１つからの該パケツトのもう１つの受信に応答
して該パケツトの該もう１つを該伝送手段のもう
１つから該交換アレイの使用可能なもう１つに選
択的に切り替えるステツプから成ることを特徴と
するパケツト通信方法。

８ 請求の範囲第７項に記載のパケツト通信方法
において、該選択装置がさらに該交換アレイの１
つが該インタフエース装置から最後のパケツトを
受信したことを示す信号を格納する装置を含み、
該パケツトの該もう１つを選択的に切り替える該
ステツプがさらに該格納された信号及び該接続さ
れた該伝送装置の１つからの該パケツトの該もう
１つの受信に応答して該交換アレイの次の順番の
１つを選択するステツプを含むことを特徴とする
パケツト通信方法。

９ 請求の範囲第７項に記載のパケツト通信方法
において、該パケツトの該１つを該交換アレイの
該１つに選択的に切り替える該ステツプがさら
に： 該交換アレイの該１つがパケツト受信の準備が
できた時該交換アレイの該１つによつて該送信装
置の該１つに１つの準備完了信号を送信するステ
ツプ；及び 該準備完了信号を該選択的舵取り装置によつて
格納するステツプを含むことを特徴とするパケツ
ト通信方法。

１０ 請求の範囲第９項に記載のパケツト通信方
法において、該パケツト交換システムがさらに中
央処理装置を含み、該方法がさらに該格納装置か
らの該準備完了信号が未到達である時間を計算す
るステツプ； 該計算された時間を該中央処理装置によつて決
定される一定の期間と比較するステツプ；及び 該計算時間が該一定の期間より大きくなつた時
該中央処理装置に障害指標信号を送信するステツ
プを含むことを特徴とするパケツト通信方法。

技術分野 この発明はパケツト化された音声及びデータメ
ツセージの通信のための方法並びにパケツト交換
ネツトワーク及び制御装置に関する。この発明は
双方のスイツチアレイが通信チヤネルとアレイと
をインタフエースするための装置内のアレイ制御
回路の制御下にてリアルタイム動作下においてパ
ケツト化されたメツセージを通信するために共同
して動作する重複するスイツチアレイを持つ交換
ネツトワークを提供する。

発明の背景 最近のシステムにおける通信経路のセツトアツ
プは最初に起呼パケツトを発信端末から着信先端
末への経路内の交換ネツトワーク制御をする中央
処理装置の各々に送信するとによつて開始され
る。このパケツトはこのパケツト呼において伝送
されるべきメツセージのための全てのパケツトに
先行する。各中央処理装置はこの起呼パケツトの
受信に応答して論理アドレスから物理アドレスへ
の翻訳情報をそれに関連するトランク制御器のメ
モリに格納する。その後、その呼のメツセージに
対する中央処理装置の全てのその後のパケツトの
通信への関与が解除される。この物理アドレスは
交換ネツトワークを通じての着信先端末への通信
経路内の出力トランク制御器への１つの経路を定
義する。

各トランク制御器はそのメモリ情報を翻訳並び
にその物理アドレス及び元の受信メツセージパケ
ツトを含む新たなパケツトをアセンブルするのに
使用する。制御器は次にこの新たなパケツトをそ
の交換ネツトワークに送くる。この交換ネツトワ
ークは複数の交換要素を含むがこれらはこの新パ
ケツトの物理アドレスに応答して出力トランク制
御器への物理的経路を確立する。

このパケツト交換ネツトワークの１つの問題は
その交換要素の任意の１つが故障した場合、多く
のパケツトの交換の確実性及び正確性に支障をき
たすことである。この故障によつて複数のトラン
ク制御器間のかなりの数の経路が使用不能とな
る。このような状態が起こると、パケツト処理能
力が低下し不通状態が発生する。

もう１つの問題はこのパケツト交換ネツトワー
クの特定の経路、あるいは交換要素に局部的な過
負荷が起こり、これがこのネツトワーク及びこれ
と関連するトランク制御器を通じてのパケツト交
換及び伝送に好ましくない遅れを生じさせること
である。

障害ネツトワークの交換要素を検出し、これを
サービスから隔離し、その後、これをサービスに
復旧させるために複雑で費用のかかる手順が必要
であることも１つの問題である。

発明の要約 前述の問題は１つの説明のための実施態様によ
つて開示される本発明の原理に従つて解決できる
が、本発明の原理従つて、重複するパケツト交換
ネツトワークアレイ及びこれらアレイの各々と高
速デジタルトランクとをインタフエースするトラ
ンク制御器内のアレイ制御回路を提供することに
よつてパケツト交換の確実性、正確性及び速度の
向上、並びにパケツト交換処理量の増大が可能で
ある。

通常の故障のない状態においては、この重複す
るネツトワークアレイは双方とも共同して動作
し、パケツト化したメツセージのトランク制御器
へのあるいは該制御器からの交換を行なう。この
アレイ制御回路は非重複交換アレイによつてのパ
ケツト交換を困難とする障害あるいは過負荷状態
の検出を行なうのに使用される。これはアレイ制
御回路内のタイミング装置によつて達成される
が、これは最初交換ネツトワーク中央処理装置か
らの制御信号によるタイミングにセツトされる。
この制御信号は制御機能の経路指定に適したもの
である。１つのアレイがそのアレイ制御回路によ
つて受信されたパケツトの交換をそのセツトされ
たタイミング期間内で実行することが不可能とな
つた場合、このアレイ制御回路はこのアレイを実
際のパケツトの交換から外し、その中央処理装置
に事態を知らせる。その後、他方のアレイが受信
パケツトの着信先トランク制御器への交換を確実
及び正確に遂行し、こうして不通状態の確率を減
少する。この方法によつて、アレイ交換要素の障
害が容易に検出でき、障害ネツトワークを稼動中
のパケツトメツセージ交換より定常的及び迅速に
隔離することができる。

このアレイ制御回路は重複するネツトワークア
レイと協力し各アレイと１つのトランクの間のパ
ケツトの経路を循回あるいは交番させることによ
つてパケツト交換の作業負荷を分配する。ある理
由によつて重複するアレイの好ましい方あるいは
選択されたアレイが着信先トランク制御器への伝
送を待つパケツトの交換に使用できなくなつた場
合、このアレイ制御回路はこの処理を他のアレイ
にさせるよう選択を変更することが可能である。
このような循回あるいは交番経路指定の利点は、
潜在的な過負荷状態を全てのネツトワークアレイ
に共有あるいは配分することによつて１つのネツ
トワーク交換要素への短期間の局部的な過多のパ
ケツト通信量によつて起こされる問題を事実上除
去できることである。基本的に、ネツトワークの
入力及び出力の両側のトランク制御器間に２つの
動作中の特定の経路が存在し、同一メツセージの
パケツトをこの２つの経路のどちらか１つに切り
替えることが可能である。結果として、このアレ
イの重複及びこの制御回路によつて、交換ネツト
ワークのパケツト不通の確率を減少することが可
能である。

アレイ制御回路は各種複ネツトワークアレイの
使用状態に関するプロトコール信号を受信、翻
訳、制御及び処理することによつてパケツト化さ
れた情報の伝送及び受信を行なう。この回路は各
重複アレイへのあるいは該アレイからのパケツト
化された情報の共同的な送／受信、並びにこの情
報の高速度トランクへの伝送のためのトランク制
御器の主バツフア装置へのあるいは該装置からの
順次送／受信を重みに従つて制御する。

一例としてのアレイ制御回路は各重複するアレ
イとのインタフエースをその対の送信回路及びそ
の対の受信回路とによつて達成する。各送信及び
受信回路はネツトワークアレイの１つに対しての
み固有である。この対の送信及び受信回路は共通
の制御回路の制御下において動作するが、該制御
回路はトランク制御器内に使用可能なネツトワー
クアレイ経路を呼出しするに必要な期間だけパケ
ツトの共同的及び一時的な格納を管理する。この
共通制御回路は好ましくはパケツトの各重複アレ
イへの格納及びこれからのトランク制御器の主バ
ツフア装置への順次伝送の制御を行ない、この共
通制御回路はパケツト化された情報の重複アレイ
へのあるいは該アレイからの共同的送／受信を制
御するために使用される。

この共通制御回路は１つの制御器を含むが、該
制御器は各々の送信回路と通信し、交換パケツト
に対し重複アレイ各々が使用状態であるかを確か
める。この制御器は、一方、選択回路と協力し
て、このアレイの１つを選択してパケツトをそれ
と関連する送信回路を介して伝送する。

各々の送信回路は１つのタイマを備えるが、該
タイマはこの関連する回路がそのトランク制御器
へのパケツト交換に使用できない場合、既定の時
間期間の生成を開始するように起動される。この
時間期間内にそのアレイが使用できる状態になつ
た場合、このタイマの動作は中断される。しか
し、このアレイがこのタイミング期間内に使用状
態にならない場合には、タイマは選択回路を起動
し、この使用不可能なアレイをパケツト交換のた
めに選択するのを中断する。その後、保守メツセ
ージが中央処理装置に送くられ、アレイが使用状
態にない事が報告される。

各々の受信回路は好ましくは交換アレイの関連
する１つから受信された各パケツトを受信及び格
納するための可変バツフア装置を備える。この可
変バツフア装置は主トランク制御器バツフアがそ
のパケツトを高速トランクを通じて終局的に伝送
するために受信及び格納するために使用できる状
態になるまで受信パケツトを一時的に格納するこ
とによつてパケツトの通信を高速化するのに使用
される。この一時格納は主バツフアが他の受信回
路からのパケツトを格納しており一時的に使用中
となる時のために使用される。この可変バツフア
装置の各々は共通制御回路内の出力制御器の制御
下においてパケツトを主バツフアに順次伝送す
る。

従つて、本発明の１つの特徴は複数の交換ネツ
トワークアレイがアレイ制御回路の制御下におい
て動作することによつてパケツト化された情報が
これらアレイの使用できる１つを介して即定の経
路パターンにて交換されることである。

本発明のもう１つの特徴は１つの通信チヤネル
と複数のネツトワーク交換アレイとの間のパケツ
トの通信を制御するための回路が提供されること
である。この制御回路は各々のアレイに対する送
信及び受信回路を持つアレイ インタフエース回
路を持ち、これによつてパケツトのアレイとチヤ
ネル間の共同的通信が達成される。この制御回路
はさらに各々のアレイ及びチヤネルに対する受信
及び送信回路への及び該回路からのパケツトの共
同的な送信及び受信を制御するアレイ及びチヤネ
ルからの使用可能信号に応答する共通制御回路を
含む。

もう１つの特徴は交換アレイを通じての経路が
パケツト交換に使用できなくなつた時、受信パケ
ツトを別の利用できる方の交換アレイにどの時点
において交替して伝送するかを決定するための期
間のタイミングを合せるための装置が提供される
ことである。このタイミングはまた即定のタイミ
ング期間が経過した時、実際のパケツト交換から
使用不可能な交換アレイを撤去させるのにも使用
される。

本発明のもう１つの特徴は可変緩衝の第１の段
階が各々の複数の交換アレイと関連しており、第
２の段階の共通パケツトバツフアがトランクを通
じて終局的にこれらパケツトを送信するためにこ
れらを受信及び格納できるようになるまで受信パ
ケツトが一時的に該第１のバツフアに格納される
ことである。

本発明の通信方法においてはトランク制御器が
関連するトランクから受信されるパケツトは循回
ベースにて複数の交換ネツトワークアレイの各々
に順番に送くられる。この制御器はパケツトを受
信すべき最後の交換アレイの同定を格納し、この
同定を使用してパケツト通信のための次の交換ア
レイが選択される。パケツトがその交換アレイに
送くられる前に、そのアレイはパケツト交換にそ
れが使用可能であることを示す１つの信号を送く
る。一定時間内にトランク制御器がその交換アレ
イから可使用信号を受信しない場合、そのアレイ
はバイパスされ、別の１つの使用できるアレイが
通信に使用される。一定時間内の終端において、
トランク制御器によつて保守バスを通じて障害報
告がその中央処理装置に送くられる。

交換アレイからトランク制御器によつて最初に
受信されたパケツトはそれらが関連するトランク
を通じての終局的な伝送に関連するトランク制御
器の主バツフアに伝送されるまで、最初、一時納
装置内に格納される。この方法においてはまた中
央処理装置によつてデジタル情報がトランク制御
器に伝送され、該トランク制御器に経路制御及び
障害状態に基づいてパケツト伝送のために複数の
アレイの１つのみを選択させる。

【図面の簡単な説明】

図面は第１図から６３図までを含む。第１図及
び第２図は本発明の基本構築ブロツクを強調する
ため太線によつて交換ネツトワーク及びトランク
制御器を示す。第２図Ａ、１０図、３１図、及び
５５図から６２図までは本発明のトランク制御器
のための重複交換アレイ及び制御回路の構成を示
す。他の図面において示めされる構成は前述した
特許明細書にて開示するものと類似するものであ
る。一般的に、システム要素には、それが図面に
始めて示めされる場合、その要素の番号の最上位
の数字に図面の番号に使用される数字が使用され
ている。

第１図及び第２図は、ブロツク図の形式にて、
本発明の交換アーキテクチヤーを使用する通信シ
ステムを示し； 第２Ａ図はトランク制御器、交換ネツトワー
ク、及び中央処理装置の動作を機能的に図解し；
第３図はこの交換ネツトワークを通じて発信側顧
客端末から着信先顧客端末に送くられる起呼パケ
ツトの内容を図示し；第４図は起呼パケツトの受
信に応答して着信先顧客端末から発信側顧客端末
に伝送される呼応答パケツトの内容を図解し； 第５図は交換アレイの詳細なブロツク図であ
り； 第６図は第３図の起呼パケツトを交換ネツトワ
ーク１１６及びトランク制御器１２９を介してト
ランク制御器１３０から中央処理装置１１５に経
路指定するためのスイツチパケツトを図解し； 第７図から９図は第４図の呼応答パケツトを交
換ネツトワーク１１６を通じてトランク制御器１
３１からトランク制御器１３０までの各種の段階
を経て伝送するために使用されるスイツチパケツ
トの内容を図解し； 第１０図は交換ネツトワーク１１６の交換節点
５００−１５の詳細なブロツク図であり； 第１１図は交換節点５００−１５の入力制御器
１０００の詳細なブロツク図であり； 第１２図は入力制御器１０００のアドレス回転
回路１１０６の詳細なブロツク図であり； 第１３図は交換節点５００−１５の出力制御器
１００７の詳細なブロツク図であり； 第１４図は、ブロツク図形式にて、トランク制
御器１３１を図解し： 第１５図はトランク制御器１３１のメモリ１４
０１の論理構造を図解し； 第１６図から第２６図はトランク制御器１３１
の受信機１４０２を構成するサブシステムの詳細
なブロツク図であり； 第２７図はトランク制御器１３１のアドレス制
御器１４０４の詳細なブロツク図であり； 第２８図はメモリ１４０１と関連してのアドレ
ス制御器１４０４の論理動作を図解し； 第２９図はアドレス制御器１４０４の受信イン
タフエース２７０１内に使用されるポインタ装置
の詳細なブロツク図であり； 第３０図は受信インタフエース２７０１の詳細
なブロツク図であり； 第３１図はトランク制御器１３１のスイツチ
インタフエース１４１８の詳細なブロツク図であ
り； 第３２図から第４０図はトランク制御器１３１
の入力回路１４０６を構成するサブシステムの詳
細なブロツク図であり； 第４１図はトランク制御器１３１の出力回路１
４０５のブロツク図であり； 第４２図から第４４図はトランク制御器１３１
の出力回路１４０５のサブシステムによつてトラ
ンク制御器１３１のメモリ１４０１から読出され
たパケツトに関して遂行されるパケツト変換を図
解し； 第４５図から第４９図はトランク制御器１３１
の出力回路１４０５を構成するサブシステムの詳
細なブロツク図であり： 第５０図から５３図はトランク制御器１３１の
送信機１４０３を構成するサブシステムの詳細な
ブロツク図であり； 第５４図はタイミング図であり； 第５５図はスイツチ インタフエース１４１８
の出力制御器３１０６の詳細なブロツク図であ
り； 第５６図はスイツチ インタフエース１４１８
の入力制御器３１０７の詳細なブロツク図であ
り； 第５７図は入力制御器３１０７の入力制御器５
６０２の詳細なブロツク図であり； 第５８図は入力制御器３１０７の出力制御器５
６０１の詳細なブロツク図であり； 第５９図はスイツチ インタフエース１４１８
の通信量回路３１２０の詳細なブロツク図であ
り： 第６０図はシステム保守チヤネル２００の図で
あり； 第６１図は保守チヤネルパケツトの内容を図解
し； 第６２図はシステム保守チヤネル２００のトラ
ンク制御器盤保守回路６００１の詳細なブロツク
図であり；そして 第６３図は本発明の説明のための特定の実施態
様を図解するのに２個の図面がいかに構成されて
いるかを示す。

詳細な説明 第１図及び第２図は複数の顧客、例えば、顧客
１００あるいは１１０にサービスを提供する複数
の市内局１０２，１０３，１０８及び１０９、並
びに複数の市外局１０４−１０７を持つパケツト
交換システムを示す。以下の説明は第１に第１図
及び第２図のパケツト交換システムを構成するサ
ブシステムの一般的な記述をする。つぎに交換ネ
ツトワークの交換アレイ及び１つの関連するトラ
ンク制御器の簡単な説明をすることによつて本発
明に焦点を合わせる。そして、顧客１００のレジ
デンスインタフエースから顧客１１０のレジデン
スインタフエースに伝送されるパケツトにパケツ
ト交換システムへの経路内の各々トランク制御器
によつて伝送に必要な自己経路指定情報がどのよ
うにして挿入されるかについて述べる。交換シス
テムへの経路指定の説明を終えたら、次に経路指
定情報の編集手順につにて述べ、またこの情報を
この経路内の各々のトランク制御器内に格納する
方法について述べる。最後に第１図及び第２図の
各々のブロツクの詳細な説明を行なう。

第１図に示すごとく、市内局１０２は交換ネツ
トワーク１１６を含むが、該ネツトワーク１６６
は交換アレイ１７０及び１７１を含む。交換ネツ
トワーク１１６は複数のトランク制御器を終端さ
せまた中央処理装置トランク制御器１２９を介し
中央処理装置１１５と共に動作する。中央処理装
置トランク制御器１２９も交換システムに接続さ
れる。各々のトランク制御器は片側伝送媒体によ
つてネツトワークに関連される。例えば、トラン
ク制御器１３１は交換システム１１６から導線１
３２を経て情報を受信し導線１３３を経て交換ネ
ツトワーク１１６に情報を伝送する。第１図には
また保守チヤネル２００が示めされるが、該チヤ
ネルは中央処理装置１１５とそれに関連するトラ
ンク制御器に保守チヤネルを提供する。保守チヤ
ネル２００については後に第６０図と関連して詳
細に説明する。

交換ネツトワーク１１６はさらに２つの同一構
造を持つ個別の交換アレイ、つまりアレイ１７０
及び１７１を含む。各々のトランク制御器はこの
いずれの交換アレイに情報を伝送することもまた
このいずれのアレイから情報を受信することもで
きる。例えば、トランク制御器１３１は交換アレ
イ１７０から導線１７７を経て情報を受信し、ま
た交換アレイ１７１から導線１７８を経て情報を
受信する。トランク制御器１３１は交換アレイ１
７０に導線１７３を経て情報を伝送し、交換アレ
イ１７１に導線１７５を経て情報を伝送する。

市内局１０２の顧客側においては、この市内局
は集合機を経て顧客に接続されるが、該集合機は
トランク制御器を介して交換ネツトワークに相互
接続される。集合機は交換ネツトワーク１１６の
内部交換構成と類類の内部交換構成を持つが、該
構成の詳細については後に述べる。集合機はまた
自蔵トランク制御器を含み該集合機をこれと関連
するトランクとインタフエースさせる。この集合
機のトランク制御器はトランク制御器１３１に類
似するが、トランク制御器１３１につては後に詳
細に述べる。各々の集合機にはマイクロプロセツ
サが接続されているが、このマイクロプロセツサ
はこれと関連するアクセスライン制御器と共に初
期起呼シーケンスを遂行するため及びこのパケツ
ト交換システムに伝送中のパケツトの固有の自己
経路指定特性の補足としての呼の監視をするため
に使用される。顧客装置は全て顧客１１０の装置
と類似しており、これらはアクセスライン制御器
を介して集合機に接続される。各々のアクセスラ
イン制御器は論理アドレス情報及び制御情報を格
納するが、これらは制御プロセツサによつて該ア
クセスライン制御器に格納される。この論理アド
レス情報はこの相互接続トランク制御器を介して
これに接続された交換ネツトワークに伝送される
パケツトが取る経路の第１の部分を制御する。
各々のアクセスライン制御器は各々の顧客装置内
に含まれるレジデンスインタフエースに標準双方
向伝送媒体を介して接続される。パケツトは該ア
クセスライン制御器とレジデンスインタフエース
との間を標準パケツトプロトコールを使用して伝
送されるが、該プロトコールはこのレジデンスイ
ンタフエースとアクセスライン制御器との間の通
信に対する３個の仮想チヤネルを定義する。

各々のトランク制御器は論理アドレスをスイツ
チアドレスに変換するための翻訳テーブルを含む
メモリを含むが、該スイツチアドレスは交換ネツ
トワークによつて該パケツトを着信先トランク制
御器に経路指定するのに使用される。交換ネツト
ワーク１１６は市外局、例えば市外局１０４に高
速トランクによつて相互接続されるが、該高速ト
ランクの両端はトランク制御器によつて終端され
る。第１図のことがらは概むね第２図にも摘要す
る。

第２図は交換インタフエース１４１８に具体化
されたアレイ制御装置の機能表現並びにトランク
制御器１３１、交換ネツトワーク１１６、及び中
央処理装置１１５の残りの部分について示す。ま
た主バツフア２０７としてトランク制御器１３１
のメモリ１４０１及びアドレス制御器１４０４が
表わされている。第２Ａ図に示すごとく、トラン
ク制御器１３１はトランク１１８より受信機１４
０２を介してパケツトを受信し、また送信機１４
０３を介してトランク１１８にパケツトを伝送す
る。トランク制御器１３１はパケツトを出力回路
１４０５を介して交換ネツトワーク１１６に伝送
しまた交換ネツトワーク１１６よりパケツトを入
力回路１４０６を介して受信する。スイツチイン
タフエース１４１８はこの入力及び出力回路を交
換ネツトワーク１１６にインタフエースさせアレ
イ１７０を使用するかアレイ１７１を使用するか
決定する。これらアレイの詳細は第５図と関連し
て述べる。トランク制御器１３１は制御情報を含
む保守パケツトを保守チヤネル２００あるいは交
換ネツトワーク１１６を介して中央処理装置１１
５に送信あるいは中央処理装置１１５から受信
し、またエラーあるいは通信量指標を保守チヤネ
ル２００を介して中央処理装置１１５に送信す
る。保守チヤネル２００の設計に関する追加の詳
細を第６０図と関連して述べる。第１４図と関連
して説明するごとく、バツフア２０７はメモリ１
４０１及びアドレス制御器１４０４の機能的表現
である。アドレス制御器１４０４はメモリ装置内
に位置する循環バツフアに対するポインタを含み
これによつて入力回路１４０６、出力回路１４０
５、受信機１４０２、及び送信機１４０３のこの
メモリ装置からの読出し及び書込みを可能にさせ
る。

各々のトランク制御器はトランク制御器１３１
によつて図解されるごとく各種の目的に使用され
る各種のパケツトを処理する。これらパケツト
は、通常データパケツト、トランク及びスイツチ
テストパケツト、保守読出し及び書込みバケツ
ト、メモリ読出し及び書込みパケツトの一般分類
に分けられる。通常データパケツトはデータ及び
信号法情報のトランクと交換ネツトワーク間の搬
送を行なう。トランクテストパケツトはトランク
をトランク制御器を受信トランク制御器てにトラ
ンクテストパケツトを送信トランク制御器に送く
り戻どすことによつて検査するのに使用される。
スイツチテストパケツトは交換ネツトワークをテ
ストするのに使用される。メモリパケツトは中央
処理装置がバツフア２０７内の特定のメモリ位置
からの情報（通常はアドレス翻訳情報）を読出す
ことあるいは書込むことを可能とする。通常デー
タパケツト、トランク及びスイツチテストパケツ
ト、及びメモリパケツトはバツフア２０７を介し
て受信機１４０２、送信機１４０３、出力回路１
４０５、あるいは入力回路１４０６によつて処理
される。保守パケツトは保守情報を保守制御器１
３１と中央処理装置１１５の間で交換ネツトワー
ク１１６を介して送信及び受信するのに使用され
る。保守パケツトはバツフア２０７を介しては処
理されず、むしろ制御器２１７の特定の読出し及
び書込み機能を遂行する。出力制御器２２３がネ
ツトワーク１１６から受信回路２２１あるいは２
２２を経てあるパケツトを受信すると、出力制御
器２２３はパケツト形式を解読し、そのパケツト
が通常データパケツトであるのか、スイツチテス
トパケツトであるのか、メモリ読出し及び書込み
パケツトであるのか、またはこれが保守読出しあ
るいは書込みパケツトであるのか判定する。その
パケツトが保守パケツトであるときは、出力制御
器２２３はパケツトを制御器２１７に送信する。
しかし、このパケツトが保守パケツトでない時
は、出力制御器２２３はこのパケツトを入力回路
１４０６に伝送する。保守パケツトに加えて、中
央処理装置１１５は保守制御器１３１からのパケ
ツトを保守チヤネル２００を経て受信する。制御
器１３１はTCBMC６００１への信号の伝送によ
つて中央処理装置１１５に重要なエラー及び通信
量レベル情報を送信する。TCBMC６００１は制
御器２１７からこの信号を受信するとパケツトを
アセンブルしそのパケツトを中央処理装置１１５
に送信する。これに加えて、中央処理装置１１５
は保守読出しパケツト及び保守書込みパケツトの
両者を保守チヤネル２００を経て制御器１３１に
伝送する。保守チヤネル２００は中央処理装置１
１５に中央処理装置がネツトワーク１１６の障害
で交換ネツトワーク１１６を経てトランク制御器
に保守パケツトを伝送できない場合、トランク制
御器１３１への代わりの通信リンクを提供する。

第１５図はメモリ１４０１内に含まれる４つの
パケツトバツフア及び論理翻訳テーブルを示す。
受信１４０２によつて受信されたパケツトは受信
バツフア１５０１あるいはトランクテストバツフ
ア１５０２に書込まれる。トランクテストバツフ
ア１５０２は送信機１４０３を経てループ式にト
ランクに戻されるテストパケツト用に確保され
る。受信機１４０２によつて受信される他の全て
のパケツトは受信バツフア１５０１に書込まれ、
これより出力回路１４０５によつて選択回路２１
２あるいは送信回路２１３または２１４を経て交
換ネツトワーク１１６に送信される。受信回路２
２１または２２２及び出力制御器２２３を経て交
換ネツトワーク１１６から入力回路１４０６によ
つて受信されたパケツトは送信バツフア１０５３
またはスイツチテストバツフア１５０４のどちら
かに書込まれる。送信バツフア１５０３は送信機
１４０３を経てトランク上に送信されるパケツト
に使用される。スイツチテストバツフア１５０４
はスイツチテストパケツト並びにメモリ読出し及
び書込みパケツト用であり、これらパケツトはそ
の後出力回路１４０５によつて読出され選択回路
２１２及び送信回路２１３あるいは２１４を経て
ネツトワーク１１６に送信される。論理翻訳テー
ブル１５０５はメツセージセツトアツプ手順の際
にメモリ書込みパケツトを介して中央処理装置か
ら受信される論理から物理アドレスへの翻訳情報
を含む。論理翻訳テーブル１５０５はメモリ書込
みパケツトを使用して中央処理装置によつて書込
まれ、またメモリ読出しパケツトを使用して中央
処理装置によつて検証される。

第２Ａ図に示すごとく、スイツチインタフエー
ス１４１８は回路２１２並びに送信回路２１３及
び２１４を示すが、これは第３１図に示す出力制
御器３１０６の機能的表現である。選択回路２１
２は第５５図の回路要素５５０１，５５３０、及
び５５１２から５５１６までの機能的表現であ
る。送信回路２１３は第５５図の送信回路５５０
２の機能的表現である。選択回路２１７はブロツ
ク３１０１，３１０２，３１０５，３１０３，３
１１９，３１２０、及び３１２５の機能的表現で
ある。ブロツク２２１から２２３は第３１図の入
力制御器３１０７の機能的表現である。出力制御
器２２３は第５６図のブロツク５６０２及び５６
１２の機能的表現である。

あるパケツトが受信機２３４を介して受信回路
２２２によつて受信されると、パケツトは出力制
御器２２３への伝送が開始されるまで第１段階の
可変メモリ２３３内に可変緩衝される。制御器２
２３への伝送は受信回路２２１からそれ以上のパ
ケツトが受信されなくなつた時に直に開始され
る。この可変緩衝はトランク制御器へのパケツト
の交換における時間遅延を非常に減少させるが、
これはこの受信回路と出力制御器２２３との間の
信号法、及びアレイとこの受信回路との間の信号
法の交換によつて達成される。

受信回路２２２の動作の詳細について述べる
と、制御器２３５はアレイ１７１からのパケツト
の開始に応答してメモリ２３３にパケツトの第１
の部分を格納し、ケーブル２３６を経て１つの要
求信号を送信することによつて、出力制御器２２
３に直に送信を開始する許容を要求する。出力制
御器２２３が受信回路２２１から入力回路１４０
６にパケツトを送信中できない時は、出力回路２
２３はケーブル２３６を経て制御器２３５に許可
信号を送くる。制御器２３５は次にメモリ２３３
をメモリ２２３が制御器２２３にパケツトを送信
できる状態にし、パケツトの送信が完了すると受
信機２３４を経てアレイ１７１にリンク解放信号
を送信する。このリンク解放信号はアレイ１７１
に受信回路２２２が他のパケツトを受信すること
が可能であることを示す。受信回路２２１の動作
は受信回路２２２の動作と同一である。

ネツトワーク１１６へのパケツトの送信の通常
モードにおいては、選択回路２１２は出力回路１
４０５か制御器２１７のどちかからのパケツトに
応答してこれらパケツトをそれぞれ送信回路２１
３あるいは２１４を経てアレイ１７０あるいは１
７１に送信する。選択回路２１２は出力回路１４
０５あるいは制御器２１７からのパケツト送信要
求に応答して、他方の装置が現在パケツトを送信
しておらず、また送信回路２１３あるいは２１４
の少なくとも１つが関連するアレイへのパケツト
の送信に使用できる時は、この要求装置に対して
許可を与る。送信回路がパケツトを送信できるか
否かはその回路と関連するアレイがパケツトを受
け入れることができるか否かに依存する。例え
ば、アレイ１７０が他のパケツトを受信可能であ
る場合、該アレイは導線２４０を経てリンク解放
信号を送信することによつてフリツプフロツプ２
３１をセツトする。両方の送信回路がパケツトを
受信することが可能である場合は、選択回路２１
２がパケツトの送信にこの両方を交互に使用する
が、この結果、アレイ１７０と１７１の間の通信
量が均一に保もたれることとなる。使用可能な送
信回路のみを交互に使用することによつてアレイ
１７０と１７１が最大限に活用され、したがつて
市内局１０２へのパケツトの交換に対する時間遅
延を最小限にすることが可能である。

各種のアレイ障害が発生すると、そのアレイは
関連する送信回路へのリンク解放信号の送信を怠
たる。もしアレイ１７０が即定の時間、送信回路
２１３へのリンク解放信号の送信を怠たると、タ
イマ２３７はケーブル２３９を経て制御器２３０
及び制御器２１７にアレイ１７０に障害が発生し
たことを示す１つの信号を送信する。制御器２３
０はこの障害に応答して、アレイ１７０の使用を
中止する。制御器２１７によつて障害指標信号が
受信されると、保守チヤネル２００を経てこの情
報を含むパケツトが中央処理装置１１５に送くら
れる。中央処理装置１１５はこの障害情報を受信
すると必要な保守及び通信量配分機能を遂行して
アレイ１７０の障害の最小限にする。

通常モードの動作に加え、中央処理装置１１５
は保守チヤネル２００あるいは交換ネツトワーク
１６６を経てパケツト内に含まれた選択情報を送
信することができる。この選択情報は選択制御器
２１７から受信される受号を介して選択回路２１
２に送信回路２１３及び２１４の両方あるいはど
ちらか片方の使用、あるいは両方の不使用を選択
させる。この能力によつて中央処理装置１１５が
市内局内の各種の障害状態に応答してそれに合つ
た保守作業を遂行することが可能となる。

ネツトワーク及びトランク制御器の機能の説明
はこれ位にして、次に自己経路指定情報を得てこ
れを適当なアドレスライン制御器及びトランク制
御器内のアドレスメモリ内に格納する手順につい
て述べる。この情報は各種マイクロプロセツサ及
び中央処理装置を介して発信側顧客装置に接続さ
れた適当なアクセスライン制御器から送信される
起呼パケツトから得られるが、該各種マイクロプ
ロセツサ及び中央処理装置は各種集合機及び市内
及び市外局に関連ずけられている。該市内及び市
外局は起呼パケツトが着信先顧客装置に到達する
ために経由する経路を形成する。起呼パケツトが
この経路を進むにつれて、各々の処理装置はこの
パケツトに新たな論理アドレスを挿入しまた必要
な論理及びスイツチアドレス情報を適当なアクセ
スライン制御器あるいはトランク制御器に格納す
る。アクセスライン制御器を介して着信先顧客装
置が接続された集合機に関連するマイクロプロセ
ツサの所に起呼パケツトが受信されると、この受
信マイクロプロセツサはこの適当な論理及びスイ
ツチアドレス情報を接続されたアクセスライン制
御器に送り、該アクセスライン制御器はこれをそ
のアドレスメモリに格納する。この情報マイクロ
プロセツサは次に呼応答パケツトのアセンブル及
び送信を実施するが、該呼応答パケツトは呼が正
しくセツトアツプされたことを示す。呼応答パケ
ツトが発信側顧客のアクセスライン制御器によつ
て受信されると、全ての必要な経路指定情報がそ
のアクセスライン制御器及びトランク制御器内に
セツトアツプされ、これによつてこのパケツトの
経路が指定され、このパケツトは関連する処理装
置によつてさらに処理されることなく交換ネツト
ワークに直接送くられる。

ここで起呼パケツトの利用について、顧客１１
０と１１０との間の電話呼の確立の説明によつて
詳細に述べる。顧客１００は顧客１１０の電話番
号をダイアリイグすることによつて顧客１１０を
呼び出す。顧客１００と関連するレジデンスイン
タフエースはダイアルされた番号を従来の方法に
よつて集める。レジデンスインタフエースはダイ
アルされた番号を集め終えると、ライン１２２を
経てダイアルされた番号をパケツト形式にてアク
セスライン制御器１１２ａに送信する。顧客１０
０に関連するレジデンスインタフエースから受信
されたパケツトに応答して、アクセスライン制御
器１１２ａは第３図に示すパケツトをアセンブル
し集合機１１２を介してマイクロプロセツサ１１
１に送信する。パケツト識別子欄はこのパケツト
を信号法パケツトと同定しまたデータ欄の最上位
バイト内の“１”はこのパケツトが起呼パケツト
であることを示す。データ欄の残りの部分はダイ
アルされた電話番号を含む。

第３図のパケツトを受信すると、マイクロプロ
セツサ１１１はダイアルされた電話番号を調べ、
交換ネツトワークへの接続が要求されていること
を知る。最初に、マイクロプロセツサ１１１はア
クセスライン制御器に後続パケツトに使用される
べき新たな論理アドレス及びトランク１１７を集
合機１１２に接続する集合機１１２のトランク制
御器を定義するスイツチアドレスを送信する。こ
のスイツチアドレスは集合機１１２によつて後続
パケツトをトランク１１７に経路指定するのに使
用される。次に、マイクロプロセツサ１１は集合
機１１２のトランク制御器にアクセスライン制御
器１１２ａを定義するスイツチアドレス及び顧客
１１０と関連するレジデンスインタフエースとの
通信にアクセスライン制御器１１２ａによつて使
用されるべき仮想チヤネルを定義する情報を格納
する。最後に、マイクロプロセツサ１１１は第３
図に類似するが、論理アドレス欄にアクセスライ
ン制御器１１２ａのアドレスメモリ内に格納され
た論理アドレスを含むパケツトをアセンブルす
る。この新たなパケツトは集合機１１２、トラン
ク１１７、トランク制御器１３０、交換ネツトワ
ーク１１６、及びトランク制御器１２９を経て中
央処理装置１１５に送信される。

マイクロプロセツサ１１１からのパケツトを受
信すると、中央処理装置１１５はテーブル検索動
作を遂行することによつてダイアルされた電話番
号よりこの呼が局１０４に接続されるべきである
ことを知る。中央処理装置１１５は最初にパケツ
トに含まれた論理アドレスとトランク制御器１３
０を同定するスイツチアドレスをトランク制御器
１３１に送信する。トランク制御器１３１はこの
アドレス情報を内部メモリ内に格納しまたこの情
報をセツトアツプされたこの呼と関連する後続パ
ケツトに関して必要な論理アドレスからスイツチ
アドレスへの翻訳を遂行する。中央処理装置１１
５は次にトランク制御器１３０に新たな論理アド
レス及び制御器１３１を同定するスイツチアドレ
スを送信する。このアドレス情報はパケツトをト
ランク制御器１３０から交換ネツトワーク１１６
にセツトアツプされたこの呼と関連するトランク
制御器１３１に送信するために必要な論理アドレ
スからスイツチアドレスへの翻訳を遂行するため
めに使用される。中央処理装置１１５によつて遂
行される最後の動作は第３図に示すのと類似の起
呼パケツトを交換ネツトワーク１３１、トランク
１１８、トランク制御器１４０及び交換ネツトワ
ーク１４６を経て中央処理装置１３１に送信する
ことである。中央処理装置１１３に送信されるパ
ケツト情報はその論理アドレス欄に先にトランク
制御器１３０内に格納されたのと同一の論理アド
レス情報を含む。

トランク１１８からパケツトを受信すると、中
央処理装置１１３はこのパケツトに応答して前述
の中央処理装置１１５によつて起呼パケツトと関
連して遂行された動作と類似の動作を遂行する。
中央処理装置１１３は次に１つの起呼パケツトを
交換ネツトワーク１４６、トランク制御器１４
２、トランク１１９、トランク制御器１４７、及
び交換ネツトワーク１４８を経て中央処理装置１
１３に送信する。中央処理装置１２３は中央処理
装置１１３によつて遂行されたのと類似の動作を
遂行し１つの新たな起呼パケツトを交換ネツトワ
ーク１４８、トランク制御器１４９、トランク１
２０、、トランク制御器１５０及び交換ネツトワ
ーク１５１を経て中央処理装置１１４に送信す
る。中央処理装置１２３から起呼パケツトを受信
すると、中央処理装置１１４はトランク制御器１
４１にこのパケツトの論理アドレス情報及びトラ
ンク制御器１５０を同定するスイツチアドレスを
格納する。中央処理装置１１４は次に新たな論理
アドレス及びトランク制御器１４１を同定するス
イツチアドレスをトランク制御器１５０に送信
し、該トランク制御器１５０はこの情報を格納す
る。トランク制御器１４１及び１５０内に必要な
情報の格納を終えると、中央処理装置１１４はそ
の論理アドレス欄にトランク制御器１５０内に先
に格納された論理アドレスを持つ新たな起呼パケ
ツトをアセンブルし、この起呼パケツトを交換ネ
ツトワーク１５１、トランク制御器１４１、トラ
ンク１２４、及び集合機１２６を経てマイクロプ
ロセツサ１２５に送信する。

中央処理装置１１４からこの起呼パケツトを受
信すると、マイクロプロセツサ１２５はその論理
欄内に含まれる論理アドレス情報を読出し、この
論理アドレス情報をアクセスライン制御器１２６
ａのアドレスメモリ１５２内に格納する。マイク
ロプロセツサ１２５は次に第４図に示す呼応答パ
ケツトを第１図及び第２図のパケツト交換システ
ムへの先に定義された経路を経てマイクロプロセ
ツサ１１１に送信する。第４図のパケツトの論理
アドレス欄はマイクロプロセツサ１２５が中央処
理装置１１４からの起呼パケツト内に受信した論
理アドレスを含む。トランク制御器１４１は第４
図のパケツトを受信すると先に格納した論理アド
レスからスイツチアドレスへの翻訳情報を使用し
て論理アドレス内の内容を翻訳し、この呼応答パ
ケツトにこの先に格納された論理アドレスを挿入
する。トランク制御器１４１によるこの翻訳から
の結果はトランク制御器１５０を同定する。この
スイツチアドレスは交換ネツトワーク１５１によ
つてこの呼応答パケツトをトランク制御器１５０
に経路指定するのに使用される。この呼応答パケ
ツトは同様に各種のトランク制御器に経路指定さ
れ最終的にマイクロプロセツサ１１１によつて受
信される。マイクロプロセツサ１１１によつてこ
の呼応答パケツトが受信されると、呼を各種交換
ネツトワークを経て経路指定するのに必要な全て
の情報がその経路内のトランク制御器及びアクセ
スライン制御器に格納される。

交換ネツトワークの交換アレイ１７０の詳細を
第５図に示す。交換交換アレイ１７０への全ての
接続は第１図に示すトランク制御器を介して実行
される。トランク制御器は1.54Mb／ｓの速度に
て情報を受信し、この情報をネツトワークに
8Mb／ｓの速度にて送信する。各々のトランク
は関連するトランクからの５パケツトの情報を緩
衝することが可能である。トランクからの入力の
所でのパケツトの緩衝はこれらをネツトワークに
送信する前に一時的に送信を遅らせるために必要
である。緩衝はまたネツトワークから受信される
情報をトランク制御器が関連するトランクに再送
信する前に一時的に保持するためにも必要であ
る。各々のトランク制御器はトランクに再送信す
る前にネツトワークからの最高40パケツトまでの
情報を緩衝することが可能である。各々のトラン
ク制御器は交換アレイ１７０への１つの入力接続
及び１つの出力接続を持つ。例えば、第５図に示
すごとくトランク制御器１３０は交換アレイ１７
０に導線１７２を経て情報を送信し、また交換ア
レイ１７０から導線１７６を経てデータを受信す
る。

交換アレイ１７０は３つの段階の交換節点を含
む。第１の段階は節点５００−０から５００−１
５までから構成され、第２の段階は交換節点５０
１−０から５０１−１５までから構成され、そし
て第３の段階は交換節点５０２−０から５０２−
１５までから構成される。アレイへの送信は左か
ら右に行なわれる。各々の交換節点はパケツトス
イツチである。各々のパケツトスイツチは４つの
入力を持ち、各入力について１つのパケツトを緩
衝することが可能である。任意の入力にて受信さ
れたパケツトはパケツトスイツチの４つの出力端
子の任意の１つから送信可能である。入力端子に
パケツトが受信されると、このパケツト内に含ま
れるアドレスを使用してパケツトを再送信するの
にどの出力端子を使用すべきか決定される。出力
端子を特定の交換節点に指定するにはアドレスの
２つの最上位ビツトのみが使用される。例えば、
交換節点５００−１２は最上位ビツトが０である
ときはリンク５０５に、最上位ビツトが１である
ときはリンク５０６に、最上位ビツトが２である
ときはリンク５０７に、そして最上位ビツトが３
であるときはリンク５０８にパケツトを送信す
る。

各々の節点は次の段階の受信交換節点がその段
階からのパケツトの送信にどの出力端子を使用す
るかを指定できるように最上位ビツト位置が正し
いビツトを持つようにアドレスビツトを正しく配
列させる必要がある。

第５図に示す交換アレイ１７０の動作は第３図
に示すパケツトをこのアレイから中央処理装置１
１５に交換する例を説明することによつてより明
確に理解できる。第３図に示すパケツトはマイク
ロプロセツサ１１１によつてトランク１１７を経
て交換アレイ１７０に送信される。第３図に示す
パケツトを受信すると、トランク制御器１３０は
第６図に示す新たなパケツトを形成する。

新たなパケツトはトランク１１７から受信され
た元のパケツトを取り、標識及び挿入ビツトを除
去し、開始ビツト欄、パケツト長欄、、着信先ト
ランク制御器欄、発信側トランク制御器欄、制御
器欄、着時間の新たな欄並びに新たなCRT欄を
加えることによつて形成される。トランク制御器
１３０は“０”を含むパケツト識別子に応答して
着信先トランク制御器欄に“０”を挿入する。こ
れは中央処理装置１１５がこれに接続されている
トランク制御器１２９に対するトランク番号であ
る。トランク制御器１３０は交換ネツトワーク１
１６の自体の出力接続番号（この例では４８）を
発信側トランク制御器欄に挿入する。開始ビツト
はネツトワークパケツトの開始を定義し、またパ
ケツト長はネツトワークパケツトの長さを定義す
る。トランク制御器１３０は着時間欄にその日の
時間を挿入する。第６図のパケツトが形成され、
節点５００−１２の入力５１３が空いていると、
トランク制御器１３０はこのパケツトを制御器５
００−１２に送信する。

節点５００−１２はアドレス欄の最上位ビツト
を調べ、このビツトが０であるためリンク５０５
を選択する。出力リンク５０５を経てこのパケツ
トを節点５０１−１２に送信する前に、節点５０
０−１２はアドレス欄を２ビツト左に回転させ
る。この結果、この２個の最上位ビツトが最下位
ビツトとなり、第６図に示すアドレス欄の２個の
中位ビツトが２個の最上位ビツトとなる。

節点５０１−１２はこれを受信するとアドレス
欄を調べ、最上位ビツトが０であるため出力５１
２を選択する。節点５０１−１２もアドレス欄を
２ビツト左に回転する。節点５０１−１２はパケ
ツトを出力端子５１２を経て節点５０２−０に送
信する。このパケツトを受信すると、節点５０２
−０はアドレス欄を調べ、このアドレスの２つの
最上位ビツトが０であるため出力端子５１４を選
択する。トランク制御器１２９はこのパケツトを
受信すると、開始ビツト、ネツトワークアドレス
欄、及びネツトワークパケツト長を除去し、中央
処理装置１１５にパケツト識別子、論理アドレ
ス、時間スタンプ、及びデータ欄並びに再計算し
たCRT欄を送信する。

第２の例を使用して第５図に示す交換アレイ１
７０の動作の説明をする。この動作は第４図に示
すパケツトが交換アレイ１７０を経てトランク１
１８に送信されるのに続いて起こる。第４図に示
すパケツトを受信すると、トランク制御器１３１
は第７図に示すパケツトを形成する。このパケツ
トの形成を終えると、トランク制御器１３１はこ
のパケツトを入力端子５１５を経て交換節点５０
０−１５に送信する。交換節点５００−１５はこ
のネツトワークアドレス欄の２個の最上位ビツト
を調べ（この場合は２進の３）、ライン５１６を
選択して第７図に示すパケツトを送信する。交換
節点５００−１５はリンク５１６を経てのパケツ
トの送信を開始する前に、ネツトワークアドレス
欄の左回転動作をし、この結果第８図に示すパケ
ツトを得る。このパケツトを交換節点５００−１
５から受信すると、交換節点５０１−１５は第８
図に示すネツトワークアドレス欄の２個の最上位
ビツトを調べ、パケツトを送信するため出力５１
７を選択する。パケツトを送信する前に交換節点
５０１−１５はパケツトの左回転動作を実行し、
その結果第９図に示すパケツトを得る。第９図に
示すパケツトを受信すると、交換節点５０２−１
２はこのネツトワークアドレス欄に応答して導線
１３５を経てパケツトをトランク制御器１３０に
送信する。交換節点５０２−１２もネツトワーク
アドレス欄の左回転動作を遂行する。導線１３５
を経てトランク制御器１３０に送信されるパケツ
トは第９図に示すパケツトのネツトワークアドレ
ス欄を回転したものである。トランク制御器１３
０は新たなパケツトを形成するが、このパケツト
は第９図に示すパケツトと類似するが開始ビツ
ト、ネツトワークパケツト長、着信先トランク制
御器、発信側トランク制御器、、制御器、及び着
時間欄が削除されており、新たなCRT欄が計算
及び挿入されており、また時間スタンプ欄が更新
されている点が異なる。トランク制御器１３０は
次にこの新たなパケツトをトランク１１７に送信
する。

当業者にとつて、第５図に示すネツトワーク１
１６の交換アレイ１７０を拡張して追加の交換節
点を加えることによつてこれ以上のトランクを終
端することが可能であることが理解できよう。さ
らに当業者にとつて、このような交換アレイを使
用してコンピユータや端末などの数個のデジタル
装置が接続可能であることも理解できよう。第１
図及び第２図の他の交換ネツトワーク及び集合機
の設計は交換ネツトワーク１１６の設計と類似し
たものである。

交換節点５００−１５の詳細を第１０図に示
す。第１０図の交換節点も交換節点５００−１５
の設計と類似の設計である。交換節点は４つの入
力制御器を持つが、該制御器は４つの出力制御器
の任意の１つに情報を送信できる。入力制御器１
０００から１００３まではケーブルを経て出力制
御器１００４から１００７までに接続される。例
えば、入力制御器１０００はケーブル１００８を
経て出力制御器１００７に接続される。ケーブル
１００８は３つの導線１００９，１０１０、及び
１０１１を含む。第１０図の他の相互接続ケーブ
ルもケーブル１００８と同一の設計を持つ。

入力制御器１０００が出力制御器１００７に送
信すべきパケツトを持つ時、これは導線１０１０
を経て要求信号を送信する。入力制御器１０００
はこの信号を全パケツトが出力制御器１００７に
送信し終るまで連続して送信する。出力制御器１
００７が入力制御器１０００から情報を受信でき
る状態にある時は、出力制御器１００７は導線１
０１１を経て入力制御器１０００に了解信号を送
信する。この了解信号を受信すると、入力制御器
１０００は導線１００９を経て出力制御器１００
７へのパケツトの送信を開始する。

例えば、第７図に示すパケツトは第１０図に示
す交換節点５００−１５間を以下の方法によつて
送信される。入力制御器１０００が開始ビツトを
認知した時には、これは開始ビツトだけでなくそ
のネツトワークアドレスの２つの最上位ビツトを
既に受信している。入力制御器１０００はネツト
ワークアドレス欄の２つの最上位ビツトを復号し
てパケツトがケーブル１００８を経て出力制御器
１００７に送信されるべきであることを知る。入
力制御器１０００は導線１０１０を経て送信開始
の許可を要求し、出力制御器１００７が導線１０
１１を経て了解信号をリターンすると、入力制御
器１０００はケーブル１００８を経て信号制御器
１００７へのパケツトの送信を開始する。入力制
御器１０００はネツトワークアドレス欄の送信を
行なう前にこのアドレスを左に２ビツト回転して
送信されるべきネツトワークアドレスが第８図に
示すアドレスと同一になるようにする。このパケ
ツト開始ビツトを受信すると、出力制御器１００
７はこのパケツトのリンク５１６に向けての送信
を開始する。

第１０図の入力制御器１０００の詳細を第１１
図に示す。入力回路１１１０は入力端子５１５よ
り情報を受信してまたリンク解放信号を第１１図
のトランク制御器１３０に制御器１１０４の制御
下において入力端子５１５を経て送信する。リン
ク解放信号の機能については出力制御器１００７
の説明の所でより詳細に述べる。入力桁送りレジ
スタ１１００は開始ビツトを検出するのに使用さ
れるが、該ビツトはパケツトの開始を示す。これ
に加えて、桁送りレジスタ１１００はネツトワー
クパケツト長欄を抽出しこれを長さレジスタ１１
０２に保存し、またネツトワークアドレス欄の２
つの最上位ビツトを抽出しこれをアドレスレジス
タ１１０１に保存する。バツフア桁送りレジスタ
１１０３は各64ビツトの記録毎に１つの出力を生
成する。この出力は制御器１１０４の制御下にお
いてデータセレクタ１１０５によつてバツフア桁
送りレジスタ１１０３の未使用の部分をバイパス
するのに使用される。このバイパスは出力回路に
パケツトを送信する前に全パケツトを緩衝する必
要がない時に行なわれ、入力制御器１０００間の
パケツトの伝送速度を高める。アドレス回転回路
１１０６はこのアドレスがパケツトの残りの部分
と共に選択された出力制御器に送信される前に前
述のネツトワークアドレス欄の左回転動作を遂行
する。マルチプレクサ１１０７は制御器１１０４
の制御下においてデータをケーブル１００８，１
０１２，１０１３あるいは１０１４のどれに送信
すべきかを選択する。

ここで入力制御器１０００の動作を先の第７図
のパケツトの送信を例に詳細に説明する。入力桁
送りレジスタ１１００は導線１１１１を介してシ
ステムクロツク１６１によつて連続的にクロツク
される。データが入力端子５１５を経て受信され
ると、これはクロツクに合わせて入力桁送りレジ
スタ１１００に送信される。入力桁送りレジスタ
１１００のビツト位置１０に開始ビツトが到達す
ると、制御器１１０４はこのビツトを検出し、導
線１１１３上に１つのパルスを送信する。このパ
ルスは長さレジスタ１１０２にネツトワークパル
ス長欄を格納させ、またアドレスレジスタ１１０
１にネツトワークアドレス欄の２つの最上位ビツ
トを格納させるが、これらは入力桁送りレジスタ
１１００のビツト位置０及び１に含まれる。

制御器１１０４はこの２つの最上位アドレスビ
ツトがパケツトが出力制御器１００７に送信され
るべきであることを示すため導線１０１０を介し
て１つの要求（信号）を送信する。この要求がな
されている間、データは入力桁送りレジスタ１１
００からバツフア桁送りレジスタ１１０３にシフ
トされるが、該バツフア桁送りレジスタは数個の
出力端子を持つ。これら出力端子はバツフア桁送
りレジスタ１１０３内の異なるビツト位置に接続
される。制御器１１０４が導線１０１１を経て出
力制御器１００７から了解信号を受信すると、制
御器１１０４はバツフア桁送りレジスタ１１０３
内のバツフア桁送りレジスタ１１０３の出力のど
の位置にこのパケツトの開始ビツトが送くられて
いるのかを計算する。これは出力制御器１００７
へのパケツトの送信をできるだけ速く開始するた
めに実行される。この計算に基ずいて、制御器１
１０４はデータセレクタ１１０５を制御して、こ
れにバツフア桁送りレジスタ１１０３の指定の出
力を選択させる。この制御情報はケーブル１１１
７を経てデータセレクタ１１０５に送信される。
データセレクタ１１０５はデータを選択された出
力からアドレス回転回路１１０６に送信する。デ
ータを送信する前に制御器１１０４は導線１１１
９を経てパケツト開始信号を送信することによつ
てアドレス回転回路１１０６をリセツトする。制
御器１１０４は次に長さレジスタ１１０２内に格
納されたパケツト長情報をケーブル１１２０を介
して読出し、これから入力桁送りレジスタにパケ
ツトの終端が入力されたかを調べる。パケツトが
終端し、桁送りレジスタ１１０３からの送信が開
始されると、制御器１１０４は導線１１５を介し
てリンク解放信号を送信する。この信号は３状態
ドライバ１１０９及び入力端子５１５を経て入力
ポート５０３−６０に送信される。このリンク解
放信号は入力制御器１０００が他のパケツトを受
信できる状態であることを示す。

第１２図にアドレス回転回路１１０６の詳細を
示す。回路１１０６の目的はアドレス欄を左に２
ビツト回転させることによつて２つの最上位ビツ
トを最下位ビツトにすることである。この回転は
各々の入力制御器が２個の最上位ビツトのみを復
号することから必要である。桁送りレジスタ１２
００及び１２０３は２ビツト桁送りレジスタであ
り、データ制御器１２０１は桁送りレジスタ１２
００あるいは桁送りレジスタ１２０３のいずれか
の出力を選択するのに使用される。制御回路１２
０９はアドレス回転回路の動作を制御する。制御
回路１２０９は導線１１１９を経て制御器１１０
４からパケツト開始信号を受信すると、導線１２
０７を経て桁送りレジスタ１２００に、また導線
１２０５を経て桁送りレジスタ１２０３にクロツ
ク信号を送信する。このクロツク信号は導線１２
１０を経てシステムクロツク１６１から受信され
る信号から派生される。制御器１２０９は導線１
２０８を介してデータセレクタ１２０２に桁送り
レジスタ１２０３の出力が導線１１１８上に送信
されるように選択させる。制御回路１２０９は次
に導線１１１８を通じて伝送中のビツトの数をカ
ウントし、ネツトワークアドレス欄の２つの最上
位ビツトが桁送りレジスタ１２０３内に含まれて
いる時は、制御回路１２０９は導線１２０５を経
ての桁送りレジスタ１２０３へのクロツク信号の
送信を中止し、そしてデータセレクタ１２０２に
桁送りレジスタ１２００の出力を選択させる。制
御回路１２０９はここで導線１１１８を経てネツ
トワークアドレス欄の残りのビツトが送信されて
しまうまで待つ。終了した時点において、制御回
路１２０９は桁送りレジスタ１２０３へのクロツ
ク信号の送信を開始して、データセレクタ１２０
２に桁送りレジスタ１２０３の出力を選択させ
る。この動作の結果ネツトワークアドレス欄の最
上位ビツトが回転する。

第１３図に出力制御器１００７を詳細に示す。
制御回路１３００は入力制御器１０００から１０
０３までからの要求に応答するが、これら要求は
ケーブル１００８，１０１５，１０１６、及び１
０１７を経て送信される。フリツプフロツプ１３
０１がセツトされている時は、制御回路１３００
はこの要求に応答して１つの了解信号をそれを要
求する入力制御器に上記のケーブルの１つを経て
送信する。要求に対する了解を終えると、制御器
１３００はデータセレクタ１３０３に適当なケー
ブル１００８，１０１５，１０１６、あるいは１
０１７からののデータ導線を選択させる。制御回
路１３００はケーブル１３０８を経て適当な制御
情報をデータセレクタ１３０３に送信する。デー
タセレクタ１３０３は選択された入力端子より受
信したデータ情報を導線１０３７に伝送する。３
状態位置１３０２は導線１３０７上のこの情報を
受信しこのデータをリンク５１６を経て入力回路
１３０５に送信するが、該入力回路１３０５は交
換節点５０１−１５の１部を構成する。制御回路
１３００は導線１３０９を介して３状態装置１３
０２の出力を制御する。

第１３図に示す出力制御器１００７の動作の詳
細をデータのパケツトをケーブル１００８を経て
出力制御器１００７に送信する入力制御器１００
０の先の例に従つて述べる。入力制御器１０００
が導線１０１０を経て要求信号を送信すると、制
御回路１３００はリンク５１６が他の入力制御回
路によつて使用されていずまたフリツプフロツプ
１３０１がセツトされている場合、導線１０１１
を経て入力制御器１０１１に了解信号を送信す
る。フリツプフロツプ１３０１がセツトされてい
る場合、制御回路１３００はこの了解信号を入力
制御器１０００に送信し、そしてケーブル１３０
８を介してデータセレクタ１３０３に導線１００
９上に伝送されるデータを選択させこのデータを
導線１３０７上に送信させる。これに加えて、制
御回路１３００は３状態装置１３０２を起動し導
線１３０７上のこの情報をリンク５１６に送信さ
せる。

入力制御器１０００は全パケツトの送信を終え
ると、導線１０１０からの要求信号を除去する。
導線１０１０からの要求信号の除去を終えたら、
制御回路１３００は導線１３１０を経てフリツプ
フロツプ１３１０にリセツト信号を送信し、ケー
ブル１３０８及び導線１３０９を経ての信号の送
信を停止させる。交換節点５０１−１５の入力制
御器が他のパケツトを受信できる状態になると、
これは導線１３０６、３状態装置１３１１、及び
リンク５１６を経てリンク解放信号を送信する。
このリンク解放信号はＳ入力を経てフリツプフロ
ツプ１３１０をセツトする。フリツプフロツプ１
３０１がセツトされると、制御回路１３００は入
力制御器からの要求信号に応答することが再度可
能となる。

トランク制御器１３１の詳細を第１４図に示
す。他のトラン制御器もトランク制御器１３１と
類似したものである。トランク制御器１３１はト
ランク１１８と交換ネツトワーク１１６の交換ア
レイ１７０及び１７１の間のインタフエース機能
を持つ。トランク制御器１３１は中央処理装置１
１５からのスイツチ選択情報を受信し、この情報
を使用してパケツトを交換アレイ１７０か交換ア
レイ１７１の適当な方に送信し、また交換アレイ
１７０あるいは１７１の適当な方からパケツトを
受信する。トランク制御器１３１はトランク１１
８からのパケツトを受信機１４０２を介して受信
し、また送信機１４０３を介してトランク制御器
をトランク１１８に送信する。トランク１１８は
ここではボイル（Boyle）、カルトン（Colton）、
ダマン（Dammann）、カラフイン（karafin）、
及びマン（Mann）による”伝送／交換インタフ
エース及び市外ターミナル装置”、56ベルシステ
ムテクニカルジヤーナル（The Bell System
Technical Journal）1057、1058ページ（1977
年）に記載の1.544Mb／ｓのデータ伝送速度を持
つ電話デジタル伝送装置を使用する。受信機１４
０２及び送信機１４０３は上記雑誌の1058ページ
に示めすDSX−１装置にインタフエースされる。
トランク制御器１３１はパケツトを交換ネツトワ
ーク１１６に出力回路１４０５を経て送信し、ま
た交換ネツトワーク１１６から入力回路１４０６
を経てパケツトを受信する。交換インタフエース
１４１８は中央処理装置１１５からの情報を受信
してこれに基づいてパケツトを交換ネツトワーク
１１６の交換アレイ１７０及び１７１のどちらか
ら受信あるいは送信すべきかを判断する。パケツ
トはアドレス制御器１４０４を介してメモリ１４
０１内の４つの循環バツフアの１つに送信あるい
はこれらの１つから受信される。アドレス制御器
１４０４はこの循環バツフアに対するポインタを
含むが、入力回路１４０６、出力回路１４０５、
送信機１４０３、及び受信機１４０２はこれらポ
インタを使用してメモリ１４０１からの読出し及
びこれへの書込みを行なう。

通常のデータパケツトがトランク１１８から交
換ネツトワーク１１６に伝送される例を説明す
る。第３図に示すのと類似の入りパケツトは受信
機１４０２によつて直列にて1.544Mb／ｓの速度
にて受信される。受信機１４０２はパケツトに到
着時間を加え、この直列情報を１つのバイトに変
換する。バイトのアセンブルを完了したら、これ
は制御バネ１４０８を経て書込み要求をアドレス
制御器１４０４に送信する。受信機１４０２は次
にこのバイトをデータバス１４０７及びアドレス
制御器１４０４を経てメモリ１４０４に書込む。
メモリ１４０１内に書込まれたこのバイトの位置
は受信機１４０２と関連するアドレスポインタに
よつて指定される。この過程が受信機がメモリ１
４０１に全パケツトを伝送し終えるまで続けられ
る。受信機１４０２が全パケツトの送信を完了す
ると、これは制御バス１４０８を経てアドレス制
御器１４０４にパケツト終端信号を送信する。ア
ドレス制御器１４０４は次に制御バス１４１２を
経て出力回路１４０５にパケツト存在信号を送信
する。このパケツト存在信号はメモリ１４０１内
に１つの完全なパケツトが存在する限り送信され
る。

出力回路１４０５は制御バス１４１２を経てア
ドレス制御器１４０４に順次読出し要求をするこ
とによつてメモリ１４０１内に格納されたパケツ
トを読み出す。アドレス制御器１４０４は１つの
ポインタを保持するが、このポインタはメモリ１
４０１内のどの語が出力回路１４０５を経てネツ
トワークに伝送されるべきパケツトと関連するか
を指定する。出力回路１４０５は8mb／ｓの速度
にてパケツトの呼出し及び送信を行なう。パケツ
トを交換ネツトワーク１１６に送信するために
は、出力回路１４０５は第６図に示すのと類似の
パケツトを形成する。この形成は元パケツトから
の論理アドレス欄を使用して論理翻訳テーブルの
位置を指定し、またパケツト長欄を計算すること
によつてなされる。これに加えて、出力回路１４
０５は新たなCRC欄を計算し、制御欄を更新し、
そして開始ビツトを加える。これら動作は直列形
式によつてなされるが、全パケツトを緩衝する必
要はない。

ここでパケツトが交換ネツトワーク１１６から
トランク１１８に伝送される別の例について考慮
する。交換ネツトワーク１１６からのパケツトは
交換インタフエース１４１８を経て入力緩衝１４
０６によつて受信される。入力回路１４０６はこ
のデータをバイト形式にする。入力回路１４０６
は次に制御バス１４１４を経て書込み要求を送信
し、そしてデータバス１４１３を経てアドレス制
御器１４０４にこのパケツトを送信する。アドレ
ス制御器１４０４はこの情報をメモリアドレスバ
ス１４１７、メモリデータバス１４１５、及びメ
モリ制御バス１４１６を経てメモリ１４０１に書
込む。全パケツトがメモリ１４０１内に格納され
たら、入力回路１４０６は制御バス１４１１を経
てパケツト終端信号をアドレス制御器１４０４に
送信する。アドレス制御器１４０４はここで制御
バス１４１０を経てパケツト存在信号を送信機１
４０３に送信する。送信機１４０３はアドレス制
御器１４０４に読出し要求をし、データバス１４
０９を経てパケツトを受信する。送信機１４０３
はこのパケツトを第４図に示すのと類似のパケツ
トに変換し、これを1.544Mb／ｓの速度にてトラ
ンク１１８に送信する。送信機１４０３はさらに
エラーチエツク、及びCRC欄の再計算をする。
これに加えて、送信機１４０３はパケツトの時間
スタンプ欄の更新を行なう。これらは現在の時間
から到着時間を引き、この差を時間スタンプ欄に
加ることによつて行なう。

トランク制御器１３１は各種の目的に使用され
る各種パケツトを処理する。これらパケツトは大
まかに通常データパケツト、トランク及びスイツ
チテストパケツト、保守読出し及び書込みパケツ
ト、並びにメモリ読出し及び書込みパケツトに分
類できる。パケツトの種類はパケツト識別子ある
いは制御欄内の値によつて判別される。通常デー
タパケツトはトランク及び交換ネツトワーク間を
通じてデータ及び信号法情報を搬送する。これは
最も一般的なパケツトである。トランクパケツト
は２個のトランク制御器を含むトランク、及び稼
働のトランク装置をテストするのに使用される。
このテストは以下のように実施する。つまり、こ
のテストパケツトは関連する中央処理装置によつ
て形成され、交換ネツトワークを経て第１のトラ
ンク制御器に送くられる。この第１のトランク制
御器はこのパケツトのCRC欄のチエツクをし送
信の間にエラーが発生したかを調べる。エラーが
発生した場合には、この第１のトランク制御器は
テストパケツトを打ち切り、一方、エラーが発生
しなかつた時はこの第１のトランク制御器はトラ
ンク装置を経て第２のトランク制御器にこのテス
トパケツトを送くる。第２のトランク制御器はこ
のテストパケツトを受信すると、同様のCRCチ
エツクを実行し、エラーが発生しなかつた場合に
はこのパケツトを第１のトランク制御器にループ
式に送り戻し、該制御器は次にこのパケツトを交
換ネツトワークを経て中央処理装置に送り戻す。
中央処理装置は送信エラーが発生してことを一定
の時間が経過してもテストパケツトがループ式に
送り戻されて来ないことによつて知る。スイツチ
テストパケツトは交換ネツトワーク内の経路をテ
ストするのに使用される。スイツチテストパケツ
トは中央処理装置によつて交換ネツトワークを通
じてトランク制御器に送くられる。トランク制御
器はこのパケツトを（そのパケツト内に指定の）
第２のトランク制御器に交換し、この第２のトラ
ンク制御器は次にこのパケツトを中央処理装置に
送くり戻す。

保守パケツトは保守情報をトランク制御器と関
連する中央処理装置との間に送信するのに使用さ
れる。例えば、保守パケツトは中央処理装置１１
５によつてトランク制御器１３１にパケツトの送
信及び受信に交換ネツトワーク１１６のどの交換
アレイを使用するかを指定するのに使用される
が、これに関しては第５５図と関連して述べる。
保守パケツトはまた、後に第５９図と関連して述
べるごとく通信量報告の程度に関してのパラメー
タをセツトするのにも使用される。保守読出し動
作においては、中央処理装置は保守読出しパケツ
トをトランク制御器に送くる。トランク制御器は
この情報を読出しこれをそのパケツトに書込み、
次にそのパケツトを中央処理装置にリターンす
る。保守書込み動作においては、中央処理装置は
保守書込みパケツトをトランク制御器に送くる。
トランク制御器はパケツトからの情報を保守レジ
スタに書込み、そして次に同じ情報を保守レジス
タから読み出す。読出された情報は保守書込みパ
ケツト内に置かれ中央処理装置に送くり戻され
る。メモリパケツトは中央処理装置が指定のメモ
リ位置からの情報の読出し及び指定メモリ位置へ
の情報の書込みを可能とする。これらパケツトは
読出し及び書込みされるのが保守レジスタでなく
メモリ位置であることを除き保守パケツトと類似
する。

第１５図はメモリ１４０１内に含まれる４つの
パケツトバツフア、及び論理チヤネル翻訳テーブ
ルを示す。受信機１４０２から到達するパケツト
は受信バツフア１５０１あるいはトランクテスト
バツフア１５０２のどちらかに書込まれる。トラ
ンクテストバツフア１５０２はトランクにループ
式に送くり戻されるテストパケツトのために確保
される。他の全ての到着パケツトは受信バツフア
１５０１に送くられる。入力回路路１４０６から
到着するパケツトは送信パケツト１５０３かスイ
ツチテストバツフア１５０４のいずれかに書込ま
れる。送信バツフア１５０３は送信機１４０３を
経てトランク上に送信されるパケツトによつて使
用される。スイツチテストバツフア１５０４はス
イツチテストパケツト、及びメモリ読出し及び書
込みパケツトによつて使用される。論理翻訳テー
ブル１５０５は中央処理装置からメモリ書込みパ
ケツトを介して受信された論理アドレスから物理
アドレスへの翻訳情報を含む。

メモリ１４０１内の循環バツフアの読出し及び
書込みはアドレス制御器１４０４内に位置する読
出し及び書込みポインタによつて制御される。こ
れら読出し及び書込みポインタは各種バツフア内
の特定のメモリ位置を指す。読出し及び書込みポ
インタは受信機１４０２、送信機１４０３、入力
回路１４０６及び出力回路１４０５に提供され
る。これらポインタは回路によつて異なる各種循
環バツフアの読出しあるいは書込みに使用され
る。この構造は以下のごとくである。つまり、受
信回路−−受信バツフア及びトランクテストバツ
フア書込みポインタ；出力回路−−受信バツフア
及びスイツチテストバツフア読出しポインタ；入
力回路−−送信バツフア及びスイツチテストバツ
フア書込みポインタ；送信回路−−送信バツフア
及びトランクテストバツフア読出しポインタであ
る。

各種読出し及び書込みポインタに加えて、アド
レス制御器１４０１はさらに一時ポインを含む。
受信機１４０４は１つの一時ポインタを持つが、
このポインタは書込みポインタの値を保存するの
に使用される。各々のパケツト書込み動作の開始
において、このポインタはその書込みポインタと
同一アドレスにセツトされる。パケツトが書込ま
れている間にエラーが発見された時は、この書込
みポインタがこの一時ポインタのアドレスに送く
り戻される。このようにして、エラーを含むパケ
ツトが重複書込みされることによつて、これが効
果的に放棄される。入力回路１４０６は２つの一
時ポインタを持つ。１つはその書込みポインタの
値を保存するのに使用される。もう１つの一時ポ
インタはメモリ書込み動作の際に使用されるが、
これについては後に述べる。出力回路１４０５は
１つの一時ポインタを持つがこれはメモリ読出し
動作の際に使用される。

以下の説明はトランクからスイツチネツトワー
クへの通常のデータパケツトのパケツトの流れを
示す。受信機１４０２はトランクパケツトを受信
し、このトランクパケツトに複数個の０を挿入し
て、パケツト内にこのトランクパケツトをスイツ
チパケツトに変換する領域を提供する。この変換
が完了すると、受信機１４０２はこのパケツトを
メモリ１４０１内の受信バツフア１５０１に書込
むためにアドレス制御器１４０４に書込み要求を
行なう。アドレス制御器１４０４はこの書込み要
求を受信し受信バツフア書込みポインタを提供す
る。受信機１４０２はここで受信バツフア１５０
１のこの書込みポインタによつて指定されるアド
レスの所にこのパケツトを書込む。アドレス制御
器１４０４は次に出力回路１４０５にパケツト存
在信号を送信して、出力回路１４０５にアドレス
制御器１４０４に読出し要求を送信させる。アド
レス制御器１４０４は受信バツフア読出しポイン
タを提供し、出力回路１４０５がこの読出しバツ
フアによつて指定されるアドレスの所で受信バツ
フア１５０１を読出すことを可能にする。出力回
路１４０５はこのパケツトを読出し、必要な欄を
修正することによつてこのトランクパケツトをス
イツチパケツトに変換し、必要な論理から物理ア
ドレスへの翻訳を実行し、そしてそのパケツトを
スイツチインタフエース１４１８に送くる。この
論理から物理アドレスへの翻訳はメモリ１４０１
内の論理翻訳テーブルを読出し、必要なパケツト
欄を更新することから成る。パケツトを受信する
と、スイツチインタフエース１４１８はこのパケ
ツトを交換ネツトワークの交換アレイ１７０ある
いは１７１のどちらに送信すべきかを判断する。

通常のデータパケツトのスイツチネツトワーク
からトランクへのパケツトの流れは以下の通りで
ある。パケツトはスイツチインタフエース１４１
８を経て交換ネツトワーク１４１８を経て交換ネ
ツトワーク１１６の交換アレイ１７０あるいは１
７１のどちらかから受信され、入力回路１４０８
に送くられる。入力回路１４０６はこのパケツト
をメモリ１４０１内の送信バツフア１５０３に書
込むために、アドレス制御器１４０４に書込み要
求を行なう。アドレス制御器１４０４はこの書込
み要求を受信すると送信バツフア書込みポインタ
を提供する。そこで、入力回路１４０６はこのパ
ケツトを送信バツフア１５０３のこの書込みポイ
ンタによつて指定される位置に書込む。アドレス
制御器１４０４は次に送信機１４０３にパケツト
存在信号を送くり、送信機１４０３にアドレス制
御器１４０４に読出し要求を送くらせる。

アドレス制御器１４０４は送信バツフア読出し
ポインタを提供し、送信機１４０３が読出し送信
バツフア１５０３のこの読出しポインタによつて
指定されるアドレスの所を読み出すことを可能に
する。送信機１４０３はアドレス制御器１４０４
に読出し要求を行ない、送信バツフア１５０３か
らのパケツトを読出す。送信機１４０３はパケツ
トの読出しを完了すると、パケツトから見出し情
報を除去し、このパケツトをトランクパケツトに
変換する。送信機１４０３は次にパケツトを関連
するトランクに送信する。

トランクテストパケツトは受信機１４０２によ
つてトランクより受信される。これらは、アドレ
ス制御器１４０４内のトランクテストバツフア書
込みポインタを使用しメモリ１４０１内のトラン
クテストバツフア１５０２に書込まれる。この動
作は受信バツフア書込みポインタの動作と類似す
る。送信機１４０３は次にアドレス制御器１４０
４に読出し要求をし、トランクテストバツフア読
出しポインタを使用し、トランクテストバツフア
１５０２を読出す。送信機１４０３はテストパケ
ツトを読出すと、これをトランクに送くり戻す。
スイツチテストパケツトも同様に処理される。こ
れらは入力回路１４０６によつて受信され、該入
力回路１４０６はスイツチテストバツフア書込み
ポインタを使用してメモリ１４０１内のスイツチ
テストバツフア１５０４内にこれを書込む。出力
回路１４０５は次にアドレス制御器１４０４内の
スイツチテストバツフア読出しポインタを使用し
て、スイツチテストバツフアを読み出す。出力回
路１４０５はパケツトの読出しを終えると、その
パケツトをスイツチネツトワークを経て指定のト
ランク制御器に送くる。

メモリ書込みパケツトはメモリ１４０１に情報
を書込むのに使用される。この情報には論理アド
レスから物理アドレスへの翻訳が含まれるが、該
翻訳は論理翻訳テーブル１５０５に書込まれる。
メモリ書込みパケツトは中央処理装置によつて送
信され、これは入力回路１４０６に送くられる
が、該入力回路１４０６はこのパケツトの部分を
スイツチテストバツフア１５０４に書込み、また
このパケツトの部分を論理翻訳テーブル１５０４
に書込むが、これらは両方ともメモリ１４０１内
に位置する。スイツチテストバツフア１５０４内
に書込まれるメモリ書込みパケツトの部分はスイ
ツチテストバツフア書込みポインタを介して書込
まれ、また論理翻訳テーブル１５０５に書込まれ
るパケツトの部分は第２の入力回路一時ポインタ
を介して書込まれるが、これらは両方ともアドレ
ス制御器１４０４内に位置する。出力回路１４０
５は次にスイツチテストバツフア１５０４内に格
納された情報を読出し論理翻訳情報を読み出す。
これは次にデータのこの２つの部分を元のメモリ
書込みパケツトと同一のパケツトにアセンブル
し、そしてこのパケツトを中央処理装置に送くり
戻す。

メモリ読出しパケツトは中央処理装置から発信
され、中央処理装置がメモリ１４０１の部分を読
み出すのに使用される。入りメモリ読出しパケツ
トはメモリアドレス、及び読み出すべきバイト数
を含む。出力回路１４０５はメモリ１０４１のパ
ケツト内に指定のアドレスの所を読出し、指定の
バイト数をメモリ読出しパケツトに挿入する。こ
れは次に（要求データを含む）そのパケツトを中
央処理装置にリターンする。

トランク及びスイツチパケツトについては、こ
れら２つの形式のパケツトの各々に含まれる欄と
関連して後に詳しく述べる。実際のパケツト操作
及び変換の詳細についても後に述べる。トランク
パケツトはトランク装置とトランク制御器の間を
データ及び保守情報を搬送する。典型的なトラン
クパケツトの様式を第３図に示す。以下の項目で
はこれら欄の説明をする。

標識欄は固有ビツトパターン（01111110）であ
りパケツトの開始及び終端を同定するのに使用さ
れる。パケツト識別子（PID）欄はそのパケツト
が信号法、テスト、通常データの伝送のいずれで
あるかを指定する。この欄内の“０”は起呼に使
用される信号法パケツトであることを示す。先に
述べたごとく、このパケツトはこの呼の間に後続
の全てのパケツトが通過する経路を確立するため
その経路に沿う全ての中央処理装置に送くられ
る。

PID欄の“１”は信号法パケツトを示すが、該
パケツトを既に確立された経路に信号法情報を送
くるのに使用される。このパケツト形式は着信先
中央局によつてのみ読まれる。

PID欄の“２”あるいは“３”はテストパケツ
トを示し、これはネツトワーク内のトランクをテ
ストするのに使用される。発信側中央処理装置は
テストパケツトを交換ネツトワークを経てそのト
ランク制御器の１つに送くる。このパケツトは
PID欄の“２”によつて示めされる。このパケツ
トはこの第１のトランク制御器によつてトランク
を経て第２のトランク制御器に送信される。この
PID欄が“２”であるため、この第２のトランク
制御器はこの欄を“２”から“３”に変更し、こ
のテストパケツトをトランクを経て第１の制御器
にループ式に戻す。この第１のトランク制御器は
こののパケツトを受信し、そのPID欄を読み出
す。このPID欄が“３”であるため、この第１の
トランク制御器はこのパケツトを中央処理装置に
リターンする。

PID欄の“８”から“11”はパケツトが通常の
データを搬送することを同定する。この番号の大
きさは流れ制御のレベルを示す。“８”は流れ制
御がされてないことを示す。番号“９”から
“11”は流れ制御のレベルの増加を示す。流れ制
御が増加すると、発信局はますます大きな時間間
隔にてパケツトの送信を行なう。これは通信量の
増加によつてシステムが過負荷されるのを防ぐ。

PID欄の“12”はデータグラムを示す。これは
完全なメツセージを搬送する単一パケツトであ
る。データグラムは以下の経路にて搬送される。
データグラムはそのデータグラムを送信する端末
装置と関連する中央処理装置によつて生成され
る。データグラムは次にそのデータグラムが通過
するネツトワーク内の各中央処理装置に送くられ
る。各中央処理装置はデータグラムの論理アドレ
ス欄を読出し、データグラムが送くられる次の中
央処理装置を判定する。データグラムが着信先中
央処理装置に到達すると、その着信先中央処理装
置はデータグラムを顧客の端末装置に送くる。追
加のパケツトを送信するための経路が必要でない
ためアドレス情報は保持されない。

論理アドレス欄は着信先トランク制御器のアド
レスを派生するのに使用される。これは現トラン
ク制御器によつて論理アドレスを使用しメモリ１
４０１内に含まれる論理翻訳テーブル１５０５を
検索することによつてなされる。論理翻訳テーブ
ル１５０５は次のトランク制御器の番号及び新た
な論理アドレスを含む。現トランク制御器はこの
新たな論理アドレスをそのパケツトの論理アドレ
ス欄に挿入し、パケツトを指定の経路に送くる。
時間スタンプ欄はパケツトが交換システムを経て
伝送されるのに必要な累積時間を含む。この欄は
到着時間欄と関連して更新されるが、該到着時間
欄はパケツトが最初にトランクから受信された時
に挿入される。着信先トランク制御器がパケツト
を受信すると、これは到着時間と現時間の差を計
算し、時間スタンプ欄を更新する。データ欄はパ
ケツトによつて搬送される実際のデータあるいは
情報を含む。これに加え、この欄は幾つかの高レ
ベルプロトコール情報を含む。巡回冗長コード
（CRC）欄はエラー検出に使用される。この欄は
送信トランク制御器によつて生成され、着信先ト
ランク制御器によつてテストされ、この結果トラ
ンク制御器がエラーを含むかの判定がなされる。

スイツチトランク制御器は交換ネツトワーク内
にてデータ及び保守情報を搬送する。典型的なス
イツチパケツトの様式を第６図に示す。データ型
のスイツチパケツトはトランクパケツトによつて
含まれる全ての欄を同一の順番に含む。１つの例
外は２つの標識欄であるが、これはスイツチパケ
ツトには含まれない。CRC欄もトランクパケツ
トからスイツチパケツトへの幾つかの変換過程に
おいて再計算及びチエツクされる。スイツチパケ
ツトに固有の欄につてい以下に説明する。

パケツト長欄はバイトによつて表わされたその
パケツトの全長である。この欄は受信機１４０２
によつて計算される。着信先トランク制御器
（DTC）欄及び発信側トランク制御器（STC）欄
はパケツトの経路指定に使用される。DTC欄は
着信先トランク制御器のアドレスであり、これは
論理翻訳テーブル１５０５から得られる。STC
欄は現在そのパケツトを処理中であるトランク制
御器のアドレスである。

表１に示すごとく、制御欄、つまりCNTLは
スイツチパケツトの形式を示す。

スイツチパケツト形式 CNTL 説 明 ０ 標準データパケツト １ 保守読出しパケツト ２ 保守書込みパケツト ３ メモリ読出しパケツト ４ メモリ書込みパケツト ５ テストパケツト 第１トランク制御器に送信 ６ テストパケツト 第２トランク制御器に送信 標準データパケツトはデータ型トランクパケツ
ト（パケツト識別子“８”、“９”、“10”、あるい
は“11”）、並びに信号法及びデータグラムパケツ
ト（パケツト識別子“０”、“１”、あるいは
“12”）内に含まれる情報を交換ネツトワーク間に
搬送する。これらパケツトはネツトワーク内の次
のトランク制御器によつてトランクパケツトに戻
され、続いて必要に応じてスイツチパケツトに変
換された後、後続スイツチネツトワークに送信さ
れる。保守情報は保守書込みパケツト及び保守読
出しパケツトとともにシステム間を送信される。
これらパケツトは中央処理装置が保守情報をトラ
ンク制御器に読出し及び書込みすることを可能に
する。この保守情報はエラー及び制御情報を含
む。保守書込みパケツトは中央処理装置によつて
生成され適当なトランク制御器に送くられる。こ
のパケツトがトランク制御器に到着すると、トラ
ンク制御器は制御欄を調べこれが“２”（保守書
込みを示す）であることを判定し、このパケツト
のデータ部分をスイツチインタフエース１４１８
内の保守レジスタ１３０１内に書込む。

トランク制御器は制御欄が“１”を持つスイツ
チパケツトを受信すると、保守読出し動作をす
る。保守レジスタ内のデータが読出され、パケツ
トのデータ部に書込まれる。このパケツトは次に
発信側中央処理装置に送信される。

スイツチパケツトはトランク制御器のメモリ部
の読出し及び書込みにも使用される。メモリ書込
み動作においては、スイツチパケツトの制御欄は
“３”である。入力回路１４０６は中央処理装置
からこのパケツトを受信しこのデータ部をメモリ
１４０１内の要求位置に書込み、このパケツトの
残りをスイツチテストバツフア１５０４に書込
む。出力回路１４０５はメモリ１４０１内の指定
の位置からデータを読出し、さらにスイツチテス
トバツフア１５０４からパケツトの残りの部分を
読出す。これは次にこの２つの部分から１つの新
たなパケツトをアセンブルし、この新たなパケツ
トを交換ネツトワーク１１６を経て中央処理装置
１１５に送信する。

テストパケツトはテストデータを２つのトラン
ク制御器に送くつた後に、そのパケツトを中央処
理装置に送くり戻す形式のスイツチパケツトであ
る。第１のトランク制御器にこのテストパケツト
が到着すると、その制御欄が“５”にセツトされ
る。これはこのパケツトが第２のトランク制御器
に送くられた後に中央処理装置にリターンされる
べきであることを示す。第１のトランク制御器を
離れる前に、出力回路１４０５はセツト欄を
“５”から“６”に換え、その後パケツトを第２
のトランク制御器に送くる。第２のトランク制御
器のアドレスはデータ欄内に指定される。第２の
トランク制御器はこのテストパケツトを受信する
と、この制御欄を読出す。この欄は“６”である
ため、この第２のトランク制御器はこのパケツト
を直接に中央処理装置に送くる。

受信機１４０２の主な機能は交換ネツトワーク
のトランク側から受信されたトランクパケツトを
スイツチパケツトに変換し、これをネツトワーク
の交換部に送信することである。この変換は(1)開
始及び終端標識欄の除去、及び(2)パケツトの最初
の所への欄の追加より成る。この変換にはまた
CRC欄の再計算が必要である。追加欄は以下の
通りである。第１の２個の追加欄は０によつて満
された着信先トランク制御器欄と発信側トランク
制御器欄である。実際の発信側及び着信先トラン
ク制御器の値は出力回路１４０５によつて、受信
バツフア１５０１からこのパケツトを読出した後
に加えられる。次の追加欄は制御欄であり、最後
の追加欄は到着時間欄である。この到着時間欄に
はパケツトが受信機１４０２に到着した実際の時
間が挿入され、これは着信先トランク制御器によ
つて時間スタンプ欄を更新するのに使用される。

パケツト変換に際して、着信先トランク制御器
欄、発信側トランク制御器欄及び制御欄は０に初
期化される。到着時間欄はパケツトの到着時間
（負の数にて表現）に初期化される。パケツト識
別子欄は１つの例外を除き変更されない。つま
り、入りパケツトのパケツト識別子欄が“２”で
ありテストパケツトであることを示す時は、これ
を“３”に変更し、リターンされるのがトランク
テストパケツトであることを示す。既に述べたご
とく、CRC欄も更新されるが、この更新過程は
以下のように複雑である。つまり、CRC欄がパ
ケツト長欄があたかも全て０を含み、実際のパケ
ツト長がデータ欄とCRC欄の間の別の欄に含ま
れているかのように計算されるが、これはパケツ
トの長さがパケツトの受信とともに計算され、全
パケツトの受信が終了するまでこの長さが未知で
あるためである。

第１６図は受信機１４０２の詳細を示す。受信
機１４０２は標識及びビツト除去回路１６０１、
パケツト様式変換器１６０２、及び直列並列変換
器１６０３を含む。標識及びビツト除去回路１６
０１はトランクパケツトの開始及び終端において
01111110標識パターンを除去する。これに加え
て、この回路は送信機１４０３によつてビツト流
に加えられたビツトを除去する。この過程につい
ては後に述べる。パケツト様式変換器１６０２は
パケツトに複数の０を加える。これら複数の０は
パケツト変換の際に加えられる欄に対する位置ホ
ルダの機能を果す。これに加えて、この回路はパ
ケツトの到着時間を挿入し、必要に応じて、パケ
ツト識別子欄を更新する。

トランクパケツトは導線１６０４から標識及び
ビツト除去回路１６０１によつて受信される。こ
の回路はパケツト内に含まれる開始及び終端標識
の存在を検出することによつて各パケツトの開始
及び終端を検出する。これら標識は検出されると
除去される。これに加えて、この回路はビツト除
去を行なう。ビツト除去とは、この標識パターン
がパケツトの開始及び終端以外の所で発生しない
ようにするためにビツト流内に挿入されたビツト
を除去する動作である。

標識及びビツト除去回路１６０１はこのパケツ
トを導線１６０５を経てパケツト様式変換１６０
２に送くる。パケツトが最初にパケツト様式変換
器１６０２に到着すると導線上に１つの信号が置
かれる。この信号はパケツトが処理されている間
とどまる。類似の信号がパケツトがパケツト様式
変換器１６０２から直列並列変換器１６０３に伝
送されている間に導線１６０９上に置かれる。導
線１６０５がデータを含む間、導線１６０７上に
クロツクパルスの毎に“１”が置かれる。パケツ
ト様式変換器１６０２は導線１６０１からトラン
クパケツトを受信し、スイツチパケツトを形成す
るのに適当な欄を加える。これに加えて、この回
路はエラー検出を行ない、また必要に応じてPID
欄の変更を行なう。

エラー検出は各入りパケツトのCRC欄をチエ
ツクすることによつて実行される。エラーが検出
されると、パケツト様式変換器１６０２は導線１
６１２を経て直列並列変換器１６０３にエラー信
号を送信するが、この信号はエラーを含むパケツ
トを破棄させる。パケツト様式変換器１６０２は
さらにハードウエアエラーの検出も行なう。ハー
ドウエアラーが検出されると、これは導線１６２
６上の信号によつて示めされる。

PID欄の変換はパケツト様式変換器１６０２に
よつてトランクテストパケツトについて実行され
る。入りテストパケツトのPID欄は“２”の値を
持つが、パケツト様式変換器１６０２はこの欄を
“３”に変換する。これに加えて、テストパケツ
トが受信された時、パケツト様式変換器１６０２
は導線１６１１を高値にする。これは直列並列変
換器１６０３はテストパケツトの内容をトランク
テストバツフア１５０２に書込ませる。パケツト
様式変換器１６０２は完全に重複されており自己
障害検出をすることが可能である。

第１７図に標識及びビツト除去回路１６０１の
詳細を示す。この回路は標識及びビツト除去を行
なう。標識除去は以下のようにして実行される。
トランクが遊び状態である間、標識パターン
01111110が導線１６０４上に連続的に送くられ
る。この８ビツトパターンはレジスタ１７０１に
読出される。レジスタ１７０１がこのビツトパタ
ーンを受信中に、レジスタ１７０２は同一のビツ
ト速度にて安定した複数の“１”から成るビツト
流を受信する。１つの完全な８ビツト標識パター
ンを受信すると、レジスタ１７０２はANDゲー
ト１７０６の出力上の“１”によつて解除される
が、該ANDゲート１７０６は標識パターンの存
在を復号する。これはレジスタ１７０２にクロツ
クとともに送信されている複数の“１”がレジス
タ１７０２から送信されるのを防ぐ。レジスタ１
７０２から送くり出される複数の“１”はAND
ゲート１７１４及びレジスタ１７０５に向けられ
る。複数の“１”が存在すると、実データがレジ
スタ１７０１から送くられることになり、導線１
６０７がこの実データを送信するために起動され
る。

実パケツトからの標識パターンがレジスタ１７
０１にクロツクに合わせて読出された後の後続ビ
ツトは標識パターンでなく実パケツト内容とな
る。レジスタ１７０１に実データの８ビツトがク
ロツクとともに読出された時は、ANDゲート１
７０６はANDゲートが標識パターンを検出しな
いためレジスタ１７０２の解除を行なわない。こ
の結果レジスタ１７０２はANDゲート１７１４
の１つの入力に連続して複数の“１”のビツト流
を送くることとなる。ANDゲート１７１４の他
方の入力はレジスタ１７０１から実パケツトの内
容を受信する。ANDゲート１７１４はこうして
レジスタ１７０２からの複数の“１”によつて起
動される。この起動信号によつてレジスタ１７０
１の内容がレジスタ１７３０にシフトされる。従
つて、ANDゲート１７１４の出力は実パケツト
の内容が１つの“１”を含む時にのみ“１”とな
る。このようにしてパケツト内容から標識が除去
されたものがレジスタ１７０３にシフトされ、導
線１７１０を経てパケツト様式変換器１６０２に
送くられる。

ビツト除去は送信機１４０３が５つの連続した
“１”を検出するごとに、これが常に“０”を挿
入するために必要となる。これはパケツトデータ
が絶対に標識パターンを含まないようにするため
に行なわれる。これら挿入された０は標識を除去
した後に標識及びビツト除去回路１６０１によつ
て除去される。ビツト除去は以下のようにして実
行される。ANDゲート１７１４からのパケツト
はまだ挿入された“０”を含む。レジスタ１７０
３に11111のパターンがクロツクとともに読出さ
れた場合、次のビツトは挿入されたビツトである
はずであり、これは除去すべきである。この
11111のパターンはこの挿入された“０”がレジ
スタ１７０３の第１の位置にある１ビツトの間
ANDゲート１７１８の出力を“０”にさせる。
この“０”は実パケツトデータがレジスタ１７０
３にシフトされるのと同時にレジスタ１７０４に
シフトされる。レジスタ１７０４内の“０”が
ANDゲート１７０８の入力に到達すると、導線
１６０６はレジスタ１７０３内に挿入された
“０”が存在するその１クロツクパルスの間“０”
となる。導線１６０６はビツト存在表示子であ
り、この信号はパケツト様式変換器１６０２に送
くられる。レジスタ１７０３内に挿入された
“０”が存在するクロツクパルスではビツト存在
信号が不在となり、この挿入された“０”が除去
される。

第１８図にパケツト様式変換器１６０２の詳細
を示す。この回路は実パケツト変換を実行する。
この回路はCRC回路１８０１及び１８０４、パ
ケツト様式変換回路１８０２及び１８０５、並び
に比較器１８０３を含む。CRC及びパケツト様
式変換回路はパケツト様式変換過程の際にCRC
が回路内のエラーを正しくチエツクできないため
に２重になつている。CRC回路は入りパケツト
のCRC欄をチエツクしこれを除去する。パケツ
ト様式変換回路は実パケツトの変換及び新たな
CRC欄の計算を行なう。比較器１８０３はパケ
ツト様式変換回路１８０２と１８０５からの変換
パケツトを比較する。このパケツトが一致しない
時は、パケツト内にエラーが存在し、これは導線
１６２６上のFLTR信号によつて示めされる。こ
のFLTR信号は交換インタフエースに送くられ、
次に中央処理装置に送くられこれによつて適切な
処置が取られる。

第１９図にパケツト様式変換回路１８０２の詳
細を示す。この回路は後続回路によつて使用され
るスイツチパケツトを形成するために入りトラン
クパケツトに空白欄を加えるのに使用されるパツ
ド回路１９０１；パケツト到着時間を計算し挿入
するための到着時間回路１９０２；必要に応じて
PID欄を更新するためのPID回路１９０３；パケ
ツト長を計算し挿入するための長さ回路１９０
４；及びパケツトのCRC欄を計算するための
CRC回路１９０５を含む。

第２０図にパケツト回路１９０１の詳細を示
す。この回路は入りパケツトの最初に56個の０を
挿入し、またパケツトの最後に24個の０を挿入す
る。これら複数の０は後続回路によつて加えられ
る欄のための位置ホルダとして機能する。パツド
回路１９０１はシステムクロツクからプサイクロ
ツクパルス及びフアイクロツクパルスの両方を受
信する。第５４図に示すごとくフアイパルスはプ
サイパルスの５倍の速度を持つ。フアイクロツク
パルスはパケツトの最初に複数の０を置くのに使
用される。

パツド回路１９０１は導線１８１４，１８１
５、及び１８１６からデータ信号、データ存在信
号、及びビツト存在信号を受信する。これら信号
は動作ANDゲート２００６から２００８までに
送くられ、これよりレジスタ２００１から２００
３にシフトされる。レジスタ２００１から２００
３はデータをプサイクロツク速度にて動作AND
ゲート２０１０あるいはORゲート２０１１に送
くる。導線１８１５上の最初のパルスは導線２０
３１を介して制御器２００４を起動する。制御器
２００４は起動されると、カウンタ２００５及び
パツド導線２０２７を起動する。導線２０２７は
ANDゲート２０１９及びフリツプフロツプ２０
２４を介してパケツトの最初に56個の０を挿入す
る。カウンタ２００５はクロツクパルスをカウン
トしANDゲート２０３０を介して制御器２００
４に信号を送くり56個のパルスの後、導線２０２
７を不能にする。複数の０がフアイクロツク速度
にて挿入される。これは実パケツトデータがレジ
スタ２００１からシフトされる前にパケツトの最
初に複数の０を挿入することを可能にする。デー
タ信号、データ存在信号及びビツト存在信号がレ
ジスタ２００１から２００３までからシフトされ
ると、これらはゲート２０１３，２０１４，２０
１６及び２０３４、並びにフリツプフロツプ２０
１５を介して1.544から8Mb／ｓに変換される。
このパケツトの最後の16ビツトがレジスタ２００
１内に入いると（導線２０３１が不能にされるこ
とによつて知らされる）、制御器２００４は導線
２０３２を起動される。これはレジスタ２００１
から２００３内の最後の16ビツトを動作ANDゲ
ート２０１２及びORゲート２０１１を介してフ
アイクロツク速度にてシフトさせる。これに加え
て、この信号はインンバータ２００９を介して
ANDゲート２００６から２００８を不能にする。
この目的は現パケツトのシフトが完了するまで次
のパケツトがパツド回路１９０１にシフトされる
のを防ぐことにある。レジスタ２００１からパケ
ツトの終端がシフトアウトされると、制御器２０
０４は24クロツクパルスの間、導線２０２７を動
作し、パケツトの終端に24個の０を挿入する。

第２１図に到着時間回路１９０２の詳細を示
す。この回路はパケツトの到着時間をその到着時
間欄に挿入する。到着時間は正の値でなく負の値
として計算される。クロツクを逆方向にランさせ
ることによつて、送信機１４０３の説明の所で後
に詳述するごとく、補数を必要とすることなく到
着時間を現時間に加えることができる。到着時間
回路１９０２はカウンタ２１０１及び２１０３、
桁送りレジスタ２１０２、制御器２１０４、及び
フリツプフロツプ２１０９から２１１１を含む。
カウンタ２１０１はシステムクロツク１６１から
の外部TICK及びSYNCパルスによつて現時間を
保持する。カウンタ２１０３は入りパケツト内の
ビツト数をカウントし到着時間欄を検出する。パ
ケツトが到着すると、これは導線１９０７上の信
号によつて示めされるが、この信号は導線２１０
５を介して制御器２１０４に送くられる。制御器
２１０４がこのデータ存在信号を受信すると、こ
れは導線２１１３を経てカウンタ２１０３に信号
を送くり、入りビツトのカウントを開始する。こ
れに加えて、制御器２１０４は導線２１１２上に
１つの信号を置く。この信号はカウンタ２１０１
の内容を桁送りレジスタ２１０２にロードさせ
る。この結果、パケツトの到着時間が桁送りレジ
スタ２１０２にシフトされる。到着時間欄はパケ
ツトのビツト位置４８から５５である。この欄は
先にパツド回路１９０１によつて０が挿入されて
いる。カウンタ２１０３が４８に達すると、これ
はANDゲート２１１８を経て制御器２１０４に
信号を送くる。制御器２１０４は次にANDゲー
ト２１１５の入力に信号を置き、ANDゲート２
１１５を動作させる。ANDゲート２１１５が動
作すると、これはANDゲート２１１６及びORゲ
ート２１１７を介して桁送りレジスタ２１０２に
その内容をフリツプフロツプ２１０９にシフトア
ウトさせる。フリツプフロツプ２１０９から２１
１１は次にこれらのＤ入力上に受信された情報を
フアイクロツク速度にて導線１９０９から１９１
１に送信する。

第２２図にPID回路１９０３の詳細を示す。
PID回路１９０３は入りパケツトのPID欄を読出
しパケツトの形式を判定する。入りパケツトがデ
ータグラムであるときは、導線１９１８上に信号
が置かれる。入りパケツトがテストパケツトであ
る時は、PID欄内に“３”が置かれ、導線１６１
１上に信号が置かれる。入りパケツトは導線１９
０９上に到着する。導線１９１０はこのパケツト
が受信されている間、連続的な複数の“１”の流
れを受信する。導線１９１１は導線１９０９上に
妥当ビツトが存在する各ビツト時間の間“１”を
受信する。導線１９１０上の最初の“１”はカウ
ンタ２２０３にANDゲート２２０４を介して導
線１９１１上のビツトをカウントすることによつ
て妥当データビツトカウントさせる。カウンタ２
２０３が５９に到達すると、これはANDゲート
２２１３を動作させ、ANDゲート２２１３は制
御器２２０５に信号を送くる。制御器２２０５は
次に導線２２１４上に起動信号を置く。この59番
目のビツト時間の間、PID欄の最下位ビツトが導
線１９０９上に置かれ、そしてPID欄の３つの最
上位ビツトが桁送りレジスタ２２０１内に格納さ
れる。導線１９０９上及び桁送りレジスタ２２０
１内のデータはANDゲート２２０７あるいは２
２０６を動作させる。このデータが２進“12”で
あり、データグラムであることを示す時は、
ANDゲート２２０６が動作し、導線１９１８上
に信号を置く。導線１９０９上及び桁送りレジス
タ２２０１内のデータが２進“２”あるいは
“３”であり、テストパケツトであることを示す
時は、ANDゲート２２０７が動作し、パケツト
識別子欄に“３”を置く。導線１９０９上及び桁
送りレジスタ２２０１内のデータが２進“２”で
ある時も、ANDゲート２２０９が動作し、この
パケツトをトランクテストバツフア１５０２内に
格納する。フリツプフロツプ２２１０から２２１
２はシステムクロツク１６１からのクロツクパル
スを介して導線１９１２から１９１４上の出力デ
ータを同期に保つ。

第２３図に長さ回路１９０４の詳細を示す。長
さ回路１９０４は入りパケツト内のバイト数をカ
ウントし、パケツトの終端にバイトカウントを置
く。これに加えて、長さ回路１９０４は受信した
パケツトが150バイトを越える場合には導線１９
１９上に長さエラー信号を置く。入りデータ、デ
ータ存在表示、及びビツト存在表示は導線１９１
２から１９１４上に受信され、桁送りレジスタ２
３０１から２３０３にシフトされる。導線１９１
２上にデータが最初に出現すると、導線１９１３
上にも複数の“１”が出現し、データが存在する
ことを示す。導線１９１３上の最初の“１”は
ORゲート２３１０を介して制御器２３０７にカ
ウンタ２３０４を始動させる。カウンタ２３０４
は導線２３１５上の入りビツト存在信号をカウン
トし、パケツト内のバイト数を判定する。導線１
９１３が“０”になると、カウンタ２３０４によ
つて全パケツトがカウントされたことを示す。導
線１９１３上の“０”はカウンタ２３０４の内容
を桁送りレジスタ２３０５内にロードさせる。１
ビツト時間の後、制御器２３０７はシフト導線２
３１７を起動させ、桁送りレジスタ２３０５の内
容（つまり、バイトカウント）をANDゲート２
３１１及びORゲート２３１８を経てパケツトに
シフトさせる。これはパケツトの長さカウントを
パケツトの終端に置く。制御器２３０７がシフト
導線２３１７を起動させる時、これはまたカウン
タ２３０６を起動させる。カウンタ２３０６が８
に到達すると、これは制御器２３０７に信号を送
くり、制御器２３０７はシフト導線２３１７を不
能にする。カウンタ２３０６が２４に到達する
と、全パケツトが長さ回路１９０４にシフトされ
る。150バイトを越えるパケツトは最大パケツト
長を越える。これら過多に長いパケツトは比較器
２３０８によつて検出されるが、これはこのこと
を長さエラー導線１９１９上に信号を置くことに
よつて示す。この長さエラー指標はそのパケツト
を破棄させる。フリツプフロツプ２３１２から２
３１４はPID回路１９０３内のフリツプフロツプ
２２１０から２２１２と同一の機能を遂行する。

第２４図に直列並列変換回路１６０３の詳細を
示す。直列並列変換回路１６０３はバツフア２４
０１及びアドレス制御インタフエース２４０２を
含む。バツフア２４０１はデータデータ存在指標
及びビツト存在指標をパケツト様式変換器１６０
２から受信する。バツフア２４０１は入りデータ
をバイト形式に変換し、このバイトを導線２７２
０を経てアドレス制御器１４０４に送くる。アド
レス制御インタフエース２４０２は導線２７２１
から２７２７上の信号によつてケーブル２７２０
上の情報をどこに書込むかの信号を送くる。導線
２７２１から２７２３はそれぞれ受信バツフア１
５０１、トランクテストバツフア１５０２、及び
一時ポインタに対する書込み指令である。導線２
７２６から２７２７は一時ポインタを受信バツフ
アあるいはトランクテストバツフア書込みポイン
タのどちらかに等しくセツトし、また導線２７２
４から２７２５は受信バツフアあるいはトランク
テストバツフア書込みポインタを一時ポインタと
等しくセツトする。

第２５図にバツフア２４０１の詳細を示す。バ
ツフア２４０１は実直列並列変換を遂行する。入
りデータ、データ存在指標、及びビツト存在指標
は導線１６０８，１６０９、及び１６１０上に受
信される。入りデータは桁送りレジスタ２５０１
と２５０４によつて緩衝され、データ存在指標は
桁送りレジスタ２５０２と２５０５によつて緩衝
され、そしてビツト存在指標は桁送りレジスタ２
５０３と２５０６によつて緩衝される。データビ
ツトがレジスタ２５０４にシフトされると、これ
らは桁送りレジスタ２５０７によつてバイトにア
センブルされる。カウンタ２５０９は入りビツト
存在信号をカウントし、完全なバイトがアセンブ
ルされた時期を知る。１つのバイトがアセンブル
されると、このバイトはANDゲート２５１０か
らの信号を介して出力レジスタ２５０８にロード
される。これに加えて、ANDゲート２５１０及
び２５１１はフリツプフロツプ２５１２をセツト
するが、これはデータ存在信号を導線２４０４上
に置く。このデータ存在信号はアドレス制御イン
タフエース２４０２にバイトの送信準備ができた
ことを知らせる指標である。バイトが送信される
と、アドレス制御インタフエース２４０２は導線
２４０３上に１つの信号を置きバイトの受信を知
らせる。この信号はフリツプフロツプ２５１２を
リセツトする。

第２６図にアドレス制御インタフエース２４０
２の詳細を示す。アドレス制御インタフエース２
４０２はメモリ１４０１内に位置する受信バツフ
ア１５０１とトランクテストバツフア１５０２の
書込みを制御する。フリツプフロツプ２６０５は
エラーを含むパケツトあるいはバツフアが溢れた
ため破棄しなければならないパケツトの破棄を制
御する。フリツプフロツプ２６０８はデータが受
信バツフア１５０１に書込まれるべきか、あるい
はトランクテストバツフアに書込まれるべきかの
選択をする。バツフア２４０１は導線２４０４上
に信号を置くことによつてこれがバイトをアセン
ブルしたことを知らせる。この信号は導線２６３
１上の信号を介して制御器２６０１にフリツプフ
ロツプ２６０５をセツトさせる。フリツプフロツ
プ２６０５が“１”にセツトされると、ANDゲ
ート２６１０が動作し、これはANDゲート２６
１１，２６１２，２６１４、及び２６１５を動作
させる。バツフア２４０１がテストパケツトを送
信しているときは、パケツト様式変換器１６０２
導線１６１１上に１つの信号を置く。この信号は
フリツプフロツプ２６０８をセツトするが、該フ
リツプフロツプはANDゲート２６２２から２６
２５を動作させる。この動作はパケツトをトラン
クテストバツフア１５０２に書込ませる。バツフ
ア２４０１内のパケツトがテストパケツトでない
時は、フリツプフロツプ２６０８は“０”にリセ
ツトされる。これはインバータ２６２１を介して
ANDゲート２６１６から２６１９を動作させる。
これらANDゲートが動作すると、パケツトは受
信バツフア１５０１内に書込まれる。

第２７図にアドレス制御器１４０４の詳細を示
す。アドレス制御器１４０４は送信機１４０３、
受信機１４０２、入力回路１４０６及び出力回路
１４０５がメモリ１４０１の適当な部分の読出し
及びそこへの書込みを行なうことを可能にする。
アドレス制御器１４０４は受信インタフエース２
７０１、出力インタフエース２７０３、送信イン
タフエース２７１１、入力インタフエース２７３
１、及びメモリインタフエース２７０２を含む、
これに加えて、この回路はフル／空き回路２７０
４，２７０７，２７０８、及び２７１２；並びに
フリツプフロツプ２７０５，２７０６，２７０
９、及び２７１０を含む。タイマ２７１４は受信
機１４０２、送信機１４０３、出力回路１４０５
及び入力回路１４０６がメモリ１４０１内のバツ
フアにいつアクセスするかを導線２７６０から２
７６３を順次起動させることによつて制御する。
フル／空き回路はバツフアの溢れ及び空き状態を
検出するのに使用され、フリツプフロツプは関連
するバツフア内にデータが存在する時を示すのに
使用される。アドレス制御器１４０４はシステム
クロツク１６１からのシータクロツク速度にて動
作する。

受信インタフエース２７０１は受信機１４０２
からの書込み要求を導線２７２１から２７２７上
に受信する。つまり、これは受信機１４０２から
のデータをケーブル２７２０上に受信する。受信
インタフエース２７０１はこれら書込み要求に応
答して、データをメモリ１４０１内に書込むため
に、受信バツフア書込みポインタ、トランクテス
トバツフア書込みポインタ、あるいは一時ポイン
タのいずれかを提供する。例えば、導線２７２２
上の信号は受信インタフエース２７０１にデータ
を受信バツフア書込みポインタによつて示めされ
るアドレスに書込ませる。データが書込まれる
と、受信バツフア書込みポインタが増分され、こ
の新たなアドレス及びこのアドレスに１を加えた
ものが受信バツフアフル／空き回路２７０４に送
くられる。受信バツフアフル／空き回路２７０４
が受信バツフア１５０１が空であることを検出す
ると、これはフリツプフロツプ２７０５をリセツ
トし、導線２７３８からデータ存在信号を除去さ
せる。受信バツフアフル／空き回路２７０４が受
信バツフア１５０１が溢れ状態であることを検出
すると、これは導線２７２８上に受信バツフア過
ロード指標を送くる。導線２７２２上の信号はケ
ーブル２７２０上のデータをトランクテストバツ
フア１５０２に書込ませる。この回路は受信バツ
フア１５０１の書込みと類似の動作するが、トラ
ンクテストバツフアのフル／空き回路２７０７が
トランクテストバツフア１５０２が空の時フリツ
プフロツプ２７０６をリセツトし、これはトラン
クテストバツフア１５０２が溢れたことを導線２
７２９上の信号を介して示めす点が異なる。

一時ポインタはパケツト長を長さ欄に書込むた
め、またエラーを含むパケツトを破棄するために
使用される。一時ポインタは、パケツトの長さ
欄、及びパケツトの実長がパケツトの殆がバツフ
ア内に書込まれるまで未知であるために使用され
る。実長は以下の方法にてパケツトに挿入され
る。一時ポインタが書込みポインタと等しくセツ
トされ、書込みポインタがバツフアへのパケツト
の書込みを開始する。パケツト長（これはパケツ
トの終端付近に置かれる）の書込み準備ができる
と、これは一時ポインタを使用して書込まれる。
一時ポインタは書込みポインタと等しくセツトさ
れているため、これは長さ欄の位置を指す。こう
して、実パケツト長がパケツトの長さ欄に書込ま
れる。

パケツト内にエラーが検出されると、パケツト
は破棄される。これは導線２４２７にパルスを送
くる受信機１４０２によつて遂行されるが、これ
は受信インタフエース２７０１に受信バツフアに
対する書込みポインタを一時ポインタと等しくセ
ツトさせる。

出力インタフエース２７０３は導線２７３２か
ら２７３６を介して出力回路１４０５からの読出
し要求を受信する。出力回路１４０５はこの読出
し要求に応答してメモリ１４０１からデータを読
出すための適当なポインタを提供する。例えば、
導線２７３２上の信号は出力インタフエース２７
０３に受信バツフア１５０１の受信バツフア読出
しポインタによつて示めされるアドレス位置から
データを読出させる。導線２７３３上の信号は出
力インタフエース２７０３にスイツチテストバツ
フア１５０４のスイツチテストバツフア読出しポ
インタによつて示めされるアドレス位置を読出さ
せる。出力インタフエース２７０３はデータの読
出しを行なうと、このデータをケーブル２７３１
を経て出力回路１４０５に送くる。

溢れ状態は受信バツフアフル／空き回路２７０
４によつて検出される。これは該回路２７０４に
よつて読出しポインタを書込みポインタに１を加
えたものと比較することによつて遂行される。こ
れら２つが等しい時は、これは受信機が受信バツ
フア１５０１にもう１つのバツフアを書込めば溢
れが発生することを示す。

入力インタフエース２７１３の動作は受信イン
タフエース２７０１と類似する。入りデータはケ
ーブル２７４４を経て入力回路１４０６から受信
され、送信バツフア１５０３あるいはスイツチテ
ストバツフア１５０４に書込まれる。入力回路１
４０６からの書込み要求は導線２７４５から２７
５２、及び導線２７６５を介して実行される。ス
イツチテストバツフアのフル／空き回路２７０８
及び送信バツフアのフル／空き２７１２は入力イ
ンタフエース２７１３から書込みポインタアドレ
スを受信し、スイツチテストバツフア１５０４及
び送信バツフア１５０３のフル／空き状態を管理
する。これらフル／空き回路はフリツプフロツプ
２７０９及び２７１０をリセツトし、導線２７４
２及び２７４３を経てバツフア溢れ状態を送信す
る。送信インタフエース２７１１の動作は出力イ
ンタフエース２７０３と類似する。データはメモ
リ１４０１内の送信バツフア１５０３あるいはト
ランクテストバツフア１５０２から読出される。
データは読出されると、これはケーブル２７５５
を経て送信機１４０３に送くられる。読出し要求
は導線２７５３及び２７５４を介して送信機１４
０３から受信される。送信インタフエース２７１
１は一時ポインタは含まない。

メモリ１４０１は以下の循環バツフア、つまり
受信バツフア１５０１、トランクテストバツフア
１５０２、送信バツフア１５０３、及びスイツチ
テストバツフア１５０４を含む。第２８図に循環
バツフアの詳細を示す。循環バツフアは読出しポ
インタ２８０１及び書込みポインタ２８０４がメ
モリ１４０１内の同一部を連続的に読出し及び書
込みするのを可能にし、読出しポインタ２８０１
が常に書込みポインタ２８０４の前にあり、書込
みポインタ２８０４はまだ読出しされていないメ
モリ１４０１の部分を書込むことはできない。各
読出し及び書込み動作の後、適当なポインタ（読
出しあるいは書込み）が１増分される。書込みポ
インタ２８０４が読出しポインタ２８０１より１
小さい位置にある時は、バツフアはフルである
（つまり、次の書込み動作はバツフアの読出しポ
インタ２８０１がまだ読出しを終えてない部分に
重複して書込みを行なうことになる）。この状態
が発生すると、フル／空き回路２８０３は導線２
８０８上にバツフア満杯状態を示めす。同様に、
読出しポインタ２８０１が書込みポインタ２８０
４より１小さい位置にある時は、バツフアは空で
ある。

一時ポインタは受信機１４０２、入力回路１４
０６、及び出力回路１４０５によつて各種用途に
使用される。例えば、受信回路においては、この
一時ポインタは書込みポインタが書込みその後受
信機１４０２がエラーを発見した場合、書込みポ
インタをバツクアツプするのに使用される。一時
ポインタはパケツトの第１のバイトを含むメモリ
位置を指す。書込みポインタを一時ポインタと等
しくセツトすることによつて、このパケツトは効
果的に破棄される。

第２９図に典型的なポインタを示す。ポインタ
はバツフアの読出し及び書込みをするためバツフ
ア内の現位置のアドレスを含む。このポインタ回
路は以下の機能、つまり、ポインタのリセツト；
ポインタの増分（ラツプアラウンドを含む）；外
部源からのポインタのロード、例えば、読出しポ
インタを一時ポインタと等しくセツト；並びにフ
ル／空き回路によつて使用されるための現アドレ
ス、及び該アドレスに１を加えたアドレスの提供
を行なう。現アドレスはレジスタ２９０１内に格
納される。このアドレスはケーブル２９１９上に
提供され、該アドレスに１を加えたものはケーブ
ル２９２１上に提供される。リセツト動作はケー
ブル２９２０上の開始アドレスを以下のごとくレ
ジスタ２９０１にロードさせる。リセツトは導線
２９１５上の信号によつて起動される。この信号
はORゲート２９０２を介してレジスタ２９０１
を起動させる。これに加えて、このリセツト信号
はORゲート２９０９を動作させるが、該ORゲ
ートはANDゲート２９１３を起動させる。ケー
ブル２９２０上の開始アドレスはANDゲート２
９１３及びORゲート２９１２を通過しANDゲー
ト２９０５の１つの入力に到達する。ANDゲー
ト２９０５の他方の入力はインバータ２９０６を
介して起動され、こうして開始アドレスはレジス
タ２９０１にロードされる。ポインタの増分はポ
インタに次のメモリアドレスの読出しあるいは書
込みをさせる。ポインタが限界アドレスに到達す
ると、この増分はラウンドアツプを起こさせる。
増分は導線２９１６上の信号によつて始動され
る。この信号はORゲート２９０２を介してレジ
スタ２９０１を起動させる。レジスタ２９０１に
ロードされるアドレスはメモリ領域が限界に達つ
したか否かによつて左右される。限界に達つして
ない場合は、比較器２９０７が動作し、これは
ANDゲート２９１１及びORゲート２９１２を動
作させる。ORゲート２９１２が動作すると、現
アドレスに１を加えたものがANDゲート２９０
５及びORゲート２９０４を経てレジスタ２９０
１にロードされる。限界に達つしている時は、比
較器２９０８が動作する。これはORゲート２９
０９を動作し、該ゲート２９０９は前述したごと
く動作２９２０上の開始アドレスをレジスタ２９
０１にロードさせる。これがラウンドアツプであ
る。外部源からのロードは導線２９１７上の信号
によつて始動される。この信号はORゲート２９
０２を介してレジスタ２９０１を起動させる。こ
れに加えて、この信号はANDゲート２９０３を
起動しインバータ２９０６を介してANDゲート
２９０５を不能にする。ANDゲート２９０３が
起動されると、ケーブル２９１８上の外部アドレ
スがORゲート２９０４を経てレジスタ２９０１
に入力される。

第３０図は受信インタフエース２７０１の詳細
を示す。受信インタフエース２７０１は受信バツ
フア書込みポインタ３００１、一時ポインタ３０
０２、及びトランクテストバツフアポインタ３０
０３を含む。これらポインタは第２９図に説明の
ポインタと類似しており、受信機１４０２の受信
バツフア１５０１及びトランクテストバツフア１
５０２の読出しに使用される。データはバツフア
２４０１からケーブル２７２０上に受信され、ケ
ーブル３００４を介して、メモリインタフエース
２７０２を経てメモリ１４０１に送くられる。メ
モリ位置は、アドレスケーブル３００６を介して
指定される。このアドレスはORゲート３０１５
及びANDゲート３０１１を介して対応するポイ
ンタ３００１，３００２、あるいは３００３のリ
ードから受信される。ゲート３００９から３０１
１は多重入力ANDゲートであり、ケーブル３０
０４から３００６を介してデータの送信、指標の
書込み、及びメモリ１４０１の読出しを行なう。
出力インタフエース２７０３、入力インタフエー
ス２７１３、及び送信インタフエース２７１１は
受信インタフエース２７０１と類似した設計であ
る。

第３１図にスイツチインタフエース１４１８の
詳細を示す。スイツチインタフエース１４１８は
２つの主要な機能を持つ。これは交換ネツトワー
ク１１６の交換アレイ１７０あるいは１７１のど
ちらかへのパケツトの送信あるいは該アレイのど
ちらかからパケツトを受信し、またこれは通信量
及びエラー統計の保持を行なう。エラー及び制御
情報は保守レジスタ３１０１を介してスイツチイ
ンタフエース１４１８と中央処理装置１１５との
間を通信される。スイツチインタフエース１４１
８はパケツトを出力制御器３１０６を介して交換
ネツトワーク１１６の交換アレイ１７０あるいは
１７１のどちらかに送信する。通常のロードシエ
ア動作においては、交換インタフエース１４１８
は交換アレイ１７０と１７１とに交互にロードす
る。しかし、中央処理装置１１５はスイツチイン
タフエース１４１８に全てのパケツトを交換アレ
イ１７０あるいは１７１のどちらかのみに向けさ
せることも、またパケツトをいずれのアレイにも
送信させないようにすることも可能である。この
最後のモードは効果的にトランク制御器の機能を
停止させる。第５５図に出力制御器３１０６の詳
細を示す。スイツチインタフエース１４１８は入
力制御器３１０７を介して交換アレイ１７０ある
いは１７１のいずれかからパケツトを受信する
が、該入力制御器３１０７は入りパケツトを入力
回路１４０６あるいはISRに適切に経路指定す
る。入力制御器３１０７は保守パケツトをIRS３
１０５に送くる。他の形式の全てのパケツトは入
力回路１４０６に送くられる。第５６図に入力制
御器３１０７の詳細を示す。

スイツチインタフエース１４８はさらにトラン
ク制御器１３１と中央処理装置１１５の間に保守
読出し及び書込み機能を提供する。これら保守機
能は保守チヤネル２００あるいは交換ネツトワー
ク１１６を経て送信される保守読出し及び書込み
パケツトの使用によつて提供される。保守チヤネ
ル２００を経て送信される保守パケツトは保守レ
ジスタ３１０１の読出し及び書込みのみが可能で
あり、一方、交換ネツトワーク１１６を経て送信
される保守パケツトは保守レジスタ３１０１に加
えて通信量回路３１２０及びエラー回路３１１９
の読出し及び書込みが可能である。

以下は交換ネツトワーク１１６から受信された
保守パケツトの処理について述べる。交換ネツト
ワーク１１６を経て導線１３２上に入力制御器３
１０７によつてパケツトが受信されると、該入力
制御器３１０７はパケツトの制御欄を読出しこれ
が保守パケツトであるか否かを判定する。そのパ
ケツトが保守パケツトでない時は、これは入力回
路１４０６に送信される。そのパケツトが保守パ
ケツトである時は、これはISR３１０５を経てレ
ジスタ３１０３に送信される。

保守パケツトが受信された時は、保守制御器３
１０２はレジスタ３１０３に受信されたパケツト
の制御欄を読出し、そのパケツトが保守読出しパ
ケツトであるかあるいは保守書込みパケツトであ
るか判定する。これが保守書込みパケツトである
時は、パケツトからの情報がバス３１２１を経て
保守制御器３１０２の制御下において保守レジス
タ３１０１、通信量回路３１２０、及びエラー回
路３１１９に送信される。この保守情報は次にこ
の着信先からレジスタ３１０３に送り戻され、そ
して次に書式化器３１２５及び出力制御器３１０
６を経て中央処理装置に送くり戻され、着信先に
その情報が正確に書込み及び格納されたか調べら
れる。パケツトが保守読出しパケツトである時
は、保守レジスタ３１０１、エラー回路３１１
９、及び通信量回路３１０２内に格納された情報
がレジスタ３１０３に読出され、次に中央処理装
置に送信される。パケツトが中央処理装置に送く
り戻される前に、発信側及び着信先アドレスが交
換され、CRCコードの再計算がなされる。これ
ら機能はパケツト書式化器３１０４によつて実行
される。

スイツチインタフエース１４１８はさらに通信
量回路３１２０を介してトランク制御器の通信量
ロードを監視する。通信量回路３１２０によつて
通信量オーバロード報告及び通信量ロードデータ
の両方が生成される。通信量オーバロード報告は
保守レジスタ３１０１内に格納され、ケーブル６
００５を経てトランク制御器盤保守回路
（TCBMC）に１つの信号を送信する。TCBMC
６００１はこの信号に応答して保守チヤネル２０
０を経て中央処理装置１１５に割り込みを送信す
る。中央処理装置１１５は通信量回路３１２０か
らこの通信量ロードデータを交換ネツトワーク１
１６から送信される保守読出しパケツトを使用し
て読出す。この通信量ロードデータはまた送信機
１４０３に対する流れ制御指標を生成しこれをケ
ーブル５０１２を経て送信機１４０３に送信する
のにも使用される。第５９図はこの通信量回路３
１２０の詳細を示す。これに加えて、エラー回路
３１１９がトランク１１８上に受信されるパケツ
トのエラー率を監視するのに使用される。エラー
回路３１１９はエラー率が既定の最大エラー率を
越えると、エラー信号を生成するとともにある一
定の期間を通じての正確なエラー率を示すエラー
データを生成する。エラー信号は保守レジスタ３
１０１に格納され、ケーブル６００５を経て
TCBMC６００１に送信される。TCBMC６００
１はこの信号に応答して保守チヤネル２００を経
て中央処理装置１１５に割り込みを送信する。こ
のエラー率データは中央処理装置１１５によつて
エラーTCBMC３１１９より交換ネツトワーク１
１６を経て保守読出しパケツトを送信することに
よつて読出される。

保守レジスタ３１０１はエラー回路３１１９か
らのエラー報告を導線３１１６上に受信し、また
通信量回路３１２０からの通信量報告を導線３１
１７上に受信する。これに加えて、保守レジスタ
３１０１は他のエラー指標、例えば、受信機１４
０２、送信機１４０３、入力回路１４０６、及び
出力回路１４０５からのエラー信号及び論理障害
信号などのパケツトをケーブル３１１０から３１
１３を介して受信する。これら報告、エラー、及
び障害指標信号が発生すると割り込みがTCBMC
６００１及び保守チヤネル２００を介して中央処
理装置１１５に送くられる。保守レジスタ３１０
１は保守チヤネル２００を介して読出し及び書込
みされる。保守チヤネル２００からの読出し書込
み要求はTCBMC６００１によつてケーブル６０
０５を介して制御される。保守チヤネル２００に
ついては第６０図と関連して詳細に説明する。

第３２図に入力回路１４０６の詳細を示す。こ
の回路はスイツチインタフエース１４１８を経て
交換ネツトワーク１１６からスイツチパケツトを
受信しこのパケツトをメモリ１４０１内の適当な
部分に書込む。入力回路１４０６はパケツト書式
変換器３２０１及び直列並列変換器３２０２を含
む。入りパケツトは導線３２０４上のデータ存在
指標とともにスイツチインタフエース１４０６か
ら導線３２０３上に受信される。パケツト書式変
換器３２０１は入りパケツトの制御欄から読出し
パケツトの形式を判定する。それがメモリ書込み
パケツトである時は、これは導線３２１２上の信
号によつて示めされる。それがテストパケツトで
ある時は、これは導線３２１０上の信号によつて
示めされる。パケツト書式変換器３２０１はまた
メモリ書込みパケツトの長さ及びCRC欄を更新
する。パケツトの書式変換が完了すると、このパ
ケツトは直列にて直列並列変換器３２０２に送く
られる。直列並列変換器３２０２はこの入り直列
流をバイトに変換し、またこのバイトのメモリへ
伝送を制御する。通常のデータパケツトである時
は、このデータは導線２７４５上の信号を介して
送信バツフア１５０３に書込まれる。テストパケ
ツトである時は、このデータは導線２７４６上の
信号を介してスイツチテストバツフア１５０４に
書込まれる。メモリ書込みパケツトである時は、
データはそのパケツト自体に指定されるメモリ位
置に書込まれる。導線２７４７から２７５２、及
び導線２７６５は２つの一時ポインタの書込み及
びセツトを行なう。一時ポインタ１はエラーが検
出されたパケツトを破棄するのに使用され、一時
ポインタ２はメモリ書込みパケツトのデータ部を
指定のメモリ位置に書込むのに使用される。

第３３図はパケツト書式変換器３２０１の詳細
を示す。パケツト書式変換器３２０１は重複
CRC回路３３０１及び３３０３、重複パケツト
書式変換回路３３０２及び３３０４、並びに比較
器３３０５を含む。これら重複回路は書式変換過
程においてCRCコードがエラーの検出をできな
いために必要である。入りパケツトはパケツト書
式変換器３２０１によつて導線３２０３上に受信
される。CRC回路３３０１及び３３０３は入り
パケツトのCRC欄をチエツクする。両方のCRC
回路が同一のエラーを検出した時は、ANDゲー
ト３３０６によつてパケツト受信エラー信号が生
成され、導線３２０６を経てスイツチインタフエ
ース１４１８に送くられる。これに加えて、パケ
ツト受信エラーが発生すると導線３２１１上に１
つの信号が置かれる。この信号は直列並列変換器
３２０２にこのパケツトを破棄させる。エラーが
検出されなかつたパケツトは、次にパケツト書式
変換回路３３０２及び３３０４によつて書式変換
される。この書式変換過程は制御欄、長さ欄、及
びCRC欄の更新を伴なう。パケツト書式変換器
３３０２及び３３０４による書式変換に不一致が
存在する時は、この不一致は比較器３３０５によ
つて検出される。この不一致は比較器３３０５に
スイツチインタフエース１４１８に導線３２０５
を経て１つの障害指標を送信させる。

第３４図はパケツト書式変換回路３３０２の詳
細を示す。パケツト書式変換回路３３０２は書式
制御器３４０１、書式長回路３４０２、及び書式
CRC回路３４０３を含む。パケツト書式変換回
路３３０２はメモリ書込みパケツトの制御欄、長
さ欄、及びCRC欄のみを更新する。他のパケツ
トはこの回路によつて変更されることなく通過す
る。書式制御器３４０１はパケツトをCRC回路
３３０１より導線３３０７を経て受信する。導線
３３０７上にデータが存在することを示めすため
に導線３３０８上に１つの信号が置かれる。この
データ存在信号は導線３４０５を経て書式長回路
３４０２に、また導線３４０８を経て書式CRC
回路３４０３に送信される。書式制御器３４０１
は入りパケツトの制御欄を調べる。この欄が
“４”（メモリ書込みパケツトであることを示す）
である時は、書式制御器３４０１は導線３２１２
上に１つの信号を置くが、これは書式長回路３４
０２及び書式CRC回路３４０３を起動する。入
りパケツトがメモリ書込みでない時は、書式制御
器３４０１はパケツトをシフトする。パケツトが
テストパケツトである時は、書式制御器３４０１
はこれを導線３２１０上に１つの信号を置くこと
によつて示すが、この結果このパケツトがスイツ
チテストバツフア１５０４に書込まれる。書式制
御器３４０１がメモリ書込みパケツトを受信した
時は、書式長回路３４０２は導線３２１２からの
メモリ書込みパケツト信号に応答して長さ欄に定
数長を書込み、書式CRC回路３４０３は新CRC
を計算する。長さ欄に定数長が書込まれるのは、
スイツチテストバツフア１５０４に書込まれるメ
モリ書込みパケツトがパケツト見出し欄を含むの
みで、データを含まないため、これが同一長とな
るためである。書式変換されたパケツトは次に導
線３２０８を経て直列並列変換器３２０２に送く
られる。

第３５図に書式制御器３４０１の詳細を示す。
書式制御器３４０１は入りパケツトに制御欄を読
出す。入りパケツトがメモリ書込みパケツトであ
る時は、導線３２１２上に１つの信号が置かれ、
また入りパケツトが通常のデータパケツト以外の
ものである時は、導線３２１０上に１つの信号が
置かれる。パケツトは導線３３０７上に送くら
れ、システムクロツク１６１からのフアイクロツ
ク速度にてレジスタ３５０１及び３５０２にシフ
トされる。これはレジスタ３５０１内の制御欄を
捕えるために行なわれる。同時に、データ存在信
号がレジスタ３５０３内にシフトされる。パケツ
トの48ビツトがレジスタ３５０１及び３５０２に
シフトされた時、レジスタ３５０１は制御欄、つ
まりビツト４０から４８を含む。この制御欄内の
値は導線３５１１を経て比較器３５０４及び３５
０５に送くられる。比較器３５０４及び３５０５
は制御欄を読出しパケツト形式を判定する。制御
欄が“４”（メモリ書込みパケツトを示す）であ
る時は、比較器３５０４が動作しANDゲート３
５０８及び３５１０を介して導線３２１２上に１
つの信号を置く。制御欄が“０”でない時は、比
較器３５０５が動作しANDゲート３５０９を介
して導線３２１０上に１つの信号を置く。フリツ
プフロツプ３５０６及び３５０７はデータ及びデ
ータ存在信号をフアイ速度にてクロツクさせる。

第３６図に書式長回路３４０２の詳細を示す。
書式長回路３４０２は定数長をメモリ書込みパケ
ツトの長さ欄に置く。他の全てのパケツトは変更
を受けずシフトされる。入りデータ及びデータ存
在信号は導線３４０４及び３４０５上に到達す
る。入りパケツトがメモリ書込みパケツトでない
時は、データはフリツプフロツプ３６０１、ゲー
ト３６０８及び３６０９及びフリツプフロツプ３
６０７へとシフトされる。データ存在信号はフリ
ツプフロツプ３６０２及び３６１１を経てシフト
される。フリツプフロツプはシステムクロツク１
６１の制御下にてフアイクロツク速度にて動作す
る。入りパケツトがメモリ書込みパケツトである
時は、これは導線３２１２上の信号によつて示め
される。このメモリ書込み信号はフリツプフロツ
プ３６０５をセツトする。フリツプフロツプ３６
０５がセツトされ、パケツトの第１ビツトがフリ
ツプフロツプ３６０１に開始されるその時、フリ
ツプフロツプ３６０４がセツトされ、この結果、
定数“18”が桁送りレジスタ３６０６からAND
ゲート３６１０及びORゲート３６０９を経てパ
ケツトの長さ欄にシフトされる。同時に、カウン
タ３６０３が起動される。カウンタ３６０３が
“７”に達つすると、フリツプフロツプ３６０４
がリセツトされ、桁送りレジスタ３６０６がシフ
トを中止する。パケツトの残りの部分がANDゲ
ート３６０８及びORゲート３６０９にシフトさ
れる。

第３７図に書式CRC回路３４０３の詳細を示
す。書式CRC回路３４０３はメモリ書込みパケ
ツトのCRC欄を再計算する。他のパケツトは変
更を受けずにシフトされる。導線３４０８上の入
りデータ存在信号は制御器３７０４にカウンタ３
７０３を起動させる。カウンタ３７０３は導線３
４０７上に出現し、フリツプフロツプ３７０１、
データセレクタ３７０６、及びフリツプフロツプ
３７０７を通過する入りパケツトのビツトをカウ
ントする。データはこの回路を通過すると、これ
はCRC回路３７０５にも送くられるが、該回路
は新CRCを計算する。これはパケツトの最初の
128ビツトがパケツト見出しを含み、CRCの計算
が必要なのはパケツトのこの部分のみであるため
である。128ビツトの後のパケツトの残りの部分
はデータを含む。このデータはメモリに書込まれ
パケツトが伝送される時、そのパケツト内には出
現しない。データは論理翻訳テーブル１５０５に
書込まれ、従つて、CRC欄はパケツトのデータ
部分までは計算されない。データセレクタ３７０
６からパケツトの終端が去る時、制御器３７０４
は再計算したCRC欄をデータセレクタからパケ
ツトの終端にシフトする。

第３８図に直列並列変換器３２０２の詳細を示
す。直列並列変換器３２０２はバツフア３８０１
及びアドレス制御インタフエース３８０２を含
む。バツフア３８０１は導線３２０８上に入り直
列情報を受信しこの情報をバイトに変換しこれら
をケーブル２７４４を経てアドレス制御器１４０
４に送信する。アドレス制御インタフエース３８
０２はアドレス制御器１４０４にメモリ１４０１
内のどこにデータを書込むかの信号を送くる。こ
の信号法は導線２７４５から２７５２、及び導線
２７６５を介して提供される。この信号法は受信
アドレス制御インタフエース回路２４０２と類似
の方法によつて達成される。

第３９図にバツフア３８０１の詳細を示す。バ
ツフア３８０１は入り直列データをバイト形式に
変換する。これに加えて、これはアドレス制御イ
ンタフエース３８０２にバツフア内にCRC欄が
存在する時について信号を送くる。これはメモリ
書込みパケツトにおいては、アドレス制御インタ
フエース３８０２CRC欄をスイツチテストバツ
フア１５０４に書込み、またパケツトのデータ部
を別のメモリ位置に書込むために必要である。入
りデータ及びデータ存在信号は導線３２０８及び
３２０９上に出現し、これらはレジスタ３９０１
及び３９０２にシフトされる。レジスタ３９０３
内でバイトがアセンブルされると、これはレジス
タ３９０４にロードされそしてケーブル２７４４
を経てアドレス制御器１４０４に送くられる。導
線３８０５上の信号はアドレス制御インタフエー
ス３８０２にCRC欄の送信準備が完了したこと
を知らせる。上記の点を除き、バツフア３８０１
の動作はバツフア２４０１の動作と類似する。

第４０図にアドレス制御インタフエース３８０
２の詳細を示す。アドレス制御インタフエース３
８０２は第６図に示すものと類似するパケツトを
メモリ１４０１内に書込む。このパケツトはデー
タパケツト、メモリ読出しパケツト、あるいはス
イツチテストパケツトであり得る。データパケツ
トである時は、パケツトはメモリ１４０１内の送
信バツフア１５０３に書込まれる。バツフア３８
０１内にて最初のバイトの準備が完了すると、こ
れは導線３８０４上の信号によつて知らされる。
この信号は制御器４０２８に導線４０３０上に１
つの信号を置かせる。この信号はフリツプフロツ
プ４０１３をセツトし、該フリツプフロツプは
ANDゲート４０１２の出力に１つの“１”を置
く。制御器４０２８は次に導線４０３５上に１つ
の信号を置く。これは書込みバツフア指令であ
る。データパケツトの場合には、データは送信バ
ツフア１５０３に書込まれるが、これは導線４０
３５信号がANDゲート４０１６を動作し、該ゲ
ート４０１６がANDゲート４０１７を動作する
ためである。ANDゲート４０１７が動作すると、
導線２７４５上に１つの信号が置かれる。この信
号はアドレス制御器１４０４に送くられ、これは
バツフア３８０１内に含まれるバイトをメモリ１
４０１内の送信バツフア１５０３内に書込ませ
る。この過程がバツフア３８０１から全パケツト
が読出され送信バツフア１５０３内に書込まれる
まで継続する。各バイトがバツフア３８０１から
送信バツフア１５０３に伝送されると、制御器４
０２８は導線３８０３を経てバツフア３８０１に
受信確認信号を送くる。テストパケツトの場合の
動作もデータパケツトの場合の動作と類似する
が、パケツトが送信バツフア１５０３でなくスイ
ツチテストバツフア１５０４に書込まれる点が異
なる。これは導線３２１０上の信号によつてフリ
ツプフロツプ４００５がセツトされることによつ
て達成される。フリツプフロツプ４００５がセツ
トされると、ANDゲート４０１７から４０２１
が不能にされ、ANDゲート４０２３から４０２
７が起動される。これはスイツチテストバツフア
１５０４の書込みを起動し、一方、送信バツフア
１５０３の書込みを不能にする。メモリ書込みパ
ケツトはパケツト長欄、発信側及び着信先トラン
ク制御器欄、制御器欄、到着時間欄、プロセス同
定子欄、論理アドレス欄、タイムスタンプ欄、及
びCRC欄がスイツチテストバツフア１５０４が
スイツチテストバツフア１５０４内に書込まれ、
一方、データ欄がそのパケツトによつて指定され
る他のメモリ位置に書込まれることを要求する。
これを達成するためには、制御器４０２８はパケ
ツトの書込みの殆どの間スイツチテストバツフア
１５０４の書込みを起動する。これはデータ欄ま
での始めの欄を導線２７４６を介してスイツチテ
ストバツフア１５０４に書込ます。パケツトのデ
ータ部の書込みが開始される時、制御器４０２８
はスイツチテストバツフア１５０４の書込みを不
能にし、一方、一時ポインタの書込みを起動し、
パケツトのデータ部を導線２７４７を経てポイン
タ２が指すメモリ位置に書込む。データ部の書込
みが完了したら、制御器４０２８は導線２７４６
を介してCRC欄をスイツチテストバツフア１５
０４に書込ませる。

バツフア３８０１内に格納されたパケツトがエ
ラーを含む時、あるいはパケツトが書込まれてい
るバツフアが溢れを起こした時は、パケツトは破
棄される。エラーを含むパケツトは導線３２１１
上の信号によつて示めされる。送信バツフア１５
０３の溢れは導線２７４３上の信号によつて示め
され、またスイツチテストバツフア１５０４の溢
れは導線２７４２上の信号によつて示めされる。
パケツトの破棄は一時ポインタ１によつて達成さ
れるが、これは書込み動作の開始において書込み
ポインタと同一にセツトされる。エラーが発見さ
れたり、バツフアの溢れが発生した場合、導線２
７４８あるいは２７６５上の信号を介して書込み
ポインタが一時ポインタと同一にセツトされる。
この結果書込みポインタがパケツトの書込みを開
始した時にその書込みポインタがあつた位置に戻
される。次のパケツトがエラーを持つパケツトの
上に書込まれ、こうしてエラーを持つパケツトが
破棄される。書込みポインタを一時ポインタ１と
等しくセツトする動作は、制御器４０２８によつ
て導線４０３６上に１つの信号を置くことによつ
て達成される。この動作は各書込み動作の終端に
おいてなされる。しかし、パケツトが破棄されな
い通常の書込み動作においては、ANDゲート４
０１０の他方の入力が不能にされているため導線
４０３６上の信号はなんの変化も起こさせない。
破棄信号が受信されると、フリツプフロツプ４０
１３は“０”にリセツトされる。これはANDゲ
ート４０１２を切り、この結果ANDゲート４１
０６が不能にされ、送信及びスイツチテストバツ
フアの両方の書込みが不能にされる。これに加え
て、フリツプフロツプ４０１３が“０”にリセツ
トされると、ANDゲート４０１０が起動され、
これは書込みポインタを一時ポインタ１と等しく
セツトし、この結果そのパケツトを破棄する。

第４１図に出力回路１４０５の詳細を示す。出
力回路１４０５はメモリ１４０１からデータパケ
ツト、メモリ読出し及び書込みパケツト、並びに
スイツチテストパケツトを読出しこれらパケツト
をスイツチインタフエース１４１８を経てスイツ
チネツトワークに送信する。出力回路１４０５は
並列直列変換器４１０１及びパケツト書式変換器
４１０２を含む。並列直列変換器４１０１は導線
２７３２から２７３８を使用して、アドレス制御
器１４０４を介してメモリ１４０１からデータを
読出す。データは並列形式にて読出され、ケーブ
ル２７３１上に出現する。パケツトの形式によつ
て、並列直列変換器４１０１は導線２７３２，２
７３３，２７３５、あるいは２７３６上に信号を
置き、受信バツフア１５０１あるいはスイツチテ
ストバツフア１５０４を読出し、また一時ポイン
タをロードする。以下にデータパケツト、メモリ
読出しあるいは書込みパケツト、及びスイツチテ
ストパケツトに対する動作を説明する。並列直列
変換器４１０１がメモリ１４０１を読出している
間に、該変換器はデータを直列に変換し、該直列
データをパケツト書式変換器４１０２に送くる。
パケツト書式変換器４１０２は導線４１１５上に
パケツトを受信し、パケツトのCRC欄をチエツ
クし、このパケツトをスイツチネツトワークに送
信するために新CRC欄を計算する。パケツトの
形式によつて、出力回路１４０５はさらに数個の
パケツト欄、例えば発信側トランク制御器欄、着
信先トランク制御器欄、長さ欄、及び制御欄を更
新する。パケツトの書式変換を終えると、スイツ
チインタフエース１４１８を経て導線４１１７上
をスイツチネツトワークに送信される。スイツチ
インタフエース１４１８は導線４１１４上に１つ
の信号を置くことによつてこれらがパケツトを受
信できる状態にあることを示す。入りパケツト内
に、あるいはパケツトの書式変換の際にエラーが
検出されると、これは導線４１１９から４１２１
の１つの上の信号によつて示めされるが、この信
号はスイツチインタフエース１４１８に送信され
る。

並列直列変換器４１０１は制御リードを含む
が、該リードは該変換器がアドレス制御器１４０
４を介してメモリ１４０１の任意の部分にアクセ
スすることを可能にする。受信バツフア１５０１
へのアクセスは導線２７３２を介して提供され
る。スイツチテストバツフア１５０４へのアクセ
スは導線７２３３を介して提供される。これらア
クセスリードは制御のみを提供し、メモリ内に含
まれる情報はケーブル２７３１を介して送信され
る。メモリ１４０１にアクセスするためには、導
線２７６０上に１つの信号が存在しなければなら
ない。この信号はアドレス制御器１４０４内に含
まれるタイマ２７１４によつて提供される。出力
回路１４０５はまた一時ポインタに対する制御リ
ードを含むが、該一時ポインタは導線２７３４か
ら２７３７を介して提供される。一時ポインタは
メモリ読出し及びメモリ書込みパケツトによつて
指定されるメモリ読出し動作を遂行する。

パケツト書式変換器４１０２は導線４１１５を
経て並列直列変換器４１０１より情報を受信す
る。これはこの情報をスイツチネツトワークに送
信されたパケツトをアセンブルするのに使用され
る。この回路はまた入りパケツトのCRC欄をチ
エツクして、エラーが検出された時はエラー指標
を提供する。

第４２図、第４３図、及び第４４図は出力回路
１４０５によつて提供されるパケツトの変換を示
す。並列直列変換器４１０１に入力されるパケツ
ト構成は出力回路１４０５に入力されるパケツト
である。パケツト書式変換器４１０２に入力され
るパケツト構成は実パケツトではなく、実パケツ
ト変換の中間ステツプを解説するためのものであ
る。パケツト書式変換器４１０２から出力される
パケツト構成は出力回路１４０５から送信される
実パケツトである。

第４２図はデータパケツト（“０”値の制御欄）
が受信バツフア１５０１から読出される時のパケ
ツトの変態を示す。つまり、第４２図は出力回路
１４０５がデータパケツトを読出す時にパケツト
に何が起こるかを示す。パケツト４２０１は受信
バツフア１５０１内に存在するパケツトである。
並列直列変換器４１０１はアドレス制御器１４０
４から導線２７６０上に許可信号を、そして導線
２７３８上にデータ存在信号を受信すると、これ
は受信バツフア１５０１を読出しできる状態とな
る。これは並列直列変換器４１０１が導線２７３
２を介してアドレス制御器１４０４に受信バツフ
ア読出し信号を送くることによつて達成される。
この信号はアドレス制御器１４０１にメモリ４１
０１内の受信バツフア１５０１を読出させそのデ
ータをケーブル２７３１上の並列直列変換器４１
０１に送くらせる。このデータは並列にて出現
し、直列ビツト流に変換される。パケツトの論理
アドレスが読出されると、これは導線２７５３か
ら２７３７上の信号を介して一時ポインタにロー
ドされる。このアドレスは論理翻訳テーブル１５
０５の適切なエントリーにアクセスするために使
用されるが、これは並列直列変換器４１０１から
パケツト書式変換器４１０２に送くられるパケツ
ト内に挿入される。この中間パケツトの書式は第
４２図に４２０２として示めされる。

並列直列変換器４１０１が受信バツフア１５０
１を読出しその新論理アドレスの読出し終える
と、これはその情報をパケツト書式変換器４１０
２に送くる。パケツト書式変換器４１０２は２つ
の主要な機能を遂行する。これは入り情報の幾つ
かの欄の順番を変更することによつて発信側及び
着信先トランク制御器の番号をそれらの適当な欄
に置き、また論理チヤネル翻訳テーブル情報を論
理アドレス欄に挿入する。これに加えて、パケツ
ト書式変換器４１０２は入り情報のCRC欄をチ
エツクし、新長さ欄及びCRC欄を計算する。こ
の動作の結果、実パケツト４２０３が得られる。

第４３図はメモリ読出し動作（制御欄が“３”）
あるいはメモリ書込み動作（制御欄が“４”）の
際に起こるパケツトの変態を示す。これら動作は
データパケツト（第４２図）の読出しと類似する
が、以下の点が異なる。メモリ読出しあるいはメ
モリ書込みにおいては、データはメモリ読出しあ
るいはメモリ書込み内の指定のメモリ位置から読
出され、このデータは出メモリ読出しあるいはメ
モリ書込みパケツトに挿入される。同時に、パケ
ツトの残りがスイツチテストバツフア１５０４か
ら読出される。パケツト４３０１はスイツチテス
トバツフア１５０４内に存在するパケツトであ
る。アドレス欄はパケツト内に挿入されるデータ
のメモリ位置である。カウント欄は読出されるべ
きデータのバイト数である。パケツトは導線２７
３３上の信号の制御下にてスイツチテストバツフ
ア１５０４から読出される。アドレス欄４３０４
が該バツフアから読出される時、この値は一時ポ
インタ内にも保存される。これは第４２図と関連
して前述したごとく、導線４２０９及び４２１０
上の信号を介して実行される。カウント欄４３０
５の読出しを終えたら、この一時ポインタを使用
してメモリ１４０１から情報を読出す。次に、こ
の情報がデータ欄に挿入される。パケツト書式変
換器４１０２は長さ欄、並びに着信先及び発信側
トランク制御器欄を更新し、また新CRC欄を再
計算する。この結果、実パケツト４３０３が形成
される。

第４４図にスイツチテストパケツト（制御欄
“５”あるいは“６”）のパケツト変態を示す。ス
イツチテストパケツト変態においては、着信先ト
ランク制御器欄を更新することが必要である。こ
れはトランク制御器１欄あるいはトランク制御器
２欄内のデータを使用して実行される。第１のホ
ツプスイツチ テストパケツト（制御欄が“５”）
では、トランク制御器１欄が使用される。第２の
ホツプスイツチ テストパケツト（制御欄が
“６”）では、トランク制御器２欄が使用される。

第４５図に並列直列変換器４１０１の詳細を示
す。この回路はアドレス制御インタフエース４５
０１、及びバツフア４５０２を含む。入りパケツ
トはケーブル２７３１を経てアドレス制御インタ
フエース４５０１及びバツフア４５０２の両方に
送くられる。アドレス制御インタフエース４５０
１は導線２７３８及び２７４０上のデータ存在信
号を介して受信バツフア１５０１あるいはスイツ
チテストバツフア１５０４のどちらかにデータが
存在することを知らされる。これは次にこれらパ
ケツトのバツフア４５０２への送信を制御する
が、該バツフアは並列直列変換を遂行する。アド
レス制御インタフエース４５０１はまた一時ポイ
ンタを使用して論理チヤネル翻訳ケーブルエント
リー及びメモリ読出し及びメモリ書込みパケツト
のデータ欄の読出しを制御する。

第４６図にアドレス制御インタフエース４５０
１の詳細を示す。アドレス制御インタフエース４
５０１はパケツトの受信バツフア１５０１あるい
はスイツチテストバツフア１５０４からバツフア
４５０２への伝送を制御する。パケツトの伝送は
ケーブル２７３１を介して実行される。アドレス
制御インタフエース４５０１はまた読出し中のパ
ケツトの制御欄を復号して一時ポインタをロード
するとともに、読出し中のパケツトの長さ欄を読
出すことによつてパケツト全体の読出しが完了す
る時期を判定する。アドレス制御器１４０４は導
線２７３８上に１つの信号を置くことによつて受
信バツフア１５０１内にデータが存在することを
示し、一方、導線２７４０上に１つの信号を置く
ことによつてスイツチテストバツフア１５０４内
にデータが存在することを示す。アドレス制御イ
ンタフエース４５０１はこのデータ存在信号に応
答して導線２７３２あるいは２７３３上に１つの
信号を置き、受信バツフア１５０１あるいはスイ
ツチテストバツフア１５０４のいずれかを読出
す。これに加えて、アドレス制御器１４０４から
のデータ存在信号は制御器４６０２にカウンタ４
６０４を始動させる。カウンタ４６０４はケーブ
ル２７３１から受信される各バイトをカウントす
る。このカウントは入りパケツトの制御及び長さ
欄が導線２７３１上にいつ存在するかを判定する
のに必要である。

メモリ読出しあるいはメモリ書込みパケツト
（制御欄が“３”あるいは“４”）の読出し動作も
第４３図のパケツト４３０１に基づいて説明でき
る。制御器４６０２は導線２７４０上に“スイツ
チテストバツフア内データ存在信号”を受信し、
前述のごとく、スイツチテストバツフア１５０４
の読出しを開始する。ケーブル２７３１上に長さ
欄が出現すると、これはカウンタ４６０３内に格
納される。カウンタ４６０３はカウントダウンを
開始し、カウントが０に達つすると、全パケツト
の読出しが完了する。制御欄がケーブル２７３１
上に出現すると、これは復号器４６０１によつて
復号される。制御欄が一旦復号されると、これは
フリツプフロツプ４６０５及び４６０６に格納さ
れる。アドレス制御インタフエース４５０１はス
イツチテストバツフア１５０４からのパケツトの
読出しを継続する。アドレス欄が導線２７３１上
に出現すると、このアドレスは制御器４６０２に
よつて導線２７３５及び２７３６上に１つの信号
を置くことによつて一時ポインタにロードされ
る。ケーブル２７３１上にカウント欄が出現する
と、これはカウンタ４６０３にロードされる。カ
ウンタ４６０３はそのアドレス欄内に指定される
メモリ位置から読出されるデータバイトの数をカ
ウントする。このデータは次にそのパケツトの終
端に置かれこれによつて中間パケツト４３０２が
形成される。

第４７図にバツフア４５０２の詳細を示す。バ
ツフア４５０２は実並列直列変換を遂行する。ケ
ーブル２７３１へのバイトの存在はアドレス制御
インタフエース４５０１からの導線４５０４上の
信号によつて示めされる。ロード信号が導線４５
０３上に提供される。このロード信号はケーブル
２７３１上の第１のバイトを入力レジスタ４７０
１にロードさせる。制御器４７０３は次にこのバ
イトを桁送りレジスタ４７０２にロードする。桁
送りレジスタ４７０２は次にこのバイトを直列に
て導線４２１５にシフトする。このシフトは制御
器４７０３からの導線４７０６上の信号によつて
起動される。制御器４７０３はまたカウンタ４７
０４にカウントを開始させる。カウンタ４７０４
はビツト時間をカウントし桁送りレジスタ４７０
２からビツトが完全に読出される時を知らせる。
桁送りレジスタ４７０２の内容が直列にてシフト
されている間に、ケーブル２７３１上の次のバイ
トが入力レジスタ４７０１にロードされるが、該
レジスタは桁送りレジスタ４７０２内のデータが
完全にシフトされるまでこのバイトを緩衝する。
桁送りレジスタ４７０２内のデータが完全にシフ
トアウトされると、制御器４７０３はレジスタ４
７０１の内容を導線４７０５上の信号を介して桁
送りレジスタ４７０２に通過させる。制御器４７
０３は次にカウンタ４７０４をリセツトし、導線
４５０５を介してアドレス制御インタフエース４
５０１に了解信号を送くり戻どす。バツフア４５
０２はスイツチインタフエース１４１８から導線
４１１４上に連続的な準備完了信号を受信する。
スイツチインタフエース１４１８が溢れ状態にあ
り、パケツトを受信できない時は、これはこの準
備完了信号を除去する。これが発生すると、この
準備完了信号が再度出現するまで桁送りレジスタ
４７０２からのデータのシフトアウトが抑制され
る。

第４８図にパケツト書式変換器４１０２の詳細
を示す。パケツト書式変換器４１０２はパケツト
書式変換回路４８０１及び４８０２、並びに比較
器４８０３を含む。パケツト書式変換器の重複
は、前述したごとく、ハードウエアの障害を検出
するために必要である。書式変換においてエラー
が存在すると、比較器４８０３がそのエラーを検
出して導線４１２１上に１つの信号を置く。この
障害信号はスイツチインタフエース１４１８を介
して中央処理装置に送くられる。入りパケツトの
CRCチエツクが受信パケツトにエラーが存在す
ることを示すと、導線４１１９上に１つの信号が
置かれまた論理チヤネル翻訳テーブルのエントリ
ーのチエツクがエラーを示すと、導線４１２０上
に１つの信号が置かれる。両方の信号はスイツチ
インタフエース１４１８に送くられる。

第４９図にパケツト書式変換回路４８０１の詳
細を示す。パケツト書式変換回路４１０８は次の
２つの基本的機能を遂行する。これは入りパケツ
トのCRC欄をチエツクしエラーの報告をし、ま
た受信パケツトの種類によつては幾つかの欄の書
式変換を遂行する。エラーの報告はCRCチエツ
ク回路１９０５によつて実行されるが、該回路は
入りパケツトのCRC欄、及び論理チヤネル翻訳
テーブルのエントリーのチエツク欄をチエツクす
る。入りパケツトがエラーを含む時は、これは前
述のごとく導線４１９９あるいは４１２０上の信
号を介して報告される。この動作は受信パケツト
の種類に無関係に同一である。

パケツト書式変換回路４８０１をパケツト４２
０２に類似の通常のパケツト（制御欄が“０”）
の処理と関連して説明する。入りパケツトはパケ
ツト書式変換回路４８０１によつて導線４１１５
上に受信され直列にてレジスタ４９０１にシフト
される。ビツトはシステムクロツク１６１の制御
下で連続流にてパケツト書式変換回路４８０１に
送くられる。タイミング発生器４９０４が各ビツ
トが桁送りレジスタ４９０１内のどこに存在する
かの形跡を保つ。これは制御器４９０３がデータ
セレクタ４９０２を介して桁送りレジスタ４９０
１内の色々な領域にアクセスし、各種の欄を適切
な書式変換回路４９０６から４９０８、あるいは
復号器４９０９にシフトすることを可能とする。
制御欄とPID欄が桁送りレジスタ４９０１内の適
切な位置に存在すると、制御器４９０３はこれら
欄を復号器４９０９にシフトさせる。復号器４９
０９はこれら欄を復号し、復号された値を制御器
４９０３に送くる。256ビツトが桁送りレジスタ
４９０１にシフトされると、現在レジスタ４９０
１内に格納されている長さ欄がデータセレクタ４
９０２によつて選択され、導線４９１２を経てデ
ータセレクタ４９１０に送くられる。この特定の
場合は、長さ欄は変更せず、従つてその出力に直
接送くられる。論理チヤネル翻訳ケーブルエント
リー欄に位置するDTC欄は、次にデータセレク
タ４９０２を介してレジスタ４９０１からシフト
アウトされ、データセレクタ４９１０に送くられ
る。次に考慮すべき欄はSTC欄である。この欄
の値は書式STC回路４９０６に送くられる。制
御器４９０３は書式STC回路４９０６にこの値
をデータセレクタ４９１０にシフトさせる。制御
欄、到着時間欄、及びパケツト同定子欄が次にデ
ータセレクタ４９０２によつて選択され、制御器
４９０３の制御下においてデータセレクタ４９１
０にシフトされる。レジスタ４９０１内に含まれ
る新論理アドレスを論理チヤネル翻訳テーブルエ
ントリー欄より移動することが必要である。これ
を実行するのには、制御器４９０３はデータセレ
クタ４９０２にこの欄を選択させ、この新論理ア
ドレスをデータセレクタ４９１０に送くらせる。
各欄がデータセレクタ４９１０に送くられると、
制御器４９０３はデータセレクタ４９１０にこれ
ら欄（これは現在全パケツトを構成する）を書式
CRC回路４９１１に送くらせる。書式CRC回路
４９１１はパケツトがシフトされるのに伴つて新
CRC欄の再計算をする。全パケツトが書式CRC
回路４９１１にシフトされると、書式CRC回路
４９１１は更新された欄に基づいて新CRC欄を
計算し、パケツトの終端に新CRC欄を加わえる。
書式変換パケツトは次に導線４１１７を経てスイ
ツチインタフエース１４１８に送くられる。制御
器４９０３は導線４１１８上に所望のデータ存在
信号を生成する。

第５０図に送信機１４０３の詳細を示す。送信
機１４０３はアドレス制御器１４０４を介してメ
モリ１４０１からデータを読出し、このデータを
トランクパケツトに変換するが、該パケツトは次
のトランク制御器あるいは終端局内の集合機に送
くられる。送信機１４０３は並列直列変換器５０
０１、パケツト書式変換器５００２、並びに標識
及びビツト挿入回路５００３を含む。送信機１４
０３は送信バツフア内データ存在信号及びトラン
クテストバツフア内データ存在信号をアドレス制
御器１４０４から導線２７５６及び２７５８を介
して受信する。送信機１４０３が導線２７６６上
に１つの信号を受信すると、これは導線２７５４
上に１つの信号を置くことによつてメモリ１４０
１内の送信バツフア１５０３を読出す。この信号
はアドレス制御器１４０４に送信バツフア１５０
３からデータを読出させ、そのデータをケーブル
２７５５を介して送信機１４０３に送くらせる。
同様に、送信機１４０３は導線２７５３上に信号
を置くことによつてメモリ１４０１内のトランク
テストバツフア１５０２からデータを読出す。送
信バツフア１５０３あるいはトランクテストバツ
フア１５０２からデータを読出したら、このデー
タは並列から直列に変換され、導線５０１３を介
してパケツト書式変換器５００２に送くられる。
パケツト書式変換器５００２はこれがデータの受
信状態にあることを導線５０１５上に１つの信号
を置くことによつて示す。パケツト書式変換器５
００２は時間ステツプ欄を詰め、また必要に応じ
て、PID欄を更新することによつて、流れ制御の
変化を反映する。流れ制御情報はケーブル５０１
２を介してスイツチインタフエース１４１８から
受信される。これに加えて、パケツト書式変換器
５００２は入りパケツトのCRC欄のエラーにつ
いてチエツクし、また追加欄の情報に基づいて新
CRC欄を再計算する。パケツト書式変換器５０
０２はこのパケツトを導線５０１６を経て標識及
びビツト挿入回路５００３に通過する。標識及び
ビツト挿入回路５００３はこの標識パターンを出
パケツトの開始及び終端に加え、全ての５つの１
の連続の後に１つの０を挿入する。標識及びビツ
ト挿入回路５００３は次のトランクパケツトを導
線５０１９を介して1.544Mb／ｓ速度にてトラン
クに送信する。

パケツト書式変換器５００２の詳細を第５１図
に示す。パケツト書式変換器５００２はCRC回
路５１０１及び５１０４、パケツト書式変換回路
５１０２及び５１０５、並びに比較器５１０３を
含む。この回路は重複するCRC及びパケツト書
式変換器を含むが、これは前述したごとく、ハー
ドウエア障害を検出するのに使用される。エラー
が検出された場合、これは導線５０２１上の１つ
の信号によつて示めされる。

第５２図にパケツト書式変換回路５１０２の詳
細を示す。この回路は時間スタンプ欄、PID欄、
及びCRC欄を更新する。書式時間スタンプ回路
５２０１はパケツトの時間スタンプ欄を既に到着
時間欄内に含まれる到着時間と書式時間スタンプ
回路５２０１によつて保持される現時間との差を
計算することによつて更新する。この計算につい
ては、受信機１４０２の詳細な説明と関連して述
べる。書式時間スタンプ回路５２０１はまたパケ
ツトから見出し情報を除去することによつてこれ
をスイツチパケツトからトランクパケツトに変換
する。PID回路５２０２はスイツチインタフエー
ス１４１８内に保持される現流れ制御に基づいて
PID欄を更新する。流れ制御情報はケーブル５０
１２を介してPID回路５２０２に送くられる。
CRC回路５２０３は、更新された情報スタンプ
欄、PID欄、並びに他のパケツト欄を使用して新
CRC欄を再計算する。パケツト書式変換器５０
０２が全ての必要な欄の更新を終えると、該変換
器はこのパケツトを標識及びビツト挿入回路５０
０３に送くる。

第５３図に書式時間スタンプ回路５２０１の詳
細を示す。書式時間スタンプ回路５２０１は到着
時間欄から入りパケツトの到着時間を読出し、到
着時間と現時間との差を計算し、この差を時間ス
タンプ欄に加わえる。書式時間スタンプ回路５２
０１はまた入りパケツトから欄を除去して、これ
をスイツチパケツトからトランクパケツトに変換
する。現時間はカウンタ５３０２によつて保持さ
れるが、該カウンタは導線５０１０及び５０１１
上の外部タイミング信号によつて制御される。導
線５１０７上に第１のデータ存在信号が受信され
るとこれは制御器５３０３に送くられ、該制御器
はカウンタ５３０２の内容を桁送りレジスタ５３
０１に書込む。導線５１０７上の信号はまた制御
器５３０３にカウンタ５３１２を始動させる。カ
ウンタ５３１２は導線５１０７上にデータ存在信
号が受信されるのに伴つてこれらをカウントし、
導線５１０６上に各種の欄がいつ存在するかを知
る。導線５１０６上にパケツトの到着時間欄が存
在すると、制御器５３０３は到着時間を直列加算
器５３０４にシフトさせ、同時に、制御器５３０
３は先に桁送りレジスタ５３０１内に格納されて
いる現時間を直列加算器５３０４にシフトさせ
る。直列加算器５３０４はこの現時間を到着時間
欄に加え、その合計を桁送りレジスタ５３０５内
に置く。到着時間欄は負数として復号化されてい
るため、この計算は現時間と到着時間との差を与
える。カウンタ５３１２が入りパケツトの時間ス
タンプ欄が導線５１０６上に存在することを示す
と、制御器５３０３はこの時間スタンプ欄を直列
加算器５３０６にシフトさせ、同時に、制御器５
３０３は桁送りレジスタ５３０５の内容を直列加
算器５３０６に送くらせる。直列加算器５３０６
は次にこれら数を加算し、その合計を入りパケツ
トの時間スタンプ欄に置き、こうして時間スタン
プ欄を更新する。パケツトをスイツチパケツトか
らトランクパケツトに変換するためにパケツトか
ら除去すべき欄は以下の通り除去する。制御器５
３０３は導線５１０６上に除去すべき欄が存在す
る時、ANDゲート５３１０上の信号を除去する。
これは除去されるべき欄が導線５１０６上に存在
するビツト時間の間、導線５２０５からのデータ
存在信号を除去する。このデータ存在信号の除去
は、後続の回路にデータ存在信号が除去されてい
るビツト時間の間、導線５２０４上に存在するデ
ータを無視させる。

第５４図はシステムクロツク１６１からのクロ
ツク速度を示す。プサイクロツク速度は入りデー
タが受信機１４０２に入力される速度である。フ
アイ速度はデータが受信機１４０２を去り、トラ
ンク制御器１３１内の各種の回路を通過し、交換
ネツトワークに送くられる速度である。シータ速
度はアドレス制御器１４０４によつてデータがメ
モリ１４０１内にあるいはこれより伝送される速
度である。

第５５図にスイツチインタフエース１４１８の
出力制御器３１０６の詳細を示す。出力回路３１
０６は導線４１１７及び４１１８を介しの出力回
路１４０５からのデータ、あるいは導線５５３４
及び５５３５を介してのパケツト書式変換器３１
２５からのデータのいずれかを選択する。出力回
路３１０６は次にこのデータを導線１７３を介し
て交換アレイ１７０に送くるか、あるいは導線１
７５を介して交換アレイ１７１に送くる。データ
の選択は制御回路５５０１の制御下において要素
５５３０，５５１５，５５１６、及び５５１３に
よつて遂行される。これら要素はデータを送信回
路５５０２あるいは５５０３のいずれかに送く
る。制御回路５５０１はフリツプフロツプ５５１
４の内容によつて示めされる、どちらの送信回路
が最後に使用されたかの情報、並びに送信回路、
例えば送信回路５５０２のフリツプフロツプ５５
０５内の準備済フリツプフロツプによつて示めさ
れるどの回路が他のパケツトを送信することがで
きるかの情報に基づいて送信回路の選択をする。
制御器５５０１は出力回路１４０５あるいはパケ
ツト書式化器３１２５がどちらかがパケツトを送
信する準備状態にある時をマルチプレクサ５５３
０を介して導線５５３５及び４１１８上のデータ
存在（DP）信号を標本することによつて知る。
制御器５５０１は導線４１１８の状態を導線５５
３６を介して“０”を送信することによつて調べ
る。マルチプレクサ５５３０は導線５５３６上の
“０”に応答して導線４１１８上の信号を選択し、
この信号を制御器５５０１が導線５５３７を介し
て標本を取ることが可能なフリツプフロツプ５５
１６に送くる。出力回路１４０５がデータ待ち送
信を受けると、制御器５５０１はこのデータを受
信することができ、制御器５５０１は導線４１１
４を介して出力回路１４０５に出力準備信号を送
信する。同様に、制御器５５０１は導線５５３１
を介してパケツト書式化器３１２５に該書式化器
がパケツト待ち送信を受けている時は保守準備信
号を送信する。

第３１図の説明と関連して述べたごとく、中央
処理装置１１５は保守バツフア３１０１内に２ビ
ツトを格納することによつてアレイ１７０あるい
は１７１のいずれかの使用を制御できる。これら
２つのビツトはケーブル３１１４を介してサブケ
ーブル５５２１によつて保守レジスタ３１０１か
ら制御器５５０１に送信される。これらビツトは
出力制御器３１０６を４モードの１つによつて動
作させる。サブケーブル５５２１上の“00”は出
力制御器３１０６をロード共有モードにて動作さ
せる。このモードにおいては、該回路はパケツト
の送信を交換アレイ１７０と１７１の間で切り替
え、パケツトの半分が各交換アレイに送信される
ようにする。サブケーブル５５２１上の“01”は
出力制御器３１０６をその全てのパケツトを交換
アレイ１７１に送信させる。サブケーブル５５２
１上の“11”は出力制御器３１０６にパケツトを
スイツチアレイのいずれにも送信させないように
する。このモードは関連するトランク制御器をサ
ービスから効果的に除外する。

以下の説明はトランク制御器１３１がロード共
有モードにて動作しており、両方のアレイがパケ
ツトを受信できる状態にあるものとする。制御器
５５０１はフリツプフロツプ５５１４をセツト及
びリセツトすることによつてどちらのアレイが最
後に使用されたかを記録する。例えば、交換アレ
イ１７１が最後に使用された時は、フリツプフロ
ツプ５５１４がセツトされ、交換アレイ１７０が
最後に使用された時は、フリツプフロツプ５５１
４がリセツトされる。制御器５５０１は導線５５
３２上に“１”をフリツプフロツプ５５１４のＤ
入力に送信し、次に導線５５３３を介してフリツ
プフロツプ５５１４をクロツクすることによつて
フリツプフロツプ５５１４をセツトする。フリツ
プフロツプ５５１４は導線５５３２上に“０”を
送信することによつて類似の方法にてリセツトさ
れる。導線５５３８上にネツトワーク１１６への
送信待ちパケツトを示めす次データ存在信号は制
御器５５０１にフリツプフロツプ５５１４の状態
を変化させる。フリツプフロツプ５５１４がセツ
トされていると仮定すると、データ存在導線５５
５８上のこの変化は制御器５５０１にフリツプフ
ロツプ５５１４をリセツトさせる。フリツプフロ
ツプ５５１４がリセツトされると、ANDゲート
５５１２が起動され、そしてANDゲート５５１
３が不能にされる。これは導線５５３９上のデー
タを送信回路５５０２に送信させる。これに加え
て、制御器５５０１は導線５５２２を介して３状
態装置を起動させる。これはANDゲート５５１
２からのデータを導線５５０８上の交換アレイ１
７０に送信させる。

各送信回路とそれと関連するアレイとの間に信
号法プロトコールが存在する。一方のアレイが他
のパケツトを受信できる状態にある場合、これは
リンク解放信号を送信して、これが他のパケツト
を受信可能であることを示す。例えば、交換アレ
イ１７０がパケツトを解放されておりパケツトを
受信できる状態にある時は、これは導線５５０８
を介してリンク解放信号を送信回路５５０２に送
信する。このリンク解放信号はそのＳ入力（セツ
ト入力）を介してフリツプフロツプ５５０５をセ
ツトし、このリンク解放信号が受信された事実は
導線５５２３を介して制御器５５０１に送信され
る。各パケツトが送信されると、制御器５５０１
が導線５５２４を介してフリツプフロツプ５５０
５をリセツトし、また導線５５２２を介して３状
態装置５５０４を不能にする。交換アレイ１７０
が一杯でパケツトの受信が不可能な状態にある時
は、これは導線５５０８上にリンク解放信号を送
くらない。これはフリツプフロツプ５５０５をリ
セツトした状態に保つ。制御器５５０１はフリツ
プフロツプ５５０５がリセツトされているのに応
答してパケツトの送信のために送信回路５５０３
のみの選択をする。

一方のアレイが適当な時間内にリンク解放信号
の送信をしなかつた時は、この事実はそのアレイ
が極度にオーバロードされているか、あるいはそ
のアレイ内に障害が発生したことを示す。いずれ
かの状態が存在すると、中央処理装置１１５によ
つて保守及び通信量分配戦略の両方を実行し、こ
の状態の間、システムが正く機能するようにする
必要がある。この状態の検出は第２Ａ図のタイマ
２３７を具体化するカウンタ５５０６及び比較器
５５０７の使用によつて遂行される。アレイ１７
０が即定の時間内にリンク解放信号の送信を怠つ
た場合、比較器５５０７は導線５５０９を介して
FLT０（障害アレイ０）を保守レジスタ３１０
１に送信する。これは割り込み信号が保守チヤネ
ル２００を介して中央処理装置１１５に送信され
る結果となる。ここでカウンタ５５０６及び比較
器５５０７の動作のより詳細について説明する
と、比較器５５０７はカウンタ５５０６内のカウ
ントと中央処理装置１１５によつて保守レジスタ
３１０１内に先に格納されておりケーブル５５０
７を介してサブケーブル５５４０内の比較器５５
０７に送信された即定の数とを比較する。この数
はトランク制御器１３１の初期化の際に保守パケ
ツトを使用して中央処理装置１１５によつて保守
レジスタにロードされたものである。フリツプフ
ロツプ５５０５がリセツトされると、カウンタ５
５０６がシステムクロツク１６１によつて決定さ
れる既定の速度にてカウンタ５５０６を増分させ
る。カウンタ５５０６が保守レジスタ３１０１内
に含まれるタイムアウト値に達すると、比較器５
５０７はこの事実を検出してFLT０信号を生成
し該信号はケーブル３１２７内の導線５５０９を
経て保守レジスタ３１０１に送信される。

制御回路５５０１は好ましくは１つのプログラ
マブル論理アレイ（PLA）及び１つのVLSI回路
内のフリツプフロツプあるいは、１つのPLA、
例えば、追加のフリツプフロツプ回路を持つシグ
ネテイツクコーポレーシヨン社（Signetic
Corporation）製82S100を含む。

第５６図に入力制御器３１０７の詳細を示す。
入力制御器３１０７は交換アレイ１７０あるいは
１７１のいずれかからパケツトを受信して、入り
パケツトに関してCRCチエツクを遂行する。こ
れはデータパケツトを入力回路１４０６に、また
保守パケツトをISR３１０５に伝送する。入力制
御器３１０７は導線１７７上の交換アレイ１７１
からのパケツトあるいは導線１７８上の交換アレ
イ１７１からのパケツト受信する。この入りパケ
ツトはCRCチエツク回路５６１２あるいは５６
１３のいずれかによつてチエツクされパケツト交
換の際に障害が発生しなかつたことを検証する。
障害信号はケーブル３１１５内の導線５６１６及
び５６１７を経て保守レジスタ３１０１に送信さ
れる。交換アレイ１７０から導線１７７上にパケ
ツトの開始が受信されると、入力制御器５６０２
は導線５６０５を介して１つの要求信号を送くる
ことによつて出力制御器５６０１にパケツト送信
要求し、またパケツトの最初の部分を格格納す
る。出力制御器５６０１はこの要求信号を受信
し、制御器５６０１が入力制御器５６０３の処理
をしてない場合、１つの了解信号を導線５６０４
を経て入力制御器５６０２に送信する。入力制御
器５６０２がこの了解信号を受信すると、これは
導線５６０６を経て出力制御器５６０１へのパケ
ツトの伝送を開始する。同様に、入力制御器５６
０３はアレイ１７１に関して上記のステツプを遂
行する。出力制御器５６０１が入力制御器５６０
２あるいは５６０３からのパケツトの受信を開始
すると、これはそのパケツトのデータ並びにデー
タ存在信号を導線５６１９あるいは５６２０を介
して舵取り回路５６１８に送信する。パケツトの
開始を受信すると、舵取り回路５６１８はパケツ
ト及びデータ存在信号が導線３２０３及び３２０
４を介して入力回路に伝送されるべきか、あるい
はこれらが導線３１０８及び３１０９を介して
ISR３１０５に伝送されるべきかを判定する。舵
取り回路５６１８は入りパケツトの制御欄を復号
しパケツトの形式を判定することによつてこれを
遂行する。

第５７図に入力制御器５６０２を詳細に示す。
入力制御器５６０２は交換アレイ１７０からのパ
ケツトを導線１７７上に受信し、これらパケツト
を導線５６０６上の出力制御器５６０１に伝送す
る。パケツトが最初に受信されると、これはバツ
フア桁送りレジスタ５７０５に格納され、制御器
５７０１は導線５６０５を介して１つの要求信号
を出力制御器５６０１に送信する。出力制御器５
６０１はこの要求信号に応答して、これが現在、
入力制御器５６０３からの他のパケツトを処理し
てない時は、導線５６０４を介して制御器５７０
１に１つの了解信号を送くり戻す。この了解信号
を受信すると、制御器５７０１はデータ制御器５
７０６がバツフア桁送りレジスタ５７０５内に格
納されたパケツトの部分を導線５６０６を介して
出力制御器５６０１に送信を開始するように選択
する。

これら機能を詳細に説明すると、入りパケツト
は最初に入力桁送りレジスタ５７０３にシフトさ
れる。このパケツトの開始ビツトが桁送りレジス
タ５７０３の最後のビツト位置に最初に出現する
と、これは導線５７０８上の信号を介して制御器
５７０１に送信される。次に入りパケツトの長さ
欄がレジスタ５７０３内に出現し、レジスタ５７
０４内に格納される。レジスタ５７０３内に格納
された長さ欄の内容は、制御器５７０１によつて
アレイ１７０からの全パケツトがいつ受信を終了
したかを知のに使用される。開始ビツトの出現は
また制御器５７０１に要求信号を導線５６０５上
の出力制御器５６０１に送くらせる。この要求信
号が送信されると同時に、入力データがレジスタ
５７０３を介してバツフア桁送りレジスタ５７０
５に送信されるが、これは１個の完全なパケツト
を緩衝できる容量持つ。制御器５７０１が導線５
６０４を介して出力制御器５６０１より了解信号
を受信すると、制御器５７０１はレジスタ５７０
５の適当なデータ選択リードを選択して、入りパ
ケツトからのデータを導線５６０６を介してデー
タセレクタ５７０６から出力制御器５６０１に伝
送させる。これは入力制御器５６０２によつて、
これが了解信号を受信後直ちに、１つの全パケツ
トを緩衝することなく、このパケツトの伝送する
ことを可能とする。全パケツトが受信されると、
制御器５７０１は交換アレイ１７０に導線１７７
を経て１つのリンク解放信号を送くる。これは制
御器５７０１によつて導線５７１１を介して３状
態装置５７１２にパルスを送くることによつて達
成されるが、この結果、アレイ１７０にリンク解
放信号が送信される。制御器５７０１は好ましく
は、１つのプログラマブル論理アレイ（PLA）
及びVLSI回路内のフリツプフロツプ、あるいは
１つのPLA、例えば、追加のフリツプフロツプ
回路を持つシグネテイツク コーポレーシヨン製
の82S100を使用する。

第５８図に出力制御器５６０１の詳細を示す。
出力制御器５６０１は入力制御器５６０１及び５
６０３からのデータを選択し、このデータをデー
タ存在信号とともに舵取り回路５６１８に送信す
る。制御器５８０１は入力制御器５６０２からの
要求信号を導線５６０５上に受信し、また入力制
御器５６０３からの要求信号を導線５６０８上に
受信する。制御器５８０１が入力制御器の１つか
ら１つの要求信号を受信すると、これは１つの了
解信号を導線５６０４（入力制御器５６０２に対
する）、あるいは５６０７上（入力制御器５６０
３に対する）を経て適当な入力制御器に送信す
る。この適当な入力制御器は次にこのデータを導
線５６０６あるいは５６０９を介してデータセレ
クタ５８０２に送信する。制御器５８０１はデー
タセレクタ５８０２に導線５８０３上の信号を介
して適当な入力を選択させる。データは次に導線
５６１９を介して舵取り回路５６１８に送信され
る。制御器５８０１はまたデータ存在信号を生成
し、これを導線５６１９を介して舵取り回路５６
１８に送信する。

第５９図に通信量回路３１２０の詳細を示す。
通信量回路３１２０は一定の期間内にトランク制
御器がトランク１１８からのパケツトを受信して
いる実時間量に基づいてトランク制御器１３１の
活動量を算する。この回路は通信量が既定のロー
ドのパーセント値を越えた場合、あるいはこれ以
下になつた場合、この報告を行なう。これらロー
ドレベルは中央処理装置１１５によつて変更可能
である。初期化に際して、累算器５９０４並びに
レジスタ５９０５及び５９０６は０にセツトさ
れ、レジスタ５９０３及び５９０９は中央処理装
置１１５によつて決定される値にセツトされ、ま
たカウンタ５９０２にはレジスタ５９０３の内容
がロードされる。中央処理装置１１５はレジスタ
５９０３及び５９０９の値を保守書込みパケツト
を介して保守レジスタ３１０１をロードするのと
同様な方法にてセツトする。この保守書込みパケ
ツトの内容はケーブル３１２１を介して幾つかの
レジスタに伝送される。レジスタ５９０３には時
定数がロードされるが、これは通信量を測定する
一定の時間を指定する。レジスタ５９０５にはセ
ツトのマスクビツトがロードされる。マスクビツ
トを変更することによつて中央処理装置１１５は
通信量報告に使用される増分値を変更できる。例
えば、全てでなく２個の最上位ビツトをマスクす
ることによつて、通信量回路３１２０は25パーセ
ント、50パーセント、75パーセント、及び100パ
ーセントの通信レベルの変化を報告する。異なる
ビツトをマスクすることによつて、異なる通信レ
ベル変化のパーセントが報告される。

通信量回路３１２０は導線５０２０上にデータ
存在信号を受信し、導線５９１２上にプサイクロ
ツクパルスを受信する。各クロツクパルスはカウ
ンタ５９０２を１だけ減分し、これに加えて、ト
ランク制御器が使用中（導線５０２０上のパルス
によつて示めされる）である各クロツクパルスに
対して、累積器５９０４が１ビツト位置右にシフ
トされ、これはこのレジスタ内に含まれる値を基
本的に２で割り、統計的平均効果を与える。カウ
ンタ５９０２は次にレジスタ５９０３内に格納さ
れる時定数値にリセツトされる。同時に、累積器
５９０４の内容がレジスタ５９０５及び５９１４
にロードされる。レジスタ５９１４内の値は保守
読出しパケツトを使用して中央処理装置１１５に
よつて読出される。レジスタ５９０５の内容は次
にプサイクロツク速度にてレジスタ５９０６にロ
ードされる。次のプサイパルスの前に比較器５９
１０によるレジスタ５９０５及び５９０６の比較
がなされる。カウンタ５９０２が再度０に到達す
ると、累積器５９０４の内容がレジスタ５９０５
にロードされる。この時点で、レジスタ５９０５
は最も最近の時間期間のトランクの活動を含み、
一方、レジスタ５９０６は前の時間期間のトラン
クの活動を含む。レジスタ５９０５からの値はマ
スク回路５９０７に送くられ、レジスタ５９０６
からの値はママスク回路５９０８に送くられる。
マスク回路５９０７及び５９０８は比較器５９１
０にマスクレジスタ５９０９の内容によつてマス
クされなかつたビツトのみを送くる。比較器５９
１０は次にマスク回路５９０７及び５９０８から
受信されるビツトを比較し、この値が等しくない
場合は導線３１１７上に１つの報告信号を生成す
る。

第６０図にパケツト交換システムの保守チヤネ
ル２００を示す。保守チヤネル２００は中央処理
装置が、該装置の制御下において１つあるいは全
てのトランク制御器に保守情報を送受信すること
を可能にする。保守チヤネル情報は交換ネツトワ
ークを通過せず、従つて、交換ネツトワークがサ
ービス中でない時にもトランク制御器との通信が
可能である。

保守チヤネル２００は数個のトランク制御器盤
保守回路（TCBMC）、例えば、TCBMC６００
１及びTCBMC６００２を含むが、これらは最大
８個のトランク制御器、例えば、トランク制御器
１３１あるいは１４０を収容できる。保守チヤネ
ル２００はバスタイミング回路６００３の制御下
で動作するが、該バスタイミング回路は合衆国特
許第3749845によつて説明される仲裁スキームを
使用する。各TCBMCは１つのケーブルを介して
保守バス６００６に接続される。例えば、
TCBMCはケーブル６００４を介して保守バス６
００４に接続される。各トランク制御器は、一
方、他の１つのケーブルを介してTCBMCに接続
される。例えば、トランク制御器１３１はケーブ
ル６００５を介してTCBMC６００１に接続され
る。

トランクチヤネル２００内の通信は第６１図に
示すパケツトによつて提供される。このパケツト
内において、発信側欄（SRC）はパケツトの発
信元であり、着信先欄（DST）はパケツトの着
信先である。指令欄（CMD）はパケツトの形式
を指定する。パケツトには８個の形式があるがこ
れらには、単一トランク制御器リセツトパケツ
ト、単一トランク制御器保守レジスタ読出しパケ
ツト、単一トランク制御器保守レジスタ書込みパ
ケツト、全トランク制御器保守レジスタ書込みパ
ケツト、単一TCBMC保守レジスタ読出しパケツ
ト、単一TCBMC保守レジスタ書込みパケツト及
び全TCBMC保守レジスタ書込みパケツトが含ま
れる。このデータ欄は適当な保守レジスタに書込
まれるべき、あるいは該レジスタから読出された
情報を含む。

第６２図にトランク制御器盤保守回路６００１
の詳細を示す。データ及びタイミング信号は導線
６２０４から６２０６を経てバスからTCBMC６
００１に通過する。これに加えて、このバスはグ
ローバルリセツト導線６２０７を介して全てのト
ランク制御器をリセツトする。各トランク制御器
は５個の導線を介してTCBMCに接続される。例
えば、トランク制御器１３１はリセツト６２０
７、MRD６２１０、MWR６２１１、MREG６
２１２、及び割り込み６２１３を介してTCBMC
に接続される。リセツト６０２７は初期化の際に
保守レジスタをリセツトするのに使用される。割
り込み入力６２１３は保守レジスタ３１０１によ
つて中央処理装置１１５に保守レジスタ内に重大
な状態を示す情報が存在することを知らせるのに
使用される。割り込みを起こさせる状態の詳細な
説明についてを第３１図の保守レジスタ３１０１
の説明と関連して述べる。MRD６２１０は保守
レジスタ３１０１を読出すための要求リードであ
り、MWR６２１１は保守レジスタ３１０１の書
込みをするたの要求リードであり、MREG６２
１２はデータを保守レジスタ３１０１に書込みす
るためあるいはこれよりデータを読出すためのリ
ードである。

バスインタフエース６２０１は保守バス６００
６からのパケツトをケーブル６２０４上に受信す
る。このパケツトは制御器６２０２に送信される
が、該制御器はパケツトの制御欄を読出し適当な
動作をする。例えば、指令欄が読出し指令を含む
場合は、制御器６２０２はマルチプレクサ６２０
３にMRD０信号を導線６２１０上に送信させ
る。トランク制御器１３１の保守レジスタ３１０
１はMRD０信号に応答して導線６０１２を介し
てその内容を直列にTCBMC６００１に伝送す
る。制御器６２０２はマルチプレクサ６２０３を
介して導線６２１２上に受信したデータに応答し
てこの情報を含むパケツトを形成し、このパケツ
トを中央処理装置１１５に送信する。この指令欄
がトランク制御器１３１の保守レジスタ３１０１
への書込み動作を指定する場合は、制御器６２０
２は最初に導線６２１１を介してMWRO信号
を、次に受信パケツトのデータ欄の内容を保守レ
ジスタ３１０１に送信する。保守レジスタ３１０
１はMWRO信号に応答して導線６２１２を介し
て受信された情報を格納する。TCBMC６００１
はこれと類似する手順をトランク制御器１３１に
対する他の指令の遂行、及びTCBMC６００１の
制御下の他のトランク制御器に対する指令につい
ても遂行する。