JPS59501849A

JPS59501849A - パケツト交換用重複ネツトワ−クアレイ及び制御装置

Info

Publication number: JPS59501849A
Application number: JP58503624A
Authority: JP
Inventors: タ−ナ−・ジヨナサン・シ−ルズ
Original assignee: ウエスタ−ン　エレクトリツク　カムパニ−，インコ−ポレ−テツド
Priority date: 1982-11-01
Filing date: 1983-10-26
Publication date: 1984-11-01
Also published as: EP0108555A2; EP0124590B1; EP0124590A1; JPH0216628B2; WO1984001868A1; CA1204848A; EP0108555A3; US4512011A; DE3376948D1

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】パケット交換用重複ネットワークアレイ及び制御装置技術分野この発明はパケット化された音声及びデータメツセージの通信のための方法物並びにパケット交換ネットワーク及び制御装置に関する。この発明は双方のスイッチアレイが通信チャ°ネルとアレイとをインタフェースするための装置内のアレイ制御回路の制御下にてリアルタイム動作下においてパケット化されたメツセージを通信するために共同して動作する重複するスイッチアレイを持つ交換ネットワークを提供する。

ワーク制御’＆’ｆＡ中央処理装置の各々に送信することによって開始される。

このパケットはこのパケット呼において伝送されるべきメツセージのための全てのパケットに先行する。各中央処理装置はこの起呼パケットの受信に応答して論理アドレスから物理アドレスへの翻訳情報をそれに関連するトランク制御器のメモリに格納する。その後、その呼のメツセージに対する中央処理装置の全てのその後のパケットの通信への関与が解除される。この物理アドレスは交換ネットワークを通じての着信先端末への通信経路内の出カドランク制鍜器への１つの経路を定義する。

各トランク制御器はそのメモリ情報を翻訳並びにその物理アドレス及び元の受信メツセージパケットを含む新たなパケットをアセンブルするのに使用する。制御器は次にこの新たなパケットをその交換ネットワーク１こ送くる。この交換ネットワークは複数の交換要素を含むがこれらはこの新パケットの物理アドレスに応答して出カドランク制御器への物理的経路を確立する。

このパケット交換ネットワークの１つの問題はその交換要素の任意の１つが故障した場合、多くのパケットの交換の確実性及び正確性に支障をきたすことである。この故障によって複数のトランク制御器間のがなりの数の経路が使用不能となる。このような状態が起こると、パケット処理能力が低下し不通状態が発生する。

もう１つの問題はこのパケット交換ネットワークの特定の経路、あるいは交換要素に局部的な過負荷が起こり、これがこのネットワーク及びこれと関連するトランク制御器を通じてのパケット交換及び伝送に好ましくない遅れを生じさせることである。

障害ネットワークの交換要素を検出し、これをサービスから隔離し、その後、これをサービスに復旧させるために複雑で費用のカ゛η゛る手順が必要であることも１つの問題である。

前述の問題は１つの説明のための実施態様によって開示される本発明の原理に従って解決できるが、本発明の原理従って、重複するパケット交換ネットワークアレイ及びこれらアレイの各々と高速デジタルトランクとをインタフェースするトランク制御器内のアレイ制御回路を提供することによってパケット交換の確実性、正確性及び速度の向上、並びにパケット交換処理量の増大が可能である。

通常の故障のない状態においては、この重複するネットワークアレイは双方とも共同して動作し、パケット化したメツセージのトランク制御器へのあるいは該制御器からの交換を行なう。このアレイ制御回路は非重複交換アレイによってのパケット交換を困難とする障害あるいは過負荷状態の検出を行なうのに使用される。これはアレイ制御回路内のタイミング装置によって達成されるが、これは最初交換ネットワーク中央処理装置からの制御信号によるタイミングにセットされる。この制御信号は制御機能の経路指定に適したものである。１つのアレイがそのアレイ制御回路によって受信されたパケットの交換をそのセットされたタイミング期間内で実行することが不可能となった場合、このアレイ制御回路はこのアレイを実際のパケットの交換から外し、その中央処理装置に事態を知らせる。その後、他方のアレイが受信パケットの着信先トランク制御器への交換を確実及び正確に１情ηａ５９−５０１８４９　（３）遂行し、こうして不通状態の確率を減少する。この方法によって、アレイ交換要素の障害が容易に検出でき、障害ネットワークを稼働中のパケットメツセージ交換より定常的及び迅速に隔離することができる。

このアレイ制御回路は重複゛するネットワークアレイと協力し各アレイと１つのトランクの間のパケットの経路を循回あるいは交番させることによってパケット交換の作業負荷を分配する。ある理由によって重複するアレイの好ましい方あるいは選択されたアレイが着信先トランク制御器への伝送を待つパケットの交換に使用できなくなった場合、このアレイ制御回路はこの処理を他のアレイにさせるよう選択を変更することが可能である。このような循回あるいは交番経路指定の利点は、潜在的な過負荷状態を全てのネットワークアレイに共有あるいは配分することによって１つのネットワーク交換要素への短期間の局部的な過多のパケット通信量によって起こされる問題を事実上除去できることである。基本的に、ネットワークの入力及び出力の両側のトランク制御器間に２つの動作中の特定の経路が存在し、同一メツセージのパケットをこの２つの経路のどちらが１つに切り替えることが可能である。結果として、このアレイの重複及びこの制御回路によって、交換ネットワークのパケット交換の確率を減少することが可能である。

アレイ制御回路は各重複ネットワークアレイの使用状態に関するプロトコール信号を受信、翻訳、制御及び処理することによってパケット化された情報の伝送及び受信をむなう。この回路は各重複アレイへのあるいは該アレイからのパケット化された情報の共同的な送／受信、並びにこの情報の高速度トランクへの伝送のためのトランク制御器の主バツフア装置へのあるいは該装置がらの順次送／受信を重みに従って制御する。

−例としてのアレイ制御回路は各重複するアレイとのインタフェースをその対の送信回路及びその対の受信回路とによって達成する。各送信及び受信回路はネットワークアレイの１つに対してのみ固有である。この対の送信及び受信回路は共通の制御回路の制御下において動作するが、該制御回路はトランク制御器内に使用可能なネットワークアレイ経路を呼出しするに必要な期間だけパケットの共同的及び一時的な格納を管理する。この共通制御回路は好ましくはパケットの各重複アレイへの格納及びこれからのトランク制御器の主バツフア装置への順次伝送の制御を行ない、この共通制御回路はパケット化された情報の重複アレイへのあるいは該アレイからの共同曲送／受信を制御するために使用される。

この共通制御回路は１つの制御器を含むが、該制御器は各々の送信回路と通信し、交換パケットに対し重複アレイ各々が使用状態であるかを確かめる。この制御器は、一方、選択回路と協力して、このアレイの１つを選択してパケットをそれと関連する送信回路を介して伝送する。

各々の送信回路は１つのタイマを備えるが、該タイマはこの関連する回路がそのトランえ制御器へのパケット交換に使用できない場合、既定の時間期間の生成を開始するように起動される。この時間期間内にそのアレイが使用できる状態になった場合、このタイマの動作は中断される。しかし、このアレイがこのタイミング期間内に使用状態にならない場合には、タイマは選択回路を起動し、この使用不可能なアレイをパケット交換のために選択するのを中断する。その後、保守メソセージが中央処理装置に送（られ、アレイが使用状態にない事が報告される。

各々の受信回路は好ましくは交換アレイの関連する１つから受信された各パケットを受信及び格納するための可変バッファ装置を備える。この可変バッファ装置は主トランク制御器バッファがそのパケットを高速トランクを通じて終局的に伝送するために受信及び格納するために使用できる状態になるまで受信パケットを一時的に格納することによってパケットの通信を高速化するのに使用される。この一時格納は主バッファが他の受信回路からのパケットを格納しており一時的に使用中となる時のために使用される。この可変バッファ装置の各々は共通制御回路内の出力制御器の制御下においてパケットを主バッファに順次伝送する。

従って、本発明の１つの特徴は複数の交換ネットワークアレイかアレイ制御回路の制御下において動作することによってパケット化された情報がこれらアレイの使用できる′１つを介して即定の経路パターンにて交換されることである。

本発明のもう１つの特徴は１つの通信チャネルと複数のネットワーク交換アレイとの間のパケットの通信を制御するための回路が提供されることである。この制御回路は各々のアレイに対する送信及び受信回路を持つアレイ　インタフェース回路を持ち、これによってパケットのアレイとチャネル間の共同的通信が達成される。この制御回路はさらに各々のアレイ及びチャネルに対する受信及び送信回路への及び該回路からのパケットの共同的な送信及び受信を制御するアレイ及びチャネルからの使用可能信号に応答する共通制御回路を含む。

もう１つの特徴は交換アレイを通じての経路がパケット交換に使用できなくなった時、受信パケットを別の利用できる方の交換アレイにどの時点において交替して伝送するかを決定するための期間のタイミングを合せるための装置が提供されることである。このタイミングはまた即定のタイミング期間が経過した時、実際のパケット交換から使用不可能な交換アレイを撤去させるのにも使用される。

本発明のもう１つの特徴は可変緩衝の第１の段階が各々の複数の交換アレイと関連しており、第２の段階の共通パケットバッファがトランクを通じて終局的にこれらパケットを送信するためにこれらを受信及び格納でき１）劫Ｒ５９−５０１８４９（４）るようになるまで受信パケットが一時的に該第１のバ・ソファに格納されることである。

本発明の通信方法においてはトランク制御器が関連するトランクから受信されるパケットは循回ベースにて複数の交換ネットワークアレイの各々に順番に送くられる。この制御器はパケットを受信すべき最後の交換アレイの同定を格納し、この同定を使用してパケツト通信のための次の交換アレイが選択される。パケ・ノドがその交換アレイに送くられる前に、そのアレイはパケット交換にそれが使用可能であることを示す１つの信号を送くる。一定時間内にトランク制御器がその交換アレイから可使用信号を受信しない場合、そのアレイはバイパスされ、別の１つの使用できるアレイが通信に使用される。

一定時間内の終端において、トランク制御器によって保守バスを通じて障害報告がその中央処理装置に送くられる。

交換アレイからトランク制御器によって最初に受信されたパケットはそれらが関連するトランクを通じての終局的な伝送に関連するトランク制御器の主バッファに伝送されるまで、最初、一時納装置内に格納される。この方法においてはまた中央処理装置によってデジタル情報がトランク制御器に伝送され、該トランク制御器に経路制御及び障害状態に基づいてパケット伝送のために複数のアレイの１つのみを選択させる。

図面の簡単な説明図面は勉第１図から６３図までを含む。第１図及び第２図は本発明の基本構築ブロックを強調するため太線によって交換ネットワーク及びトランク制御器を示す。第２Ａ図、１０図、３１図、及び５５図から６２図までは本発明のトランク制御器のための重複交換アレイ及び制御回路の構成を示す。他の図面において示めされる構成は前述した特許明細書にて開示するものと類似するものである。一般的に１．システム要素には、それが図面に始めて示めされる場合、その要素の番号の最上位の数字に図面の番号に使用される数字が使用されている。

第１図及び第２図は、ブロック図の形式にて、本発明の交換アーキテクチャ−を使用する通信システムを示し；第２Ａ図はトランク制御器、交換ネットワーク、及び中央処理装置の動作を機能的に図解し；第３図はこの交換ネットワークを通じて発信側顧客端末から着信先顧客端末に送くられる起呼パケットの内容を図示し；第４図は起呼パケットの受信に応答して着信先顧客端末から発信側顧客端末に伝送される呼応答パケ、ソトの内容を図解し；第５図は交換アレイの詳細なブロック図てあり；第６図は第３図の起呼パケットを交換ネットワークト１６及びトランク制御器１２９を介してトランク制御器１３０から中央処理装置１１５に経路指定するためのスイッチパケットを図解し；第７図から９図は第４図の呼応答パケ、ノドを交換ネツトワーク１１６を通じてトランク制御器１３１からトランク制御器１３０までの各種の段階を経て伝送するために使用されるスイッチパケットの内容を図解し；第１０図は交換ネットワーク１１６の交換節点５０〇−１５の詳細なブロック図であり；第１１図は交換節点５００−１５の入力制御器１０００の詳細なブロック図であり；第１２図は入力制御器１０００のアドレス回転回路１１０６の詳細なブロック図であり；第１３図は交換節点５００−１５の出力制御器１００７の詳細なブロック図であり：第１４図は、ブロック図形式にて、トランク制御器１３１を図解し：第１５図はトランク制御器１３１のメモリ１４０１の論理構造を図解し；第１６図から第２６図はトランク制御器１３１の受信機１４０２を構成するサブシステムの詳細なブロック図であり；第２７図はトランク制御器１３１のアドレス制御器１４０４の詳細なブロック図であり；第２８図はメモリ１４０１と関連してのアドレス制御器１４０４の論理動作を図解し；　第２９図はアドレス制御器１４０４の受信インタフェース２７ｏ１内に使用される゛ポインタ装置の詳細なブロック図であり；第３０図は受信インタフェース２７ｏ１の詳細なブロック図であり；第３１図はトランク制御器１３１のスイッチ　インタフェース１４１８の詳細なブロック図であり；第３２図から第４０図はトランク制御器１３１の入力回路１４０６を構成するサブシステムの詳細なブロック図であり；第４１図はトランク制御器１３１の出力回路１４ｏ５のブロック図であり；第４２図から第４４図はトランク制御器１３１の出力回路１４０５のサブシステムによってトランク制御器１３１のメモリ１４０１から読出されたパケットに関して遂行されるパケット変換を図解し；第４５図から第４９図はトランク制御器１３１の出力回路１４０５を構成するサブシステムの詳細なブロック図であり：第５０図から５３図はトランク制御器１３１の送信機１４０３を構成するサブシステムの詳細なブロック図であり；第５４図はタイミング図であり；第５５図はスイッチ　インタフェース１４１８の出力制御器３１０６の詳細なブロック図であり；第５６図はスイッチ　インタフェース１４１８（７）入力制御器３１０７の詳細なブロック図であり；第５７図は入力制御器３１ｏ７の入力制御器５６ｏ２の詳細なブロック図であり；第５８図は入力制御器３１ｏ７の出力制御器５６ｏ１の詳細なブロック図であり；第５９図はスイッチ　インタフェース１４１８の通信量回路３１２０の詳細なブロック図であり：第６０図はシステム保守チャネル２００の図であり；第６１図は保守チャネルパケットの内容を図解し；第６２図はシステム保守チャネル２ｏｏのトランク制御器盤保守回路６０ｏ１の詳細なブロック図であり；そして第６３図は本発明の説明のための特定の実施態様を図解するのに２個の図面がいかに構成されているがを示す。

詳細な説明第１図及び第２図は複数の顧客、例えば、顧客１ｏ。

あるいは１１０にサービス゛を提供する複数の市内局１゜２．１０３．１０８及び１０９、並びに複数の市外局１０４−１０７を持つパケット交換システムを示す。以下の説明は第１に第１図及び第２図のパケット交換システムを構成するサブシステムの一般的な記述をする。つぎに交換ネットワークの交換アレイ及び１つの関連するトランク制御器の簡単な説明をすることによって本発明に焦点を合わせる。そして、顧客１ｏｏのレジデンスインタフェースから顧客１１０のレジデンスインタフェースに伝送されるパケットにパケット交換システムへの経路内の各々のトランク制御器によって伝送に必要な自己経路指定情報がどのようにして挿入されるかについて述べる。交換システムへの経路指定の説明を終えたら、次に経路指定情報の編集手順にっにて述へ、またこの情報をこの経路内の各々のトランク制御器内に格納する方法について述べる。最後に第１図及び第２図の各々のブロックの詳細な説明を行なう。

第１図に示すごとく、市内局１０２は交換ネットワーク１１６を含むが、該ネットワーク１６６は交換アレイ１７０及び１７１を含む。交換ネットワーク１１６は複数のトランク制御器を終端させまた中央処理装置トランク制御器１２９を介し中央処理装置１１５と共に動作する。中央処理装置トランク制御器１２９も交換システムに接続される。各々のトランク制御器は片側伝送媒体によってネットワークに関連される。例えば、トランク制御器１３１は交換システム１１６から導線１３２を経て情報を受信し導線１３３を経て交換ネットワーク１１６に情報を伝送する。第１図にはまた保守チャネル２００が示めされるが、該チャネルは中央処理装置１１５とそれに関連するトランク制御器に保守チャネルを提供する。保守チャネル２００については後に第６０図と関連して詳細に説明する。

交換ネットワーク１１６はさらに２つの同一構造を持つ個別の交換アレイ、つまりアレイ１７０及び１７１を含む。各々のトランク制御器はこのいずれの交換アレイに情報を伝送することもまたこのいずれのアレイから情報を受信することもできる。例えば、トランク制御器１３１は交換アレイ１７０から導線１７７を経て情報を受信し、また交換アレイ１７１から導線１７８を経て情報を受信する。

トランク制御器１３１は交換アレイ−１７０に導線１７３を経て情報を伝送し、交換アレイ１７１に′導線１７５を経て情報を伝送する。

市内局１０２の顧客側においては、この市内局は集合機を経て顧客に接続されるが、該集合機はトランク制御器を介して交換ネットワークに相互接続される。集合機は交換ネットワーク１１６の内部交換構成と類似の内部交換構成を持つが、該構成の詳細については後に述べる。集合機はまた自蔵トランク制御器を含み該集合機をこれと関連するトランクとインタフェースさせる。この集合機のトランク制御器はトランク制御器１３１に類似するか、トランク制御器１３１にっては後に詳細に述べる。各々の集合機にはマイクロプロセッサが接続されているが、このマイクロプロセッサはこれと関連するアクセスライン制御器と共に初期起呼シーケンスを遂行するため及びこのパケット交換システムに伝送中のパケットの固有の自己経路指定特性の補足としての呼の監視をするために使用される。顧客装置は全て顧客１１０の装置と類似しており、これらはアクセスライン制御器を介して集合機に接続される。各々のアクセスライン制御器は論理ア、ドレス情報及び制御情報を格納するが、これらは制御プロセッサによって該アクセスライン制御器に格納サレル。この論理アドレス情報はこの相互接続トランク制御器を介してこれに接続された交換ネットワークに伝送されるパケットが取る経路の第１の部分を制御する。

各々のアクセスライン制御器は各々の顧客装置内に含まれるレジデンスインタフェースに標準双方向伝送媒体を介して接続され、る。パケットは該アクセスライン制御器とレジデンスインタフェースとの間を標準１＜ケ、ットプロトコールを使用して伝送されるが、該プロトコールはこのレジデンスインタフェースとアクセスライン制御器との間の通信に対する３個の仮想チャネルを定義する。

各々のトランク制御器は論理アドレスをスイッチアドレスに変換するための翻訳テーブルを含むメモリを含むが、該スイッチアドレスは交換ネットワークによって該パケットを着信先トランク制御器に経路指定するのに使用される。交換ネットワーク１１６は市外局、例えば市外局１０４に高速トランクによって相互接続されるが、該高速トランクの両端はトランク制御器によって終端される。第１図のことがらは概むね第２図にも摘要する。

第２図は交換インタフェース１４１８に具体化されたアレイ制御装置の機能表現並びにトランク制御器１３１、交換ネットワーク１１６、及び中央処理装置１１５の残りの部分について示す。また主バッファ２０７としてトランク制御器１３１のメモリ１４０１及びアドレス制御器１４０４が表わされている。第２Ａ図に示すごと＜、トランク制御器１３１はトランク１１８より受信機１４０２を介してパケットを受信し、また送信機１４０３を介してトランク１１８にパケ・ノドを伝送する。トランク制御器１３１はパケットを出力回路１４０５を介して交換ネットワーク１１６に伝送しまた交換ネットワーク１１６よりパケットを入力回路１４０６を介して受信する。スイッチインタフェース１４１８はこの入力及び出力回路を交換ネットワーク１１６にインタフェースさせアレイ１７０を使用するかアレイ１７１を使用するか決定する。これらアレイの詳細は第５図と関連して述べる。トランク制御器１３１は制御情報を含む保守／−、１１ケ、ットを保守チャネル２００あるいは交換ネツトワーク１１６を介して中央処理装置１１５に送信あるいは中央処理装置１１５から受信し、またエラーあるいは通信量指標を保守チャネル２００を介して中央処理装置１１５に送信する。保守チャネル２０・０の設計に関する追加の詳細を第６０図と関連して述べる。第１４図と関連して説明するごとく、バッファ２０７はメモリ１４０１及びアドレス制御器１４０４の機能的表現である。アドレス制御器１４０４はメモリ装置内に位置する循環バ・ノファに対するポインタを含みこれによって入力回路１４０６、出力回路１４０５、受信機１４０２、及び送信機１４０３のこのメモリ装置からの読出し及び書込みを可能にさせる。

各Ｒのトランク制御器はトランク制御器１３１によって図解されるごとく各種の目的に使用される各種のパケットを処理する。これらパケットは、通常データパケット、トランク及びスイッチテストパケット、保守読出し及び書込みパケット、メモリ読出し及び書込みパケットの一般分類に分けられる。通常データパケットはデータ及び信号性情報のトランクと交換ネットワーク間の搬送を行なう。トランクテストパケットはトランクをトランク制御器を受信トランク制御器てにトランクテストパケットを送信トランク制御器に送くり戻どすことによって検査するのに使用される。スイッチテストパケットは交換ネットワークをテストするのに使用される。メモリパケットは中央処理装置がバッファ２０７内の特定のメモリ位置からの情報（通常はアドレス翻訳情報）を読出すことあるいは書込むことを可能とする。通常データパケット、トランク及びスイッチテストパケット、及びメモリパケットはバッファ２０７を介して受信機１４０２、送信機１４０３、出力回路１４０５、あるいは入力回路１４０６によって処理される。保守パケットは保守情報を保守制御器１３１と中央処理装置１１５の間で交換ネットワーク１１６を介して送信及び受信するのに使用される。保守パケットはバッファ２０７を介しては処理されず、むしろ制御器２１７の特定の読出し及び書込み機能を遂行する。出力制御器２２３がネットワーク１１６から受信回路２２１あるいは２２２を経であるパケットを受信すると、出力制御器２２３１ｔ−パケット形式を解読し、そのパケットが通常データパケットであるのか、スイッチテストパケットであるのか、メモリ読出し及び書込みパケットであるのか、またはこれが保守読出しあるいは書込みパケットであるのか判定する。そのパケットが保守パケットであるときは、出力制御器２２３はパケットを制御器２１７に送信する。しかし、このパケットが保守パケットでない時は、出力制御器２２３はこのパケットを入力回路１４０６に伝送する。保守パケットに加えて、中央処理装置１１５は保守制御器１３１からの。

パケットを保守チャネル２００を経て受信する。制御器１３１はＴＣＢＭＣ６００１への信号の伝送によって中央処理装置１１５に重要なエラー及び通信量レベル情報を送信する。ＴＣＢＭＣ６００１は制御器２１７からこの信号を受信するとパケットをアセンブルしそのパケットを中央処理装置１１５に送信する。これに加えて、中央処理装置１１５は保守読出しパケット及び保守書込みパケットの両者を保守チャネル２００を経て制御器１３１に伝送する。保守チャネル２００は中央処理装置１１５に中央処理装置がネットワーク１１６の障害で交換ネットワーク１１６を経てトランク制御器に保守パケットを伝送できない場合、トランク制御器１３１への代わりの通信リンクを提供する。

第１５図はメモリ１４０１内に含まれる４つのパケソトバッファ及び論理翻訳テーブルを示す。受信１４０２によ“って受信されたパケットは受信バッファ１５０１あるいはトランクテストバッファ１５０２に書込まれる。

トランクテストバッファ１５０２は送信機１４０３を経てループ式にトランクに戻されるテストパケット用に確保される。受信機１４０２によって受信される他の全てのパケットは受信バッファ１５０１に書込まれ、これより出力回路１４０５によって選択回路２１２あるいは送信回路２１３′またはは２１４を経て交換ネットワーク１１６に送信される。受信回路２２１または２２２及び出力制御器２２３を経て交換ネットワーク１１６から入力回路１４０６によって受信されたパケットは送信バッファ１０５３またはスイッチテストバッファ１５０４のどちらかに書込まれる。送信バッファ１５０３は送信機１４０３を経てトランク上に送信されるパケットに使用される。スイッチテストバッファ１５０４はスイッチテストパケット並びにメモリ読出し及び書込みパケット用であり、これらパケットはその後出力回路１４０５によって読出され選択回路２１２及び送信回路２１３あるいは２１４を経てネットワーク１１６に送信される。論理翻訳テーブル１５０５はメツセージセットアツプ手順の際にメモリ書込みパケットを介して中央処理装置から受信される論理から物理アドレスへの翻訳情報を含む。論理翻訳テーブル１５０５はメモリ書込みパケットを使用して中央処理装置によって書込まれ、またメモリ読出しパケットを使用して中央処理装置によって検証される。

第２Ａ図に示すごとく、スイ・ス９チインタフエース１４１８は回路２１２並びに送信回路２１３及び２１４を示すが、これは第３１図に示す出力制御器３１０６の機能的表現である。選択回路２１２は第５５図の回路要素５５０１．５５３０、及び５５１２から５５１６まての機能的表現である。送信回路２１３は第５５図の送信回路５５０２の機能的表現である。選択回路２１７はブロック３１０１．３１０２．３１０５．３１０３．３１１９．３１２０、及び３１２５の機能的表現である。ブロック２２１から２２３は第３１図の入力制御器３１０７の機能的表現である。出力制御器２２３は第５６図のブロック５６０２及び５６１２の機能的表現である。

あるパケットが受信機２３４を介して受信回路２２２によって受信されると、パケットは出力制御器２２３への伝送が開始されるまで第１段階の可変メモリ２３３内に可変緩衝される。制御器２２３への伝送は受信回路２２１からそれ以上のパケ″ットが受信されなくなった時に直に開始される。この可変緩衝はトランク制御器へのパケットの交換における時間遅延を非常に減少させるが、これはこの受信回路と出力制御器２２３との間の信号法、及びアレイとこの受信回路との間の信号法の交換によって達成される。

受信回路２２２の動作の詳細について述べると、制御器２３５はアレイ１７１からのパケットの開始に応答してメモリ２３３にパケットの第１の部分を格納し、ケーブル２３６を経て１つの要求信号を送信することによって、出力制御器２２３に直に送信を開始する許可を要求する。出力制御器２２３が受信回路２２１から入力回路１４０６にパケットを送信中できない時は、出力回路２２３はケーブル２３６を経て制御器２３５に許可信号を送くる。制御器２３５は次にメモリ２３３をメモリ２２３が制御器２２３にパケットを送信できる状態にし、パケットの送信が完了すると受信機２３４を経てアレイ１７１にリンク解放信号、、モ送信する。このリンク解放信号はアレイ１７１に受信回路２２２が他のパケットを受信することが可能であることを示す。受信回路２２１の動作は受信回路２２２の動作と同一である。

ネットワーク１１６へのパケットの送信の通常モードにおいては、選択回路２１２は出力回路１４０５か制御器２１７のとちらかからのパケットに応答してこれらパケットをそれぞれ送信回路２１３あるいは２１４を経てアレイ１７０あるいは１７１に送信する。選択回路２１２は出力回路１４０５あるいは制御器２１７からのパケット送信要求に応答して、他方の装置か現在パケットを送信しておらず、また送信回路２１３あるいは２１４の少なくとも１つか関連するアレイへのパケットの送信に使用できる時は、この要求装置に対して許可を与る。送信回路がパケットを送信できるか否かはその回路と関連するアレイがパケットを受け入れることができるか否かに依存する。例えば、アレイ１７０が他のパケットを受信可能である場合、該アレイは導線２４０を経てリンク解放信号を送信することによってフリップフロップ２３１をセットする。両方の送信回路かパケットを受信することか可能である場合は、選択回路２１２がパケットの送信にこの両方を交互に使用するが、この結果、アレイ１７０と１７１の間の通信量が均一に保もたれることとなる。使用可能な送信回路のみを交互に使用することによってアレイ１７０と１７１が最大限に活用され、したかって市内局１０２へのパケットの交換に対する時間遅延を最小限にすることか可能である。

各種のアレイ障害か発生すると、そのアレイは関連する送信回路へのリンク解放信号の送信を怠たる。もしアレイ１７０か即定の時間、送信回路２１３へのリンク解放信号の送信を怠たると、タイマ２３７はケーブル２３９を経て制御器２３０及び・制御器２１７にアレイ１７０に障害が発生したことを示す１つの信号を送信する。制御器２３０はこの障害に応答して、アレイ１７０の使用を中止する。制御器２１７によって障害指標信号か受信されると、保守チャネル２００を経てこの情報を含むパケットか中央処理装置１１５に送くられる。中央処理装置１１５はこの障害情報を受信すると必要な保守及び通信量配分機能を遂行してアレイ１７０の障害の影響を最小成にする。

イ常モードの動作に加え、中央処理装置１１５は保守チャネル２００あるいは交換ネットワーク１６６を経てパケット内に含まれた選択情報を送信することができる。この選択情報は選択制御器２１７から受信される信号を介して選択回路２１２に送信回路２１３及び２１４の両方あるいはどちらか片方の使用、あるいは両方の不使用を選択させる。この能力によって中央処理装置１１５が市内局丙の各種の障害状態に応答してそれに合った保守作業を遂行することが可能となる。

ネットワーク及びトランク制御器の機能の説明はこれ位にして、次に自己経路指定情報を得てこれを適当なアドレスライン制御器及びトランク制御器内のアドレスメモリ内に格納する手順について述べる。この情報は各種マイクロプロセッサ及び中央処理装置を介して発信側顧客装置に接続された適当なアクセスライン制御器から送信される起呼パケットから得られるが、該各種マイクロプロセッサ及び中央処理装置は各種集合機及び市内及び市外局に関連ずけられている。該市内及び市外局は起呼パケットが着信先顧客装置に到達するために経由する経路を形成する。起呼パケットがこの経路を進むにつれて、各々の処理装置はこのパケットに新たな論理アドレスを挿入しまた必要な論理及びスイッチアドレス情報を適当なアクセスライン制御器あるいはトランク制御器に格納する。アクセスライン制御器を介して着信先顧客装置が接続された集合機に関連するマイクロプロセッサの所に起呼パケットが受信されるき、この受信マイクロプロセッサはこの適当な論理及びスイッチアドレス情報を接続されたアクセスライン制御器に送り、該アクセスライン制御器はこれをそのアドレスメモリに格納する。この情報マイクロプロセッサは次に呼応答パケットのアセンブル及び送信を実施するが、該呼応答パケットは呼が正しくセットアツプされたことを示す。呼応答パケットが発信側顧客のアクセスライン制御器によって受信されると、全ての必要な経路指定情報がそのアクセスライン制御器及びトランク制御器内にセットアツプされ、これによってこのパケットの経路が指定され、このパケットは関連する処理装置によってさらに処理されることなく交換ネットワークに直接送くられる。

ここで起呼パケットの利用について、顧客１１０と１１０との間の電話呼の確立の説明によって詳細に述べる。顧客１００は顧客１１０の電話番号をダイアリイブすることによって顧客１１０を呼び出す。顧客１００と関連するレジデンスインタフェースはダイアルされた番号を従来の方法によって集める。レジデンスインタフェースはダイアルされた番号を集め終えると、ライン１２２を経てダイアルされた番号をパケット形式にてアクセスライン制御器１１２ａに送信する。顧客１ｏｏに関連するレジデンスインタフェースから受信されたパケットに応答して、アクセスライン制御器１１２　ａは第３図に示すパケットをアセンブルし集合機１１２を介してマイクロプロセッサ１１１に送信する。パケット識別子欄はこのパケットを信号法パケットと同定しまたデータ欄の最上位バイト内の”１” はこのパケツトが起呼パケ、ソトであることを示す。データ欄の残りの部分はダイアルされた電話番号を含む。

第３図のパケットを受信すると、マイクロプロセッサ１１１はダイアルされた電話番号を調へ、交換ネツトワークへの接続が要求されていることを知る。最初に、マイクロプロセッサ１１１はアクセスライン制御器に後続パケットに使用されるべき新たな論理アドレス及びトランク１１７を集合機１１２に接続する集合機１１２のトランク制御器を定義するスイッチアドレスを送信する。

このスイッチアドレスは集合機１１２によって後続Ｚｓａケットをトランク１１７に経路指定するのに使用される。

次に、マイクロプロセッサ１１は集合機１１２のトランク制御器にアクセスライン制御器１１２ａを定義するスイッチアドレス及び顧客１１０と関連するレジデンスインタフェースとの通信にアクセスライン制御器１１２ａによって使用されるべき仮想チャネルを定義する情報を格納する。最後に、マイクロプロセツサ１１１は第３図に類似するが、論理アドレス欄にアクセスライン制御器１１２ａのアドレスメモリ内に格納された論理アドレスを含むパケットをアセンブルする。

この新たな７寸ケ、ットは集合機１１２、トランク１１７、トランク制御器１３０、交換ネットワーク１１６、及びトランク制御器１２９を経て中央処理装置１，１５に送信される。

マイクロプロセッサ１１１からのパケットを受信すると、中央処理装置１１５はテーブル検索動作を遂行することによってダイアルされた電話番号よりこの呼が局１０４に接続されるべきであることを知る。中央処理装置１１５は最初にパケットに含まれた論理アドレスきトランク制御器１３０を同定するスイッチアドレスをトランク制御器１３１に送信する。トランク制御器１３１はこのアドレス情報を内部メモリ内に格納しまたこの情報をセットアツプされたこの呼と関連する後続パケットに関して必要な論理アドレスからス４　ツチアドレスへの翻訳を遂行する。中央処理装置１１５は次にトランク制御器１３０に新たな論理アドレス及び制御器１３１を同定するスイッチアドレスを送信する。このアドレス情報はパケットをトランク制御器１３０から交換ネットワーク１１６にセットアツプされたこの呼と関連するトランク制御器１３１に送信′するために必要な論理アドレスからスイッチアドレスへの翻訳を遂行するために使用される。

１３１、トランク１１８、トランク制御器１４０及び交換ネットワーク１４６を経て中央処理装置１３１に送信することである。中央処理装置１１３に送信されるパケット情報はそ、の論理アドレス欄に先にトランク制御器１３０内に格納されたのと同一の論理アドレス情報を含む。

トランク１１８からパケットを受信すると、中央処理装置１１３はこのパケットに応答して前述の中央処理袋＠１１５によって起呼パケットと関連して遂行された動作と類似の動作を遂行する。中央処理装置１１３は次に１つの起呼パケットを交換ネットワーク１４６、トランク制御器１４２、トランク１１９、）ランク制御器１４７、及び交換ネットワーク１４８を経て中央処理装置１１３に送信する。中央処理装置１２３は中央処理装置１１３によって遂行されたのと類似の動作を遂行し１つの新たな起呼パケットを交換ネットワーク１４８、トランク制御器１４９、）ランク１２０、トランク制御器１５０及び交換ネットワーク１５１を経て中央処理装置１１４に送信する。中央処理装置１２３から起呼パケットを受信すると、中央処理装置１１４はトランク制御器１４１にこのパケットの論理アドレス情報及びトランク制御器１５０を同定するスイッチアドレスを格納する。中央処理装置１１４は次に新たな論理アドレス及びトランク制御器１４１を同定するスイッチアドレスをトランク制御器１５０に送信し、該トランク制御器１５０はこの情報を格納する。トランク制御器１４１及び１５０内に必要な情報の格納を終えると、中央処理装置１１４はその論理アドレス欄にトランク制御器１５０内に先に格納された論理アドレスを持つ新たな起呼パケットをアセンブルし、この起呼パケットを交換ネットワーク１５１、）ランク制御器１４１、）ランク１２Ｊ１及び集合機１２６を経てマイクロプロセッサ１２５に送信する。

中央処理装置１１４からこの起呼パケットを受信すると、マイクロプロセッサ１２５はその論理欄内に含まれる論理アドレス情報を読出し、この論理アドレス情報をアクセスライン制御器１２６ａのアドレスメモリ１５２内に格納する。マイクロプロセッサ１２５は次に第４図に示す呼応答パケットを第１図及び第２図のパケット交換システムへの先に定義された経路を経てマイクロプロセッサ１１１に送信する。第４図のパケットの論理アドレス欄はマイクロプロセッサ１２５が中央処理装置１１４からの起呼パケット内に受信した論理アドレスを含む。トランク制御器１４１は第４図のパケットを受信すると先に格納した論理アドレスからスイッチアドレスへの翻訳情報を使用して論理アドレス内の内容を翻訳し、この呼応答パケットにこの先に格納された論理アドレスを挿入する。トランク制御器１４１によるこの翻訳からの結果はトランク制御器１５０を同定する。このスイッチアドレスは交換ネットワ＼−り１５１によってこの呼応答パケットをトランク制御器１５０に経路指定するのに使用される。この呼応答パケットは同様に各種のトランク制御器に経路指定され最終的にマイクロプロセッサ１１１によって受信される。マイクロプロセッサ１１１によってこの呼応答バケツ、トが受信されると、呼を各種交換ネットワークを経て経路指定するのに必要な全ての情報がその経路内のトランク制御器及びアクセスライン制御器に格納される。

交換ネットワークの交換アレイ１７０の詳細を第５図に示す。交換交換アレイ１７０への全ての接続は第１図に示すトランク制御器を介して実行される。トランク制御器は１．５４Ｍｂ／ｓの速度にて情報を受信し、この情報をネットワークに８Ｍｂ／ｓの速度にて送信する。

各々のトランクは関連するトランクからの５パケツトの情報を緩衝することが可能である。トランクからの入力の所でのパケットの緩衝はこれらをネットワークに送信する前に一時的に送信を遅らせるために必要である。緩衝はまたネットワークから受信される情報をトランク制御器が関連するトランクに再送信する前に一時的に保持するためにも必要である。各々のトランク制御器はトランクに再送信する前にネットワークからの最高４０パケツトまでの情報を緩衝することが可能である。各々のトランク制御器は交換アレイ１７０への１つの入力接続及び１つの出力接続を持つ。例えば、第５図に示すごとくトランク制御器１３０は交換アレイ１７０に導線１７２を経て情報を送信し、また交換アレイ１７０から導線１７６を経てデータを受信する。

交換アレイ１７０は３つの段階の交換節点を含む。第１の段階は節点５００−０から５００−１５までから構成され、第２の段階は交換節点５０１−０から５０１−１５までから構成され、そして第３の段階は交換節点５０２−０から５０２ −１５までから構成される。アレイへの送信は左から右に行なわれる。各々の交換節点はパケットスイッチである。各々のパケットスイッチは４つの入力を持ち、各入力について１つのパケットを緩衝することが可能である。任意の入力にて受信されたパケットはパケットスイッチの４つの出力端子の任意の１つから送信可能である。入力端子にパケットが受信されると、このパケット内に含まれるアドレスを使用してパケットを再送信するのにどの出力端子を使用すべきか決定される。出力端子を特定の交換節点に指定するにはアドレスの２つの最上位ビットのみが使用される。例えば、交換節点５００−１２は最上位ビットがＯであるときはリンク５０５に、最上位ビットが１であるときはリンク５０Ｂに、最上位ビットが２であるときはリンク５０７に、そして最上位ビットが３であるときはリンク５０８にパケットを送信する。

各々の節点は次の段階の受信交換節点がその段階からのパケットの送信にと５９出力端子を使用するかを指定できるように最上位ビット位置が正しいビットを持つようにアドレスビットを正しく配列させる必要がある。

第５図に示す交換アレイ１７０の動作は第３図に示すパケットをこのアレイから中央処理装置１１５に交換する例を説明することによってより明確に理解できる。第３図に示すパケットはマイクロプロセッサ１１１によってトランク１１７を経て交換アレイ１７０に送信される。′第３図に示すパケットを受信すると、トランク制御器１３０は第６図に示す新たなパケットを形成する。

新たなパケットはトランク１１７から受信された元のパケットを取り、標識及び挿入ビットを除去し、開始ビット欄、パケット長欄、着信先トランク制御器欄、発信側トランク制御器欄、制御器欄、昔時間の新たな欄並びに新たなＣＲＴ欄を加えることによって形成される。トランク制御器１３０は”０゛を含むパケット識別子に応答して着信先トランク制御器欄に９１０１１を挿入する。これは中央処理装置１１５がこれに接続されているトランク制御器１２９に対するトランク番号である。トランク制御器１３０は交換ネットワーク１１６の自体の出力接続番号（この例では４８）を発信側トランク制御器欄に挿入する。開始ビットはネットワークパケットの開始を定義し、またパケット長はネットワークパケットの長さを定義する。トランク制御器１３０は着時間欄にその日の時間を挿入する。

第６図のパケットが形成され、節点５００−１２の入力５１３が空いていると、トランク制御器１３０はこのパケットを制御器５００−１２に送信する。

節点５００−１２はアドレス欄の最上位ビットを調べ、このビットがＯであるためリンク５０５を選択する。出力リンク５０５を経てこのパケットを節点５０１ −１２に送信する前に、節点５００−１２はアドレス欄を２ビツト左に回転させる。この結果、この２個の最上位ビットが最下位ビットとなり、第６図に示すアドレス４欄の２個の中位ビットが２個の最上位ビットとなる。

節点５０１−１２はこれを受信するとアドレス欄を調べ、最上位ビットがＯであるため出力５１２を選択する。節点５０１−１２もアドレス欄を２ビツト左に回転する。節点５０１−１２はパケットを出力端子５１２を経て節点５０２−０に送信する。このパケットを受信すると、節点５０２−０はアドレス欄を調べ、このアドレスの２つの最上位ビットが０であるため出力端子５１４を選択する。トランク制御器１２９はこのパケットを受信すると、開始ビット、ネットワークアドレス欄、及びネットワークパケット長を除去し、中央処理装置１１５にパケット識別子、論理アドレス、時間スタンプ、及びデータ欄並びに再計算したＣＲＴ欄を送信する。

第２の例を使用して第５図に示す交換アレイ１７０の動作の説明をする。この動作は第４図に示すパケットが交換アレイ１７０を経てトランク１１８に送信されるのに続いて起こる。第４図に示すパケットを受信すると、トランク制御器１３１は第７図に示すパケットを形成する。このパケットの形成を終えると、トランク制御器１３１はこのパケットを入力端子５１５を経て交換節点５００−１５に送信する。交換節点５００−１５はこのネットワークアドレス欄の２個の最上位ビットを調べ（この場合は２進の３）２、ライン５１６を選択して第７図に示すパケットを送信する。交換節点５００−１５はリンク５４１６を経てのパケットの送信を開始する前に、ネットワークアドレス欄の左回転動作をし、この結果第８図に示すパケットを得る。このパケットを交換節点５００−１５から受信すると、交換節点５０１−１５は第８図に示すネットワークアドレス欄の２個の最上位ビットを調べ、パケットを送信するため出力５１７を選択する。

パケットを送信する前に交換節点５０１−１５はパケットの左回転動作を実行し、その結果第９図に示すパケットを得る。第９図に示すパケットを受信すると、交換節点５０２−１２はこのネットワークアドレス欄に応答して導線１３５を経てパケットをトランク制御器１３０に送信する。交換節点５０２−１２もネットワークアドレス欄の左回転動作を遂行する。導線１３５を経てトランク制御器１３０に送信されるパケットは第９図に示すパケットのネットワークアドレス欄を回転したものである。トランク制御器１３０は新たなパケットを形成するが、このパケットは第９図に示すパケ、ソトと類似するが開始ビット、ネットワークパケット長、着信先トランク制御器、発信側トランク制御器、制御器、及び着時間欄が削除されており、新たなＣＲＴ欄が計算及び挿入されており、また時間スタンプ欄が更新されている点が異なる。トランク制御器１３０は次にこの新たなパケ、ノドをトランク１１７に送信する。

当業者にとって、第５図に示すネットワーク１１６の交換アレイ１７０を拡張して追加の交換節点を加えることによってこれ以上のトランクを終端することが可能であることが理解できよう。さらに当業者にとって、このような交換アレイを使用してコンピュータや端末なとの数個のデジタル装置が接続゛可能であることも理解できよう。第１図及び第２図の他の交換ネｙ）ワーク及び集合機の設計は交換ネットワーク１１６の設計と類似したものである。

交換節点５００−１５の詳細を第１０図に示す。第１０図の交換節点も交換節点５００−１５の設計と類似の設計である。交換節点は４つの入力制御器を持つが、該制御器は４つの出力制御器の任意の１つに情報を送信できる。入力制御器１０００から１００３まではケーブルを経て出力制御器１００４から１００７までに接続される。例えば、入力制御器１０００はケーブル１００８を経て出力制御器１００７に接続される。ケーブル１００８は３つの導線１００９．１０１０、及び１０１１を含む。第１０図の他の相互接続ケーブルもケーブル１００８と同一の設計を持つ。

入力制御器１０００が出力制御器１００７に送信すべきパケットを持つ時、これは導線１０１０を経て要求信号を送信する。入力制御器１ｏｏｏはこの信号を全パケットが出力制御器１００７に送信し終るまで連続して送信する。出力制御器１００７が入力制御器１０００から情報を受信できる状態にある時は、出力制御器１００７は導線１０１１を経て入力制御器１０００に了解信号を送信する。′ この了解信号を受信すると、入力制御器１゜００は導線１００９を経て出力制御器１００７へのパケットの送信を開始する。

例えば、第７図に示すパケットは第１０図に示す交換節点５００−１５間を以下の方法によって送信される。

入力制御器１００ｏが開始ビットを認知した時には、これは開始ビットたけでなくそのネットワークアドレスの２つの最上位ビットを既に受信している。入力制御器１０００はネットワークアドレス欄の２つの最上位ビットを復号してパケットがケーブル１００８を経て出力制御器１００７に送信されるべきであることを知る。入力制御器１０００は導線１０１０を経て送信開始の許可を要求し、出力制御器１００７が導線１ｏ１１を経て了解信号をリターンすると、入力制御器１０００はケーブル１９０８を経て信号制御器１０ｏ７へのパケットの送信を開始する。入力制御器１０００はネットワークアドレス欄の送信を行なう前にこのアドレスを左に２ビット回転して送信されるべきネットワークアドレスが第８図に示すアドレスと同一になるようにする。このパケット開始ビットを受信すると、出力制御器１０ｏ７はこのパケットのリンク５１６に向けての送信を開始する。

第１０図の入力制御器１０００の詳細を第１１図に示す。入力回路１１１０は入力端子５１５より情報を受信してまたリンク解放信号を第１１図のトランク制御器１３０に制御器１１０４の制御下において入力端子５１５を経て送信する。リンク解放信号の機能３こついては出力制御器１００７の説明の所でより詳細に述へる。入力桁送りレジスタ１１００は開始ビットを検出するのに使用されるが、該ビットはパケットの開始を示す。これに加えて、桁送りレジスタ１１００はネットワークパケット長欄を抽出しこれを長さレジスタ１１０２に保存し、またネットワークアドレス欄の２つの最上位ビットを抽出しこれをアドレスレジスタ１１０１に保存する。バッファ桁送りレジスタ１１０３は各６４ビツトの記録毎に１つの出力を生成する。この出力は制御器１１０４の制御下においてデータセレクタ１１０５によってバッファ桁送りレジスタ１１０３の未使用の部分をバイパスするのに使用される。このバイパスは出力回路にパケットを送信する前に全パケットを緩衝する必要がない時に行なわれ、入力制御器１０００間のパケットの伝送速度を高める。アドレス回転回路１１０６はこのアドレスがパケットの残りの部分と共に選択された出力制御器に送信される前に前述のネットワークアドレス欄の左回転動作を遂行する。マルチプレクサ１１０７は制御器１１０４の制御下においてデータをケーブル１００８．１０１２．１０１３あるいは１０１４のどれに送信すべきかを選択する。

ここで入力制御器１０００の動作を先の第７図のパケットの送信を例に詳細に説明する。入力桁送りレジスタ１１００は導線１１１１を介してシステムクロック１６１によって連続的にクロックされる。データが入力端子５１５を経て受信されると、これはクロックに合わせて入力桁送りレジスタ１１００に送信される。

入力桁送りレジスタ１１００のビット位置１ｏに開始ビットが到達すると、制御器１１０４はこのビットを検出し、導線１１１３上に１つのパルスを送信する。

このパルスは長さレジスタ１１０２にネットワークパルス長欄を格納させ、またアドレスレジスタ１１０１にネットワークアドレス欄の２つの最上位ビットを格納させるが、これらは入力桁送りレジスタ１１００のビット位置０及び１に含まれる。

制御器１１０４はこの２つの最上位アドレスビットがパケットが出力制御器１００７に送信されるへきであることを示すため導線１０１０を介しそ１つの要求（信号）を送信する。この要求がなされている間、データは入力桁送りレジスタ１１００からバッファ桁送りレジスタ１１０３にシフトされるが、該バッファ桁送りレジスタは数個の出力端子を持つ。これら出力端子はバッファ桁送りレジスタ１１０３内の異なるビット位置に接続される。制御器１１０４が導線１０１１を経て出力制御器１００７から了解信号を受信すると、制御器１１０４はバッファ桁送りレジスタ１１０３内のバッファ桁送りレジスタ１１０３の出力のどの位置にこのパケットの開始ビットか送くられているのかを計算する。これは出力制御器１００７へのパケットの送信をできるだけ速く開始するために実行される。この計算に基−すいて、制御器１１０４はデータセレクタ１１０５を制御して、これにバッファ桁送りレジスタ１１０３の指定の出力を選択させる。この制御情報はケーブル１１１７を経てデータセレクタ１１０５に送信される。データセレクタ１１０５はデータを選択された出力からアドレス回転回路１１０６に送信する。データを送信する前に制御器１１０４は導線１１１９を経てパケット開始信号を送信することによってアドレス回転回路１１０６をリセットする。制御器１１０４は次に長さレジスタ１１０２内に格納されたパケット長情報をケーブル１１２０を介して読出し、これから入力桁送りレジスタにパケットの終端が入力されたかを調へる。パケットが終端し、桁送りレジスタ１１０３からの送信が開始されると、制御器１１ｏ４は導線１１１５を介してリンク解放信号を送信する。この信号は３状態ドライバ１１０９及び入力端子５１゛５を経て入力ポート５０３ −６０に送信される。このリンク解放信号は入力制御器１０００が他のパケットを受信できる状態であることを示す。

第１２図にアドレス回転回路１１０６の詳細を示す。

回路１１０６の目的はアドレス欄を左に２ビット回転させることによって２つの最上位ビットを最下位ビットにすることである。この回転は各々の入力制御器が２個の最上位ビットのみを復号することから必要である。桁送リレジスタ１２００及び１２ｏ３は２ビット桁送りレジスタであり、データ制御器１２０２は桁送りレジスタ１２００あるいは桁送りレジスタ１２ｏ３のいずれかの出力を選択するのに使用される。制御回路１２ｏ９はアドレス回転回路の動作を制御する。制御回路１２ｏ９は導線１１１９を経て制御器１１０４からパケット開始信号を受信すると、導線１２０７を経て桁送りレジスタ１２００に、また導線１２０５を経て桁送りレジスタ１２０３にクロック信号を送信する。このクロック信号は導線１２１０を経てシステムクロック１６１から受信される信号から派生される。

制御器１２０９は導線１２０８を介してデータセレクタ１２０２に桁送りレジスタ１２０３の出力が導線１１１８上に送信されるように選択させる。制御回路１２０９は次に導線１１１８を通じて伝送中のビットの数をカウントし、ネットワークアドレス欄の２つの最上位ビットが桁送りレジスタ１２０３内に含まれている時は、制御回路１２０９は導線１２０５を経−ての桁送りレジスタ１２０３へのクロック信号の送信を中止し、そしてデータセレクタ１２０２に桁送りレジスタ１２００の出力を選択させる。制御回路１２０９はここで導線１１１８を経てネットワークアドレス欄の残りのビットが送信されてしまうまで待つ。終了した時点において、制御回路１２０９は桁送りレジスタ１２０３へのクロック信号の送信を開始して、データセレクタ１２０２に桁送りレジスタ１２０３の出力を選択させる。この動作の結果ネットワークアドレス欄の最上位ビットが回転する。

第１３図に出力制御器１００７を詳細に示す。制御回路１３００は入力制御器１０００から１００３までからの要求に応答するが、これら要求はケーブル１００８．１０１５．１０１６、及び１０１７を経て送信される。

フリップフロップ１３０１がセットされている時は、制御回路１３００はこの要求に応答して１つの了解信号をそれを要求する入力制御器に上記のケーブルの１つを経て送信する。要求に対する了解を終えると、制御器１３００はデータセレクタ１３０３に適当なケーブル１００８．１０１５．１０１６、あるいは１０１７からのデータ導線を選択させる。制御回路１３００はケーブル１３０８を経て適当な制御情報をデータセレクタ１３０３に送信する。データセレクタ１３０３は選択された入力端子より受信したデータ情報を導線１０３７に伝送する。

３状態装置１３０２は導線１３０７上のこの情報を受信しこのデータをリンク５１６を経て入力回路１３０５に送信するが、該入力回路１３０５は交換節点５０１−１５の１部を構成する。制御回路１３００は導線１３０９を介して３状態装置１３０２の出力を制御する。

第１３図に示す出力制御器１００７の動作の詳細をデータのパケットをケーブル１００８を経て出力制御器１００７に送信する入力制御器１０００の先の例に従って述べる。入力制御器１０００が導線１０１０を経て要求信号を送信すると、制御回路１３００はリンク５１６が他の入力側も御回路によって使用されていすまたフリップフロップ１３０１がセットされている場合、導線１０１１を経て入力制御器１０１１に了解信号を送信する。フリップフロップ１３０１がセットされている場合、制御回路１３００はこの了解信号を入力制御器１０００に送信し、そしてケーブル１３０８を介してデータセレクタ１３０３に導線１００９上に伝送されるデータを選択させこのデータを導線１３０７上に送信させる。これに加えて、制御回路１３００は３状態装置１３０２を起動し導線１３０７上のこの情報をリンク５１６に送信させ入力制御器１０００は全パケットの送信を終えると、導線１０１０からの要求信号を除去する。導線１０１０からの要求信号の除去を終えたら、制御回路１３００は導線１３１０を経てフリップフロップ１３１０にリセ・ノド信号を送信し、ケーブル１３０８及び導線１３０９を経ての信号の送信を停止させる。交換節点５０１−１５の入力制御器が他のパケットを受信できる状態になると、これは導線１３０６．３状態装置１．３１１、及びリンク５１６を経てリンク解放信号を送信す゛る。このリンク解放信号はＳ入力を経てフリ・ツブフロ・ツブ１３１０をセットする。フリップフロップ１３０１がセ・ソトされると、制御回路１３００は入力制御器からの要求信号に応答することが再度可能となる。

トランク制御器１３１の詳細を第１４図に示す。他のトランク制御器もトランク制御器１３１と類似したものである。トランク制御器１３１はトランク１１８と交換ネットワーク１１６の交換アレイ１７０及び１７１の間のインタフェース機能を持つ。トランク制御器１３１は中央処理装置１１５からのスイッチ選択情報を受信し、この情報を使用してパケットを交換アレイ１７０か交換アレイ１７１の適当な方に送信し、また交換アレイ１７０あるいは１７１の適当な方からパケットを受信する。

トランク制御器１３１はトランク１１８からのパケットを受信機１４０２を介して受信し、また送信機１４０３ヲ介シテパケツトをトランク１１８に送信する。

トランク１１８はここではボイル（Ｂｏｙｌｅ　）　、カルトン（Ｃｏｌｔ。

ｎ）、ダマン（Ｄａｍｍａｎｎ）、カラフィン（ｋａｒａＮｎ　）　、及びマン（Ｍａｎｎ）による”伝送／交換インタフェース及ヒ市５７．１０５８ページ（１９７７年）に記載の１．５４４　Ｍ　ｂ　／　ｓのデータ伝送速度を持つ電話デジタル伝送装置を使用する。受信機１４０２及び送信機１４０３は上記雑誌の１０５８ページに示めすＤＳＸ−１装置にインタフェースされる。トランク制御器１３１はパケットを交換ネットワーク１１６に出力回路１４０５を経て送信し、また交換ネットワーク１１６から入力回路１４０６を経てパケットを受信する。交換インタフェース１４１８は中央処理装置１１５からの情報を受信してこれに基づいてパケットを交換ネットワーク１１６の交換アレイ１７０及び１７１のとちらから受信あるいは送信すべきかを判断する。パケットはアドレス制御器１４０４を介してメモリ１４０１内の４つの循環バッファの１つに送信あるいはこれらの１つから受信される。アドレス制御器１４０４はこの循環バッファに対するポインタを含むが、入力回路１４０６、出力回路１４０５、送信機１４０３、及び受信機１４０２はこれらポインタを使用してメモリ１４０１からの読出し及びこれへの書込みを行なう。

通常のデータパケットかトランク１１８から交換ネットワーク１１６に伝送される例を説明する。第３図に示すのと類似の入りパケットは受信機１４０２によって直列にて１．５４４　Ｍ　ｂ　／　ｓの速度にて受信される。受信機１４０２はパケットに到着時間を加え、この直列情報を１つのバイトに変換する。バイトのアセンブルを完了したら、これは制御バス１４０８を経て書込み要求をアドレス制御器１４０４に送信する。受信機１４０２は次にこのバイトをデータバス１４０７及びアドレス制御器１４０４を経てメモリ１４０４に書込む。メモリ１４０１内に書込まれたこのバイトの位置は受信機１４０２と関連するアドレスポインタによって指定される。この過程が受信機がメモＵ　１４０１に全パケットを伝送し終えるまで続けられる。受信機１４０２が全パケットの送信を完了すると、これは制御バス１４０８を経てアドレス制御器１４０４にパケット終端信号を送信する。アドレス制御器１４０４は次に制御バス１４１２を経て出力回路１４０５にパケット存在信号を送信する。このパケット存在信号はメモリ１４０１内に１つの完全なパケットが存在する限り送信される。

出力回路１４０５は制御バス１４１２を経てアドレス制御器１４０４に順次読出し要求をすることによってメモリ１４０１内に格納されたパケットを読み出す。

アドレス制御器１４０４は１つのポインタを保持するが、このポインタはメモリ１４０１内のどの語が出力回路１４０５を経てネットワークに伝送されるべきパケットと関連するかを指定する。出力回路１４０５は８　ｍ　ｂ　／　ｓの速度にてパケットの呼出し及び送信を行なう。パケットを交換ネットワーク１１６に送信するためには、出力回路１４０５は第６図に示すのと類似のパケットを形成する。この形成は元パケットからの論理アドレス欄を使用して論理翻訳テーブルの位置を指定し、またパケット長欄を計算することによってなされる。これに加えて、出力回路１４０５は新たなＣＲＣ欄を計算し、制御器を更新し、そして開始ビットを加える。これら動作は直列形式によってなされるが、全パケットを緩衝する必要はない。

ここでパケットが交換ネットワーク１１６からトランク１１８に伝送される別の例について考慮する。交換ネットワーク１１６からのパケットは交換インタフェース１４１８を経て入力緩衝１４０６によって受信される。

入力回路１４０６はこのデータをバイト形式にする。入力回路１４０６は次に制御バス１４１４を経て書込み要求を送信し、そしてデータバス１４１３を経てアドレス制御器１４０４にこのパケットを送信する。アドレス制御器１４０４はこの情報をメモリアドレスバス１４１７、メモリデータバス１４１５、及びメモリ制御バス１４１６を経てメモリ１４０１に書込む。全パケットがメモリ１４０１内に格納されたら、入力回路１４０６は制御バス１４１４を経てパケット終端信号をアドレス制御器１４０４に送信する。アドレス制御器１４０４はここで制御バス１４１０を経てパケット存在信号を送信機１４０３に送信する。送信機１４０３はアドレス制御器１４０４に読出し要求をし、データバス１４０９を経てパケットを受信する。送信機１４０３はこのパケットを第４図に示すのと類似のパケットに変換し、これを１．５４４　Ｍ　ｂ　／　ｓの速度にてトランク１１８に送信する。送信機１４０３はさらにエラーチェック、及びＣＲＣ欄の再計算をする。これに加えて、送信機１４０３はパケットの時間スタンプ欄の更新を行なう。これらは現在の時間から到着時間を引き、この差を時間スタンプ欄に加ることによって行なう。

トランク制御器１３１は各種の目的に使用される各種パケットを処理する。これらパケットは大まかに通常データパケット、トランク及びスイッチテストパケット、保守読出し及び書込みパケット、典−びにメモリ読出し及び書込みパケットに分類できる。パケットの種類はパケット識別子あるいは制御欄内の値によって判別される。

通常データパケットはトランク及び交換ネットワーク間を通じてデータ及び信号性情報を搬送する。これは最も一般的なパケットである。トランクテストパケッートは２個のトランク制御器を含むトランク、及び稼働のトランク装置をテストするのに使用される。このテストは以下のように実施する。つまり、このテストパケットは関連する中央処理装置によって形成され、交換ネットワークを経て第１のトランク制御器に送くられる。この第１のトランク制御器はこのパケットのＣＲＣ欄のチェ、りをし送信の間にエラーが発生したかを調べる。エラーが発生した場合には、この第１のトランク制御器はテストパケソ）を打ち切り、一方、エラーが発生しなかった時はこの第１のトランク制御器はトランク装置を経て第２のトランク制御器にこのテストパケットを送くる。第２のトランク制御器はこのテストパケットを受信すると、同様のＣＲＣチェックを実行し、エラーか発生しなかった場合にはこのパケットを第１のトランク制御器にループ式に送り戻し、該制御器は次、にこのパケットを交換ネットワークを経て中央処理装置に送り戻す。中央処理装置は送信エラーか発生してことを一定の時間が経過してもテストパケットがループ式に送り戻されて来ないことによって知る。スイッチテストパケットは交換ネットワーク内の経■をテストするのに使用される。スイッチテストパケットは中央処理装置によって交換ネットワークを通じてトランク制御器に送くられる。トランク制御器はこのパケットを（そのパケット内に指定の）第２のトランク制御器に交換し、この第２のトランク制御器は次にこのパケットを中央処理装置に送くり戻す。

保守パケットは保守情報をトランク制御器と関連する中央処理装置との９間に送信するのに使用される。例えば、保守パケットは中央処理装置１１５によってトランク制御器１３１にパケットの送信及び受信に交換ネットワーク１１６のどの交換アレイを使用するかを指定するのに使用されるが、これに関しては第５５図と関連して述べる。保守パケットはまた、後に第５９図と関連して述べるごとく通信量報告の程度に関してのパラメータをセットするのにも使用される。保守読出し動作においては、中央処理装置は保守読出しパケットをトランク制御器に送くる。トランク制御器はこの情報を読出しこれをそのパケットに書込み、次にそのパケットを中央処理装置にリターンする。保守書込み動作においては、中央処理装置は保守書込みパケットをトランク制御器に送くる。トランク制御器はパケットからの情報を保守レジスタに書込み、そして次に同じ情報を保守レジスタから読み出す。読出された情報は保守書込みパケ、ット内に置かれ中央処理装置に送くり戻される。メモリパケツトは中央処理装置が指定のメモリ位置からの情報の読出し及び指定メモリ位置への情報の書込みを可能とする。これらパケットは読出し及び書込みされるのが保守レジスタでなくメモリ位置であることを除き保守パケットと類似する。

第１５図はメモリ１４０１内に含まれる４つのパケットバッファ、及び論理チャネル翻訳テーブルを示す。受信機１４０２から到着するパケットは受信バッファ１５０１あるいはトランクテストバッファ１５０２のどちらかに書込まれる。トランクテストバッファ１５０２はトランクにループ式に送、くり戻されるテストパケットのために確保される。他の全ての到着パケットは受信バッファ１５０１に送くられる。入力回路１４０６から到着するパケットは送信パケット１５０３かスイッチテストバッファ１５０４のいずれかに書込まれる。送信バッファ１５０３は送信機１４０３を経てトランク上に送信されるパケットによって使用される。スイッチテストバッファ１５０４はスイッチテストパケット、及びメモリ読出し及び書込みパケットによって使用される。論理翻訳テーブル１５０５は中央処理装置からメモリ書込みパケットを介して受信された論理アドレスから物理アドレスへの翻訳情報を含む。

みポインタによって制御される。これら読出し及び書込みポインタは各種バッファ内の特定のメモリ位置を指す。読出し及び書込みポインタは受信機１４０２、送信機１４０３、入力回路１４０６及び出力回路１４０５に提供される。これらポインタは回路によって異なる各種循環バッファの読出しあるいは書込みに使用される。この構造は以下のごとくである。つまり、受信回路−一受信バッファ及びトランクテストバッファ書込みポインタ；出力回路−一受信バッファ及びスイッチテストバッファ読出しポインタ；入力回路−一送信バッファ及びスイッチテストバッファ書込みポインタ；送信回路−一送信バッファ及びトランクテストバッフア読出しポインタである。

各種読出し及び書込みポインタに加えて、アドレス制御器１４０１はさらに一時ポインを含む。受信機１４０４は１つの一時ポインタを持つか、このポインタは書込みポインタの値を保存するの＆９使用される。各々のパケット書込み動作の開始において、このポインタはその書込みポインタと同一アドレスにセットされる。パケットが書込まれている間にエラーが発見された時は、この書込みポインタかこの一時ポインタのアドレスに送くり戻される。このようにして、エラーを含むパケットが重複書込みされることによって、これか効果的に放棄される。入力回路１４０６は２つの一時ポインタを持つ。１つはその書込みポインタの値を保存するのに使用される。もう１つの一時ポインタはメモリ書込み動作の際に使用されるが、これについては後に述べる。出力回路１４０５は１つの一時ポインタを持つがこれはメモリ読出し動作の際に使用される。

以下の説明はトランクからスイッチネットワークへの通常のデータパケットのパケットの流れを示す。受信機１４０２はトランクパケットを受信し、このトランクパケットに複数個の０を挿入して、パケット内にこのトランクパケットをスイッチパケットに変換する領域を提供する。この変換が完了すると、受信機１４０２はこのパケットをメモリ１４０１内の受信バッファ１５０１に書込むためにアドレス制御器１４０４に書込み要求を行なう。アドレス制御器１４０４はこの書込み要求を受信し受信バッファ書込みポインタを提供する。受信機１４０２はここで受信バ、ノファ１５０１のこの書込みポインタによって指定されるアドレスの所にこのパケットを書込む。アドレス制御器１４ｏ４は次に出力回路１４ｏ５にパケット存在信号を送信して、出力回路１４ｏ５にアドレス制御器１４０４に読出し要求を送信させる。アドレス制御器１４０４は受信バッファ読出しポインタを提供し、出力回路１４０５がこの読出しバッファによって指定されるアドレスの所で受信バッファ１５ｏ１を読出スことを可能にする。出力回路１４ｏ５はこのパケットを読出し、必要な欄を修正することによってこのトランクパケットをスイッチパケットに変換し、必要な論理から物理アドレスへの翻訳を実行し、そしてそのパケットをスイッチインタフェース１４１８に送くる。この論理がら物理アドレスへの翻訳はメモリ１４ｏ１内の論理翻訳テーブルを読出し、必要なパケット欄を更新することがら成る。パケットを受信すると、スイッチインタフェース１４１８はこのパケットを交換ネットワークの交換アレイ１７０あるいは１７１のとちに送信すべきかを判断する。

通常のデータパケットのスイッチネットワークがらトランクへのパケットの流れは以下の通りである。パケットはスイッチインタフェース１４１８を経て交換ネットワーク１１６の交換アレイ１７０あるいは１７１のどちらかから受信され、入力回路１４ｏ６に送くられる。入力回路１４０６はこのパケットをメモリ１４０１内の送信バッファ１５０３に書込むために、アドレス制御器１４０４に書込み要求を行なう。アドレス制御器１４０４はこの書込み要求を受信すると送信バッファ書込みポインタを提供する。そこで、入力回路１４０６はこのパケットを送信バッファ１５０３のこの書込みポインタによって指定される位置に書込む。

アドレス制御器１４０４は次に送信機１４０３にパケット存在信号を送くり、送信機１４０３にアドレス制御器１４０４に読出し要求を送くらせる。

アドレス制御器１４０４は送信バッファ読出しポインタを提供し、送信機１４０３が読出し送信バッファ１５０３のこの読出しポインタによって指定されるアドレスの所を読み出すことを可能にする。送信機１４０３はアドレス制御器１４０４に読出し要求を行ない、送信バッファ１５０３からのパケットを読出す。送信機１４０３はパケットの読出しを完了すると、パケットから見出し情報を除去し、このパケットをトランクパケットに変換する。送信機１４０３は次にパケットを関連するトランクに送信する。

トランクテストパケットは受信機１４０２によってトランクより受信される。これらは、アドレス制御器１４０４内のトランクテストバッファ書込みポインタを使用しメモリ１４０１内のトランクテストバッファ１５ｏ２に書込まれる。この動作は受信バッファ書込みポインタの動作と類似する。送信機１４０３は次にアドレス制御器１４０４に読出し要求をし、トランクテストバッファ読出しポインタを使用し、トランクテストバッファ１５すと、これをトランクに送くり戻す。

スイッチテストパケットも同様に処理される。これらは入力回路１４０６によって受信され、該入力回路１４ｏ６はスイッチテストバッファ書込みポインタを使用してメモリ１４ｏ１内のスイッチテストバッファ１５０４内にこれを書込む。

出力回路１４０５は次にアドレス制御器１４０４内のスイッチテストバッファ読出しポインタを使用して、スイッチテストバッファを読み出す。出力回路１４０５はパケットの読出しを終えると、そのパケットをスイッチネットワークを経て指定のトランク制御器に送くる。

メモリ書込みパケットはメモリ１４０１に情報を書込むのに使用される。この情報には論理アドレスから物理アドレスへの翻訳か含まれるか、該翻訳は論理翻訳テーブル１５０５に書込まれる。メモリ書込みパケットは中央処理装置によって送信され、これは入力回路１４０６に送くられるが、該入力回路１４０６はこのパケットの部分をスイッチテストバッファ１５０４に書込み、またこのパケットの部分を論理翻訳テーブル１５０４に書込むが、これらは両方ともメモリ１４０１内に位置する。

スイッチテストバッファ１５０４内に書込まれるメモリ書込みパケットの部分はスイッチテストバッファ書込みポインタを介して書込まれ、また論理翻訳テーブル１５０５に書込まれるパケットの部分は第２の入力回路一時ポインタを介して書込まれるが、これらは両方ともアドレス制御器１４０４内に位置する。、−出力回路１４ｏ５は次にスイッチテストバッファ１５０４内に格納された情報を読出し論理翻訳情報を読み出す。これは次にデータのこの２つの部分を元のメモリ書込みパケットと同一のパケットにアセンブルし、そしてこのパケットを中央処理装置に送くり戻す。

メモリ読出しパケットは中央処理装置から発信され、中央処理装置がメモＩＪ　１４０１の部分を読み出すのに使用サレる。入りメモリ読出しパケットはメモリアドレス、及び読み出すべきバイト数を含む。出力回路１４０５はメモリ１０４１のパケット内に指定のアドレスの所を読出し、指定のバイト数をメモリ読出しパケットに挿入する。これは次に（要求データを含む）そのパケットを中央処理装置にリターンする。

トランク及びスイッチパケットについては、これら２つの形式のパケットの各々に含まれる欄と関連して後に詳しく述べる。実際のパケット操作及び変換の詳細についても後に述べる。トランクパケットはトランク装置とトランク制御器の間をデータ及び保守情報を搬送する。

典型的なトランクパケットの様式を第３図に示す。以下の項目ではこれら欄の説明をする。

標識欄は固有ビットパターン（０１１１１１１０）でありパヶｙ）の開始及び終端を同定するのに使用される。パヶ。

ト識別子（Ｐ　Ｉ　Ｄ）欄はそのパケットが信号法、テスト、通常データの伝送のいずれであるかを指定する。この欄内の”４０”は起呼に使用される信号法パケットであることを示す。先に述べたごとく、このパケットはこの呼の間に後続の全てのパケットが通過する経路を確立するためその経路に沿う全ての中央処理装置に送くられる。

ＰＩＤ欄の“１°′は信号法パケットを示すが、該パケットを既に確立された経路に信号法情報を送くるのに使用される。このパケット形式は着信先中央局によってのみ読まれる。

ＰＩＤ欄の”２”あるいは”３”はテストパケットを示し、これはネットワーク内のトランクをテストするの゛　に使用される。発信側中央処理装置はテストパケットを交換ネットワークを経てそのトランク制御器の１つに送くる。このパケットはＰＩＤ欄の”２”によって示めされる。このパケットはこの第１のトランク制御器によってトランクを経て第２のトランク制御器に送信される。

このＰＩＤ欄が”２”であるため、この第２のトランク制御器はこの欄を”２” から”３”に変更し、このテストパケットをトランクを経て第１の制御器にループ式に戻す。この第１のトランク制御器はこのパケットを受信し、そのＰＩＤ欄を読み出す。このＰＩＤ欄が”３°″であるため、この第１のトランク制御器はこのパケットを中央処理装置にリターンする。

ＰＩＤ欄の”８”から”１１パはパケットが通常のデータを搬送することを同定する。この番号の大きさは流れ制御のレベルを示す。１１８１１は流れ制御がされてないことを示す。番号”９゛から“１１′′は流れ制御のレベルの増加を示す。流れ制御が増加すると、発信局はますます大きな時間間隔にてパケットの送信を行なう。これは通信量の増加によってシステムが過負荷されるのを防ぐ。

ＰＩＤ欄の°’１２”はデータグラムを示す。これは完全なメソセージを搬送する単一パケットである。データグラムは以下の経路にて搬送される。データグラムはそのデータグラムを送信する端末装置と関連する中央処理装置によって生成される。データグラムは次にそのデータグラムが通過するネットワーク内の各中央処理装置に送くられる。各中央処理装置はデータグラムの論理アドレス欄を読出し、データグラムが送くられる次の中央処理装置を判定する。データグラムか着信先中央処理装置に到達すると、その着信先中央処理装置はデータグラムを顧客の端末装置に送くる。追加のパケットを送信するための経路が必要でないためアドレス情報は保持されない。

論理アドレス欄は着信先トランク制御器のアドレスを派生するのに使用される。

これは現トランク制御器によって論理アドレスを使用しメモリ１４０１内に含まれる論理翻訳テーブル１５０５を検索することによってなされる。論理翻訳テーブル１５０５は次のトランク制御器の番号及び新たな論理アドレスを含む。現トランク制御器はこの新たな論理アドレスをそのパケットの論理アドレス欄に挿入し、パケットを指定の経路に送くる。時間スタンプ欄はパケットが交換システムを経て伝送されるのに必要な累積時間を含む。この欄は到着時量器と関連して更新されるが、該到着時量器はパケットか最初にトランクから受信された時に挿入される。着信先トランク制御器がパケットを受信すると、これは到着時間と現時間の差を計算し、時間スタンプ欄を更新する。データ欄はパケットによって搬送される実際のデータあるいは情報を含む。これに加え、この欄は幾つかの高レベルプロトコール情報を含む。巡回冗長コード（ＣＲＣ）欄はエラー検出に使用される。この欄は送信トランク制御器によって生成され、着信先トランク制御器によってテストされ、この結果パケットがエラーを含むかの判定かなされる。

スイッチパケットは交換ネットワーク内にてデータ及び保守情報を搬送する。典型的なスイッチパケットの様式を第６図に示す。データ型のスイッチパケットはトランクパケットによって含まれる全ての欄を同一の順番に含む。１つの例外は２つの標識欄であるが、これはスイッチパケットには含まれない。ＣＲＣ欄もトランクパケットからスイッチパケットへの幾つかの変換過程において再計算及びチェックされる。スイッチパケットに固有の欄にってい以下に説明する。

パケット長欄はバイトによって表わされたそのパケットの全長である。この欄は受信機ｊ　４０２によって計算される。着信先トランク制御器（ＤＴＣ）欄及び発信側トランク制御器（ＳＴＣ）欄はパケットの経路指定に使用される。ＤＴＣ欄は着信先トランク制御器のアドレスであり、これは論理翻訳テーブル１５０５から得られる。ＳＴＣ欄は現在そのパケットを処理中である一トランク制御器のアドレスである。

表１に示すごとく、制御器、つまりＣＮＴＬはスイ。

チパケノトの形式を示す。

スイッチパケット形式％式％Ｏ標準データパケット１　保守読出しパケット２　保守書込みパケット３　メモリ読出しパケット４　メモリ書込みパケット５　テストパケット第１トランク制御器に送信標準データパケットはデータ型トランクパケット（パケット識別子゛８”、“９ ′′、′”１０”、あるいは”１１”）、並びに信号法及びデータグラムパケット（パケット識別子°゛０”、１”、あるいはパ１２”）内に含まれる情報を交換ネットワーク間に搬送する。これらパケットはネットワーク内の次のトランク制御器によってトランクパケットに戻され、続いて必要に応じてスイッチパケットに変換された後、後続スイッチネットワークに送信される。保守情報は保守書込みパケット及び保守読出しパケットとともにシステム間を送信される。これらパケットは中央処理装置が保守情報をトランク制御器に読出し及び書込みすることを可能にする。この保守情報はエラー及び制御情報を含む。保守書込みパケットは中央処理装置によって生成され適当なトランク制御器に送くられる。このパケットがトランク制御器に到着すると、トランク制御器は制御部を調べこれがｌ　２　Ｉ＋　（保守書込みを示す）であることを判定し、このパケットのデータ部分をスイッチインタフェース１４１８内の保守レジスタ１３０１内に書込む。

トランク制御器は制御部が”１゛を持つスイッチパケットを受信すると、保守読出し動作をする。保守レジスタ内のデータが読出され、パケットのデータ部に書込まれる。このパケットは次に発信側中央処理装置に送信される。

スイッチパケットはトランク制御器のメモリ部の読出し及び書込みにも使用される。メモリ書込み動作においては、スイッチパケットの制御部はパ３”′である。入力独表ＲＲ５９−５０１８４９（１力回路１４０６は中央処理装置からこのパケットを受信しこのデータ部をメモリ１４０１内の要求位置に書込み、このパケットの残りをスイッチテストバッファ１５０４に書込む。出力回路１４０５はメモＩＪ　１４０１内の指定の位置からデータを読出し、さらにスイッチテストバッファ１５０４からパケットの残りの部分を読出す。これは次にこの２つの部分から１つの新たなパケットをアセンブルし、この新たなパケットを交換ネットワーク１１６を経て中央処理装置１１５に送信する。

テストパケットはテストデータを２つのトランク制御器に送くった後に、そのパケットを中央処理装置に送くり戻す形式のスイッチパケットである。第１のトランク制御器にこのテストパケットが到着すると、その制御部が“５”にセットされる。これはこのパケットが第２のトランク制御器に送くられた後に中央処理装置にリターンされるべきであることを示す。第１のトランク制御器を離れる前に、出力回路１４０５はセット欄を”５”からパ６”に換え、その後パケットを第２のトランク制御器に送くる。第２のトランク制御器のアドレスはデータ欄内に指定される。第２のトランク制御器はこのテストパケット（受信すると、この制御部を読出す。この欄は６”であるため、この第２のトランク制御器はこのパケットを直接に中央処理装置に送くる。

受信機１４０２の主な機能はネットワークのトランク側から受信されたトランクパケットをスイッチパケットに変換し、これをネットワークの交換部に送信することである。この変換は（１）開始及び終端標識欄の除去、及び（２）パケットの最初の所への欄の追加より成る。

この変換にはまたＣＲＣ欄の再計算が必要である。追加欄は以下の通りである。

第１の２個の追加欄はＯによって満された着信先トランク制御器欄と発信側トランク制御器欄である。実際の発信側及び着信先トランク制御器の値は出力回路１４０５によって、受信バッファ１５０１からこのパケットを読出した後に加えられる。次の追加欄は制御部であり、最後の追加欄は到着時量器である。この到着時量器にはパケットが受信機１４０２に到着した実際の時間が挿入され、これは着信先トランク制御器によって時間スタンプ欄を更新するのに使用される。

パケット変換に際して、着信先トランク制御器欄、発信側トランク制御器欄及び制御部はＯに初期化される。

到着時量器はパケットの到着時間（負の数にて表現）に初期化される。パケット識別子欄は１つの例外を除き変更されない。つまり、入りパケットのパケット識別子欄が２”でありテストパケットであることを示す時は、これを”３′′に変更し、リターンされるのがトランクテストパケットであることを示す。既に述へたごとく、ＣＲＣ欄も更新されるが、この更新過程は以下のように複雑である。

つまり、ＣＲＣ欄がパケット長欄があたかも全て０を含み、実際のパケット長がデータ欄とＣＲＣ欄の間の別の欄に含まれているかのように計算されるが、これはパケットの長さがパケットの一受信とともに計算され、全パケットの受信が終了するまでこの長さが未知であるためである。

第１６図は受信機１４０２の詳細を示す。受信機１４０２は標識及びビット除去回路１６０１、パケット様式変換器１６０２、及び直列並列変換器１６０３を− 含む。

標識及びビット除去回路１６０１はトランクパケットの開始及び終端において、０１１１１１１０　標識パターンを除去する。これに加えて、この回路は送信機１４０３によってビット流に加えられたビットを除去する。この過程については後に述べる。パケット様式変換器１６０２はパケットに複数のＯを加える。これら複数のＯはパケット変換の際に加えられる欄に対する位置ホルダの機能を果す。これに加えて、この回路はパケットの到着時間を挿入し、必要に応じて、パケット識別子欄を更新する。

トランクパケットは導線１６０４から標識及びビット除去回路１６０１によって受信される。この回路はパケット内に含まれる開始及び終端標識の存在を検出することによって各パケットの開始及び終端を検出する。これら標識は検出されると除去される。これに加えて、この回路はビット除去を行なう。ビット除去とは、この標識パターンがパケットの開始及び終端以外の所で発生しないようにするためにビット流内に挿入されたビットを除去する動作である。

標識及びビット除去回路１６０１はこのパケットを導パケットが最初にパケット様式変換器１６０２に到着すると導線上に１つの信号が置かれる。この信号はパケットが処理されている間とどまる。類似の信号がパケットがパケット様式変換器１６０２から直列並列変換器１６０３に伝送されている間に導線１６０９上に置かれる。

導線１６０５がデータを含む間、導線１６０７上にクロックパルスの毎に”ｌ” が置かれる。パケット様式変換器１６０２は導線１６０１からトランクパケットを受信し、スイッチパケットを形成するのに適当な欄を加える。これに加えて、この回路はエラー検出を行ない、また必要に応じてＰＩＤ欄の変更を行なう。

エラー検出は各人りパケットのＣＲＣ欄をチェックすることによって実行される。エラーが検出されると、パケット様式変換器１６０２は導線１６１２を経て直列並列変換器１６０３にエラー信号を送信するが、この信号はエラーを含むパケットを破棄させる。パケット様式変換器１６０２はさらにハードウェアエラーの検出も行なう。ハードウェアエラーが検出されると、これは導線１６２６上の信号によって示めされる。

ＰＩＤ欄の変換はパケット様式変換器１６０２によってトランクテストパケットについて実行される。入すテストパケットのＰＩＤ欄は”２”の値を持つが、パケット様式変換器１６０２はこの欄を３”に変換する。これに加えて、テストパケットが受信された時、パケット様式変換器１６０２は導線１６１１を高値にする。これは直列並列変換器１６０３はテストパケットの内容をトランクテストバッファ１５０２に書込ませる。パケット様式変換器１６０２は完全に重複されており自己障害検出をすることが可能である。

第１７図に標識及びビット除去回路１６ｏ１の詳細を示す。この回路は標識及びビット除去を行なう。標識除去は以下のようにして実行される。トランクが遊び状態である間、標識ハ９−７０１１１１１１０　が導線１６ｏ４上に連続的に送くられる。この８ビツトパターンはレジスタ１７０１に読出される。レジスタ１７ｏ１がこのビットパターンを受信中に、レジスタ１７ｏ２は同一のビット速度にて安定した複数の”１”２から成るビット流を受信する。１つの完全な８ビツト標識パターンを受信すると、レジスタ１７０２はＡＮＤゲート１７ｏ６の出力上の”１”によって解除されるが、該ＡＮＤゲー）１７０６は標識パターンの存在を復号する。これはレジスタ１７０２にクロックとともに送信されている複数の”′１″がレジスタ１７０２から送信されるのを防ぐ。レジスタ１７０２から送くり出される複数の”１″はＡＮＤゲー）１７１４及びレジスタ１７ｏ５に向けられる。複数の”１”が存在すると、実データがレジスタ１７ｏ１から送くられることになり、導線１６ｏ７がこの実データを送信するために起動される。

実パケットからの標識パターンがレジスタ１７０１にクロ・ツクに合わせて読出された後の後続ビットは標識パターンでなく実パケツト内容となる。レジスタ１７０１に実データの８ビツトがクロックとともに読出された時は、ＡＮＤゲート１７０６はＡＮＤゲートが標識パターンを検出しないためレジスタ１７０２の解除を行なわない。この結果レジスタ１７０２はＡＮＤゲート１７１４の１つの入力に連続して複数の１１１１１のビ、ソト流を送くることとなる。ＡＮＤゲー）１７１４の他方の入力はレジスタ１７０１から実パケットの内容を受信する。ＡＮＤゲー）１７１４はこうしてレジスタ１７０２からの複数の１１１１１によって起動される。この起動信号によってレジスタ１７０１の内容がレジスタ１７３０にシフトされる。従って、ＡＮＤゲー）１７１４の出力は実パケ・ノドの内容が１つの”■“′を含む時にのみ１１１１１となる。

このようにしてパケット内容から標識が除去されたものがレジスタ１７０３にシフトされ、導線１７１０を経てパケット様式変換器１６０２に送くられる。

ビット除去は送信機１４０３が５つの連続した”′１“′を検出するごとに、これが常に゛Ｏパを挿入するために必要となる。これはパケットデータが絶対に標識／Ｘ６ターンを含まないようにするために行なわれる。これら挿入されたＯは標識を除去した後に標識及びビ・ソト除去回路１６０１によって除去される。ビ・ノド除去は以下のようトはまだ挿入された”′Ｏ°゛を含む。レジスタ１７０３にＩのビットは挿入されたビットであるはすであり、これは除去すべきである。この１１．１１１のパターンはこの挿入すれた”０”がレジスタ１７’０３の第１の位置にある１ビツトの間ＡＮＤゲート１７１８の出力を”Ｏ”にさせる。

この”０”は実パケツトデータがレジスタ１７０３にシフトされるのと同時にレジスタ１７０４にシフトされる。レジスタ１７０４内の”０”がＡＮＤゲート１７０８の入力に到達すると、導線１６０６はレジスタ１７０３内に挿入された” ０“が存在するその１クロツクパルスの間“０”′となる。導線１６０６はビット存在表示子であり、この信号はパケット様式変換器１６０２に送くられる。レジスタ１７０３内に挿入された“０”が存在するクロックパルスではビット存在信号が不在となり、この挿入された”０”が除去される。

第１８図にパケット様式変換器１６０２の詳細を示す。この回路は実パケツト変換を実行する。この回路はＣＲＣ回路１８０１及び１８０４、パケット様式変換回路１８０２及び１８０５、並びに比較器１８０３を含む。ＣＲＣ及びパケット様式変換回路はパケット様式変換過程の際にＣＲＣが回路内のエラーを正しくチェックできないために２重になっている。ＣＲＣ回路は入りパケットのＣＲＣ欄をチェックしこれを除去する。パケ。

ト様式変換回路は実パケットの変換及び新たなＣＲＣ欄の計算を行なう。比較器１８０３はパケット様式変換回路１８０２と１８０５からの変換パケットを比較する。

このパケットが一致しない時は、パケット内にエラーが存在し、これは導線１６２６上のＦＬＴＲ信号によって示めされる。このＦＬＴＲ信号は交換インタフェースに送くられ、次に中央処理装置に送くられこれによって適切な処置が取られる。

第１９図にパケット様式変換回路１８０２の詳細を示す。この回路は後続回路によって使用されるスイッチパケットを形成するために入りトランクパケットに空白欄を加えるのに使用されるパッド回路１９０１；パケット到着時間を計算し挿入するための到着時間回路１９０２；必要に応じてＰＩＤ欄を更新するためのＰＩＤ回路１９０３；パケット長を計算し挿入するための長さ回路１９０４；及びパケットのＣＲＣ欄を計算するためのＣＲＣ回路１９０５を含む。

第２０図にパケット回路１９０１の詳細を示す。この回路は入りパケットの最初に５６個の０を挿入し、またパケットの最後に２４個の０を挿入する。これら複数の０は後続回路によって加えられる欄のための位置ホルダとして機能する。パッド回路１９０１はシステムクロックからプサイクロックパルス及びファイクロックパルスの両方を受信する。第５４図に示すごとくファイバルスはプサイパルスの５倍の速度を持つ。ファイクロックパルスはパケットの最初に複数の０を置くのに使用される。

パッド回路１９０１は導線１８１４．１８１５、及び１８１６からデータ信号、データ存在信号、及びピッ、ト存在信号を受信する。これら信号は動作ＡＮＤゲート２００６から２００８までに送・くられ、これよりレジスタ２００１から２００３にシフトされる。レジスタ２００１から２００３はデータをプサイクロック速度に不動作ＡＮＤゲート２０１０あるいはＯＲゲート２０１１に送くる。導線１８１５上の最初のパルスは導線２０３１を介して制御器２００４を起動する。制御器２００４は起動されると、カウンタ２００５及びパッド導線２０２７を起動する。導線２０２７はＡＮＤゲー）２０１９及びフリツプフロップ２０２４を介してパケットの最初に５６個の０を挿入する。カウンタ２００５はクロックパルスをカウントしＡＮＤゲート２０３０を介して制御器２００４に信号を送くり５６個のパルスの後、導線２０２７を不能にする。複数の０がファイクロック速度にて挿入される。これは実パケツトデータがレジスタ２０ｏ１からシフトされる前にパケットの最初に複数の０を挿入することを可能にする。データ信号、データ存在信号及びビット存在信号がレジスタ２００１から２００３までからシフトされると、これらはゲー）２０１３．２０１４．２０１６及び２０３４、並びにフリップフロップ２０１５を介して１．５４４から８Ｍｂ／ｓに変換される。このパケットの最後の１６ビツトがレジスタ２００１内に入いると（導線２０３１が不能にされることにょっそ知らされる）、制御器２００４は導線２０３２を起動させる。これはレジスタ２００１から２００３内の最後の１６ビツトを動作ＡＮＤゲー）２０１２及びＯＲゲート２０１１を介してファイクロック速度にてシフトさせる。これに加えて、この信号はインバータ２００９を介してＡＮＤゲート２００６から２００８を不能にする。この目的は現パケットのシフトが完了するまで次のパケットがパッド回路１９０１にシフトされるのを防くことにある。レジスタ２００１からパケットの終端がシフトアウトされると、制御ｎ　２００４は２４クロツクパルスの間、導線２０２７を動作し、パケットの終端に２４個のＯを挿入する。

第２１図に到着時間回路１９０２の詳細を示す。この回路はパケットの到着時間をその到着時間部に挿入する。到着時間は正の値でなく負の値として計算される。

クロックを逆方向にランさせることによって、送信機１４０３の説明の所で後に詳述するごとく、補数を必要とすることなく到着時間を現時間に加えることがてきる。

到着時間回路１９０２はカウンタ２１０１及び２１０３、桁送りレジスタ２１０２、制御器２１０４、及びフリップフロップ２１０９から２１１１を含む。カウンタ２１０１はシステムクロック１６１からの外部ＴＩＣＫ及び５ＹＮＣパルスによって現時間を保持する。カウンタ２１０３は入りパケット内のビット数をカウントし到着時間部を検出する。パケットが到着すると、これは導線１９０７上の信号によって示めされるが、この信号は導線２１０５を介して制御器２１０４に送くられる。制御器２１０４がこのデータ存在信号を受信すると、これは導線２１１３を経て゛カウンタ２１ｏ３に信号を送くり、入りビットのカウントを開始する。これに加えて、この信号はカウンタ２１０１の内容を桁送りレジスタ２１０２にロードさせる。この結果、パケットの到着時間が桁送りレジスタ２１０２にシフトされる。到着時間部はパケットのビット位置４８から５５である。この欄は先にパッド回路１９０１によって０が挿入されている。

カウンタ２１０３が４８に達すると、これはＡＮＤゲー）２１１８を経て制御器２１ｏ４に信号を送くる。制御器２１０４は次にＡＮＤゲート２１１５の久方に信号を置き、ＡＮＤゲート２１１５を動作させる。ＡＮＤゲート２１１５が動作すると、これはＡＮＤゲート２１１６及びＯＲゲー）２１１７を介して桁送りレジスタ２１０２にその内容をフリップフロップ２１ｏ９にシフトアウトさせる。

フリップフロップ２１ｏ９がら２１１１は次にこれらのＤ入力上に受信された情報をファイクロック速度にて導線１９０９から１９１１に送信する。

第２２図にＰＩＤ回路１９ｏ３の詳細を示す。ＰＩＤ回路１９０３は入りパケットのＰＩＤ欄を読出しパケットの形式を判定する。入りパケットがデータグラムてあるときは、導線１９１８上に信号が置かれる。入りパケットがテストパケットである時は、ＰＩＤ欄内に”３”が置かれ、導線１６１１上に信号が置かれる。入りパケットは導線１９０９上に到着する。導線１９１０はこのパケットが受信されている間、連続的な複数の”１′の流れを受信する。導線１９１１は導線１９０９上に妥当ビットが存在する各ビット時間の間”１”を受信する。

導線１９１０上の最初の”１”はカウンタ２２０３にＡＮＤゲート２２０・４を介して導線１９１１上のビットをカウントすることによって妥当データビットカウントさせる。カウンタ２２０３が５９に到達すると、これはＡＮＤゲー）２２１３を動作゛させ、ＡＮＤゲート２２１３は制御器２２０５に信号を送くる。制御Ｗ３２２０５は次に導線２２１４上に起動信号を置く。この５９番目のビット時間の間、ＰＩＤｌｉの最下位ビットが導線１９０９上に置かれ、そしてＰＩＤ欄の３つの最上位ビットか桁送りレジスタ２２０１内に格納される。導線１９０９上及び桁送りレジスタ２２０１内のデータはＡＮＤゲート２２０７あるいは２２０６を動作させる。このデータが２進”１２”であり、データグラムであることを示す時は、ＡＮＤゲート２２０６が動作し、導線１９１８上に信号を置く。

導線１９０９上及び桁送りレジスタ２２０１内のデータが２進”２”あるいは” ３”であり、テストパケットであることを示す時は、ＡＮＤゲート２２０７が動作し、パケット識別子欄に９′３”を置（。導線１９０９上及び桁送りレジスタ２２０１内のデータが２進”２”である時も、ＡＮＤゲート七２０９が動作し、このパケットをトランクテストバッファ１５０２内に格納する。フリップフロップ２２１０から２２１２はシステムクロック１６１からのクロックパルスを介して導線１９１２から１９１４上の出力データを同期に保つ。

第２３図に長さ回路１９０４の詳細を示す。長さ回路１９０４は入りパケット内のバイト数をカウントし、パケットの終端にバイトカウントを置く。これに加えて、長さ回路１９０４は受信したパケットが１５０バイトを越える場合には導線工９１９上に長さエラー信号を置く。入りデータ、データ存在表示、及びビット存在表示は導線１９１２から１９１４上に受信され、桁送りレジスタ２３０１から２３０３にシフトされる。導線１９１２上にデータが最初に出現すると、導線１９１３上にも複数の１′が出現し、データが存在することを示す。

導線１９１３上の最初の”１”はＯＲゲー）２３１０を介して制御器２３０７にカウンタ２３０４を始動させる。カウンタ２３０４は導線２３１５上の入りビット存在信号をカウントし、パケット内のバイト数を判定する。導線１９１３が０ ”になると、カウンタ２３０４によって全パケットがカウントされたことを示す。導線１９１３上の”０”はカウンタ２３０４の内容を桁送りレジスタ２３０５内にロードさせる。１ビット時間の後、制御器２３０７はシフト導線２３１７を起動させ、桁送りレジスタ２３０５の内容（つまり、バイトカウント）をＡＮＤゲー）２３１１及びＯＲゲート２３１８を経てパケットにシフトさせる。これはパケットの長さカウントをパケットの終端に置く。制御器２３０７　ｉ＜シフト導線２３１７を起動させる時、これはまたカウンタ２３０６を起動させる。カウンタ２３０６が８に到達すると、これは制御器２３０７に信号を送くり、制御器２３０７はシフト導線２３１７を不能にする。カウンタ２３０６が２４に到達すると、全パケットが長さ回路１９０４にシフトされる。１５０バイトを越えるパケットは最大パケット長を越える。これら過多に長いパケットは比較器２３０８によって検出されるが、これはこのことを長さエラー導線１９１９上に信号を置くことによって示す。この長さエラー指標はそのパケットを破棄させる。

フリップフロップ２３１２から２３１４はＰＩＤ回路１９０３内のフリップフロップ２２１０から２２１２と同一の機能を遂行する。

第２４図に直列並列変換回路１６０３の詳細を示す。

直列並列変換回路１６０３はバッファ２４０１及びアドレス制御インタフェース２４０２を含む。バッファ２４０１はデータデータ存在指標及びビット存在指標をパケット様式変換器１６０２から受信する。バッファ２４０１は入りデータをバイト形式に変換し、このバイトを導線２７２０を経てアドレス制御器１４０４に送くる。アドレス制御インタフェース２４０２は導線２７２１から２７２７上の信号によってケーブル２７２０上の情報をどこに書込むかの信号を送くる。導線、２７２１から２７２３はそれぞれ受信バッファ１５０１、トランクテストバッファ１５０２、及び一時ポインタに対する書込み指令である。導線２７２６から２７２７は一時ポインタを受信バッファあるいはトランクテストバッファ書込みポインタのどちらかに等しくセントし、また導線２７２４から２７２５は受信バッファあるいはトランクテストバッファ書込みポインタを一時ポインタと等しくセットする。

第２５図にバッファ２４０１の詳細を示す。バッファ２４０１は実直列並列変換を遂行する。入りデータ、データ存在指標、及びビット存在指標は導線１６０８．１６０９、及び１６１０上に受信される。入りデータは桁送りレジスタ２５０１と２５０４によって緩衝され、データ存在指標は桁送りレジスタ２５０２と２５０５によって緩衝され、そしてビット存在指標は桁送りレジスタ２５０３と２５０６によって緩衝される。データビットがレジスタ２５０４にシフトされると、これらは桁送りレジスタ２５０７によってバイトにアセンブルされる。

カウンタ２５０９は入りビット存在信号をカウントし、完全なバイトかアセンブルされた時期を知る。１つのハイドがアセンブルされると、このバイトはＡＮＤゲート２５１０からの信号を介して出力レジスタ２５０８にロードされる。これに加えて、ＡＮＤゲー１−２５１０及び２５１１はフリップフロップ２５１２をセットするが、−タ存在信号はアドレス制御インタフェース２４ｏ２にバイトの送信準備ができたことを知らせる指標である。

バイトが送信されると、アドレス制御インタフェース２４０２は導線２４０３上に１つの信号を置きバイトの受信を知らせる。この信号はフリップフロップ２５１２をリ　セ　ッ　ト　す　る　。

第２６図にアドレス制御インタフェース２４ｏ２の詳細を示す。アドレス制御インタフェース２４ｏ２はメモリ１４０１内に位置する受信バッファ１５ｏ１とトランクテストバッファ１５０２の書込みを制御する。フリップフロップ２６０５はエラーを含むパケットあるいはバッファが溢れたため破棄しなければならないパケットの破棄を制御する。フリップフロップ２６ｏ８はデータが受信バッファ１５０１に書込まれるべきが、あるいはトランクテストバッファに書込まれるべきかの選択をする。バッファ２４０１は導線２４ｏ４上に信号を置くことによってこれがバイトをアセンブルしたことを知らせる。この信号は導線２６３１上の信号を介して制御器２６０１にフリップフロップ２６０５をセットさせる。フリップフロップ２６０５が１”にセットされると、ＡＮＤゲート２６１０が動作し、これはＡＮＤゲート２６１１．２６１２．２６１４、及び２６１５を動作させる。バッファ２４０１がテストパケットを送信しているききは、パケット様式変換器１６ｏ２は導線１６１１上に１つの信号を置く。この信号はフリ、ツブフロップ２６０８をセットするが、該フリップフロップはＡＮＤゲー）２６２２から２６２５を動作させる。この動作はパケットをトランクテストバッファ１５ｏ２に書込ませる。

バッファ２４０１内のパケットがテストパケットでないれる。これはインバータ２６２１を介してＡＮＤゲート２６１６から２６１９を動作させる。これらＡＮＤゲートが動作すると、パケットは受信バッファ１５ｏ１内に書込まれる。

第２７図にアドレス制御器１４ｏ４の詳細を示す。アドレス制御器１４ｏ４は送信機１４０３、受信機１４０２、入力回路１４ｏ６及び出力回路１４ｏ５がメモリ１４０１の適当な部分の読出し及びそこへの書込みを行なうことを可能にする。アドレス制御器１４ｏ４は受信インタフェース２７ｏ１、出方インタフェース２７０３、送信インタフェース２７１１、入力インタフェース２７３１、及びメモリインタフェース２７ｏ２を含む。これに加えて、この回路はフル／空き回路２７０４．２７０７．２７０８、及び２７１２；並びにフリップフロップ２７０５．２７ｏ６．２７ｏ９、及び２７１ｏを含む。

タイマ２７１４は受信機１４ｏ２、送信機１４ｏ３、出力回路１４０５及び入力回路１４ｏ６がメモリ１４０１内のバッファにいつアクセ、スするかを導線２７６ｏがら２７６３を順次起動させることによって制御する。フル／空き回路はバッファの溢れ及び空き状態を検出するのに使用され、フリップフロップは関連するバッファ内にデータが存在する時を示すのに使用される。アドレス制御器１４０４はシステムクロック１６１からのシータクロック速度にて動作する。

受信インタフェース２７０１は受信機１４０２からの書込み要求を導線２７２１から２７２７上に受信する。

つまり、これは受信機１４０２からのデータをケーブル２７２０上に受信する。

受信インタフェース２７０１はこれら書込み要求に応答して、データをメモリ１４０１内に書込むために、受信バッファ書込みポインタ、トランクテストバッファ書込みポインタ、あるいは一時ポインタのいずれかを提供する。例えば、導線２７２２上の信号は受信インタフェース２７０１にデータを受信バッファ書込みポインタによって示めされるアドレスに書込ませる。データか書込まれると、受信バッファ書込みポインタが増分され、この新たなアドレス及びこのアドレスに１を加えたものが受信バッファフル／空き回路２７０４に送くられる。受信バッファフル／空き回路２７０４が受信バッファ１５０１が空であることを検出すると、これはフリップフロップ２７０５をリセットし、導線２７３８からデータ存在信号を除去させる。受信バッファフル／空き回路２７０４か受信バッファ１５０１か溢れ状態であることを検出すると、これは導線２７２８上に受信バッファ過ロード指標を送くる。導線２７２２上の信号はケーブル２７２ｏ上のデータをトランクテストバッファ１５０２に書込ませる。この回路は受信バッファ１５０１の書込みと類似の動作するが、トランクテストバッファのフル／空き商路２７ｏ７がトランクテストバッファ１５０２が空の時フリップフロップ２７ｏ６をリセットし、これはトランクテストバッファ１５ｏ２が溢れたことを導線２７２９上の信号を介して示めす点か異なる。

一時ポインタはパケット長を長さ欄に書込むため、またエラーを含むパケットを破棄するために使用される。

一時ポインタは、パケットの長さ欄、及びパケットの実長かパケットの殆がバッファ内に書込まれるまで未知であるために使用される。実長は以下の方法にてパケットに挿入される。一時ポインタが書込みポインタと等しくセットされ、書込みポインタがバッファへのパケットの書込みを開始する。パケット長（これはパケットの終端付近に置かれる）の書込み準備ができると、これは一時ポインタを使用して書込まれる。一時ポインタは書込みポインタと等しくセットされているため、これは長さ欄の位置を指す。こうして、実パケット長がパケットの長さ欄に書込まれる。

パケット内にエラーが検出されると、パケットは破棄される。これは導線２４２７にパルスを送くる受信機１４０２によって遂行されるが、これは受信インタフェ−ス２７０１に受信バッファに対する書込みポインタを一時ポインタとゝ等しくセットさせる。

出力インタフェース２７０３は導線２７３２から２７３６を介して出力回路１４０５からの読出し要求を受信する。出力回路１４０５はこの読出し要求に応答してメモリ１４０１からデータを読出すための適当なポインタを提供する。例えば、導線２７３２上の信号は出力インタフェース２７０３に受信バッファ１５０１の受信バッファ読出しポインタによって示めされるアドレス位置からデータを読出させる。導線２７３３上の信号は出力インタフェース２７０３にスイッチテストバッファ１５０４のスイッチテストバッファ読出しポインタによって示めされるアドレス位置を読出させる。出力インタフェース２７０３はデータの読出しを行なうと、このデータをケーブル２７３１を経て出力回路１４０５に送くる。

溢れ状態は受信バッファフル／空き回路２７０４によって検出される。これは該回路２７０４によって読出しポインタを書込みポインタに１を加えたものと比較することによって遂行される。これら２つが等しい時は、これは受信機が受信バッファ１５０１にもう１つのバッファを書込めば溢れが発生することを示す。

入力インタフェース２７１３の動作は受信インタフェース２７０１と類似する。

入りデータはケーブル２７４４を経て入力回路１４０６から受信され、送信バッファ１５０３あるいはスイッチテストバッファ１５０４に書込まれる。入力回路１４０６からの書込み要求は導線２７４５から２７５２、及び導線２７６５を介して実行される。スイッチテストバッファのフル／空き回路２７０８及び送信バッファのフル／空き２７１２は入力インタフェース２７１３から書込みポイ゛ンタアドレスを受信し、スイッチテストバッファ１５０４及び送信バッファ１５０３のフル／空き状態を管理する。これらフル／空き回路はフリフプフロップ２７０９及び２７１０をリセットし、導線２７４２及び２７４３を経てバッファ溢れ状態を送信する。送信インタフェース２７１１の動作は出力インタフェース２７０３と類似する。データはメモリ１４０１内の送信バッファ１５０３あるいはトランクテストバッファ１５０２から読出される。データは読出されると、これはケーブル２７５５を経て送信機１４０３に送くられる。読出し要求は導線２７５３及び２７５４を介して送信機１４０３から受信される。送信インタフェース２７１１は一時ポインタは含まない。

メモリ１４０１は以下の循環バッファ、つまり受信バッファ１５０１、ｌ−ランクテストバッファ１５０２、送信バッファ１５０３、及びスイッチテストバッファ１５０４を含む。第２８図に循環バッファの詳細を示す。循環バッファは読出しポインタ２８ｏ１及び書込みポインタ２８０４かメモリ１４０１内の同一部を連続的に読出し及び書込みするのを可能にし、読出しポインタ２８０１が常に書込みポインタ２８０４の前にあり、書込みポインタ２８０４はまた読出しされていないメモリ１４０１の部分を書込むことはできない。各続出し及び書込み動作の後、適当なポインタ（読出しあるいは書込み）か１増分される。書込みポインタ２８０４が読出しポインタ２８０１より１小さい位置にある時は、バッファはフルである（つまり、次の書込み動作はバッファの読出しポインタ２８０１がまた読出しを終えてない部分に重複して書込みを行なうことになる）。この状態か発生すると、フル／空き回路２８０３は導線２８０８上にバッファ満杯状態を示めす。同様に、読出しポインタ２８０１が書込みポインタ２８０４より１小さい位置にある時は、バッファは空である。

一時ポインタは受信機１４０２、入力回路１４０６、及び出力回路１４０５によって各種用途に使用される。

例えば、受信回路においては、この一時ポインタは書込みポインタが書込みその後受信機１４０２がエラーを発見した場合、書込みポインタをハックアップするのに使用される。一時ポインタはパケットの第１のバイトを含むメモリ位置を指す。書込みポインタを一時ポインタと等しくセットすることによって、このパケットは効果的に破棄される。

第２９図に典型的なポインタを示す。ポインタはバ。

ファの読出し及び書込みをするためバッファ内の現位置のアドレスを含む。このポインタ回路は以下の機能、つまり、ポインタのリセット；ポインタの増分（ラップアラウンドを含む）；外部源からのポインタのロード、例えば、読出しポインタを一時・叶インタと等しくセット；並びにフル／空き回路によって使用されるための現アドレス、及び該アドレスに１を加えたアドレスの提供を行なう。現アドレスはレジスタ２９０１内に格納される。このアドレスはケーブル２９１９上に提供され、該アドレスに１を加えたものはケーブル２９２１上に提供される。リセット動作はケーブル２９２０１の開始アドレスを以下のごとくレジスタ２９０１にロードさせる。

リセットは導線２９１５上の信号によって起動される。

この信号はＯＲゲート２９０２を介してレジスタ２９０１を起動させる。これに加えて、このリセット信号はＯＲゲート２９０９を動作させるか、該ＯＲゲートはＡＮＤゲート２９１３を起動させる。ケーブル２９２ｏ上の開始アドレスはＡＮＤゲート２９１３及びＯＲゲート２９１２を通過しＡＮＤゲー）２９０５の１つの入力に到達する。ＡＮＤゲート２９０５の他方の入力はインバータ２９０６を介して起動され、こうして開始アドレスはレジスタ２９０１にロードされる。

ポインタの増分はポインタに次のメモリアドレスの読出しあるいは書込みをさせる。ポインタが限界アドレスに到達すると、この増分はラウンドアップを起こさせる。増分は導線２９１６上の信号によって始動される。この信号はＯＲゲート２９０２を介してレジスタ２９０１を起動させる。し／メタ２９０１にロードされるアドレスはメモリ領域か限界に達っしたか否かによって左右される。限界に達っしてない場合は、比較器２９０７が動作し、これはＡＮＤゲート２９１１及びＯＲアゲ−２９１２を動作させる。ＯＲゲート２９１２が動作すると、現アドレスに１を加えたものかＡＮＤゲート２９０５及びＯＲゲート２９０４を経てレジスタ２９０１にロードされる。限界に達っしている時は、比較器２９０８が動作する。これはＯＲゲ−）２９０９を動作し、該ゲート２９０９は前述したごとく動作２９２０上の開始アドレスをレジスタ２９０１にロードさせる。これがラウンドアップである。外部源からのロードは導線２９１７上の信号によって始動される。この信号はＯＲゲート２９０２を介してレジスタ２９０１を起動させる。これに加えて、この信号はＡＮＤゲー）２９０３を起動しインバータ２９０６を介してＡＮＤゲー）２９０５を不能にする。ＡＮＤゲート２９０３が起動されると、ケーブル２９１８上の外部アドレスがＯＲＩ’−ト２９０４を経てレジスタ２９０１に入力される。

第３０図は受信インタフェース２７０１の詳細を示す。受信インタフェース２７０１は受信バ・ノファ書込みポインタ３００１、一時ポインタ３００２、及びトランクテストバッファポインタ３００３を含む。これらポインタは第２９図に説明のポインタと類似しており、受信機１４０２の受信バッファ１５０１及びトランクテストバッファ１５０２の読出しに使用される。データはバッファ２４０１からケーブル２７２０上に受信され、ケーブル３００４を介して、メモリイン久 −フエース２７０２を経てメモリ１４０１に送くられる。メモリ位置は、アドレスケーブル３００６を介して指定される。このアドレスはＯＲゲート３０１５及びＡＮＤゲート３０１１を介して対応するポインタ３００１．３００２、あるいは３００３のリードから受信される。ゲート３００−９から３０１１は多重入力ＡＮＤゲートであり、ケーブル３００４から３００６を介してデータの送信、指標の書込み、及びメモリ１４０１の読出しを行なう。出力インタフェース２７０３、入力インタフェース２７．１３　、及び送信インタフェース２７１１は受信インタフェース２７０１と類似した設計である。

第３１図にスイッチインタフェース１４１８の詳細を示す。スイッチインタフェース１４１８は２つの主要な機能を持つ。これは交換ネットワーク１１６の交換アレイ１７０あるいは１７１のどちらかへのパケットの送信あるいは該アレイのどちらかからパケットを受信し、またこれは通信量及びエラー統計の保持を行なう。エラー及び制御情報は保守レジスタ３１０１を介してスイッチインタフェース１４１８と中央処理装置１１５との間を通信される。スイッチインタフェース１４１８はパケットを出力制御器３１０６を介して交換ネットワーク１１６の交換アレイ１７０あるいは１７１のどちらかに送信する。通常のロードシェア動作においては、交換インクフェース１４１８は交換アレイ１７０と１７１とに交互にロードする。しかし、中央処理装置１１５はスイッチインタフェース１４１８に全てのパケットを交換アレイ１７０あるいは１７１のどちらかのみに向けさせることも、またパケットをいずれのアレイにも送信させないようにすることも可能である。この最後のモードは効果的にトランク制御器の機能を停止させる。第５５図に出力制御器３１０６の詳細を示す。スイッチインタフェース１４１８は入力制御器３１０７を介して交換アレイ１７０あるいは１７１のいずれかからパケットを受信するが、該入力制御器３１０７は入りパケットを入力回路１４０６あるいはＩＳＲに適切に経路指定する。入力制御器３１０７は保守パケットをｌＲ８３１０５に送くる。

他の形式の全てのパケットは入力回路１４０６に送くられる。第５６図に入力制御器３１０７の詳細を示す。

スイッチインタフェース１４８はさらにトランク制御器１３１と中央処理装置１１５の間に保守読出し及び書込み機能を提供する。これら保守機能は保守チャネル２００あるいは交換ネットワーク１１６を経て送信される保守読出し及び書込みパケットの使用によって提供される。保守チャネル２００を経て送信される保守パケットは保守レジスタ３１０１の読出し及び書込みのみか可能であり、一方、交換ネットワーク１１６を経て送信される保守パケットは保守レジスタ３１０１に加えて通信量回路３１２０及びエラー回路３１１９の読出し及び書込みが可能である。

以下は交換ネットワーク１１６から受信された保守パケットの処理について述べる。交換ネットワーク１１６を経て導線１３２上に入力制御器３１０７によってパケットが受信されると、該入力制御器３１０７はパケットの制御器を読出しこれが保守パケットであるか否かを判定する。そのパケットが保守パケットでない時は、これは入力回路１４０６に送信される。そのパケットが保守パケットである時は、これはｌ５Ｒ３１０５を経てレジスタ３１０３に送信される。

保守パケットが受信された時は、保守制御器３１０２はレジスタ３１０３に受信されたパケットの制御器を読出し、そのパケットが保守読出しパケットであるかあるいは保守書込みパケットであるか判定する。これが保守書込みパケットである時は、パケットからの情報がバス３１２１を経て保守制御器３１０２の制御下において保守レジスタ３１０１、通信量回路３１２０．及びエラー回路３１１９に送信される。この保守情報は次にこの着信先からレジスタ３１０３に送り戻され、そして次に書式化器３１２５及び出力制御器３１０６を経て中央処理装置に送くり戻され、着信先にその情報が正確に書込み及び格納されたか調べられる。

パケットが保守読出しパケットである時は、保守レジスタ３１０１、エラー回路３１１９、及び通信量回路３１０２内に格納された情報がレジスタ３１０３に読出され、次に中央処理装置に送信される。パケットが中央処理装置に送くり戻される前に、発信側及びゝ着信先アドレスが交換され、ＣＲＣコードの再計算がなされる。これら機能はパケット書式化器３１０４によって実行される。

スイッチインタフェース１４１８はさらに通信量回路３１２０を介してトランク制御器の通信量ロードを監視する。通信量回路３１２０によって通信量オーバロード報告及び通信量ロードデータの両方が生成される。通信量オーバロード報告は保守レジスタ３１０１内に格納され、ケーブル６００５を経てトランク制御器盤保守回路（ＴＣＢＭＣ）に１つの信号を送信する。ＴＣＢＭＣ６００１はこの信号に応答して保守チャネル２００を経て中央処理装置１１５に割り込みを送信する。中央処理装置１１５は通信量回路３１２０からこの通信量ロードデータを交換ネットワーク１１６から送信される保守読出しパケットを使用して読出す。

この通信量ロードデータはまた送信機１４０３に対する流れ制御指標を生成しこれをケーブル５０１２を経て送信機１４０３に送信するのにも使用される。第５９図はこの通信量回路３１２０の詳細を示す。これに加えて、エラー回路３１１９がトランク１１８上に受信されるパケットのエラー率を監視するのに使用される。エラー回路３１１９はエラー率が既定の最大エラー率を越えると、エラー信号を生成するとともにある一定の期間を通じての正確なエラー率を示すエラーデータを生成する。エラー信号は保守レジスタ３１０１に格納され、ケーブル８００５を経てＴＣＢＭｃｅｏｏ　ｔに送信される。ＴＣＢＭＣ６００１はこの信号に応答して保守チャネル２００を経て中央処理装置１１５に割り込みを送信する。このエラー率データは中央処理装置１１５によってエラーＴＣＢＭＣ３１１９より交換ネットワークｊ、１　Ｂを経て保守読出しパケｙ）を送信することによって読出される。

保守レジスタ３１０１はエラー回路３１１９からのエラー報告を導線３１１６上に受信し、また通信量回路３１２０からの通信量報告を導線３１１７上に受信する。

これに加えて、保守レジスタ３１０１は他のエラー指標、例えば、受信機１４０２、送信機１４０３、入力回路１４０６、及び出力回路１４０５からのエラー信号及び論理障害信号などのパケットをケーブル３１１０から３１１３を介して受信する。これら報告、エラー、及び障害指標信号が発生すると割り込みがＴＣＢＭＣ６００１及び保守チャネル２００を介して中央処理装置１１５に送くられる。保守レジスタ３１０１は保守チャネル２００を介して読出し及び書込みされる。保守チャネル２００からの読出し書込み要求はＴＣＢＭＣ６００１によってケーブル６００５を介して制御される。保守チャネル２００については第６０図と関連して詳細に説明する。

第３２図に入力回路１４０６の詳細を示す。この回路はスイッチインタフェース１．４１８を経て交換ネソトワーり１１６からスイッチパケットを受信しこのパケットをメモリ１４０１内の適当な部分に書込む。入力回路１４０６はパケット書式変換器３２０１及び直列並列変換器３２０２を含む。入りパケットは導線３２０４上のデータ存在指標とともにスイッチインタフェース１４ｏ６から導線３２０３上に受信される。パケット書式変換器３２０１は入りパケットの制御欄から読出しパケットの形式を判定する。それがメモリ書込みパケットである時は、これは導線３２１２上の信号によって示めされる。

それがテストパケットである時は、これは導線３２１０上の信号によって示めされる。パケット書式変換器３２０１はまたメモリ書込みパケットの長さ及びＣＲＣ欄を更新する。パケットの書式変換か完了すると、このパケットは直列にて直列並列変換器３２０２に送くられる。

直列並列変換器３２０２はこの入り直列流をバイトに変換し、またこのバイトのメモリへの伝送を制御する。通常のデータパケットである時は、このデータは導線２７４５上の信号を介して送信バッファ１５０３に書込まれる。テストパケットである時は、このデータは導線２７４６上の信号を介してスイッチテストバッファ１５０４に書込まれる。メモリ書込みパケットである時は、データはそのパケット自体に指定されるメモリ位置に書込まれる。導線２７４７から２７５２、及び導線２７６５は２つの一時ポインタの書込み及びセットを行なう。一時ポインタ１はエラーが検出されたパケットを破棄するのに使用され、一時ポインタ２はメモリ書込みパケットのデータ部を指定のメモリ位置に書込−むのに使用される。

第３３図はパケット書式変換器３２０１の詳細を示す。パケット書式変換器３３０１は重複ＣＲＣ回路３３０１及び３３０３、重複パケット書式変換回路３３０２及び３，３０４、並びに比較器３３０５を含む。これら重複回路は書式変換過程においてＣＲＣコードかエーラーの検出をできないために必要である。入りパケットはパケット書式変換器３２０１によって導線３２０３１に受信される。ＣＲＣ回路３３０１及び３３０３は入りパケットのＣＲＣ欄をチェックする。両方のＣＲＣ回路が同一のエラーを検出した時は、ＡＮＤゲート３３０１３によってパケｙ）受信エラー信号が生成され、導線３２０６を経てスイッチインタフェース１４１８に送くられる。これに加えて、パケット受信エラーか発生すると導線３２１１上に１つの信号が置かれる。この信号は直列並列変換器３２０２にこのパケットを破棄させる。エラーか検出されなかったパケットは、次にパケット書式変換回路３３０２及び３３０４によって書式変換される。この書式変換過程は制御欄、長さ欄、及びＣＲＣ欄の更新を伴なう。パケット書式変換器３３０２及び３３０４による書式変換に不一致が存在する時は、この不一致は比較器３３０５によって検出される。この不一致は比較器３３０５にスイッチインタフェース１４１８に導線３２０５を経て１つの障害指標を送信させる。

第３４図はパケット書式変換回路３３０２の詳細を示す。パケット書式変換回路３３０２は書式制御器３４０１、書式長目路３４０２、及び書式ＣＲＣ回路３４０３を含む。パケット書式変換回路３３０２はメモリー込みパケットの制御器、長さ欄、及びＣＲＣ欄のみを更新する。他のパケットはこの回路によって変更されることなく通過する。書式制御器３４０１はパケットをＣＲＣ回路３３０１より導線３３０７を経て受信する。導線３３０７上にデータが存在することを示めすために導線３３０８上に１つの信号が置かれる。このデータ存在信号は導線３４０５を経て書式長目路３４０２に、また導線３４０８を経て書式ＣＲＣ回路３４０３に送信される。書式制御器３４０１は入りパケットの制御器を調べる。この欄が”４”　（メモリ書込みパケットであることを示す）である時は、書式制御器３４０１は導線３２１２上に１つの信号を置くが、これは書式長目路３４０２及び書式ＣＲＣ回路３４０３を起動する。入りパケットがメモリ書込みでない時は、書式制御器３４０１はパケットをシフトする。パケットがテストパケットである時は、書式制御器３４０１はこれを導線３２１０上に１つの信号を置くことによって示すが、この結果このパケットがスイッチテストバッファ１５０４に書込まれる。書式制御器３４０１がメモリ書込みパケットを受信した時は、書式長目路３４０２は導線３２１２からのメモリ書込みパケット信号に応答して長さ欄に定数長を書込み、書式ＣＲＣ回路３４０３は新ＣＲＣを計算する。長さ欄に定数長が書込まれるのは、スイソチテス・−トバッファ１５０４に書込まれるメモリ書込みパケットがパケット見出し欄を含むのみて、データを含まないため、これが同一長となるためである。書式変換されたパケットは次に導線３２０８を経て直列並列変換器３２ｏ２に送くられる。

第３５図に書式制御器３４０１の詳細を示す。、書式制御器３４０１は入りパケットの制御器を読出す。入りパケットがメモリ書込みパケットである時は、導線３２１２上に１つの信号が置かれ、また入りパケットが通常のデータパケット以外のものである時は、導線３２１ｏ上に１つの信号が置かれる。パケットは導線３３ｏ７上に送くられ、システムクロック１６１がらのファイクロツタ速度にてレジスタ３５０１及び３５ｏ２にシフトされる。これはレジスタ３５ｏ１内の制御器を捕えるために行なわれる。同時に、データ存在信号がレジスタ３５０３内にシフトされる。パケットの４８ビツトがレジスタ３５０１及び３５０２にシフトされた時、レジスタ３５０１は制御器、つまりビット４ｏがら４８を含む。この制御欄内の値は導線３５１１を経て比較器３５ｏ４及び３５０５に送くられる。比較器３５ｏ４及び３５ｏ５は制御器を読出しパケット形式を判定する。制御器がｎ４”　（メモリ書込みパケットを示す）である時は、比較器３５０４が動作しＡＮＤゲート３５ｏ８及び３５１゜を介して導線３２１２上に、１つの信号を置く。制御器がパ０”でない時は、比較器３５０５が動作しＡＮＤゲー）３５０９を介して導線３２１ｏ上に１つの信号を置く。フリップフロップ３５ｏ６及び３５０７はデータ及びデータ存在信号をファイ速度にてクロックさせ乞。

第３６図に書式長目路３４０２の詳細を示す。書式長目路３４０２は定数長をメモリ書込みパケットの長さ欄に置く。他の全てのパケットは変更を受けずシフトされる。入りデータ及びデータ存在信号は導線３４０４及び３４０５上に到達する。入りパケットがメモリ書込みパケットでない時は、データはフリップフロップ３６０１、ゲート３６０８及び３６０９及びフリップフロップ３６０７へとシフトされる。データ存在信号はフリップフロップ３６０２及び３６１１を経てシフトされる。フリップフロ、プはシステムクロック１６１の制御下にてファイクロック速度にて動作する。入りパケットかメモリ書込みパケットである時は、これは導線３２１２上の信号によって示めされる。このメモリ書込み信号はフリップフロップ３６０５をセットする。フリップフロップ３６０５がセットされ、パケットの第１ビ、トがフリップフロップ３６０１に開始されるその時、フリップフロップ３６０４がセットされ、この結果、定数′′１８”が桁送りレジスタ３６０６からＡＮＤゲート３６１０及びＯＲアゲ−３Ｅ３０９を経てパケットの長さ欄にシフトされる。同時に、カウンタ３６０３が起動される。カウンタ３６０３が”７”に達っすると、フリップフロ、プ３６０４がリセットされ、桁送りレジスタ３６０６がシフトを中止する。パケットの残りの部分がＡＮＤゲート３６０８及びＯＲアゲ−３６０９にシフトされる。

第３７図に書式ＣＲＣ回路３４０３の詳細を示す。書式ＣＲＣ回路３４０３はメモリー込みパケットのＣＲＣ欄を再計算する。他のパケットは変更を受けずにシフトされる。導線３４０８上の入りデータ存在信号は、制御器３７０４にカウンタ３７０３を起動させる。カウンタ３７０３は導線３４０７上に出現し、フリップフロップ３７０１、データセレクタ３７０６、及びフリップフロップ３７０７を通過する入りパケットのビットをカウントする。データはこの回路を通過すると、これはＣＲＣ回路３７０５にも送くられるが、該回路は新ＣＲＣを計算する。これはパケットの最初の１２８ビツトがパケット見出しを含み、ＣＲＣの計算が必要なのはパケットのこの部分のみであるためである。１２８ビツトの後のパケットの残りの部分はデータを含む。このデータはメモリに書込まれパケットが伝送される時、そのパケット内には出現しない。データは論理翻訳テーブル１５ｏ５に書込まれ、従って、ＣＲＣ欄はパケットのデータ部分までは計算されない。データセレクタ３７０６がらパケットの終端が去る時、制御器３７ｏ４は再計算したＣＲＣ欄をデータセレクタからパケットの終端にシフトする。

第３８図に直列並列変換器３２０２の詳細を示す。直列並列変換器３２０２はバッファ３８ｏ１及びアドレス９５制御インタフェース３８０２を含む。バッファ３８０１は導線３２０８上に入り直列情報を受信しこの情報をバイトに変換しこれらをケーブル２７４４を経てアドレス制御器１４０４に送信する。アドレス制御インタシェース３８０２はアドレス制御器１４０４にメモリ１４０１内のどこにデータを書込むかの信号を送くる。この信号法は導線２７４５から２７５２、及び導線２７６５を介して提供される。この信号法は受信アドレス制御インタフェース回路２４０２と類似の方法によって達成される。

第３９図にバッファ３８０１の詳細を示す。バッファ３８０１は入り直列データをバイト形式に変換する。これに加えて、これはアドレス制御インタフェース３８０２にバッファ内にＣＲＣ欄が存在する時について信号を送くる。これはメモリ書込みパケットにおいては、アドレス制御インタフェース３８０２ＣＲＣ欄をスイッチテストバッファ１５０４に書込み、またパケットのデータ部を別のメモリ位置に書込むために必要である。入りデータ及びデータ存在信号は導線３２０８及び３２０９上に出現し、これらはレジスタ３９０１及び３９０２にシフトされる。レジスタ３９０３内でバイトがアセンブルされると、これはレジスタ３９０４にロードされそしてケーブル２７４４を経てアドレス制御器１４０４に送くられる。導線３８０５上の信号はアドレス制御インタフェース３８０２にＣＲＣ欄の送信準備が完了したことを７積”：５９−５０１８４９　（２の知らせる。上記の点を除き、バッファ３８０１の動作はバッファ２４０１の動作と類似する。

第４０図にアドレス制御インタフェース３８０２の詳細を示す。アドレス制御インタフ、エース３８０２は第６図に示すものと類似するパケットをメモリ１４０１内に書込む。このパケットはデータパケット、メモリ読出しパケット、あるいはスイッチテストパケットであ−り得る。データパケットである時は、パケットはメモリ１４０１内の送信バッファ１５０３に書込まれる。バッファ３８０１内にて最初のバイトの準備が完了すると、これは導線３８０４上の信号によって知らされる。この信号は制御器４０２８に導線４０３０上に１つの信号を置かせる。この信号はフリップフロップ４０１３をセットし、該フリップフロップはＡＮＤゲート４０１２の出力に１つの９１”を置く。制御器４０２８は次に導線４０３５上に１つの信号を置く。これは書込みバッフγ指令である。データパケットの場合には、データは送信バッファ１５０３に書込まれるが、これは導線４０３５信号がＡＮＤゲート４０１６を動作し、該ゲー）４０１６がＡＮＤゲー）４０１７を動作するためである。ＡＮＤゲ−）４０１７が動作すると、導線２７４５上に１つの信号が置かれる。この信号はアドレス制御器１４０４に送くられ、これはバッファ３８０１内に含まれるバイトをメモリ１４０１内の送信バッファ１５０３内に書込ませる。この過程がバッファ３８０１から全パケットか続出され送信バッファ１５０３内に書込まれるまで継続する。各バイトがバッファ３８０１から送信バッファ１５０３に伝送されると、制御器４０２８は導線３８０３を経てバッファ３８０１に受信確認信号を送くる。テストパケットの場合の動作もデータパケットの場合の動作と類似するが、パケットが送信バッファ１５０３てなくスイッチテストバッファ１５０４に書込まれる点が異なる。これは導線３２１０上の信号によってフリップフロップ４００５がセットされることによって達成される。

フリップフロップ４００５がセットされると、ＡＮＤゲート４０１７から４０２１か不能にされ、ＡＮＤゲート４０２３から４０２７が起動される。これはスイッチテストバッファ１５０４の書込みを起動し、一方、送信バッファ１５０３の書込みを不能にする。メモリ書込みパケットはパケット置部、発信側及び着信先トランク制御器部、制御器部、到着時量器、プロセス同定子欄、論理アドレス欄、タイムスタンプ欄、及びＣＲＣ欄かスイッチテストバッファ１５０４がスイッチテストバッファ１５０４内に書込まれ、一方、データ欄がそのパケットによって指定される他のメモリ位置に書込まれることを要求する。これを達成するためには、制御器４０２８はパケットの書込みの殆どの間スイッチテストバッファ１５０４の書込みを起動する。これはデータ欄まての始めの欄を導線２７４６を介してスイッチテストバッファ１５０４に書込まず。パケットのデータ部の書込みが開始される時、制御器４０２８はスイッチテストバッファ１５０４の書込みを不能にし、一方、一時ポーインタの書込みを起動し、パケットのデータ部を導線２７４７を経てポインタ２が指すメモリ位置に書込む。データ部の書込みが完了したら、制御器４０２８は導線２７４６を介してＣＲＣ欄をス・（ツチテストバノフγ１５０４に書込ませる。

バッファ３８０１内に格納されたパケットがエラーを含む時、あるいはパケットが書込まれているバッファか溢れを起こした時は、パケットは破棄される。エラーを含むバケツ）は導線３２１１上の信号によって示めされる。送信バッファ１５０３の溢れは導線２７４３上の信号によって示めされ、またスイッチテストバッファ１５０４の溢れは導線２７４２上の信号によって示めされる。パケｙ）の破棄は一時ポインタ１によって達成されるが、これは書込み動作の開始において書込みポインタと同一にセットされる。エラーが発見されたり、バッファの溢れが発生した場合、導線２７４８あるいは２７６５上の信号を介して書込みポインタか一時ポインタと同一にセットされる。この結果書込みポインタかパケットの書込みを開始した時にその書込みポインタかあった位置に戻される。次のパケットがエラーを持つパケットの上に書込まれ、こうしてエラーを持つパケットか破棄される。書込みポインタを一時ポインタ１と等しくセットする動作は、制御器４０２８によって導線４０３６上に１つの信号を置くことによって達成される。

この動作は各書込み動作の終端においてなされる。しかし、パケ・ストが破棄されない通常の書込み動作においては、ＡＮＤゲート４０１０の他方の入力が不能にされているため導線４０３６上の信号はなんの変化も起こさせない。破棄信号が受信されると、フリップフロップ４０１３は１０゛にリセットされる。これはＡＮＤゲート４０１２を切り、この結果ＡＮＤゲー）４１０６が不能にされ、送信及ヒスイソチテストバソファの両方の書込ミカ不能ニされる。これに加えて、フリップフロ、７プ４０１３か９”０“ゞにリセットされると、ＡＮＤゲート４０１０が起動され、これは書込みポインタを一時ポインタ１と等しくセットし、この結果そのパケットを破棄する。

第４１図に出力回路１４０５の詳細を示す。出力回路１４０５はメモリ１４０１からデータパケ・スト、メモリ読出し及び書込みパケット、並びにスイッチテスト、Ｎ６ケツトを読出しこれらパケットをスイ・ソチインタフェース１４１’８を経てスイッチネットワークに送信する。出力回路１４０５は並列直列変換器４１０１及び／くケ・スト書式変換器４１０２を含む。並列直列変換器４１０１は導線２７３２から２７３８を使用して、アドレス制御器１４０４を介してメモリ１４０１からデータを読出す。データは並列形式にて読出され、ケーブル２７３１上に出現スル。パケットの形式によって、並列直列変換器４１０１は導線２７３２．２７３３．２７３５、あるし）は２７３６上に信号を置き、受信バ・ノファ１５０１あるいはスイッチテストバッファ１５０４を読出し、ま、た一時ポインタをロードする。以下にデータパケ・ノド、メモリ読出しあるいは書込みパケット、及びスイ・ソチテスト、Ｎ＋ケットに対する動作を説明する。並列直列変換器４１０１がメモリ１４０１を読出している間に、該変換器はデータを直列に変換し、該直列データをパケット書式変換器４１０２に送くる。パケット書式変換器４１０２は導線４１１５上にパケットを受信し、パケ、ストのＣＲＣ４１ａをチェックし、このパケットをスイッチネットワークに送信するために新ＣＲＣ欄を計算する。パケ、ットの形式によって、出力回路１４０５はさらに数個のパケ・スト欄、例えば発信側トランク制御器部、着信先トランク制御器部、長さ欄、及び制御欄を更新する。パケ・ストの書式変換を終えると、スイッチインタフェース１４１８を経て導線４１１７上をスイッチネットワークに送信される。

スイッチインタフェース１４１８は導線４１１４上に１つの信号を置くことによってこれがパケットを受信できる状態にあることを示す。入りパケット内に、あるいはパケットの書式変換の際にエラーが検出されると、これは導線４１１９から４１２１の１つの上の信号によって示めされるが、この信号はスイッチインタフェース１４１８に送信される。

並列直列変換器４１０１は制御リードを含むが、該リードは該変換器がアドレス制御器・１４０４を介してメモリ１４０１の任意の部分にアクセスすることを可能シこすを介して提供される。スイッチテストノ＜、ツクｙ１５０４へのアクセスは導線７２３３を介して提供される。これらアクセスリードは制御のみを提供し、メモ１ノ内ζこ含まれる情報はケーブル２７３１を介して送信される。メモリ１４０１にアクセスするためには、導線２７６０上に１つの信号が存在しなければならない。この信号ζまアドレス制御器１４０４内に含まれるタイマ２７１４ζこよって提供される。出力回路１４０５はまた一時ポインタに対する制御リードを含むか、該一時ポインタｉｔ導線２７３４から２７３７を介して提供される。一時ポインタｌマメモリ読出し及びメモリ書込みノ寸ケノトζこよって１旨定されるメモリ読出し動作を遂行する。

パケット書式変換器４１０２は導線４１１５を経て並列直列変換器４１０１より情報を受信する。これｉｔこの情報をスイッチ不・ノドワークに送信されたＩｆケソストアセンブルするのに使用される。この回路番ままた入り、Ｎ６ケソトのＣＲＣ欄をチェ・ツクして、エラーカ（検出された■寺はエラー指標を提供する。

第４２図、第４３図、及び第４４図ζま出力回路１４０５によって提供される／でケ、ストの変換を示す。並タ１１直タ１］変換器４１０１に入力されるノ々ケノ）奢昔成ζま出力回路１４０５に入力されるパケットである。、＋ケ・スト書式変換器４１０２に入力される。＜ケノト構成ζま実ノくケ・ノドてＣｔなく、実パケツト変換の中間ステップを解説するためのものである。パケット書式変換器４．）０２から出力されるパケット構成は出力回路１４０５から送信される実パケットである。

第４２図はデータパケット（“０”値の制御欄）か受信バッファ１５０１から読出される時のパケットの変態を示す。つまり、第４２図は出力回路１４０５が一データパケットを読出す時にパケットに何が起こるかを示す。

パケソ）４２０１は受信バッファ１５０１内に存在するパケットである。並列直列変換器４１０１はアドレス制御器１４０４から導線２７６０上に許可信号を、そして導線２７３８上にデータ存在信号を受信すると、これは受信バッファ１５０１を読出しできる状態となる。これは並列直列変換器４１０１が導線２７３２を介してアドレス制御器１４０４に受信バッファ読出し信号を送くることによって達成される。この信号はアドレス制御器１４０１にメモリ４１０１内の受信バッファ１５０１を読出させそのデータをケーブル２７３１上の並列直列変換器４１０１に送くらせる。このデータは並列にて出現シ、直列ビット流に変換される。パケットの論理アドレスが読出されると、これは導線２７５３から２７３７上の信号を介して一時ポインタにロードされる。このアドレスは論理翻訳テーブル１５０５の適切なエントリーにアクセスするために使用されるが、これは並列直列変換器４１０１からパケット書式変換器４１０２に送くられるパケット内に挿入される。この中間パケットの書式は第４２図にａ２０２として示めされる。

並列直列変換器４１０１が受信バッファ１５０１を読出しその新論理アドレスの読出し終えると、こればその情報をパケｙ）書式変換器４１０２に送くる。パケット書式変換器４１０２は２つの主要な機能を遂行する。これは入り情報の幾つかの欄の順番を変更することによって発信側及び着信先トランク制御器の番号をそれらの適当な欄に置き、また論理チャネル翻訳テーブル情報を論理アドレス欄に挿入する。これに加えて、パケット書式変換器４１０２は入り情報のＣＲＣ欄をチェックし、新長さ欄及びＣＲＣＭＡを計算する。この動作の結果、実パケット４２０３が得られる。

第４３図はメモリ読出し動作（制御槽が”３′）あるいはメモリ書込み動作（制御槽が“’４”）の際に起こるパケットの変態を示す。これら動作はデータパケット（第４２図）の読出しと類似するが、以下の点が異なる。メモリ読出しあるいはメモリ書込みにおいては、データはメモリ読出しあるいはメモリ書込み内の指定のメモリ位置から読出され、このデータは出メモリ読出しあるいはメモリ書込みパケットに挿入される。同時に、パケットの残りがスイッチテストバッファ１５０４から読出される。パケット４３０１はスイッチテストバッファ１５０４内に存在するパケットである。アドレス欄はパケット内に挿入されるデータのメモリ位置である。カウント欄は読出されるへきデータのバイト数である。パケットは導線２７３３上の信号の制御下にてスイッチテストバッファ１５０４から読出される。アドレスａ４３０４が該バッファから読出される時、この値は一時ポインタ内にも保存される。これは第４２図と関連して前述したごとく、導線４２０９及び４２１０上の信号を介して実行される。カウント欄４３０５の読出しを終えたら、この一時ポインタを使用してメモリ１４０１から情報を読出す。次に、この情報がデータ欄に挿入される。パケット書式変換器４１０２は長さ欄、並びに着信先及び発信側トランク制御器部を更新し、また新ＣＲＣ１ａを再計算する。この結果、実パケソ）４３０３が形成される。

第４４図にスイッチテストパケット（制御槽′”５”あるいは“６′）のパケット変態を示す。スイッチテストパケット変態においては、着信先トランク制御器部を更新することが必要である。これはトランク制御器１欄あるいはトランク制御器２欄内のデータを使用して実行される。第１のホップスイッチ　テストパケット（制御槽が”５”）では、トランク制御器１欄が使用される。第２のホップスイッチ　テストパケット（制御槽が”６”）では、トランク制御器２欄が使用される。

第４５図に並列直列変換器４１０１の詳細を示す。この回路はアドレス制御インタフェース４５０１、及びバッファ４５０２を含む。入すパケストはケーブル２７３１を経てアドレス制御インタフェース４５０１及びバッファ４５０２の両方に送くられる。アドレス制御インタフェース４５０１は導線２７３８及び２７４０上のデータ存在信号を介して受信バッファ１５０１あるいはスイッチテストバッファ１５０４のどちらかにデータ途存在することを知らされる。これは次にこれらパケットのバッファ４５０２への送信を制御するが、該バッファは並列直列変換を遂行する。アドレス制御インタフェース４５０１はまた一時ポインタを使用して論理チャネル翻訳テーブルエントリー及びメモリ読出し及びメモリ書込みパケットのデータ欄の読出しを制御する。

第４６図にアドレス制御インタフェース４５０１の詳細を示す。アドレス制御インタフェース４５０１はノマケストの受信バッファ１５０１あるいはスイソチテストノく、Ｊファ１５０４からバッファ４５０２への伝送を制御する。パケットの伝送はケーブル２７３１を介して実行される。アドレス制御インタフェース４５０１はまた読出し中のパケットの制御槽を復号して一時ポインタをロードするとともに、読出し中のパケットの長さ欄を読出すことによってパケット全体の読出しが完了する時期を判定する。アドレス制御器１４０４は導線２７３８上に１つの信号を置くことによって受信ノく・ソファ１５０１内にデータが存在することを示し、一方、導線２７４０上に１つの信号を置くことによってスイッチテストツク、ソファ１５０４内にデータが存在することを示す。アドレス制御インタフェース４５０１はこのデータ存在信号に応答して導線２７３２あるいは２７３３上に１つの信号を置き、受信バッファ１５０１あるいはスイッチテストツフア１５０４のいずれかを読出す。これに加えて、アドレス制御器１４０４からのデータ存在信号は制御器４６０２にカウンタ４６０４を始動させる。カウンタ４６０４はケーブル２７３１から受信される各バイトをカウントする。このカウントは入りパケットの制御及び−長さ欄が導線２７３１上にいつ存在するかを判定するのに必要である。

メモリ読出しあるいはメモリ書込みパケット（制御槽か”３′”あるいは”４” ）の読出し動作も第４３図のバケツ）４３０１に基づいて説明できる。制御器４６０２は導線２７４０上に”スイッチテストバッファ内データ存在信号゛を受信し、前述のごとく、スイッチテストバッファ１５０４の読出しを開始する。ケーブル２７３１上に長さ欄が出現すると、これはカウンタ４６０３内に格納される。カウンタ４６０３はカウントダウンを開始し、カウントが０に達っすると、全パケットの読出しか完了する。制御槽がケーブル２７３１上に出現すると、これは復号器４６０１によって復号される。制御槽が一旦復号されると、これはフリップフロップ４６０５及び４６０６に格納される。アドレス制御インタフェース４５０１はスイッチテストバッファ１５０４からのパケットの読出しを継続する。アドレス欄か導線２７３１上に出現すると、このアドレスは制御器４６０２によって導線２７３５及び２７３６上に１つの信号を置（ことによって一時ポインタにロードされる。ケーブル２７３１上にカウント欄か出現すると、これはカウンタ４６ｏ３にロードされる。カウンタ４６ｏ３はそのアドレス欄内に指定されるメモリ位置から読出されるデータバイトの数をカウントする。このデータは次にそのパケットの終端に置かれこれによって中間バケツ）４３０２が形成される。

第４７図にバッファ４５ｏ２の詳細を示す。バッファ４５０２は実並列直列変換を遂行する。ケーブル２７３１上へのバイトの存在はアドレス制御インタフェース４５０１からの導線４５０４上の信号によって示めされる。ロード信号が導線４５０３上に提供される。このロード信号はケーブル２７３１上の第１のバイトを入力レジスタ４７０１にロードさせる。制御器４７ｏ３は次にこのバイトを桁送りレジスタ４７ｏ２にロードする。桁送りレジスタ４７０２は次にこのバイトを直列にて導線４２１５にシフトする。このシフトは制御器４７０３がらの導線４７０６上の信号によって起動される。制御器４７０３はまたカウンタ４７０４にカウントを開始させる。カウンタ４７０４はビット時間をカウントし桁送りレジスタ４７０２からビットが完全に読出される時を知らせる。桁送りレジスタ４７０２の内容が直列にてシフトされている間に、ケーブル２７３１上の次のバイトが入力レジスタ４７０１にロードされるが、該レジスタは桁送りレジスタ４７ｏ２内のデータが完全にシフトされるまでこのバイトを緩衝する。桁送りレジスタ４７ｏ２内のデータが完全にシフトアウトされると、制御器４７０３はレジスタ４７ｏ１の内容を導線４７０５１の信号を介して桁送りレジスタ４７ｏ２に通過させる。制御器４７０３は次にカウンタ４７ｏ４をリセットし、導線４５０５を介してアドレス制御インタフェース４５ｏ１に了解信号を送くり戻どす。バッファ４５ｏ２はスイッチインタフェース１４１８がら導線４１１４上に連続的な準備完了信号を受信する。スイッチインタフェース１４１８が溢れ状態にあり、パケットを受信できない時は、これはこの準備完了信号を除去する。これが発生すると、この準備完了信号が再度出現するまで桁送りレジスタ４７０２からのデータのシフトアウトが抑制される。

第４８図にパケット書式変換器４１ｏ２の詳細を示す。パケット書式変換器４１ｏ２はパケット書式変換回路４８０１及び４８ｏ２、並びに比較器４８ｏ３を含む。パケット書式変換器の重複は、前述したごとく、ハードウェアの障害を検出するために必要である。書式変換においてエラーが存在すると、比較器４８ｏ３がそのエラーを検出して導線４１２１上に１つの信号を置く。

この障害信号はスイッチインタフェース１４１８を介して中央処理装置に送くられる。入りパケットのＣＲＣチェックが受信パケットにエラーが存在することを示すと、導線４１１９上に１つの信号が置かれまた論理チャネル翻訳テーブルのエントリーのチェックがエラーを示すと、導線４１２０上に１つの信号が置かれる。両方の信号はスイッチインタフェース１４１８に送（られる。

第４９図にパケット書式変換回路４８０１の詳細を示す。パケット書式変換回路４１０８は次の２つの基本的機能を遂行する。これは入りパケットのＣＲＣ欄をチェックしエラーの報告をし、また受信パケットの種類によっては幾つかの欄の書式変換を遂行する。エラーの報告はＣＲＣチェック回路１９０５によって実行されるか、該回路は入りパケットのＣＲＣｉ、及び論理チャネル翻訳テーブルのエントリーのチェック欄をチェックする。

入りパケットがエラーを含む時は、これは前述のごとく導線４１９９あるいは４１２０上の信号を介して報告される。この動作は受信パケットの種類に無関係に同一である。

パケット書式変換回路４８０１をパケ、）４２０２に類似の通常のパケット（制御器が０”）の処理と関連して説明する。入りパケットはパケ７）書式変換回路４８０１によって導線４１１５上に受信され直列にてレジスタ４９０１にシフトされる。ビットはシステムクロック１６１の制御下で連続流にてパケット書式変換回路４８０１に送くられる。タイミング発生器４９０４が各ビットが桁送りレジスタ４９０１内のどこに存在するかの形跡を保つ。これは制御器４９０３がデータセレクタ４９０２を介して桁送りレジスタ４９０１内の色々な領域にアクセスし、各種の欄を適切な書式変換回路４９０６から４９０８、あるいは復号器４９０９にシフトすることを可能とする。制御器とＰＩＤ欄が桁送りレジスタ４９０１内の適切な位置に存在すると、制御器４９０３はこれら欄を復号器４９０９にシフトさせる。復号器４９０９はこれら欄を復号し、復号された値を制御器４９０３に送くる。２５６ビツトが桁送りレジスタ４９０１にシフトされると、現在レジスタ４９０１内に格納されている長さ欄がデータセレクタ４９０２によって選択され、導線４９１２を経てデータセレクタ４９１０に送くられる。この特定の場合は、長さ欄は変更せず、従ってその出力に直接送くられる。論理チャネル翻訳テーブルエントリー欄に位置するＤＴＣ欄は、次にデータセレクタ４９０２を介してレジスタ４９０１からシフトアウトされ、データセレクタ４９１０に送くられる。次に考慮すべき欄はＳＴＣ欄である。この欄の値は書式ＳＴＣ回路４９０６に送くられる。制御器４９０３は書式ＳＴＣ回路４９０６にこの値をデータセレクタ４９１０にシフトさせる。制御器、到着時量器、及びパケット同定子欄が次にデータセレクタ４９０２によって選択され、制御器４９０３の制御下においてデータセレクタ４９１０にシフトされる。レジスタ４９０１内に含まれる新論理アドレスを論理チャネル翻訳テーブルエントリー欄より移動することが必要である。これを実行するのには、制御器４９０３はデータセレクタ４９０２にこの欄を選択させ、この新論理アドレスをデータセレクタ４９１０に送くらせる。各欄がデータセレクタ４９１０に送くられると、制御器４９０３はデータセレクタ４９１０にこれら欄（これは現在全パケットを構成する）を書式Ｃ良Ｃ回路４９１１に送くらせる。書式ＣＲＣ回路４９１１はパケットがシフトされるのに伴って新ＣＲＣ欄の再計算をする。全パケットが書式ＣＲＣ回路４９１１にシフトされると、書式ＣＲＣ回路４９１１は更新された欄に基づいて新ＣＲＣ欄を計算し、パケットの終端に新ＣＲＣ欄を加わえる。書式変換パケットは次に導線４１１７を経てスイッチインタフェース１４１８に送くられる。制御器４９０３は導線４１１８上に所望のデータ存在信号を生成する。

第５０図に送信機１４０３の詳細を示す。送信機１４０３はアドレス制御器１４０４を介してメモリ１４０１からデータを読出し、このデータをトランクパケｙ　）に変換するが、該パケットは次のトランク制御器あるいは終端局内の集合機に送くられる。送信機１４０３は並列直列変換器５００１、パケット書式変換器５００２、並びに標識及びビット挿入回路５００３を含む。送信機１４０３は送信バッファ内データ存在信号及びトランクテストバッファ内データ存在信号をアドレス制御器１４０４から導線２７５６及び２７５８を介して受信する。送信機１４０３が導線２７６６上に１つの信号を受信すると、これは導線２７５４上に１つの信号を置くことによってメモリ１４０１内の送信バッファ１５０３を読出す。この信号はアドレス制御器１４０４に送信バッフＴ１５０３からデータを読出させ、そのデータをケーブル２７５５を介して送信機１４０３に送くらせる。

同様に、送信機１４０３は導線２７５３上に信号を置くことによってメモリ１４０１内のトランクテストバッファ１５０２からデータを読出す。送信バッファ１５０３あるいはトランクテストバッファ１５０２からデータを読出したら、このデータは並列から直列に変換され、導線５０１３を介してパケット書式変換器５００２に送くられる。パケット書式変換器５００２はこれがデータの受信状態にあることを導線５０１５上に１つの信号を置くことによって示す。パケット書式変換器５００２は時間ステップ欄を詰め、また必要に応じて、ＰＩＤ欄を更新することによって、流れ制御の変化を反映する。流れ制御情報はケーブル５０１２を介してスイッチインタフェース１４１８から受信される。これに加えて、パケット書式変換器５００２は入りパケットのＣＲＣ欄のエラーについてチェックし、また追加欄の情報に基づいて新ＣＲＣ欄を再計算する。パケット書式変換器５００２はこのパケットを導線５０１６を経て標識及びビット挿入回路５００３に通過する。標識及びビット挿入回路５００３はこの標識パターンを出パケットの開始及び終端に加え、全ての５つの１の連続の後に１つの０を挿入する。

標識及びビット挿入回路５００３は次にトランクパケットを導線５０１９を介して１．５４４Ｍｂ／ｓ速度にてトランクに送信する。

パケット書式変換器５００２の詳細を第５１図に示す。パケット書式変換器５００２はＣＲＣ回路５１０１及び５１０４．パケット書式変換回路５１０２及び５１０５、並びに比較器５１０３を含む。この回路は重複するＣＲＣ及びパケ７）書式変換器を含むが、これは前述したごとく、ハードウェア障害を検出するのに使用される。エラーが検出された場合、これは導線５０２１上の１つの信号によって示めされる。

第５２図にパケット書式変換回路５１０２の詳細を示す。この回路は時間スタンプ欄、ＰＩＤ欄、及びＣＲＣ欄を更新する。書式時間スタンプ回路５２０１はパケットの時間スタンプ欄を既に到着時間欄内に含まれる到着時間と書式時間スタンプ回路５２０１によって保持される現時間との差を計算することによって更新する。この計算については、受信機１４０２の詳細な説明と関連して述べる。書式時間スタンプ回路５２０１はまたパケットから見出し情報を除去することによってこれをスイッチパケットからトランクパケットに変換する。ＰＩＤ回路５２０２はスイッチインタフェース１４１８内に保持される現流れ制御に基づいてＰＩＤ欄を更新する。流れ制御情報はケーブル５０１２を介してＰＩＤ回路５２０２に送くられる。ＣＲＣ回路５２０３は、更新された情報スタンプ欄、ＰＩＤ欄、並びに他のパケット欄を使用して新ＣＲＣ欄を再計算する。パケット書式変換器５００２が全ての必要な欄の更新を終えると１、該変換器はこのパケｙ）を標識及びビット挿入回路５００３に送くる。

第５３図に書式時間スタンプ回路５２０１の詳細を示す。書式時間スタンプ回路５２０１は到着時開梱から入りパケットの到着時間を読出し、到着時間と現時間との差を計算し、この差を時間スタンプ欄に加わえる。書式時間スタンプ回路５２０１はまた入りパケットから欄を除去して、これをスイッチパケットからトランクパケットに変換する。現時間はカウンタ５３０２によって保持されるが、該カウンタは導線５０１０及び５０１１上の外部タイミング信号によって制御される。導線５１０７上に第１のデータ存在信号が受信されるとこれは制御器５３０３に送くられ、該制御器はカウンタ５３０２の内容を桁送りレジスタ５３０１に書込む。導線５１０７上の信号はまた制御器５３０３にカウンタ５３１２を始動させる。カウンタ５３１２は導線５１０７上にデータ存在信号が受信されるのに伴ってこれらをカウントし、導線５１０６上に各種の欄がいつ存在するかを知る。導線５１０６上にパケットの到着時開梱が存在すると、制御器５３０３は到着時間を直列加算器５３０４にシフトさせ、同時に、制御器５３０３は先に桁送りレジスタ５３０１内に格納されている現時間を直列加算器５３０４にシフトさせる。直列加算器５３０４はこの現時間を到着時開梱に加え、その合計を桁送りレジスタ５３０５内に置く。到着時開梱は負数として復号化されているため、この計算は現時間と到着時間との差を与える。カウンタ５３１２が入りパケットの時間スタンプ欄が導線ｅｌ。

ｅ上に存在することを示すと、制御器５３０３はこの時間スタンプ欄を直列加算器５３０６にシフトさせ、同時に、制御器５３０３は桁送りレジスタ５３０５の内容を直列加算器５３０６に送くらせる。直列加算器５３０６は次にこれら数を加算し、その合計を入りパケットの時間スタンプ欄に置き、こうして時間スタンプ欄を更新する。パケットをスイッチパケットからトランクパケットに変換するためにパケットから除去すべき欄は以下の通り除去する。制御器５３０３は導線５１０６上に除去すべき欄が存在する時、ＡＮＤゲート５３１０上の信号を除去する。これは除去されるべき欄が導線５１０６上に存在するビット時間の間、導線５２０５からのデータ存在信号を除去する。このデータ存在信号の除去は、後続の回路にデータ存在信号が除去されているビット時間の間、導線５２０４上に存在するデータを無視させる。

第５４図はシステムクロック１６１からのクロンク速度を示す。プサイクロック速度は入りデータが受信機１４０２に入力される速度である。ファイ速度はデータか受信機１４０２を去り、トランク制御器１３１内の各種の回路を通過し、交換ネットワークに送くられる速度である。シータ速度はアドレス制御器１４０４によってデータがメモリ１４０１内にあるいはこれより伝送される速度である。

第５５図にスイッチインタフェース１４１８の出力制御器３１０６の詳細を示す。出力回路３１０６は導線４１１７及び４１１８を介しの出力回路１４０５からのデータ、あるいは導線５５３４及び５５３５を介してのパケット書式変換器３１２５からのデータのいずれかを選択する。出力回路３１０６は次にこのデータを導線１７３を介して交換アレイ１７０に送くるか、あるいは導線１７５を介して交換アレイ１７１に送くる。データの選択は制御回路５５０１の制御下において要素５５３０１５５１５．５５１６、及び５５１３によって遂行される。これら要素はデータを送信回路５５０２あるいは５５０３のいずれかに送くる。制御回路５５０１はフリップフロップ５５１４の内容によって示めされる、どちらの送信回路が最後に使用されたかの情報、並びに送信回路、例えば送信回路５５０２のフリップフロップ５５０５内の準備済フリップフロップによって示めされるどの回路が他のパケットを送信することができるかの情報に基づいて送信回路の選択をする。制御器５５０１は出力回路１４０５あるいはパケット書式化器３１２５がどちらかがパケットを送信する準備状態にある時をマルチプレクサ５５３０を介して導線５５３５及び４１１８上のデータ存在（ＤＰ）信号を標本することによっ′て知る。

制御器５５０１は導線４１１８の状態を導線５５３６を介して”０”を送信することによって調べる。マルチプレクサ５５３０は導線５５３６上の”０”に応答して導線４１１８上の信号を選択し、この信号を制御器５５０１が導線５５３７を介して標本を取ることが可能なフリップフロップ５５１６に送くる。出力回路１４０５がデータ待ち送信を受けると、制御器５５０１はこのデータを受信することができ、制御器５５０１は導線４１１４を介して出力回路１４０５に出力準備信号を送信する。

同様に、制御器５５０１は導線５５３１を介してパケット書式化器３１２５に該書式化器がパケット待ち送信を受けている時は保守準備信号を送信する。

第３１図の説明と関連して述べたごとく、中央処理装置１１５は保守レジスタ３１０１内に２ピントを格納することによってアレイ１７０あるいは１７１のいずれかの使用を制御できる。これら２つのビットはケーブル３１１４を介してサブケーブル５５２１によって保守レジスタ３１０１から制御器５５０１に送信される。これらビットは出力制御器３１０６を４モードの１つによって動作させる。

サブケーブル５５２１上の”００”は出力制御Ｗ　３１０６をロード共をモードにて動作させる。このモードにおいては、該回路はパケットの送信を交換アレイ１７０と１７１の間で切り替え、パケ・ノドの半分が各交換アレイに送信されるようにする。サブケーブル５５２１上の”０１”は出力制御器３１０６をその全てのパケットを交換アレイ１７１に送信させる。サブケーブル５５２１上の”１１”は出力制御器３１０６にパケットをスイッチアレイのいずれにも送信させないようにする。このモードは関連するトランク制御器をサービスから効果的に除外する。

以下の説明はトランク制御器１３１がロード共有モードにて動作しており、両方のアレイがパケットを受信できる状態にあるものとする。制御器５５０１はフリップフロップ５５１４をセット及びリセットすることによってどちらのアレイが最後に使用されたかを記録する。例えば、交換アレイ１７１が最後に使用された時は、フリップフロップ５５１４がセットされ、交換アレイ１７０が最後に使用された時は、フリップフロップ５５１４がリセットされる。制御器５５０１は導線５５３２上に”１”をフリップフロップ５５１４のＤ入力に送信し、次に導線５５３３を介してフリップフロップ５５１４をクロックすることによってフリップフロップ５５１４をセットする。フリップフロップ５５１４は導線５５３２上に“０“を送信することによって類似の方法にてリセットされる。導線５５３８上にネットワーク１１６への送信待ちパケットを示めす次データ存在信号は制御器５５０１にフリップフロップ５５１４の状態を変化させる。

フリップフロップ５５１４がセットされていると仮定すると、データ存在導線５５５８上のこの変化は制御器５５０１にフリップフロップ５５１４をリセットさせる。

フリップフロップ５５１４がリセットされると、ＡＮＤゲート５５１２が起動され、そしてＡＮＤゲート５５１３が不能にされる。これは導線５５３９上のデータを送信回路５５０２に送信させる。これに加えて、制御器５５０１は導線５５２２を介して３状態装置を起動きせる。これはＡＮＤゲート５５１２からのデータを導線５５０８上の交換アレイ１７０に送信させる。

各送信回路とそれと関連するアレイとの間に信号法プロトコールが存在する。一方のアレイが他のパケットを受信できる状態にある場合、これはリンク解放信号を送信して、これが他のパケットを受信可能であることを示す。例えば、交換アレイ１７０がパケットを解放されておりパケットを受信できる状態にある時は、これは導線５５０８を介してリンク解放信号を送信回路５５０２に送信する。このリンク解放信号はそのＳ入力（セ、ット入力）を介してフリップフロップ５５０５をセ、ストし、このリンク解放信号が受信された事実は導線５５２３を介して制御器５５０１に送信される。各パケットが送信されると、制御器５５０１が導線５５２４を介してフリップフロップ５５０５をリセットし、また導線５５２２を介して３状態装置５５０４を不能にする。交換アレイ１７０が一杯でパケットの受信が不可能な状態にある時は、これは導線５５０８上にリンク解放信号を送くらない。これはフリップフロップ５５０５をリセ、ｙトした状態に保つ。制御器５５０１はフリ、ツブフロップ５５０５がリセットされているのに応答してパケットの送信のために送信回路５５０３のみの選択をする。

一方のアレイが適当な時間内にリンク解放信号の送信をしなかった時は、この事実はそのアレイが極度にオーバロードされているか、あるいはそのアレイ内に障害が発生したことを示す。いずれかめ状態が存在すると、中央処理装置１１５によって保守及び通信量分配戦略の両方を実行し、この状態の間、システムが正く機能するようにする必要がある。この状態の検出は第２Ａ図のタイマ２３７を具体化するカウンタ５５０６及び比較器５５０７の使用によって遂行される。アレイ１７０が即定の時間内にリンク解放信号の送信を怠った場合、比較器５５０７は導線５５０９を介してＦＬＴＯ（障害アレイ０）を保守レジスタ３１０１に送信する。これは割り込み信号が保守チャネル２００を介して中央処理装置１１５に送信される結果となる。ここでカウンタ５５０６及び比較器５５０７の動作のより詳細について説明すると、比較器５５０７はカウンタ５５０６内のカウントと中央処理装置１１５によって保守レジスタ３１０１内に先に格納されておりケーブル５５０７を介してサブケーブル５５４０内の比較器５５０７に送信された即定の数とを比較する。この数はトランク制御器１３１の初期化の際に保守パケットを使用して中央処理装置１１５によって保守レジスタにロードされたものである。フリップフロップ５５０５がリセットされると、カウンタ５５０６がシステムクロック１６１によって決定される既定の速度にてカウスタ５５０６を増分させる。カウンタ５５０６が保守レジスタ３１０１内に含まれるタイムアウト値に達すると、比較器５５０７はこの事実を検出してＦＬＴＯ信号を生成し該信号はケーブル３１２７内の導線５５０９を経て保守レジスタ３１０１に送信される。

制御回路５５０１は好ましくは１つのプログラマブル論理アレイ（ＰＬＡ）及び１つのＶＬＳＩ回路内のフリップフロップあるいは、１つのＰＬＡｌ例えば、追加のフリップフロップ回路を持つシグネティソクコーポレージョン社（Ｓｌｇｎｅｔｊｃ　Ｃｏｒｐｏｒａｔｉｏｎ）製８２Ｓ１００を含む。

第５６図に入力制御器３１０７の詳細を示す。入力制御器３１０７は交換アレイ１７０あるいは１７１のいずれかからパケットを受信して、入りパケットに関してＣＲＣチェックを遂行する。これはデータパケットを入力回路１４０６に、また保守パケットをｌ５Ｒ３１０５に伝送する。入力制御器３１０７は導線１７７上の交換アレイ１７１からのパケットあるいは導線１７８上の交換アレイ１７１からのパケットを受信する。この入りパケットはＣＲＣチェック回路５６１２あるいは５６１３のいずれかによってチェックされパケット交換の際に障害が発生しなかったことを検証する。障害信号はケーブル３１１５内の導線５６１６及び５６１７を経て保守レジスタ３１０１に送信される。交換アレイ１７０から導線１７７上にパケットの開始が受信されると、入力制御器５６０２は導線５６０５を介して１つの要求信号を送くることによって出力制御器５６０１に゛パケット送信要求し、またパケットの最初の部分を格納する。出力制御器５６０１はこの要求信号を受信し、制御器５６０１が入力制御器５６０３の処理をしてない場合、１つの了解信号を導線５６０４を経て入力制御器５６０２に送信する。入力制御器５６０２がこの了解信号を受信すると、これは導線５６０６を経て出力制御器５６０１へのパケットの伝送、を開始する。同様に、入力制御器５６０３はアレイ１７１に関して上記のステップを遂行する。出力制御器５６０１が入力制御器５６０２あるいは５６０３からのパケットの受信を開始すると、これはそのパケットのデータ並びにデータ存在信号を導線５６１９あるいは５６２０を介して舵取り回路５６１８に送信する。パケットの開始を受信すると、舵取り回路５６１８はパケット及びデータ存在信号が導線３２０３及び３２０４を介して入力回路に伝送されるべきか、あるいはこれらが導線３１０８及び３１０９を介してｌ５Ｒ３１０５に伝送されるべきかを判定する。舵取り回路５６１８は入りパケットの制御器を復号しパケットの形式を判定することによってこれを遂行する。

第５７図に入力制行器５６０２を詳細に示す。入力制御器５６０２は交換アレイ１７０からのパケットを導線１７７上に受信し、これらパケットを導線５６０６上の出力制御器５６０１に伝送する。パケットか最初に受信されると、これはバッファ桁送りレジスタ５７０５に格納され、制御器５７０１は導線５６０５を介して１つの要求信号を出力制御器５６０１に送信する。出力制御器５６０１はこの要求信号に応答して、これが現在、入力制御器５６０３からの他のパケットを処理してない時は、導線５６０４を介して制御器５７０１に１つの了解信号を送くり戻す。この了解信号を受信すると、制御器５７０１はデータ制御器５７０６がバッファ桁送りレジスタ５７０５内に格納されたパケットの部分を導線５６０６を介して出力制御器５６０１に送信を開始するように選択する。

これら機能を詳細に説明すると、入りパケットは最初に入力桁送りレジスタ５７０３にシフトされる。このパケットの開始ビットが桁送りレジスタ５７０３の最後のビット位置に最初に出現すると、これは導線５７０８上の信号を介して制御器５７０１に送信される。次に入りパケットの長さ欄がレジスタ５７０３内に出現し、レジスタ５７０４内に格納される。レジスタ５７０３内に格納された長さ欄の内容は、制御器５７０１によってアレイ１７０からの全パケットがいつ受信を終了したかを知のに使用される。開始ビットの出現はまた制御器５７０１に要求信号を導線５６０５上の出力制御器５６０１に送くらせる。この要求信号が送信されると同時に、入力データがレジスタ５７０３を介してバッファ桁送りレジスタ５７０５に送信されるが、これは１個の完全なパケットを緩衝できる容量持つ。制御器５７０１が導線５６０４を介して出力制御器５６０１より了解信号を受信すると、制御器５７０１はレジスタ５７０５の適当なデータ選択リードを選択して、入りパケットからのデータを導線５６０６を介してデータセレクタ５７０６から出力制御器５６０１に伝送させる。これは入力制御器５６０２によって、これが了解信号を受信後直ちに、１つの全パケットを緩衝することなく、このパケットの伝送することを可能とする。全パケットが受信されると、制御器５７０１は交換アレイ１７０に導線１７７を経て１つのリンク解放信号を送くる。これは制御器５７０１によって導線５７１１を介して３状態装置５７１２にパルスを送くることによって達成されるが、この結果、アレイ１７０にリンク解放信号が送信される。制御器５７０工は好ましくは、１つのプログラマブル論理アレイ（ＰＬＡ）及びＶＬＳＩ回路内のフリップフロップ、あるいは１つのＰＬＡ、例えば、追加のフリップフロップ回路を持つシダネティック　コーポレーション製の８２Ｓ１００を使用する。

第５８図に出力制御器５６０１の詳細を示す。出力制御器５６０１は入力制御器５６０１及び５６０３からのデータを選択し、このデータをデータ存在信号とともに舵取り回路５６１８に送信する。制御器５８ｏ１は入力制御器５６０２からの要求信号を導線５６ｏ５上に受信し、また入力制御器５６０３からの要求信号を導線５６Ｏ８上に受信する。制御器５８０１が入力制御器の１つから１つの要求信号を受信すると、これは１つの了解信で適当な入力制御器に送信する。この適当な入力制御器は次にこのデータを導線５６０６あるいは５６０９を介してデータセレクタ５８０２に送信する。制御器５８０１はデータセレクタ５８０２に導線５８０３上の信号を介して適当な入力を選択させる。データは次に導線５６１９を介して舵取り回路５６１８に送信される。制御器５８０１はまたデータ存在信号を生成し、これを導線５６１９を介して舵取り回路５６１８に送信する。

第５９図に通信量回路３１２０の詳細を示す。通信量回路３１２０は一定の期間内にトランク制御器がトランク１１８からのパケットを受信している実時間量に基づいてトランク制御器１３１の活動量を計算する。この回路は通信量が既定のロードのパーセント値を越えた場合、あるいはこれ以下になった場合、この報告を行なう。これらロードレベルは中央処理装置１１５によって変更可能である。

初期化に際して、累算器５９０４並びにレジスタ５９０５及び５９０６は０にセ・ストされ、レジスタ５９０３及び５９０９は中央処理装置１１５によって決定される値にセットされ、またカウンタ５９０２にはレジスタ５９０３の内容がロードされる。中央処理装置１１５はレジスタ５９０３及び５９０９の値を保守書込みパケットを介して保守レジスタ３１０１をロードするのと同様な方法にてセ・ノドする。この保守書込み／（ケラトの内容はケーブル３１２１を介して幾つかのレジスタに伝送される。レジスタ５９０３には時定数がロードされるが、これは通信量を演ｊ定する一定の時間を指定する。レジスタ５９０５にはセ・ノドのマスクビ・ストがロードされる。マスクビットを変更することによって中央処理装置１１５は通信量報告に使用される増分値を変更できる。例えば、全てでなく２個の最上位ビットをマスクすることによって、通信量回路３１２０は２５）ぐ−セント、５０パーセント、７５パーセント、及び１００ノ寸−セントの通信レベルの変化を報告する。異なるビ・ストをマスクすることによって、異なる通信レベル変化の、＜−セントが報告される。

通信量回路３１２０は導線５０２０上にデータ存在信号を受信し、導線５９１２上にプサイクロ・ツク、Ｎ＋ルスを受信する。各クロックパルスはカウンタ５９０２をまたけ減分し、これに加えて、トランク制御器が使用中（導線５０２０上のパルスによって示めされる）である各クロックパルスに対して、累算器５９０４か１ビ・スト位置右にシフトされ、これはこのレジス谷、内に含まれる値を基本的に２で割り、統計的平均効果を与える。カウンタ５９０２は次にレジスタ５９０３内に格納される時定数値にリセットされる。同時に、累算器５９０４の内容かレジスタ５９０５及び５９１４にロードされる。レジス１２７り５９１４内の値は保守読出しパケットを使用して中央処理装置１１５によって読出される。レジスタ５９０５の内容は次にプサイクロツタ速度にてレジスタ５９０６にロードされる。次のプサイパルスの前に比較器５９１０によるレジスタ５９０５及び５９０６の比較がなされる。カウンタ５９０２が再度０に到達すると、累算器５９０４の内容がレジスタ５９０５にロードされる。この時点で、レジスタ５９０５は最も最近の時間期間のトランクの活動を含み、一方、レジスタ５９０６は前の時間期間のトランクの活動を含む。レジスタ５９０５からの値はマスク回路５９０７に送くられ、レジスタ５９０６からの値はマスク回路５９０８に送くられる。マスク回路５９０７及び５９０８は比較器５９１０にマスクレジスタ５９０９の内容によってマスクされなかったビットのみを送くる。比較器５９１０は次にマスク回路５９０７及び５９０８から受信されるビットを比較し、この値が等しくない場合は導線３１１７上に１つの報告信号を生成する。

第６０図にパケット交換システムの保守チャネル２００を示す。保守チャネル２００は中央処理装置が、該装置の制御下において１つあるいは全てのトランク制御器に保守情報を送受信することを可能にする。保守チャネル情報は交換ネットワークを通過せず、従って、交換ネットワークがサービス中でない時にもトランク制御器との通信が可能である。

保守チャネル２００は数個のトランク制御器盤保守回路（ＴＣＢＭＣ）　、例えば、７０８ＭＣ６００１及びＴＣＢＭＣ６００２を含むが、これらは最大８個のトランク制御器、例えば、トランク制御器１３１あるいは１４０を収容できる。

保守チャネル２００はバスタイミング回路６００３の制御下で動作するが、該バスタイミング回路は合衆国特許第３．７４９，８４５によって説明される仲裁スキームを使用する。各ＴＣＢＭＣは１つのケーブルを介して保守バス６００６に接続される。例えば、ＴＣＢＭＣはケーブル６００４を介して保守バス６００４に接続される。各トランク制御器は、一方、他の１つのケーブルを介してＴＣＢＭＣに接続される。例えば、トランク制御器１３１はケーブル６００５を介して７０８ＭＣ６００１に接続される。

トランクチャネル２００内の通信は第６１図に示すパケットによって提供される。このパケット内において、発信側柵（ＳＲＣ）はパケットの発信元であり、着信先欄（ＤＳＴ）はパケットの着信先である。指令欄（ＣＭＤ）はパケットの形式を指定する。パケットには８個の形式があるがこれらには、単一トランク制御器リセットパケット、単一トランク制御器保守レジスタ続出しバケツ）、単一）ランク制御器保守レジスタ書込みパケット、全トランク制御器保守レジスタ書込みパケット、単−ＴＣＢＭＣ保守レジスタ読出しパケット、単−ＴＣＢＭＣ保守レジスタ書込みパケット及び全ＴＣＢＭＣ保守夕から読出された情報を含む。

第６２図にトランク制御器盤保守回路６００１の詳細を示す。データ及びタイミング信号は導線６２０４から６２０６を経てバスから７０８ＭＣ６００１に通過する。これに加えて、このバスはグローバルリセット導線６２０７を介して全てのトランク制御器をリセットする。各トランク制御器は５個の導線を介してＴＣＢＭＣに接続される。例えば、トランク制御器１３１はリセット６２０７、ＭＲＤＥ３２１０１ＭＷＲ６２１１、ＭＲＥＧ６２１２、及び割り込み６２１３を介してＴＣＢＭＣに接続される。リセッ）６０２７は初期化の際に保守レジスタをリセットするのに使用される。割り込み入力６２１３は保守レジスタ３１０１によって中央処理装置１１５に保守レジスタ内に重大な状態を示す情報が存在することを知らせるのに使用される。割り込みを起こさせる状態の詳細な説明についてを第３１図の保守レジスタ３１０１の説明と関連して述べる。ＭＲＤ６２１０は保守レジスタ３１０１を読出すための要求リードであり、ＭＷＲ６２１１は保守レジスタ３１０１の書込みをするたの要求リードであり、ＭＲＥＧ６２１２はデータを保守レジスタ３１０１に書込みするためあるいはこれよりデータを読出すためのリードである。

バスインタフェース６２０１は保守バス６００６からのパケットをケーブル６２０４上に受信する。このパケットは制御器６２０２に送信さ、へるが、該制御器はパケットの制御器を読出し適当な動作をする。例えば、指令欄が読出し指令を含む場合は、制御器６２０２はマルチプレクサ６２０３にＭＲＤＯ信号を導線６２１０上に送信させる。トランク制御器１３１の保守レジスタ３１０１はＭＲＤＯ信号に応答して導線６０１２を介してその内容を直列に７０８ＭＣ６００１に伝送する。制御器６２０２はマルチプレクサ６２０３を介して導線６２１２上に受信したデータに応答してこの情報を含むパケットを形成し、このパケットを中央処理装置１１５に送信する。この指令欄がトランク制御器１３１の保守レジスタ３１０１への書込み動作を指定する場合は、制御器６２０２は最初に導線６２１１を介してＭＷＲＯ信号を、次に受信パケットのデータ欄の内容を保守レジスタ３１０１に送信する。保守レジスタ３１０１はＭＷＲＯ信号に応答して導線６２１２を介して受信された情報を格納する。ＴＣ，ＢＭＣ６００１はこれと類似する手順をトランク制御器１３１に対する他の指令の遂行、及び７０８ＭＣ６００１の制御下の他のトランク制御器に対する指令についても遂行する。

ロ１ ♂呈（（ＦＩ６．２８ＦＩ６．２９国際調査報告

Claims

【特許請求の範囲】

１．単一の１通信チャネルと複数のネットワーク交換アレイの間での情報パケットの通信を制御する回路において：該アレイの各々と該チャネルの間でパケットを同時に送信及び受信するための該アレイの各々に対する通信装置を含むアレイインタフェース装置、及び該アレイ及び該チャネルからの使用可能信号に応答して該情報パケットの該アレイ及び該チャネルの各々に対する該通信装置へのあるいは該装置からの送信及び受信を同時に制御するための共通制御装置を含むことを特徴とするパケット通信制御回路。２、請求の範囲第１項に記載のパケット通信制弧回路において、複数の該パケットがパケット呼メソセージを含みまた該共通制御装置が該通信装置と協力して該メツセージの該パケットの該アレイの各々への経路を即定の順序にて選択するための装置を含むことを特徴とするパケット通信制御回路。３、請求の範囲第２項に記載のパケット通信制御回路において、該複数の交換アレイが重複する交換アレイを含むみまた該経路指定装置が該重複アレイへの該メツセージの該パケットの経路を選択的に交替させるための装置を含むことを特徴とするパケット通信制御回路。４、請求の範囲第３項に記載のパケット通信制御回路において、該アレイインタフェース装置がさらに該重複工３２アレイの１つからの使用不可信号の受信に応答して一定の時間期間を生成するための装置：及び該時間期間の終端に応答して該重複アレイの該１つを実際のサービスから撤退させるための装置を含むことを特徴とするパケット通信制御回路。５、請求の範囲第３項に記載のパケット通信制御回路において、該アレイインタフェース回路がさらに該重複アレイの１つからの使用不可信号の受信に応答して一定の時間期間を生成するための装置を含み；また該共通制御装置がさらに該一定の時間期間の生成の際に該パケットの１つの受信に応答して該パケットの該受信された１つを交換するために該アレイのもう１つを選択するための装置を含むことを特徴とするパケット通信制御回路。６、請求の範囲第１項に記載のパケット通信制御回路において、該制御回路がさらに該チャネルに伝送するためのパケットを格納するための共通バッファ装置を含み；また該通信装置がさらに該複数のアレイの１つがら受信された該パケットの１つを該共通バッファ装置が該パケットを格納するのに使用できるようになるまで一時的に格納するための装置を含むことを特徴とするパケット通信制御回路。７、各々が複数のアレイを持つ交換ネットワークがら構成されるパケット交換システムを介してのパケット通１３１借方法において、該交換ネットワークが複数の伝送装置によって２相互接続さ□ れており、談合々の伝送装置が複数のインタフェース装置の１つによって特定の１つのネットワークに接続されており、該インタフェース装置の各々が複数の送信装置を持ち該伝送装置の各々によって該インタフェース装置が接続された交換ネットワークの交換アレイの１つに接続され、該インタフェース装置カさらに該パケットを該伝送装置がら該送信装置に転送するための選択装置を含み、該方法が：該選択装置を介しての該接続された伝送装置の１つがらの該パケットの１つの受信に応答して該パケットの該１つを該送信装置の１つから該交換アレイの使用可能な１つに選択的に切り替えるステップ；及び該選択装置を介しての該接続された該伝送装置の１つからの該パケットのもう１つの受信に応答して該パケットの該もう１つを該伝送装置のもう１つから該交換アレイの使用可能なもう１つに選択的に切り替るステップから成ることを特徴とするパケット通信方法。８、請求の範囲第７項に記載のパケット通信方法において、該選択装置がさらに該交換アレイの１つが該インタフェース装置から最後のパケットを受信したことを示す信号を格納する装置を含み、該パケットの該もう１つを選択的に切り替える該ステップがさらに該格納された信号及び該接続された該伝送装置の１つからの該パケットの該もう１つの受信に応答して該交換アレイの次の順１積間５９− ５０１８４９　（２）番の１つを選択するステップを含むことを特徴とするパケット通信方法。９、請求の範囲第７項に記載のパケット通信方法において、該パケットの該１つを該奈換アレイの該１つに選択的に切り替える該ステップがさらに：該交換アレイの該１つがパケット受信の準備ができた時読交換アレイの該１つによって該送信装置の該１つに１つの準備完了信号を送信するステップ；及び該準備完了信号を該選択的舵取り装置によって格納するステップを含むことを特徴とするパケット通信方法。１０、請求の範囲第９項に記載のパケット通信方法において、該パケット交換システムがさらに中央処理装置を含み、該方法がさらに該格納装置からの該準備完了信号が未到達である時間を計算するステップ；該計算された時間を該中央処理装置によって決定される一定の期間と比較するステップ：及び該計算時間が該一定の期間より大きくなった時読中央処理装置に障害指標信号を送信するステップを含むことを特徴とするパケット通信方法。