JPH0216636A - パリティ検査装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル・データを転送するシステムに関
し、特にデータの転送中パリティを生成して検査するシ
ステムに関する。

〔従来の技術〕

パリティの生成および検査は、ｌワードのデータの完全
性を確認するためコンピュータ技術において長年にわた
って使用されてぎた。１ワードのデータが１つの装置か
ら他の装置へ伝送される時、送信側の装置もまたこのワ
ードに対するパリティ値を生じ、このパリティ値を表わ
すパリティ信号を送出する。このパリティ信号の値は、
値ｒ＋Ｊを持つワード内に偶数または奇数のビットがあ
ったかどうかを表示する。受信側の装置は、このワード
を受取ってそれ自体のパリティ値を受取ったワードから
生成し、もしこのパリティ値がこのワードに対するパリ
ティ信号により表わされるものと異なるならば、受取っ
たワードは転送されたワードが偶数である奇数の「１」
を有し、またその逆は反対となる。その結果、パリティ
の検査により、受信側の装置は奇数のビットを含む転送
されたデータの値における如何なる変化でも検出するこ
とができる。

従来技術におけるパリティ検査の問題は、パリティ検査
をしないシステムからこれを行なうシステムへの更新で
あった。例え１つのバスがパリティ検査を行なっても、
もし他の装置がパリティ検査を行なわないバスに取付け
られていたならば、パリティを検査した装置はパリティ
検査を行な５ことができない。その結果、パリティ検査
を行なうように装置を徐々に更新することは不可能であ
った。−旦パリテイ検査を行なうバスを使用することを
決めると、これに取付けられた全ての装置を同時にパリ
ティ検査を行な５ように更新しなげればならなかった。

従来技術におけるパリティ検査の別の問題は、パリティ
値の生成が時間を要し、従ってパリティ検査を行なう装
置がこれを行なわない装置よりも長いバス拳サイクルを
必要とすることであった。

パリティ検査の付加は、このようにシステム全体の速度
を低下させた。更に、パリティ検査を行なわない装置に
対するものよりも長いバス・サイクルを必要とすること
が、両方のタイプの装置を同じ同期バスに接続するとい
う問題を更に悪化させていた。

パリティ検査に伴う別の問題は、パリティ検査に８ける
別の問題は、送信装置および受信装置からパリティ書エ
ラーがあったことが知られてても、送信および受信装置
とは独立的にパリテイ・エラーが送信中に生じたことを
判定する簡単な機構がなかったことである。本願に開示
された装置および方法の目的はこれらの問題ならびに他
の問題を解決することにある。

〔発明の要約〕

本願は、パリティ検査を行なう装置およびパリティ検査
を行なわない装置を一緒に使用されることを許容するバ
ス、バスインターフェース装置および方法を開示してい
る。このバスは、１つ以上のパリティ装置８よび１つ以
上の非パリテイ装置を含む装置間にデータを転送し、送
信装置および受信装置間に１ワードのデータを転送する
ための全ての装置と接続された１つ以上のデータ回線お
よびパリティ装置とのみ接続されているパリティ回線群
からなり、該回線群は送信装置がパリティ装置であるこ
とを示す送信側のパリティ装置からのパリティイネーブ
ル信号を送信するためのパリティイネーブル回線と、前
記データ回線上に送信されたワードの送信側のパリティ
装置に２けるパリティを表示する送信側のパリティ装置
からのパリティ信号を送信するためのパリティ回線と、
受信側のパリティ装置において転送されたワードのパリ
ティが送信側のパリティ装置において転送されたワード
のパリティと同じであったかどうかを表示する受信側の
パリティ装置からのパリテイ・エラー信号を送信するパ
リテイ・エラー回線とを含む。

本文に開示されるバスの別の特質は、バスが同期しかつ
パリティの検査がパイプライン化されていることである
。送信されたデータ・ワードは、第１のバス・サイクル
において送信側のパリティ装置から送出され、パリティ
イネーブル信号および送出されたデータ・ワードのパリ
ティは、次のバス１ナイクルにおいて送信側のパリティ
装置から送出され、またもしパリテイ・エラーが受信側
装置により検出されるならば、パリテイ・エラー信号は
次のバス・サイクルに続くバス・サイクルにおいて受信
側装置によって送出される。

本文に開示されるバス・インターフェースは、パリティ
装置を１つ以上のパリティ装置ぢよび１つ以上の非パリ
テイ装置を含む装置間にデータを送出するためのバスに
対して１つのパリティ装置をインターフェースする。こ
のバス−インターフェース装置は、パリティ装置が１つ
のデータ・ワードを送出してパリティ装置がパリティイ
ネーブル回線に対するものの如きであることを表示する
パリティイネーブル信号を与える時作動するようにバス
のパリティイネーブル回線と作用的に接続されたパリテ
ィイネーブル信号生成手段と、パリティ装置によりデー
久乱進に対して与えられるかあるいはパリティ装置によ
りデータ回線から受信したデータ・ワードのパリティを
生成するよ５にバスのデータ回線と作用的に接続された
パリティ生成手段と、パリティ装置がデータ・ワードを
送出してパリティ生成手段から送出されたデータ・ワー
ドのパリティを受取りかつパリティ回線において受取っ
たパリティを表示するパリティ信号を生じる時作動する
ようにバスのパリティ回線と作用的に接続されたパリテ
ィ信号発生手段と、前記パリティ生成手段と接続され、
かつバスのパリティ回線、パリティイネーブル信号回線
およびパリテイ・エラー回線と作用的に接続されて、パ
リティ装置が別のパリティ装置から送出されたデータ・
ワードを受取ってパリティ生成手段から受取ったデータ
・ワードのパリティを受取り、かつもしこのパリティＢ
よび受取ったデータ・ワードのパリティが整合しなけれ
ば、受取ったデータ・ワードのパリティをパリティ信号
により示されろパリティと比較しかつパリティ番エラー
回線にパリテイ・エラー信号を発生することにより前記
パリティイネーブル信号およびパリティ信号に応答する
時作動するようにするパリテイ・エラー信号発生手段と
、パリティ装置が、データ・ワード送出し、該送出され
たデータ・ワードを受取ると同時にパリテイ・エラー信
号発生手段により生成される他のパリティ装置からのパ
リテイ・エラー信号を受取る時作動するようにパリテイ
・エラー回線と作用的に接続されるパリテイ・エラー信
号受取り手段とを含む。

このため、本発明の目的は、ディジタル・データを送出
するための改善された方法および装置の提供にある。

本発明の別の目的は、パリティを検査するための改善さ
れた方法および装置の提供にある。

本発明の更に別の目的は、パリティを検査する装置がパ
リティを検査しない装置と同じバス上で使用されること
を許容するパリティ検査方法および装置の抵抗にある。

本発明の他の目的は、データの送信速度を低下させない
パリティ検査の装置および方法の提供にある。

本発明の更に他の目的は、バス上の如何なるパリテイ・
エラーの発生も表示するためバス上で使用される装置の
提供にある。

本発明のこれらおよび他の目的については、当業者には
、望ましい実施態様の詳細な記述８よび図面を参照すれ
ば理解されるであろう。

各図における参照番号は３桁の数字であり、最上位桁は
参照番号により指示される部分が最初に現れる図面番号
、残りの２桁は図中の部分の番号である。このため、参
照番号１０３により示される部分は第１図においてアイ
テム３とし、て最初に現われる。

〔実施例〕

本発明の望ましい実施態様の以降の詳細な記述は、本発
明およびその作動の概説から始め、本発明を実現するた
め使用されるバス・インターフェースの記述およびバス
・インターフェースにおいて使用されるパリティ・ロジ
ックの説明が続き、本発明を包含する診断システムの記
述で終る。

第１図は、パリティを生成しパリテイ・エラーを検出す
るパリティ装置ＣＰＤ）　１０３が、パリティの生成あ
るいはパリティｅエラーの検出のいずれも行なわない非
パリテイ装置（ＮＰＤ）　１０５と共にバス１０７と接
続されているシステム１０１を示している。望ましい実
施態様においては、装置１０３８よび１０５は、ディス
ク・ドライブ、ワークスナーション、あるいはバス１０
７に対する通信ポートの如きＩ１０装置を接続するマイ
クロプロセッサにより制御されるＩ１０コントローラで
よい。バス１０７は、取付けられた装置間のデータおよ
び（または）アドレスの転送のためのバスである。バス
１０７は、取付けられる装置の各々におけるバス・イン
タ−フェースと接続されている。本論は、それ自体パリ
ティ装置におけるバス・インターフェース１０４のみに
関する。望ましい一実施態様においては、バス１０７は
２つの主要な構成要素、即ちパリティ装置１１１０３と
非パリテイ装置１０５の双方と接続される非パリティ回
ａ１１７、およびパリティ装置１０３とのみ接続される
パリティ回線１０８とを有する。望ましい実施態様にお
ける非パリテイ回線１１７は、データ・ワードおよびア
ドレス・ワードを含むデータを伝送するデータ／アドレ
ス回線（Ｄ／Ａ）１１９と、バス・クロック信号を含む
制御信号を伝送する制御回線１２１とを含む。望ましい
実施態様に８ける非パリテイ回線１１７については、１
９８５年６月２８日出願のＦｓ等の米国特許出願第７５
０．１１２号「情報処理システムのためのＩ１０構造」
において、本発明と関連しない細部に２いて記載されて
いる。しかし、非パリテイ回線１１７は、パリティ回線
を含まない同期バスを用いて実現することができる。

３つのパリティ回ｉ！［１０８がある。１つのパリティ
装置１０３（１）がデータ／アトフッ回線１１９上でデ
ータを送出する時、２つの回線、即ちパリティイネーブ
ル（ＰＥＮ）Ｉ　１３およびパリティ（ＰＡＲ）Ｉ　１
１が送出側のパリティ装置によって生成される信号を伝
送する。パリティイネーブル回線１１３により伝送され
る信号はパリティイネーブル信号であり、これは送信側
のパリティ装置１０３（１）がパリティ生成を行なうこ
とを表示し、パリティ回線１１１によシ伝送される信号
は、データ／アドレス回線１１９上のパリティ装置１０
３（１）により送信される最後のデータ・ワードのパリ
ティを表示する。パリティ装置１０３（２）がデータを
受取る時、この装置もまたパリティイネーブル回線１１
３Ｓよびパリティ回線１１１上で信号を受取り、またこ
れらの信号およびデータ／アビレフ回、７ｘｘｃ＋上で
受取ったデータのパリティに応答シセ、ハス・インター
フェース１０４が、パリティ装置１０３（２Ｊで受取ら
れたデータのパリティがパリティ回線１１１で受取った
信号により示されるものと同じであったかどうかを示す
パリテイ・エラー信号をパリテイ・エラー回線１０９上
に生じる。送信側のパリティ装置１０３は、）くス拳イ
ンターフェース１０４におけるパリテイ・エラー回線１
０９上でパリテイ・エラー信号を受取る。

このため、もしバス１０７上のパリティ装置１０３（１
）により送信されたデータ・ワードの１つのビットが送
信中変化したならば、受信側のパリティ装置１０３はこ
の変化を検出することができ、また送信側のパリティ装
置１０３（１）に対してパリテイ・エラー回線１０９上
の信号によりエラーについて通知することができる。

パリティ装置のいずれか一方あるいは双方は、パリテイ
・エラーの検出に応答し得る。例えば、受信側のパリテ
ィ装置１０３は、エラーが生じたデータを廃棄すること
により検出に応答することかで青、また送信側のパリテ
ィ装置１０３は、エラーが生じたデータを再送信するこ
とができる。

加えて、葭千において更に詳細に述べるように、パリテ
ィ回線１０８は、バス１０７、および装置１０３．１０
５が使用されるディジタル・コンピューターシステムの
診断システムに対してパリテイ・エラーについての情報
を与えるため使用することができる。

データ・ワードの送信、パリティ・イネーブル回線１１
３上のパリティイネーブル信号の生成、パリティ回線１
１１上の送信されたデータ・ワードに対するパリティ信
号の生成、データ・ワードおよび信号の受信、およびパ
リテイ・エラー回線１０９上のパリテイ・エラー信号の
生成が信号バスサイクルに載せられている間、データ転
送速度は「パイプライン方式」のパリティ処理によって
強化することができる。パイプライン化されたパリティ
処理においｔは、データ・ワードの送信、パリティの決
定、パリティの送信、パリテイ・エラーの検査、８よび
パリテイ・エラー信号の送出は並行に行なわれる。第１
図のシステムに対するタイミング図である第２図は、望
ましい実施態様に８けるパイプライン処理を示している
。

第２図は、２ワードのデータ書込み操作に関わるタイミ
ングを示している°。バスおよび取付けられた装置１０
３または１０５の動作は、ＣＴＬ１２１の回線の１つに
２いて送られるバス・クロック（ＢＣＫ）信号２０１に
より同期される。ＢＣＫ２０１の各立上クエツジは、新
しいバス・サイクル（βＣ２０５）の開始点をマークす
る。２ワードのデータ書込み操作においては、データが
書込まれるべきアドレスおよびデータの２ワードが、３
つの連続するバス・サイクル２０５においてデータ／ア
ドレス回線上に転送される。このデータ！込み操作は、
データのソースであるパリティ装置１０３（１）におい
て開始する。パリティ装置１０３（υがバス１０７を介
して送出するデータを有する時、この装置はこのバスに
対するアクセスの獲得のため他の装置１０３または１０
５と競合する。装置１ｏ　３ｔｌＪがアクセスを獲得す
る時、この装置はＤ／Ａ回線１１９上のデータの出力を
制御するバスイネーブル信号（［＃）２０３を生成する
。このため、第２図に２いては、ＢＥＮ２０３は３つの
バス・サイクル２０５０間ハイの状態である。βＣ２０
５（１）においては、パリティ装置１０３（１）はデー
タ／アドレス回線１１９上にアドレスを出力し１、［２
０５（２７に２いては、第１のデータ・ワードを出力し
、βＣ２０５（３］においては、第２のデータ・ワード
を出力する。ＢＣ２０５（１）においては、パリティ装
置１０３（１）は更にアドレス出力のパリティを計算し
、βＣ２０５（２）においては、パリティ装置１０３（
１）はパリティイネーブル回線（ＰＥＮ）１１３がこれ
がパリティ装置であることを示すようにする。送出され
るワードの各々のパリティは検査されねばならず、その
ためＰＥＮ１１３は次の３サイクルの間、即ちＢＣ２０
５（４）までハイの状態を維持する。ＢＣ２０５（２）
においては、パリティ装置１０３（１）はパリティ回線
（ＰＡＲ）１１１上にパリティ信号を送出し、この信号
がＢＣ２０５（１）に８けるデータ／アドレス回線１１
９上に送出されたアドレスのパリティを示す。ＢＣ２０
５（３）においては、パリティ信号は第１のデータ・ワ
ードのパリティを示し、ＢＣ２０５（４）に３いては、
パリティ信号は第２のデータφワードのパリティを示し
、このため、データ／アドレス回線１１９に対して出力
されるワードのパリティは常に、ワード自体が出力され
た後、ＰＡＲｌｌｌに対して１バス・サイクル１０５だ
げ出力される。

ＢＣ２０５（１）においては、受信側０々リテイ装置１
０３（２）はデータ／アドレス回線１１９上でアドレス
を受取る。ＢＣ２０５（２）において、受信側のパリテ
ィ装置１０３（２）は受取ったアドレスのパリティを計
算し、パリティイネーブル回線１１３上でパリティ装置
１０３（１）がパリティ装置１０３であることを示すパ
リティイネーブル信号を受取り、ＰＡＲｌｌｌ　におい
てパリティ装置１０３（１）を送出することにより計算
されたパリティを示すパリティ信号を受取る。

ＢＣ２０５（３）においては、受信側のパリティ装置１
０３（２）が送信されたノウティおよび計算されたパリ
ティを比較することによりパリティイネーブル信号に応
答し、パリテイ・エラー回線（ＰＥＲＲ）１０９上にこ
の比較の結果を出力する。受信側のパリティ装置１０３
（２）は、データ／アドレス回線１１９上の次のワード
およびパリティ回線１１１上のパリティ信号に関して同
じように動作し、その結果パリテイ・エラー回線１０９
はバス・サイクル２０５　（４Ｊにおいて第１のデータ
・ワードに対してパリテイ・エラーが存在したかどうか
、またバス・サイクル２０５（５３において第２のデー
タ・ワードに対してパリテイ・エラーが存在したか、即
ちワードが送出されたバス・サイクル２０５に続いてい
る第２のバス・サイクル２０５に常にパリテイ・エラー
があるかどうかを示す。

パリテイ・エラー回線１０９上におけるパリテイ・エラ
ーの表示に加えて、受信側のパリティ装置１０３（２）
は状態レジスタにエラーを記録し、送信側のパリティ装
置１０３（１）がパリテイ・エラー回線１０９上でパリ
テイ・エラーを示す信号を受取る時、パリティ装置１０
３（ＩＪはまた状態レジスタにエラーを記録する。この
状態レジスタは、望ましい実施態様においてパリティ装
置１０３を制御するマイクロプロセッサにより監視され
、またパリテイ・エラーが状態レジスタにおいて記録さ
れる時、送信側のパリティ装置１０３（１）は送信を反
復するが、受信側のパリティ装置１０３（２）は受取っ
たワードを廃棄する。もし何回かの再試行の後エラーが
再び生じるならば、送信側および受信側のパリティ装置
ＫＥけるマイクロプロセッサが他のシステム要素に対し
て問題を通知する如き他の対応動作を行な５ことができ
る。

熱論、データはまた、非パリテイ装置１０５である送信
側と、パリティ装置１０３である受信側との間、パリテ
ィ装置１０３である送信側と非パリテイ装置１０５であ
る受信側との間でバス１０７上に転送することもできる
。前者の場合には、送信側の非パリテイ装置１０５はパ
リティ回［１０８とは接続されず、その結果、受信側の
パリティ装置１０３はパリティイネーブル回線１１３上
でパリティイネーブル信号を受取らず、受信したワード
のパリティをＰＡＲｌｌｌ上のパリティ信号と比較せず
、またＰＥＲＲ１０９上ではエラー信号を生じる事はな
い。後者の場合には、受信側の非パリティ装ｆ！１１０
５は再びパリティ回線１０８と接続されず、その結果パ
リティ回線１１１あるいはパリティイネーブル回線１１
３上の信号には応答せず、またＰＥＮ１１３上には信号
を住じない。このため、送信側パリティ装置ＩＵ３＆’
Ｃ関する限り、非パリテイ装置１１０５への送信におい
てはパリテイ・エラーは決して生じない。

第３図は、パリティ装置１０３におけるバス・インター
フェース１０４のブロック図である。バス・インターフ
ェース１０４は、次の３つの主要な構成要素を有する。

即ち、優先された装置１０３とバス間の相互動作を制御
するバス制御部（ＢＣＴＬ）３０１．！：、、ハリティ
装置１０３に関して入出力され転送されるデータ／アド
レスのためのインターフェースであるデータ／アドレス
・インターフェース（Ｄ／ＡＦｌ）３２２と、パリティ
回線１０８に対する信号を生成するパリティ・ロジック
（ＰＡＲＬ）３０３とである。

バス制御部３０１から説明すると、インターフェース１
０４のこの部分は次の４つの主要な構成要素を有する。

即ち、バス許与ロジック３０７、バス制御レジスタ３０
９、ターゲット検出ロジック３１１、および状態レジス
タ３１５である。バス許与ロジック３０７は、制御回線
１２１における優先状態の回線と接続され、パリティ装
置１０３を制御するマイクロプロセッサからの送信要求
（ＸＲＥＱ）信号３０５、オヨびパリティ装置１０３が
バス１０７にアクセスできる時バスイネーブル信号２０
３を生成することにより上記優先回線の状態に対して応
答する。バス制御レジスタ３０９は、パリティ装置１０
３がバス１０８に対してアクセスすることをバスイネー
ブル信号２０３が示す時、制御部１２１における回線に
対して出力されるバス指令を指定するビットをマイクロ
プロセッサによってロードされる。ターゲット検出ロジ
ック３１１は制御回線１２１と接続されている。

ロジック３１１は、制御回線１２１における回線を監視
して、パリティ装置１０３がバス１０８上の送信を受信
するかどうかを判定し、もしそうであれば、ロジック３
１１はイネーブル信号３１３を受取る。

状態レジスタ３１５は、パリティ装置１０３の動作を制
御するマイクロプロセッサにより設定可能でありかつ読
出し可能である状況情報を保有する。この状態レジスタ
における３つのビットは、本文において特に問題となる
。装置のパリティイネーブルビット（ＤＰＥＮ）３１６
は、装置１０３がパリティ装置でありかつ装置のパリテ
ィイネーブル信号３１７のソースであるかどうかを示し
ている。送信パリテイ・エラー（ＸＰＥＲＲ）３１９は
、パリティ装置１０３が１つのワードを送信して受信側
からＰＥＲＲ回線１０９上でパリティ−・エラー信号を
受取った時セットされる。受信パリテイ・エラー（ＲＰ
ＥＲＲ）３２１は、パリティ装置１０３が１つのワード
を受取ってパリテイ・エラーを検出した時セットされる
。望ましい一実施態様においては、ＸＰＥＲＲ３１９ま
たはＲＰＥＲＲ３２１がデータの送信または受信の後に
１つのパリテイ・エラーを示す時、°パリティ装置１０
３のマイクロプロセッサ制御操作がパリテイ・エラーの
処理の過程においてＸＰＥＲＲ３１９またはＲＰＥＲＲ
３２１をリセットする。

データ／アドレス・インターフェース３２２について更
に述べれば、バス・インターフェース１０４のこの部分
は、バス１０７のデータ／アドレス回線１１９と接続さ
れるレジスタからなっている。このレジスタは、データ
／アドレス回線１０７に関して送信あるいは受信される
データまたはアドレスを格納するよう作用する。望まし
い一実施態様においては、データの送受信のための別個
のレジスタがある。Ｄ／ＡＸレジスタ３２５は、バスイ
ネーブル信号２０３に応答してバス１０８に対し出力さ
れるデータまたはアドレスを保有し、Ｄ／ＡＲレジスタ
３２３は受信イネーブル信号３１３に応答してレジスタ
へ書込まれるデータを保有する。

パリティ・ロジック３０３は下記の構成要素を有する。

即ち、送信ＰＥＮロジック（ＸＰＥＮＬ）３３９は、装
置１０３がバス上にワードを送信する時パリティイネー
ブル回線１１３上にパリティイネーブル信号を生じる。

ＸＰＥＮＬ　３３９は、装置１０３がパリティ装置であ
ることを示す装置パリティイネーブル信号３１７および
バスイネーブル信号２０３に対して応答してパリティイ
ネ−フル信号を生じる。ＸＰＥＮＬ　３３９は更に、バ
スイネーブル信号２０３が表明されかつ送信されつつあ
るワードがバス１０８に対して出力された後、ＰＥＮ回
線１１３に対して１バス・サイクル２０５だけ出力され
るようにパリティイネーブル・信号を遅延させるラッチ
を含む。入力バリティ・エラー・ロジック（ＩＰＥＲＲ
Ｌ）３３７はパリテイ・エラー回線１０９と接続されて
いる。装置１０３が別のパリティ装置１０３に対して送
信し受信側のパリティ装置１０３がＰＥＲＲ１０９上に
パリテイ・エラー信号を生成する時、ＩＰＥＲＲＬ　３
３７はエラーを検出して状態レジスタ３１５にＸＰＥＲ
Ｒ３１９をセットする。ＩＰＥＲＲＬ　３３７の動作は
、ＸＰＥＮＬ３３９からＰＥＮ回線１１３に対して出力
されるパリティイネーブル信号により使用可能状態にさ
れる。ＩＰＥＲＲＬ３３７におけるラッチは、パリティ
イネーブル信号がバス１０８に対して出力された後、パ
リティイネーブル信号の値を１バス・サイクル２０５だ
げ保持する。

パリティ・ゼネレータ（ＰＧＥＮ）３２７はデータ／ア
ドレス回線１１９と接続され、パリティ装置１０３に関
して送信または受信される各ワード毎のパリティ値を生
成する。ＰＧＥＮ３２７はＧＰＡＲ３２Ｂ上にパリティ
値を出力する。望ましい実施態様においては、ＰＧＥＮ
３２７は、ワードがバス１０８に関して送信あるいは受
信された後１バス・サイクル２０５までは、ＧＰＡＲ３
２８上に与えられたワードに対してこのパリティ値の出
力を遅延させるラッチを含む。ＰＧＥＮ３２７からの出
力は、送信パリティ・ロジック（ＸＩ）ＡＲＬ　）　３
２９およびパリテイ・エラー・ロジック（ＰＥＲＲＬ）
３３０１Ｃおいて受取られる。送信パリティ・ロジック
３２９は、回線３４４上でＸＰＥＮＬ３３９から出力さ
れるパリティイネーブル信号によりＰＧＥＮ３２７から
パリティ回線１１１に受取られたパリティ値を出力する
ように付勢される。このように、パリティ信号は、パリ
ティイネーブル信号と同じバス・サイクルにおいてパリ
ティ回線１１１上に現れる。

パリテイ・エラー・ロジック３３０はパリテイ・エラー
を検出し、パリテイ・エラー回線１０９上にパリテイ・
エラー信号を生成する。パリテイ・エラー・ロジック３
３０の構成要素は、入力バリティイネーブルロジック（
ＩＰＥＮＬ）３３６、入力バリティ・ラッチ（ＩＰＡＲ
Ｌ）３３３．生成パリティ・ラッチ（ＧＰＡＲＬ）３３
１およびパリティ・コンパレータ（ＰＣＯＭＰ）３３５
を含む。入力バリティイネーブルロジックはパリティイ
ネーブル回線１１３と接続され、この回線上で受取られ
たパリティイネーブル信号の値を保持するラッチを含む
。入力バリティ・ラッチ３３３は、パリティ回線１１１
と接続され、この回線上のパリティ信号のその時の値を
受取ってこれを保持し、パリティ・コンパレータ３３５
に対して保持された値を出力する。生成パリティ・ラッ
チ３３１は、ＧＰＡＲ３２Ｂの値を保持しかつこの保持
された値ヲパリテイ・コンパレータ３３５に対して出力
するラッチである。パリティ・コンパレータ３３５は、
ＩＰＥＮＬ３３６からの信号によって使用可能状態にさ
れ、パリティ装置１０３がデータ／アドレス回線１０９
上でワードを受取りかつＩＰＥＮＬ３３６がＰＥＮ１１
３上でパリティイネーブル信号を受取った時イネーブル
信号３１３を受取る。

パリティ・コンパレータ３３５はＩＰＡＲＬ３３３およ
びＧＰＡＲＬ３３１の出力を比較し、これらが異なる時
、即ちデータ・ワードのパリティが送信の過程で変化し
た時、ＰＥＲＲｌ　０９に対してパリテイ・エラー信号
を出力する。

バス・インターフェース１０４の動作は、パリティ装置
１０３がデータを送信する時下記の如く生じる。送信が
始まる前に、Ｄ／ＡＸ３２５は送信されるべきワードで
ロードされ、送信要求３０５が表明される。バス許与ロ
ジック３０７が、パリティ装置１０３がバス１０９にア
クセスできると判定する時、バス許与ロジック３０７は
バスイネーブル信号２０３を生成する。この信号に応答
して、バス制御レジスタ３０９は制御回線１２１に対し
バス指令を出力し、Ｄ／ＡＸ３２５はデータ／アドレス
回線１１９に対して送信されるべき第１のワードを出力
する。このワードが出力されると、ＰＧＥＮ３２７はワ
ードのパリティを生成し、これがＧＰＡＲ３２Ｂ上に１
つのバス・サイクルの後視れる。同時に、ＸＰＥＮＬ３
３９はパリテイイネーブル信号をパリティイネーブル回
線１１３に対して出力し、ＸＰＡＲＬ３２９はパリティ
回線１１１にパリティ値を出力する。第１のワードが出
力された後２バス・サイクルにおいて、ＩＰＥＲＲＬ　
３３７がＰＥＲＲ１０９上のワードと対応するパリテイ
・エラー信号を受取ることを可能にされる。もしこのよ
うな信号が受取られると、ＸＰＥＲＲ３１９はこの事実
を反映するようセットされる。もし送信が１つ以上のワ
ードを含むならば、送信側のパリティ装置１０３は送信
されるワード毎に上記の如（作動する。

パリティ装置１０３がデータを受取りつつある時、バス
・インターフェース１０４の動作は次のようになる。即
ち４１つのワードが装置１０３へ送られると、この事実
は７’ＤＬ３１１により検出され、その出力がイネーブ
ル信号３１３を受取る。

送信の第１のサイクルにおいて、受取られたワードはＤ
／ＡＲ３２３およびＰＧＥＮ３２７へ到達する。第２の
サイクルにおいて、ＰＧＥＮ３２７はＧＰＡＲ３２８上
の受取られたデータに対するパリティを生成する。この
同じサイクルで、ＩＰＡＲＬ３３３はパリティ回線１１
１上の送信側のパリティ装置１０３により送出されるパ
リティ値を受取り、ＩＰＥＮＬ３３６はパリティイネー
ブル回線１１３上の送出側のパリティ装置１０３により
送出されたパリティイネーブル信号を受取る。

送出開始後の第３のサイクルにおいて、Ｐ　ＣＯＭＰ３
３５がＲＥＮ３１３およびＩＰＥＮＬ３３６により生成
された信号に応答して比較を行ない、その結果を回線３
　＝ｌ　Ｏを介してパリテイ・エラー回線１０９へ出力
する。もしこの結果がエラーを示すならば、ＲＰＥＲＲ
３２１はこのエラーを示すように更にセットされる。１
つ以上のワードを受取るパリティ装置１０３は、受取っ
たワード毎に今迄述べたように作動する。

第４図は、パリティ・ロジック３０３の現在望ましい実
施態様を示すロジック図である。前述の如く、パリティ
・ロジック３０３は制御入力としてバスイネーブル信号
２０３、受信イネーブル信号３１３および装置パリティ
イネーブル信号３１７を受取り、データ／アドレス・バ
ス１１９からデータおよびアドレスを受取り、制御回線
１２１からクロック信号、およびパリティ回線１０８か
らパリティ、パリティイネーブルおよびパリテイ・エラ
ー信号を受取りかつこのパリティ回線に対してこれらを
出力する。ＡＮＤゲート４０７．４０９．４１３．４１
５．４１９および４２３、ＸＯＲゲート４１１およびＮ
ＯＲゲート４１２に加えて、パリティ・ロジック３０３
はデータ／アドレス回線１１９からのデータを受取るデ
ータ・ラッチ４０１、ラッチ４０１においてラッチされ
たデータを受取りそのパリティを検出し、その結果なＧ
ＰＡＲ３２Ｂとして出力するパリティ・ネットワーク４
０３を含み、さらに適正な信号タイミングを生じるため
使用されるラッチを保有するラッチ４０５及びトランシ
ーバ（ＸＣＶＲ）４１７を含み、その両方はパリティ回
線１０８から信号を受取り、これら回線に対し信号を出
力する。ＸＣＶＲ４１７はパリティ装置１０３から受取
るどのアクティブ入力の値でも対応するパリティ回線１
０８に対して駆動し、もしこの入力がアクティ状態でな
くかつ対応するパリティ回線がそうであるならば、ＸＣ
ＶＲ４１７がパリティ回線の値をパリティ装置１０３へ
駆動する。クロック信号２０１の立上がりエツジに応答
してデータ・ラッチ４０１およびラッチ４０５の双方へ
データがラッチされる。

パリティ・ランチ３０３は下記のように作動する。即ち
、ワードがデータ／アドレス回線１１９上に現れる時は
常に、データ・ラッチ４０１がワードをラッチすること
によりバス・クロック信号２０１に応答する。データが
ラッチされたバス・サイクル２０５０間、パリティ・ネ
ット４０３がラッチされたワードのパリティを計算して
その結果をＧＰＡＲ３２Ｂ上に出力する。次のバス・サ
イクルの初めにおいて、この結果はラッチ４０５におけ
るＸＰＡＲに対してラッチされ、これがこのように先行
するバス・サイクル２０５においてデータ／アドレス回
線１１９に現れるワードのパリティを常に保有する。

もしパリティ装置１０３がデータを送出しつつあるなら
ば、データ／アドレス回線１１９上に現れるこのワード
はパリティ装置１０３により送出されたものである。ま
たこの場合、バスイネーブル信号２０３および装置パリ
ティイネーブル信号３１７は共にアクティブな状態であ
る。これら信号に応答して、ＡＮＤゲート４０９の出力
はアクティブ状態にある。ＡＮＤゲート４０９の出力は
、データが送出されたサイクルに続くサイクルの初めに
おいてラッチ４０５におけるＸＰＥＮに対してラッチさ
れる。同時に、ＰＮＥＴ４０３の出力であるＧＰＡＲ３
２Ｂは送出されるワードのパリティを保持している。Ａ
ＮＤゲート４１５はその入力回線３２８としてＰＮＥＴ
４０３の出力と、ＸＰＥＮの出力である回線３４４とを
有する。もし回線３４４がアクティブな状態にありパリ
ティ装置１０３があるパリティ装置であることを示すな
らば、データが送出された後のサイクルにおける回線３
３４のＡＮＤゲート４１５の出力は回線３２８の値（心
より、即ち送出されたデータのパリティにより決定され
る。回線３３４はＸＣＶＲ４１７と接続され、これがＰ
ＡＲ１１１上にパリティ値を送出する。回線３４４のＸ
ＰＥＮの出力は更にＸＣＶＲ４１７と接続され、これが
回線１１３上のパリティイネーブル信号としてＸＰＥＮ
０値を送出する。ＸＰＥＮがゲート４０９の出力によっ
てセットされるため、バスイネーブル信号２０３が非ア
クテイブ状態になった後、回線３４４は１バス・サイク
ルだけ非アクテイブ状態になる。

データの送信中、受信イネーブル信号３１３は非アクテ
イブ状態となる。その結果、ＡＮＤゲート４０７は非ア
クテイブ状態の出力を生じ、ラッチ４０５におけるラッ
チＤ　Ｖ、　Ｂ　Ｍがローにセットサレる。ＤＶＤＭが
ローにセットされた後の次のバス・サイクルの初めに、
ＤＤＶＢＭもまたローにセットされる。このラッチの出
力は、ＡＮＤゲート４１３に対する入力として働き、こ
れがその出力として回線３４０上にパリテイ・エラー信
号を生じる。このように、パリティ装置１０３が送信状
態にある限り、回線３４０が非アクテイブ状態となる。

もし送信中にパリテイ・エラーが存在するならば、送信
側のパリティ装置１０３はパリテイ・エラー回線１０９
上のパリテイ・エラー信号を受取ることになる。回線３
４０が非アクテイブ状態にあるため、回線１０９上のパ
リテイ・エラー信号はＡＮＤゲート４１９０入力である
回線３４２を駆動する。ＡＮＤゲート４１９の他の入力
はラッチＤＸＰＥＮであり、これはラッチＸＰ　ＥＮが
セットされた後１バス・サイクル４０５だけセットおよ
びリセットされる。このため、パリティ装置１０３は、
送信開始後筒３のサイクルにおいてパリテイ・エラー信
号を受取ることができる。

この時、もしＰＥＲＲ回線ＬＯ９がアクティブ状態で１
つのパリテイ・エラーを示すならば、ＡＮＤゲート４１
９の出力はアクティブ状態となり、ＮＯＲゲート４２１
の出力が非アクテイブ状態となる。このゲートの出力は
ＲＰＥＲＲ３２１の逆数値即ちＮＯＴ　　ＲＰＥＲＲで
あり、またゲート出力はＡＮＤゲート４２３へ入力され
、反転後状態レジスタ３１５におけるＲＰＥＲＲ３２１
となる。ＡＮＤゲート４２３もまたＸＰＥＲＲ３１９の
逆数値であるＮＯＴ　　ＸＰＥＲＲＩを受取ってＮＯＴ
　　ＸＰＥＲＲＯを出力し、これはＸＰＥＲＲ３１９に
おいて反転され格納される。その結果、もしＸＰＥＲＲ
３１９がセットされずパリティ装置１０３が送信中でな
ければ、受取られたパリテイ・エラーは非アクテイブ状
態であるＮＯＴ　　ＸＰＥＲＲＯを結果として生じ、Ｘ
ＰＥＲＲ３１９をセットする。−旦Ｘ　Ｐ　Ｅ　Ｒ，Ｒ
がセットされると、マイクロプロセッサがＸ　Ｐ　Ｅ　
ＲＲ３１９をリセットするまではＮＵＴ　　ＥＸＰＥＲ
ＲＩは非アクテイブ状態を維持する。

パリティ装置１０３がデータを受取りつつある時、ＮＯ
Ｔ　　ＢＥＮ２０３、ＲＥＮ３１３およびＤＰＥＮＳ３
１７は全てアクティブ状態である。その結果、ＡＮＤゲ
ート４０７の出力はアクティブ状態であり、ラッチＤＶ
ＢＭをセットする。ｌバス・サイクル２０５の後、ラッ
チＤＤＶＢＭはラッチＤＶＢＭからセットされる。同時
に、ＢＥＮ２０３は非アクテイブ状態であり、ラッチＸ
Ｉ）ＥＮをリセットし、これが更に回線３３４および３
４０を非アクテイブ状態に保持し、その結果受信側のパ
リティ装置１０３はそれぞれ回線ＰＥＮ１１３またはＰ
ＡＲ１１１上に非パリテイイネーブル信号あるいは非パ
リテイ信号を出力する。この場合には、送信側のパリテ
ィ装置１０３からのパリティイネーブル信号がＰＥＮ回
線１１３上に現れ、これをＸＣＶＲ４１７が回線３３８
上に出力し、これがラッチ４０５におけるランチＩＰＥ
Ｎをセットする。同様に、パリティ信号がＰＡＲ回線１
１１上に現れる時、ＸＣＶＲ４１７はこれを回線３３２
上に出力し、これがラッチ４０５におけるラッチＩＰＡ
Ｒをセット°する。これらのラッチは、データが送信さ
れたサイクルに続くバス・サイクル２０５においてセッ
トされる。前述の如く、ラッチＸＰＡＲは同じバス・サ
イクルにおいてパリティ装置１０３において受取られた
ワードに対するパリティ値にセットされる。これにより
次に続くサイクルの初めに、ＤＤＶＢＭがセットされ、
ＩＰＥＮがセットされ、ＩＰＡＲはパリティ回線１１１
上で受取られたパリティ値を保持し、ＸＰＡＲは受取ら
れたワードから計算される値を保持する。ＤＤＶＨＭお
よびＩＰＥＮの出力は、ＡＮＤゲート４１３に対する入
力として働く。第３の入力は、ＸＯＲゲー）４１１から
入力され、その入力はＩＰＡＲおよびＸＰＡＲである。

もしＩＰＡＲおよびＸＰＡＲが同じ値を持たなければ（
これはパリテイ・エラーが存在する場合にのみ生じる）
、ＸＯＲゲート４１１の出力はアクティブ状態であり、
回線３７ｔＯのＡＮＤゲート４１３の出力はアクティブ
状態であり、ＰＥＲＲ１０９上にパリテイ・エラー信号
を生じ、前に説明したようにＸＰＥＲＲ３１９およびＲ
ＰＥＲＲ３２１をセットする。

このパリティ検査システムは、前掲の米国特許出願筒７
５０，１１２号において述べた形式のディジタル・コン
ピュータ・システムにおける望ましい実施態様において
用いられる。本発明のこのようなシステムにおける使用
の状態は、第５図建水されている。同図においては、２
つのバス、即ちシステムの非Ｉ１０要素を接続しかつデ
ータ回線５０３、アドレス回線５０５および制御回線５
０７を有するシステム・バス（ＳＲ）５０１、およびシ
ステムのＩ１０要素を接続するバス１０７がある。

システム・バス５０１およびバス１０７は、相互にシス
テム・バス・インターフェース（ＳＢＩ）５０９により
接続され、このインターフェースはバス１０７上でシス
テム・バス５０１に対して取付けられた構成要素に意図
される通信を受入れ、この通信をバス５０１上で通信す
るための適正な形態ニジ、システム・バス５０１上のバ
ス１０７に対して取付けられたＩ１０装置に意図される
通信を受入れ、かつこれをバス】０７上の通信のために
適正な形態にする。例えば、装置１０３または１０５が
システム・バス５０３と接続されたシステム・メモリー
に対して書込みを行なう時、システム・ノイス・インタ
ーフェース５０１はこのアドレスおよびバス１０７上の
装置により送出されたデータの２ワードを受取り、この
アドレスおよび２ワードを含む対応するメモリー指令を
出力する。

システム・バス・インターフェース５０９はｔた、シス
テムのエラーの検出、診断および可能な限り補正のため
のマイクロプロセッサに基（コンソールであるシステム
・コンソール５１９と接続されている。この接続は、次
の３つの部分を有する直列バスによってなされる。即ち
、システム・コンソール５１９とシステムの他の構成要
素との間にデータを転送する直列データ回線５２１と、
このデータによりどんな種類の動作が行なわれるかを示
す制御回線５２３と、システムのある構成要素が介入を
要求することをシステム・コンソール５１９に対して示
す割込み回線５２５とである。

バス１０７上の他の装置の如（、本システム・バス・イ
ンターフェースは、パリティ装置１０３または非パリテ
イ装置ＩＱ５でよい。第５図に示されるシステム・バス
・インターフェース５０９はパリティ装置である。これ
は、このようにパリテイ・エラー回線１０９、パリティ
回線１１１、およびパリティイネーブル回線１１３と接
続され、パリティ装置１０３について先に述べたと同じ
ようにこれらの回線上に信号を生成しかつこれに対して
応答する。このシステム・バスは、結果としてパリティ
・ロジック３０３と対応するパリティ・ロジック５２８
と、状態レジスタ３１５と対応する状態レジスタ５１８
を有する。状態レジスタ５１８においては、ＸＰＥＲＲ
５１３が機能においてＸＰＥＲＲ３１９と対応し、また
ＲＰＥＲＲ５１７はＢＰＥＲＲ３２１と対応している。

その結果、システム・バス・インターフェース５０９が
データを別のパリティ装置１０３へ送信するかあるいは
このような装置１０３からデータを受取る時パリテイ・
エラーが生じると、エラーに従ってＸＰＥＲＲ５１３ま
たはＢＰＥＲＲ５１７がセットされる。更に、状態レジ
スタ５１８は別のレジスタ、即ちバス・パリテイ・エラ
ー（ＢＰＥＲＲ）５１１を含み、これはバス１０７と接
続されたいかなるパリティ装置１０３がパリテイ・エラ
ーを検出する場合でも常にセットされる。ＢＰＥＲＲ５
Ｌ　１をセットするロジックは、パリティ・ロジック５
２８においてＡＮＤゲート５２９として表わされる。こ
のロジックは、ＰＥＮ１１３のパリティイネーブル信号
の後に次のバス・サイクル２０５においてパリテイ・エ
ラー回線１９上のパリテイ・エラー信号が続く時は常に
、ＢＰＥＲＲ５１Ｌをセットする。

ＢＰＥＲＲ５１１、ＸＰＥＲＲ５１３またはＢＰＥＲＲ
５１７のいずれかがセットされる時、割込みロジック（
ＩＮＴＬ）５２７は割込み回線５２５上に割込み信号を
生じることによりこれらに応答する。システム・コンソ
ール５１９は、状態レジスタ５１８の内容ヲシステム・
コンソール５１９に対して直列に出力することによりシ
ステム・バス・インターフェース５０９が応答する指令
回線５２３上に指令を与えることにより、割込み回線に
対して応答する。システム・コンソール５１９は内容を
読出し、必要などんな動作も行ない、ＢＰＥＲＲ５１１
、ＸＰＥＲＲ５１３およびＲＰＥＲＲ５１７の場合には
、これらを直列データ・バス５１２を介して再ロードす
ることにより、レジスタをリセットする。診断インター
フェースはこれにより、システム・コンソール５１９が
バス１０７と接続された２つのパリティ装置に関わるパ
リテイ・エラーを検出してこれを処理することを可能に
する。

望ましい実施態様のこれまでの詳細な記述は、パリティ
装置が非パリテイ装置と共にバスに接続されるシステム
を当業者が如何にして構成して使用するかを示し、また
システム・エラーの検出、診断および処理のためのシス
テム・コンソールを備エタコンピュータ・システムにお
いてこのようなシステムが如何に用いることができるか
を示した。本文に開示したこのシステムの利点には、下
記のものがある。即ち、 パリティを生成し、パリテイ・エラー検出する装置、お
よび同じバス上では使用することができない装置 パリティ検査はパイプライン化され、従ってバスの作動
速度とは干渉しない。

バスに取付けられた装置によるパリテイ・エラーの検出
は、診断システム・コンソールに対して提示することが
できる。

本文の詳細な記述は、発明の現在望ましい態様を開示し
たが、本発明の多くの他の実施態様が可能である。この
ように、望ましい実施態様は例示であり限定ではなく、
頭書の特許請求の範囲は本文に開示された態様に限定さ
れるものではな（、これに相当するどんな態様も包含す
るものである。

【図面の簡単な説明】 第１図はパリティ検査システムを示す概要図、第２図は
パリティ検査システムのタイミング図、第３図はパリテ
ィ検査システムにおけるパリティ装置のバス・インター
フェースを示すブロック図、第４図はバス・インターフ
ェースにおけるパリティ・ロジックのロジック図、およ
び第５図はパリティ検査システムを使用するディジタル
・コンピュータ・システムにおけるシステム診断インタ
ーフェースのブロック図である。 １０１・・・システム、１０３・・・パリティ装置（Ｆ
Ｄ）、１０４・・・バス・インターフェース、１０５・
・・非パリテイ装置（ＮＰＤ）、１０７・・・バス、１
０８・・・パリテイ回線、１０９・・・パリテイ・エラ
ー回線、１１１・・・パリティ（ＰＡＲ）回線、１１３
・・・パリティイネーブル（ＰＥＮ）回線、１１７・・
・非パリテイ回線、１１９・・・データ／アドレス回線
（Ｄ／Ａ　）、１２１・・・制御回線、３０１・・・バ
ス制御部、３０３・・・パリティ・ロジック（ＰＡＲＬ
）、３０７・・・バス許与ロジック、３０９・・・レジ
スタ、３１１・・・ターゲット検出ロジック、３１５・
・・状態レジスタ、３２２・・・データ／アドレス・イ
ンターフェース（Ｄ／Ａ　　Ｆｌ）、３２５・・・Ｄ／
ＡＸレジスタ、３２７・・・パリティ・ゼネレータ（Ｐ
ＧＥＮ）、３２８・・・入力回線、３２９・・・送信パ
リティ・ロジック（ＸＰＡＥＬ）、３３０・・・パリテ
イ・エラー・ロジック（ＰＥＩ？ＲＪ、）、　３３１・
・・生成パリティ・ラッチ（ＧＰＡＲＬ）、　３３２．
３３４．３４０．３４４・・・回線、３３３・・・入力
バリティ・ラッチ（ＩＰＡＲＬ）、　３３５・・・パリ
ティ・コンパレータ（ＰＣＯＭＰ）、　３３６・・・入
力パリテイイネーブ化ロジック（ＩＰＥＮＬ）、３３７
・・・入力バリティ・エラー・ロジック（ＩＰＥＲＲＬ
）、　３３９・・・送信ＰＥＮロジック（ＸＰＥＮＬ）
、　４０１・・・データ・ラッチ、４０３・・・パリテ
ィ・ネットワーク、４０５・・・ラッチ、４０７・・・
ＡＮＤゲート、４０９．４１３、４１５、４１９、４２
３・・・ＡＮＤゲート、４１１゛°°ＸＯＲゲート、４
１２．４２１・・・ＮＯＲゲート、４１７・・・トラン
シーバ（ＸＣＶＲ）、５０１・・・システム・バス（Ｓ
Ｂ）、　５０３・・・データ回線、５０５・・・アドレ
ス回線、５０７・・・制御部ｉｌ、５０９・・・システ
ム・バス・インターフェース（ＳＢＩ）、５１２・・・
直列データ・バス、５１８・・・状態レジスタ、５１９
・・・システム・コンソール、５２１・・・直列データ
回線、５２３・・・制御回線、５２５・・・割込み回線
、５２７・・・割込みロジック（ＩＮＴＬ）、５２８・
・・パリティ・ロジック、５２９・・・ＡＮＤゲート。 （外４名） 手 続 補 正 書（方つ １、事件の表示 平成１年特許願第８１３６２号 ２、発明の名称 パリティ検査装置 ３゜ 補正をする者 事件との関係　　特許出願人 住所 名　称　　ウォング・ラボラトリーズ・インコーホレー
テッド４、代理人 住　所　　東京都千代田区大手町二丁目２番１号新大手
町ビル　２０６区 ５、補正命令の日付 平成 １年 ７月 ４日 （発送臼） ６、補正の対象 適正な図面

Claims (1)

1. 【特許請求の範囲】 １、１つ以上のパリテイ装置（１０３）および１つ以上
   の非パリテイ装置（１０５）を含む装置（１０５、１０
   ３）間にデータを転送するためのディジタル・コンピュ
   ータ・システムにおいて使用されるバスにおいて、 前記パリテイおよび非パリテイ装置の全てに接続され、
   該パリテイおよび非パリテイ装置の送信装置と受信装置
   との間にデータのワードを転送する１つ以上のデータ回
   線（１１９）を設け、かつ該回線は 送信側のパリテイ装置から、該送信側装置がパリテイ装
   置であることを示すパリテイイネーブル信号を転送する
   パリテイイネーブル回線（１１３）と、送信側のパリテ
   イ装置から、前記データ回線上に転送されるワードの該
   送信側装置におけるパリテイを示すパリテイ信号を転送
   するパリテイ回線（１１１）と、 受信側のパリテイ装置から、受信側のパリテイ装置に転
   送されたワードのパリテイが送信側のパリテイ装置にお
   ける転送されたワードのパリテイと同じであつたかどう
   かを示すパリテイ・エラー信号を送信するパリテイ・エ
   ラー回線（１０９）とを含むバス。 ２、前記パリテイ装置および非パリテイ装置の全てと接
   続され、前記バスのタイミング・サイクル（２０５）に
   対するバス・クロック信号（２０１）を与えるバス・ク
   ロック回線（１２１）を更に設け、前記送信側のパリテ
   イ装置が、前記サイクルの第１のサイクルにおいて前記
   データのワードを前記データ回線上に送出し、 前記送信側のパリテイ装置が、前記第１のサイクルの直
   後に続くサイクルの第２のサイクルにおいて前記パリテ
   イイネーブル信号をパリテイイネーブル回線上に送出し
   、 前記送信側のパリテイ装置が、前記第２のサイクルにお
   いて前記パリテイ信号をパリテイ回線上に送出し、 前記受信側のパリテイ装置が、前記第２のサイクルの直
   後に続くサイクルの第３のサイクルにおいてパリテイ・
   エラー信号を前記パリテイ・エラー回線上に送出する請
   求項１記載のバス。 ３、前記送信側のパリテイ装置が、一連のバス・サイク
   ルの間作動して、該一連のバス・サイクルの各々におい
   てデータのワードをデータ回線上に送出し、 該一連のサイクルの各々が前記サイクルの第１のサイク
   ルであり、 該第１のサイクルの直後に続く各サイクルが前記サイク
   ルの第２のサイクルであり、 前記第２のサイクルの直後に続く各サイクルが前記サイ
   クルの第３のサイクルである請求項２記載のバス。 ４、前記パリテイ装置の各々が、 前記パリテイイネーブル回線と作用的に接続され、該パ
   リテイ装置がデータ・ワードを送信して前記第２のサイ
   クルにおいてパリテイイネーブル信号を生成する時作動
   するパリテイイネーブル信号生成手段と、 前記パリテイ装置が前記データ・ワードを送信して、前
   記第１のサイクルにおいて送信されたデータ・ワードの
   パリテイ生成時に作動し、また前記パリテイ装置が前記
   データ・ワードを受取つて、前記第２のサイクルにおい
   て受取つたデータ・ワードのパリテイを生成する時作動
   するように、前記データ回線と作用的に接続されたパリ
   テイ生成手段（３２７）と、 該パリテイ装置が前記データ・ワードを送信して前記パ
   リテイ生成手段から送信されたワードのパリテイを受取
   り、かつ前記第２のサイクルにおいてパリテイ信号を前
   記パリテイ回線に対して送出する時作動するように、前
   記パリテイ生成手段と接続され、かつ前記パリテイ回線
   と作用的に接続されたパリテイ信号発生手段（３２９）
   と、前記パリテイ装置が前記データ・ワードを受取つて
   前記パリテイ生成手段から受取つたデータ・ワードのパ
   リテイを受取り、前記パリテイ信号を受取り、該パリテ
   イ信号により示されるパリテイと前記パリテイ生成手段
   から受取つたパリテイとを比較し、かつ前記第３のサイ
   クルにおいてパリテイ・エラー信号を生成する時作動す
   るように、前記パリテイ生成手段と接続され、かつ前記
   パリテイ回線および前記パリテイ・エラー回線と作用的
   に接続されたパリテイ・エラー信号発生手段（３３０）
   とを含む請求項２記載のバス。 ５、前記パリテイ装置の各々が更に、 送信パリテイ・エラー・ビットを格納する手段（３１９
   ）を含み、該送信パリテイ・エラー・ビットが、該パリ
   テイ装置が送信側の装置でありかつ前記パリテイ・エラ
   ー信号がパリテイ・エラーを表示してパリテイ・エラー
   を示すパリテイ・エラー信号の受取りを表示する時セッ
   トされ、 受取りパリテイ・エラー・ビットを格納する手段（３２
   １）を含み、該受取りパリテイ・エラー・ビットが、前
   記パリテイ装置が受信側の装置であり、かつ該受信側の
   パリテイ装置における転送されたワードのパリテイが前
   記送信側のパリテイ装置における転送されたワードのパ
   リテイと同じではなかつたことを示すパリテイ・エラー
   信号を生成する時セットされる請求項４記載のバス。 ６、１つ以上のパリテイ装置（１０３）および１つ以上
   の非パリテイ装置（１０５）を含む装置（１０３、１０
   ５）間にデータを転送するためのバス（１０７）に対し
   てパリテイ装置をインターフェースするインターフェー
   ス装置において、 前記パリテイ装置がデータ・ワードを送信して該パリテ
   イ装置が前記パリテイイネーブル回線に対するものの如
   きであることを示すパリテイイネーブル信号を生じる時
   作動するように前記バスのパリテイイネーブル回線（１
   １３）と作用的に接続されたパリテイイネーブル信号生
   成手段（３３９）と、前記パリテイ装置により前記デー
   タ回線に対して与えられ、あるいは前記パリテイ装置に
   よりデータ回線から受取られたデータ、ワードのパリテ
   イを生成するよう前記バスのデータ回線（１１９）と作
   用的に接続されたパリテイ生成手段（３２９）と、前記
   パリテイ装置がデータ・ワードを送信して前記パリテイ
   生成手段から送信されたデータ・ワードのパリテイを受
   取り、かつ前記パリテイ回線上で受取つたパリテイを表
   示するパリテイ信号を生じる時作動するように前記パリ
   テイ生成手段と接続され、かつ前記バスのパリテイ回線
   （１１１）と作用的に接続されたパリテイ信号発生手段
   （３２９）と、 前記受取つたデータ・ワードのパリテイを前記パリテイ
   信号により表示されたパリテイと比較することにより、
   またもし該パリテイおよび受取つたデータ・ワードのパ
   リテイが一致しなければ、前記パリテイ・エラー回線上
   にパリテイ・エラー信号を生成することにより、前記パ
   リテイ装置が別のパリテイ装置から送信されたデータ・
   ワードを受取り、前記パリテイ生成手段から受取つたデ
   ータ・ワードのパリテイを受取り、前記パリテイイネー
   ブル信号および前記パリテイ信号に対して応答する時作
   動するように、前記パリテイ生成装置と接続され、かつ
   前記パリテイ回線、パリテイイネーブル信号回線および
   バスのパリテイ・エラ回線（１０９）と作用的に接続さ
   れたパリテイ・エラー信号発生手段（３３０）と、 前記パリテイ装置がデータ・ワードを送信して、該送信
   されたデータ・ワードの受取りと同時に前記他方のパリ
   テイ装置のパリテイ・エラー信号発生手段により生成さ
   れたどんなパリテイ・エラー信号も受取る時作動するよ
   うに前記パリテイ・エラー回線と作用的に接続されたパ
   リテイ・エラー信号受信手段（３３７）と を設けてなるインターフェース装置。 ７、前記バスが更に、該バスのタイミング・サイクル（
   ２０５）に対してバス・クロック信号（２０１）を与え
   るように前記パリテイ装置および前記非パリテイ装置の
   全てに接続されたバス・クロック回線（１２１）を含み
   、 前記送信側のパリテイ装置が前記サイクルの第１のもの
   において前記データ回線上にデータのワードを送出し、 前記送信側のパリテイ装置におけるパリテイイネーブル
   信号生成手段が、前記第１のサイクルの直後に続くサイ
   クルの第２のサイクルにおいて前記パリテイイネーブル
   回線上にパリテイイネーブル信号を送出し、 前記送信側のパリテイ装置における前記パリテイ信号発
   生手段が、前記第２のサイクルにおいて前記パリテイ回
   線上にパリテイ信号を送出し、前記受取つたパリテイ装
   置における前記パリテイ・エラー信号発生手段が、前記
   第２のサイクルの直後に続く第３のサイクルにおいて前
   記パリテイ・エラー回線上にパリテイ・エラー信号を送
   出する請求項６記載のインターフェース装置。 ８、前記送信側のパリテイ装置が、一連のバス・サイク
   ルの開作動して、該一連のバス・サイクルの各々におい
   て前記データ回線上にデータのワードを送出し、 前記一連のサイクルの各々が該サイクルの第１のサイク
   ルであり、 前記第１のサイクルの直後に続く各サイクルが該サイク
   ルの第２のサイクルであり、 前記第２のサイクルの直後に続く各サイクルが該サイク
   ルの第３のサイクルである請求項７記載のインターフェ
   ース装置。 ９、前記インターフェース装置により前記バスに対して
   インターフェースされるパリテイ装置が、送信のパリテ
   イ・エラー・ビットを格納する手段（３１９）を含み、
   該送信パリテイ・エラー・ビットが、前記パリテイ装置
   が送信側の装置であり、かつ該パリテイ・エラー信号が
   パリテイ・エラーを表示してパリテイ・エラーを示すパ
   リテイ・エラー信号の受信を表示する時セットされ、 受信のパリテイ・エラー・ビットを格納する手段（３２
   １）を含み、該受信パリテイ・エラー、ビットは、前記
   パリテイ装置が受信側の装置であり、かつ受信側のパリ
   テイ装置における送信されたワードのパリテイが送信側
   のパリテイ装置における送信されたワードのパリテイと
   同じでなかつたことを表示するパリテイ・エラー信号を
   生成する時セットされる請求項６記載のインターフェー
   ス装置。 １０、前記パリテイ装置および非パリテイ装置、および
   前記バスがディジタル・コンピュータ・システムの一部
   であり、該コンピュータ・システムが更に、システム・
   バス（５０１）と、システム・コンソール（５１９）と
   、該システム・コンソールと接続された直列バス（５２
   １、５２３、５２５）とを含み、該直列バスはデータ回
   線（５２１）と、制御回線（５２３）と、割込み回線（
   ５２５）とを含み、前記バス・インターフェース装置に
   より前記バスとインターフェースされたパリテイ装置が
   、前記バスを前記システム・バスとインターフェースす
   るための該バスと前記システム・バスと前記直列バスと
   作用的に接続されたシステム・バス・インターフェース
   装置（５０９）であり、 前記システム・バス・インターフェース装置が更に、バ
   ス・パリテイ・エラー・ビットを格納する手段（５１１
   ）を含み、該バス・パリテイ・エラー・ビット格納手段
   は、受信側のパリテイ装置における送信されたワードの
   パリテイが送信側のパリテイ装置における送信されたワ
   ードのパリテイと同じではなかつたことを表示し、前記
   直列バス・データ回線と接続され、かつ該直列バス制御
   回線上の信号に応答して前記直列バス・データ回線上の
   バス・パリテイ・エラー・ビットの値を出力するよう作
   動するパリテイ・エラー信号を転送する時常にバス・パ
   リテイ・エラーを表示するようにセットされ、前記バス
   ・パリテイ・エラー・ビットが１つのバス・パリテイ・
   エラーを表示するようにセットされる時常に前記直列バ
   ス上に割込み信号を生成するように、前記バス・パリテ
   イ・エラー・ビットを格納する手段と接続され、かつ前
   記直列バス割込み回線と接続された割込みロジック（５
   ２７）を含み、 前記システム・コンソールは、前記バス・パリテイ・エ
   ラー・ビットを格納する前記手段を該ビットの値を前記
   システムのデータ回線に対して出力させる直列バス制御
   回線上に信号を与えることにより割込み信号に応答する
   請求項６記載のインターフェース装置。