JPS6186845A - バスパリテイチエツク回路 - Google Patents
バスパリテイチエツク回路Info
- Publication number
- JPS6186845A JPS6186845A JP59207972A JP20797284A JPS6186845A JP S6186845 A JPS6186845 A JP S6186845A JP 59207972 A JP59207972 A JP 59207972A JP 20797284 A JP20797284 A JP 20797284A JP S6186845 A JPS6186845 A JP S6186845A
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- JP
- Japan
- Prior art keywords
- parity
- circuit
- data
- parity check
- bus
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- Pending
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- Detection And Correction Of Errors (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明にマスタ！′ｆＣ４’：ｒスレーブ回路にパリ
ティチェックイネーブル機能が付加されたバスパリティ
チェック回路に関するものである。
ティチェックイネーブル機能が付加されたバスパリティ
チェック回路に関するものである。
第２図に例えば１文献「コンピュータ設計技術［Ｉ］Ｊ
（ＣＱ出版株式会社、昭和５１年２月１５日発行、２０
０頁〜２０３頁）に記載さｎているパリティジェネレー
タｅチェック回路（８ビツト用図５・４３）を採用し、
パリティ無マスタ、パリティ無マスタ及びパリティ有ス
レーブ、パリティ無スレーブを１つのバスに接続した場
合のバスパリティチェック回路を示す。図において１は
パリティ無マスタ、２はパリティ無マスタ、３はパリテ
ィ再スレーブ、４にパリティ無スレーブである。’！ｙ
ｔ、 ５〜１０で共通母線（バス）Ａを成し夫々５はア
ドレスバス、６はデータバス、７にリードコマンドライ
ン、８はライトコマンドライン。
（ＣＱ出版株式会社、昭和５１年２月１５日発行、２０
０頁〜２０３頁）に記載さｎているパリティジェネレー
タｅチェック回路（８ビツト用図５・４３）を採用し、
パリティ無マスタ、パリティ無マスタ及びパリティ有ス
レーブ、パリティ無スレーブを１つのバスに接続した場
合のバスパリティチェック回路を示す。図において１は
パリティ無マスタ、２はパリティ無マスタ、３はパリテ
ィ再スレーブ、４にパリティ無スレーブである。’！ｙ
ｔ、 ５〜１０で共通母線（バス）Ａを成し夫々５はア
ドレスバス、６はデータバス、７にリードコマンドライ
ン、８はライトコマンドライン。
９にＡＣＫライン、１０はパリティライン、１１ａ。
１１ｂはアドレス生成回路、１２ａ 、 １２ｂはデー
タ生成回路、１３ａ 、 １３ｂはコマンド生成回路、
１４ａ、１４ｂ［パリティジェネレータ／チェッカ（以
下、ＰＧ／Ｃと呼ぶ）、１５ａ 、 １５ｂにアドレス
一致回路、１６ｇ、１６ｂｉメモリ又ｕ 工１０回路、
１７ａ 、１７ｂＨＡＣＫ回路、１８ａ。
タ生成回路、１３ａ 、 １３ｂはコマンド生成回路、
１４ａ、１４ｂ［パリティジェネレータ／チェッカ（以
下、ＰＧ／Ｃと呼ぶ）、１５ａ 、 １５ｂにアドレス
一致回路、１６ｇ、１６ｂｉメモリ又ｕ 工１０回路、
１７ａ 、１７ｂＨＡＣＫ回路、１８ａ。
１８ｂＨＤ−ＦＩＩＦ、１９ａ 〜１９ｄＨタイムデイ
レ一回路、２０ ａ 〜２０ ｄｉＡＮＤ回路、２１ａ
。
レ一回路、２０ ａ 〜２０ ｄｉＡＮＤ回路、２１ａ
。
２１ ｂｎＯＲ回路、２２ ａ 、 ２２ ｂ ｎ Ｐ
Ｇ／Ｃをジェネレータとじて使用するかあるいはチェッ
カで使用するかをの換えるための切換回路である。
Ｇ／Ｃをジェネレータとじて使用するかあるいはチェッ
カで使用するかをの換えるための切換回路である。
従来のバスパリティチェック回路は上記のように構成さ
ｎパリティ頁マスタ１でパリティ有スレーブ３ｆｔリー
ドアクセスすることによりパリティ有マスタ１のアドレ
ス生成回路１１ａからアドレスが、ｔｘデータ生成回路
１２ａからデータが、ｆたコマンド生成回ｗ！１１３
ａからリードコマンドカ夫々アドレスバス５．データバ
ス６、’Ｊ−）”コマンドライン７に出力さｎる。そし
てパリティ刊スレーブ２にアドレスバス５上のアドレス
信号によって自分が選択さｎていることをアドレス一致
回路１５ａによって知り、メモリ回路１６ａのチップイ
ネーブルＣＥ、アドレスＡＤ、ＩＪ−）”コマンド生成
回路に所定の信号を与え、データなデータバス６に、そ
してデータパリティをパリティラインに出力するととも
に、ボード選択の意味を持つチッグイネーブルとリード
コマンド信号のＡＮＤ２０ｂ条件をとるため、データバ
ス上にデータが出る迄時間がかかるので、その時間分タ
イムディレー回路１９ｂで時間を引き延ばし、そののち
ＡＣＫ信号をＡＣＫ回路１７ａ経由ＡＣＫライン９に出
力する。ここでパリティ有マスタ１にデータバス６上の
データと、パリティライン１０上のパリティよりパリテ
ィチェックを行ない、正常のデータかどうかをＰＧ／ｃ
１４ ａでチェックしてＡＣＫ信号とリードコマンドの
ＡＮＤ２０ａとデータ確立の７′ｃめのタイムディレィ
１９ａでトリガを掛け、このトリガな掛ける時点で異常
信号がＰＧ／ｃ１４ａより出力さ几ていｎばＤ−Ｆ−Ｆ
’１８ａでそｎをラッチしエラー処理を行なう。
ｎパリティ頁マスタ１でパリティ有スレーブ３ｆｔリー
ドアクセスすることによりパリティ有マスタ１のアドレ
ス生成回路１１ａからアドレスが、ｔｘデータ生成回路
１２ａからデータが、ｆたコマンド生成回ｗ！１１３
ａからリードコマンドカ夫々アドレスバス５．データバ
ス６、’Ｊ−）”コマンドライン７に出力さｎる。そし
てパリティ刊スレーブ２にアドレスバス５上のアドレス
信号によって自分が選択さｎていることをアドレス一致
回路１５ａによって知り、メモリ回路１６ａのチップイ
ネーブルＣＥ、アドレスＡＤ、ＩＪ−）”コマンド生成
回路に所定の信号を与え、データなデータバス６に、そ
してデータパリティをパリティラインに出力するととも
に、ボード選択の意味を持つチッグイネーブルとリード
コマンド信号のＡＮＤ２０ｂ条件をとるため、データバ
ス上にデータが出る迄時間がかかるので、その時間分タ
イムディレー回路１９ｂで時間を引き延ばし、そののち
ＡＣＫ信号をＡＣＫ回路１７ａ経由ＡＣＫライン９に出
力する。ここでパリティ有マスタ１にデータバス６上の
データと、パリティライン１０上のパリティよりパリテ
ィチェックを行ない、正常のデータかどうかをＰＧ／ｃ
１４ ａでチェックしてＡＣＫ信号とリードコマンドの
ＡＮＤ２０ａとデータ確立の７′ｃめのタイムディレィ
１９ａでトリガを掛け、このトリガな掛ける時点で異常
信号がＰＧ／ｃ１４ａより出力さ几ていｎばＤ−Ｆ−Ｆ
’１８ａでそｎをラッチしエラー処理を行なう。
また、同様にパリティ無スレーブ４をリードアクセスす
るとパリティビットが無く、またパリティ頁マスタ１の
ＰＧ／Ｃ１４ａでチェックする場合。
るとパリティビットが無く、またパリティ頁マスタ１の
ＰＧ／Ｃ１４ａでチェックする場合。
パリティライン１０が無為になっているのでデータによ
り異常と判断さｎる事がある。
り異常と判断さｎる事がある。
また、ライトアクセスの場合、パリティ有マスタ１のア
ドレス生成回路１１＆からアドレスが、データ生成回Ｗ
Ｉ１１２ａからデータがコマンド生成回路１３ａからラ
イトコマンドが夫々アドレスバス５、データバス６、ラ
イトコマンドライン８に出力さｎる。その際、ライトコ
マンドで切換えることによりＰＧ／Ｃ１４ａをパリティ
シネレータとして使用し、奇数マたニ偶数のパリティビ
ットをパリティライン１０に出力する。そしてそのパリ
ティビットをパリティ有スレーブ３が入力する場合に、
パリティ臂マスタ１と同様ＰＧ／ｃ１４ ｂにおいてデ
ータとパリティからパリティチェックを行ない、エラー
ならばエラー処理を行なう。−刀バリテイ無スレーブ４
をライトアクセスすると。
ドレス生成回路１１＆からアドレスが、データ生成回Ｗ
Ｉ１１２ａからデータがコマンド生成回路１３ａからラ
イトコマンドが夫々アドレスバス５、データバス６、ラ
イトコマンドライン８に出力さｎる。その際、ライトコ
マンドで切換えることによりＰＧ／Ｃ１４ａをパリティ
シネレータとして使用し、奇数マたニ偶数のパリティビ
ットをパリティライン１０に出力する。そしてそのパリ
ティビットをパリティ有スレーブ３が入力する場合に、
パリティ臂マスタ１と同様ＰＧ／ｃ１４ ｂにおいてデ
ータとパリティからパリティチェックを行ない、エラー
ならばエラー処理を行なう。−刀バリテイ無スレーブ４
をライトアクセスすると。
このパリティ無スレーブ４にはパリティチェック機能が
ないため例えパリティが無くてもパリティエラーとにな
らない。
ないため例えパリティが無くてもパリティエラーとにな
らない。
まり、ハリティ無マスタ２でパリティ有スレーブ３をリ
ードアクセスした場合、アドレス生成回路１ｉｂからア
ドレスが、またデータ生成回路１２ｂからデータが、そ
してコマンド生成回路１３ｂからリードコマンドが夫々
出力され、パリティ有スレーブ３にパリティ有マスタ１
からのデータリードと同様な処理を行なう。しかしパリ
ティ無マスタ２にはパリティチェック機能がないのでパ
リティエラーとにならずデータのみを読み取る。従って
、パリティ無スレーブ４をリードした場合、データのみ
を読み取ることになる。’？７ｔライトアクセスの場合
、パリティ無マスタ２のデータのみがパリティ有スレー
ブ３に入力され、パリティチェックを行なうのでデータ
異常と判断する場合がある。更にパリティ無スレーブ４
をライトアクセスする場合にパリティが何部さｎていな
い場合でも、またパリティチェック機能がなくてもパリ
ティエラーになることにない。
ードアクセスした場合、アドレス生成回路１ｉｂからア
ドレスが、またデータ生成回路１２ｂからデータが、そ
してコマンド生成回路１３ｂからリードコマンドが夫々
出力され、パリティ有スレーブ３にパリティ有マスタ１
からのデータリードと同様な処理を行なう。しかしパリ
ティ無マスタ２にはパリティチェック機能がないのでパ
リティエラーとにならずデータのみを読み取る。従って
、パリティ無スレーブ４をリードした場合、データのみ
を読み取ることになる。’？７ｔライトアクセスの場合
、パリティ無マスタ２のデータのみがパリティ有スレー
ブ３に入力され、パリティチェックを行なうのでデータ
異常と判断する場合がある。更にパリティ無スレーブ４
をライトアクセスする場合にパリティが何部さｎていな
い場合でも、またパリティチェック機能がなくてもパリ
ティエラーになることにない。
上記のような従来のバスパリティチェック回路ではパリ
ティ何マスク！７ｃＵパリティ有スレーブがパリティチ
ェックを強制的に行なうため、ある場合にパリティチェ
ックを行ない、ある場合にパリティチェックを行なわな
いということができないなどの問題点があった。
ティ何マスク！７ｃＵパリティ有スレーブがパリティチ
ェックを強制的に行なうため、ある場合にパリティチェ
ックを行ない、ある場合にパリティチェックを行なわな
いということができないなどの問題点があった。
この発明は、かかる問題点を解決するためになさｎたち
ので、パリティの実行可否をバリチェックイネーブル信
号の有無により判断するので、パスパリティをチェック
する回路を所有する回路と所せしない回路をパス上で混
用することのできるバスパリティチェック回路を得るこ
とを目的とする。
ので、パリティの実行可否をバリチェックイネーブル信
号の有無により判断するので、パスパリティをチェック
する回路を所有する回路と所せしない回路をパス上で混
用することのできるバスパリティチェック回路を得るこ
とを目的とする。
この発明に係るバスパリティチェック回路に、パリティ
チェックイネーブル信号を出力するパリテイテエツクイ
不−プル生成回路を夫々所有するパリティ有マスタ及び
パリティ丑スレーブと、該生成回路を所■しないパリテ
ィ無マスタ及びパリティ無スレーブを共通母線上で混在
して構成したものである。
チェックイネーブル信号を出力するパリテイテエツクイ
不−プル生成回路を夫々所有するパリティ有マスタ及び
パリティ丑スレーブと、該生成回路を所■しないパリテ
ィ無マスタ及びパリティ無スレーブを共通母線上で混在
して構成したものである。
この発明においてに、パリティチェックイネーブル信号
の■為、無為によりパリティチェックの実行可否が判断
できるので、パスパリティのチェック回路を所有する回
路と所有しない回路を混在してもパリティチェックの異
常検出における誤検出が防げる。
の■為、無為によりパリティチェックの実行可否が判断
できるので、パスパリティのチェック回路を所有する回
路と所有しない回路を混在してもパリティチェックの異
常検出における誤検出が防げる。
第１図にこの発明の一笑施例な示すバスパリティチェッ
ク回路であり１図中５ ｉ 、 ５２ａ、 Ｓ２ｂ＋５
３ａ 、５３ｂを除き第２図と同一符号のものに上記従
来装置と同一または相当部分を示す。図において、５１
にＰＣＥＮＬ信号（パリティチェックイネーブル信号）
ライン、５２ａ、５２ｂＵＰＣＥＮＬ（パリティチェッ
クイネーブル）生成回路、５３ａ、５３ｂ［３人力ＡＮ
Ｄ回路である。
ク回路であり１図中５ ｉ 、 ５２ａ、 Ｓ２ｂ＋５
３ａ 、５３ｂを除き第２図と同一符号のものに上記従
来装置と同一または相当部分を示す。図において、５１
にＰＣＥＮＬ信号（パリティチェックイネーブル信号）
ライン、５２ａ、５２ｂＵＰＣＥＮＬ（パリティチェッ
クイネーブル）生成回路、５３ａ、５３ｂ［３人力ＡＮ
Ｄ回路である。
上記のように構成さｆ’Ｌ７ｊバスパリティチェック回
路においてに、パリティ有マスタ１でパリティ有スレー
ブ３をリードアクセスすることによりパリティ有マスタ
１のアドレス生成回路１１ａからアドレスが、筐タデー
タ生成回路１２ａからデータが、そしてコマンド生成回
路１３ａからリードコマンドが夫々アドレスバス５、デ
ータノ（ス６、リードコマンドライン７に出力さｎる。
路においてに、パリティ有マスタ１でパリティ有スレー
ブ３をリードアクセスすることによりパリティ有マスタ
１のアドレス生成回路１１ａからアドレスが、筐タデー
タ生成回路１２ａからデータが、そしてコマンド生成回
路１３ａからリードコマンドが夫々アドレスバス５、デ
ータノ（ス６、リードコマンドライン７に出力さｎる。
そして〕くリテイ有スレーブ３はアドレスバス５上のア
ドレス信号によって自分が選択さｎている事をアドレス
−数回％１５ａによって知り、メモリ回路１６ａにチッ
プイネーブルＣＥ、アドレスＡＤ、 リードコマンド
ライン子に所足の信号を与え、データをデータバス６に
、そしてデータパリティをノくリテイライン１０に出力
するとともに、ボード選択の意味を待つチップイネーブ
ルとリードコマンド信号のＡＮＤ ２０ ｂ条件をとる
ため、データノくス上にデータが出る迄時間がかかるの
で、その時間分タイムディレー回路１９ｂで時間を引き
延ばし、そののちＡＣＫ信号をＡＣＫ回路１７ａ経由Ａ
ＣＫライン９に出力する。
ドレス信号によって自分が選択さｎている事をアドレス
−数回％１５ａによって知り、メモリ回路１６ａにチッ
プイネーブルＣＥ、アドレスＡＤ、 リードコマンド
ライン子に所足の信号を与え、データをデータバス６に
、そしてデータパリティをノくリテイライン１０に出力
するとともに、ボード選択の意味を待つチップイネーブ
ルとリードコマンド信号のＡＮＤ ２０ ｂ条件をとる
ため、データノくス上にデータが出る迄時間がかかるの
で、その時間分タイムディレー回路１９ｂで時間を引き
延ばし、そののちＡＣＫ信号をＡＣＫ回路１７ａ経由Ａ
ＣＫライン９に出力する。
この時、パリティチェック要を示すＰＣＥＮＬ信号（パ
リティチェックイネーブル信号）もＰＣＥＮＬライン５
１からＰＣＥＮＬ生成回路５２ａ経由で出力さ几る。こ
こで、パリティ有マスタ１はデータバス６Ｆのデータと
、パリティライン１０上のパリティよりパリティチェッ
クを行ない、正常のデータかどうかをＰＧ／ｃ１４ａで
チェックしてＡＣＫ信号と、リードコマンドと、ＰＣＥ
ＮＬ信号のＡＮＤ５３ｂと、データ確立のためのタイム
ディレー１９ａでトリガを掛げ、このトリガの掛ける時
点で異常信号がＰＧ／ｃ１４ａから出力さｎていｎばそ
ｎをラッチする。この際ＰＣＥＮＬ信号がパリティ有マ
スタ１より出力さｎているので、この信号で異常検出の
必要性の有無を判断する訳である０ ここで、パリティ無スレーブ４をリードアクセスする場
合、パリティビットがないのでパリティ有マスタ１のＰ
Ｇ／Ｃ１４ａにおけるチェック時にパリティライン１０
が無為になっており、データによっては異常と判断さ几
る場合がある。
リティチェックイネーブル信号）もＰＣＥＮＬライン５
１からＰＣＥＮＬ生成回路５２ａ経由で出力さ几る。こ
こで、パリティ有マスタ１はデータバス６Ｆのデータと
、パリティライン１０上のパリティよりパリティチェッ
クを行ない、正常のデータかどうかをＰＧ／ｃ１４ａで
チェックしてＡＣＫ信号と、リードコマンドと、ＰＣＥ
ＮＬ信号のＡＮＤ５３ｂと、データ確立のためのタイム
ディレー１９ａでトリガを掛げ、このトリガの掛ける時
点で異常信号がＰＧ／ｃ１４ａから出力さｎていｎばそ
ｎをラッチする。この際ＰＣＥＮＬ信号がパリティ有マ
スタ１より出力さｎているので、この信号で異常検出の
必要性の有無を判断する訳である０ ここで、パリティ無スレーブ４をリードアクセスする場
合、パリティビットがないのでパリティ有マスタ１のＰ
Ｇ／Ｃ１４ａにおけるチェック時にパリティライン１０
が無為になっており、データによっては異常と判断さ几
る場合がある。
史に、ライトアクセスする場合にパリティ有マスタ１の
アドレス生成回路１１ａからアドレスが、データ生成回
路１２ａからデータが、コマンド生ｔ７．回Ｗｉｔ １
３ ａからライトコマンドが、ＰＣＥＮＬ、生成回路５
２ａからＰＣＥＮＬ信号が、夫々アドレスパス５．ｆ−
タバス６、ライ”トコマントライン８、ＰＣＥＮＬライ
ン５１に出力さｎる。その際、ライトコマンドによりＰ
Ｇ／ｃの機能を切換えてパリティジェネレータとして使
用し、奇数または偶数のパリティビットをパリティライ
ン１０に出力する。
アドレス生成回路１１ａからアドレスが、データ生成回
路１２ａからデータが、コマンド生ｔ７．回Ｗｉｔ １
３ ａからライトコマンドが、ＰＣＥＮＬ、生成回路５
２ａからＰＣＥＮＬ信号が、夫々アドレスパス５．ｆ−
タバス６、ライ”トコマントライン８、ＰＣＥＮＬライ
ン５１に出力さｎる。その際、ライトコマンドによりＰ
Ｇ／ｃの機能を切換えてパリティジェネレータとして使
用し、奇数または偶数のパリティビットをパリティライ
ン１０に出力する。
そしてそのパリティビットをパリティ有スレーブに
３が入力すると、パリティ頁マスタ１と同様 ／Ｃ１４
ｂでデータとパリティによりパリティチェックを行ない
、エラーならばエラー処理を行なう。
ｂでデータとパリティによりパリティチェックを行ない
、エラーならばエラー処理を行なう。
その際、トリガーもパリティ有マスタ１と同様、ライト
コマンド、アドレス一致、ＰＣＥＮＬ信号■為のＡＮＤ
条件５３ｂで行なう。マタバリテイ無スレーブ４をライ
トアクセスすると、このパリティ無スレーブ４Ｖｃにパ
リティチェック機能がないので例えノゝリテイがなくて
もパリティエラーとはならない。
コマンド、アドレス一致、ＰＣＥＮＬ信号■為のＡＮＤ
条件５３ｂで行なう。マタバリテイ無スレーブ４をライ
トアクセスすると、このパリティ無スレーブ４Ｖｃにパ
リティチェック機能がないので例えノゝリテイがなくて
もパリティエラーとはならない。
パリティ無マスタ２でパリティ頁スレーブ３をリードア
クセスすると、アドレスがアドレス生成回路１１ｂ、デ
ータがデータ生成回路１２ｂ、ＩＪ−ド；マントがコマ
ンド生成回路１３ｂより出力さ几、パリティ頁スレーブ
３にパリティ有マスタ１からのデータリードと同様な処
理を行なう。しかしパリティ無マスタ２にはパリティチ
ェック機能がないので７＜ ＩＪティエラーとにならず
データのみを読み取る。従ってパリティ無スレーブ４を
リードしてもデータのみを読み取ることになる。ま文、
ライトアクセスの場合、パリティ無マスタ２のデータに
ついてのみがパリティ頁スレーブ３に入力さｎてパリテ
ィチェックを行なうがＰＣＥＮＬ信号が無為のためデー
タ異常と判断さｎない。またパリティ無スレーブ４をラ
イトアクセスする場合はパリティが付加さｎていなくて
もパリティチェック機能がないのでパリティエラーとハ
ナらないＯ また、上記実施例ではマスク、スレーブの場合について
説明したが、パリティ情報を付刀日した装置であ几ばＰ
ＣＥＮＬ信号と同様に情報１ビツトを待つことにより、
上記実施例と同様な効果を奏する０ 又、パリティジェネレータ／チェッカＩＣ（例えばＩＣ
８２８０、ＩＣ８２８０）にＰＣＥＮＬ端子を設け、そ
の端子が無為ならば、出力として有為信号を出力しエラ
ーとして出力しない様な形にする事も出来る。
クセスすると、アドレスがアドレス生成回路１１ｂ、デ
ータがデータ生成回路１２ｂ、ＩＪ−ド；マントがコマ
ンド生成回路１３ｂより出力さ几、パリティ頁スレーブ
３にパリティ有マスタ１からのデータリードと同様な処
理を行なう。しかしパリティ無マスタ２にはパリティチ
ェック機能がないので７＜ ＩＪティエラーとにならず
データのみを読み取る。従ってパリティ無スレーブ４を
リードしてもデータのみを読み取ることになる。ま文、
ライトアクセスの場合、パリティ無マスタ２のデータに
ついてのみがパリティ頁スレーブ３に入力さｎてパリテ
ィチェックを行なうがＰＣＥＮＬ信号が無為のためデー
タ異常と判断さｎない。またパリティ無スレーブ４をラ
イトアクセスする場合はパリティが付加さｎていなくて
もパリティチェック機能がないのでパリティエラーとハ
ナらないＯ また、上記実施例ではマスク、スレーブの場合について
説明したが、パリティ情報を付刀日した装置であ几ばＰ
ＣＥＮＬ信号と同様に情報１ビツトを待つことにより、
上記実施例と同様な効果を奏する０ 又、パリティジェネレータ／チェッカＩＣ（例えばＩＣ
８２８０、ＩＣ８２８０）にＰＣＥＮＬ端子を設け、そ
の端子が無為ならば、出力として有為信号を出力しエラ
ーとして出力しない様な形にする事も出来る。
この発明に以上説明したとおり、バスパリティチェック
回路にＰＣＥＮＬ （パリティチェックイネーブル）信
号を出力可能に付加して構成したので、パリティチェッ
ク回路を待つ回路と待たない回路を区別でき、またそｎ
らの回路を混用できるなど優ｒｇｔ効来がある。
回路にＰＣＥＮＬ （パリティチェックイネーブル）信
号を出力可能に付加して構成したので、パリティチェッ
ク回路を待つ回路と待たない回路を区別でき、またそｎ
らの回路を混用できるなど優ｒｇｔ効来がある。
第１図にこの発明の一実施例を示す回路図、第２図に従
来のバスパリティチェック回路を示す回路図である。 図において、１はパリティ頁マスタ、２はパリティ無マ
スタ、３はパリティ頁スレーブ、４にパリティ無スレー
ブ、５にアドレスバス、６にデータバス’、７ｉコマン
ドライン、８Ｈライトコマンドライン、９ｉＡＣＫライ
ン、１０にパリティライン、５１にＰＣＥＮＬ信号（ハ
リティチェックイネーブル信号ライン、５２ ａ 、
５２ ｂｉＰｃＥＮＬ生成回路（パリティチェックイネ
ーブル生成回路）、Ａｆｌ共通母線（パス）である。 なお、各図中同一符号は同一または相当部分を示す。 特許出願人 三菱電機株式会社 −岬酔鳴 （ノζリカ＋Ｉ−！クイネーブル生へ口１名り第２図 手続補正書（自発） ］、事イイ（−の表示 特願昭５９−２０７９７２
号２、是明の名称 バスパリティチェック回路 ３ 補正をする者 代表者 志岐守哉 ５、補正の対象 ６、補正の内容 明細ｕＦをつぎのとおり訂正する。
来のバスパリティチェック回路を示す回路図である。 図において、１はパリティ頁マスタ、２はパリティ無マ
スタ、３はパリティ頁スレーブ、４にパリティ無スレー
ブ、５にアドレスバス、６にデータバス’、７ｉコマン
ドライン、８Ｈライトコマンドライン、９ｉＡＣＫライ
ン、１０にパリティライン、５１にＰＣＥＮＬ信号（ハ
リティチェックイネーブル信号ライン、５２ ａ 、
５２ ｂｉＰｃＥＮＬ生成回路（パリティチェックイネ
ーブル生成回路）、Ａｆｌ共通母線（パス）である。 なお、各図中同一符号は同一または相当部分を示す。 特許出願人 三菱電機株式会社 −岬酔鳴 （ノζリカ＋Ｉ−！クイネーブル生へ口１名り第２図 手続補正書（自発） ］、事イイ（−の表示 特願昭５９−２０７９７２
号２、是明の名称 バスパリティチェック回路 ３ 補正をする者 代表者 志岐守哉 ５、補正の対象 ６、補正の内容 明細ｕＦをつぎのとおり訂正する。
Claims (1)
- 共通母線に接続され、該共通母線にアドレス、データ、
コマンドを出力するＣＰＵ、メモリ、またはＩ／Ｏポー
ト等の複数のマスタまたは複数のスレーブによって構成
されたバスパリティチェック回路において、前記共通母
線上のデータ等についてパリティチェック実行可否を判
断するためのイネーブル信号を該共通母線に向い双方向
に出力するパリティチェック生成回路を具備した前記マ
スタまたはスレーブと、前記パリティチェック生成回路
を具備しない前記マスタまたはスレーブとを混在可能に
構成したことを特徴とするバスパリティチェック回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59207972A JPS6186845A (ja) | 1984-10-05 | 1984-10-05 | バスパリテイチエツク回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59207972A JPS6186845A (ja) | 1984-10-05 | 1984-10-05 | バスパリテイチエツク回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6186845A true JPS6186845A (ja) | 1986-05-02 |
Family
ID=16548555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59207972A Pending JPS6186845A (ja) | 1984-10-05 | 1984-10-05 | バスパリテイチエツク回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6186845A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63175251U (ja) * | 1986-11-21 | 1988-11-14 | ||
| JPH0216636A (ja) * | 1988-03-31 | 1990-01-19 | Wang Lab Inc | パリティ検査装置 |
-
1984
- 1984-10-05 JP JP59207972A patent/JPS6186845A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63175251U (ja) * | 1986-11-21 | 1988-11-14 | ||
| JPH0216636A (ja) * | 1988-03-31 | 1990-01-19 | Wang Lab Inc | パリティ検査装置 |
| US5155735A (en) * | 1988-03-31 | 1992-10-13 | Wang Laboratories, Inc. | Parity checking apparatus with bus for connecting parity devices and non-parity devices |
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