JPH0216667A - プロセッサ・システム - Google Patents
プロセッサ・システムInfo
- Publication number
- JPH0216667A JPH0216667A JP16733788A JP16733788A JPH0216667A JP H0216667 A JPH0216667 A JP H0216667A JP 16733788 A JP16733788 A JP 16733788A JP 16733788 A JP16733788 A JP 16733788A JP H0216667 A JPH0216667 A JP H0216667A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- card
- bus right
- request
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、システム・バスを介してＣＰＵカードとバス
権要求を発する複数のＩ／Ｏカードとを接続して各種処
理を実行するプロセッサ・システムに関し、Ｉ／Ｏカー
ドにバス権要求が発生した場合のＣＰ ｔＪカードの割
込応答時間の改善に関するものである。
権要求を発する複数のＩ／Ｏカードとを接続して各種処
理を実行するプロセッサ・システムに関し、Ｉ／Ｏカー
ドにバス権要求が発生した場合のＣＰ ｔＪカードの割
込応答時間の改善に関するものである。
〈従来の技術〉
システム・バスにＣＰ ｔＪカード、複数のＩ／Ｏカー
ドが接続されたプロセッサ・システムでは、各々のＩ／
Ｏカードはバス権を獲得してＤＭＡ転送または割り込み
による処理終了通知等を行っている。また、ＣＰＵカー
ドは、プログラムの読み出し、データ読み書きの他、割
込ハンドラとしてＩ／Ｏカードからの割り込みを受は付
け、その割り込み元を特定するための割込承認サイクル
を実行する。
ドが接続されたプロセッサ・システムでは、各々のＩ／
Ｏカードはバス権を獲得してＤＭＡ転送または割り込み
による処理終了通知等を行っている。また、ＣＰＵカー
ドは、プログラムの読み出し、データ読み書きの他、割
込ハンドラとしてＩ／Ｏカードからの割り込みを受は付
け、その割り込み元を特定するための割込承認サイクル
を実行する。
このようなプロセッサ・システムにおけるバス・アービ
タにはバス権調停レベルが２以上設定されており、各々
のＩ／Ｏカードについてはただ１つのバス権調停レベル
が設定される。
タにはバス権調停レベルが２以上設定されており、各々
のＩ／Ｏカードについてはただ１つのバス権調停レベル
が設定される。
通常、Ｉ／Ｏカードのバス権要求レベルは、その緊急度
、デイジー・チエインの下流側ということを考慮して、
ＣＰ ＩＪカードのバス権要求レベルより高く設定され
る。従って、ＣＰＵカードは１／Ｏカードがシステム・
バスを使用していない時にシステム・バスを使用するよ
うにシステムが梢成される。
、デイジー・チエインの下流側ということを考慮して、
ＣＰ ＩＪカードのバス権要求レベルより高く設定され
る。従って、ＣＰＵカードは１／Ｏカードがシステム・
バスを使用していない時にシステム・バスを使用するよ
うにシステムが梢成される。
〈発明が解決しようとする課題〉
Ｔ／Ｏカードが次々にバス権要求を発生しているような
場合、ＣＰ ｔＪカードが１つのＴ／Ｏカードについて
割込承認サイクルを開始しようとしても、更にその次の
Ｔ／Ｏカードのバス権要求発生によりバス権を奪われ、
ＣＰ ｔＪカードはいつまでもバス権をとれず、割込処
理に待ち状態を生じることがある。
場合、ＣＰ ｔＪカードが１つのＴ／Ｏカードについて
割込承認サイクルを開始しようとしても、更にその次の
Ｔ／Ｏカードのバス権要求発生によりバス権を奪われ、
ＣＰ ｔＪカードはいつまでもバス権をとれず、割込処
理に待ち状態を生じることがある。
このように、従来のプロセッサ・システムでは、割込サ
イクルはある程度の即時応答性が必要であるにもかかわ
らず、この条件を満足できないという問題があった。
イクルはある程度の即時応答性が必要であるにもかかわ
らず、この条件を満足できないという問題があった。
本発明は、このようなＣＰ ｔＪカードの割込サイクル
の待ち状態を解消しようとすることを課題とし、システ
ム全体の割込応答時間を改善することを目的とする。
の待ち状態を解消しようとすることを課題とし、システ
ム全体の割込応答時間を改善することを目的とする。
く課題を解決するための手段〉
上記の課題を解決するなめ、本発明は、ＣＰＵカードに
２つのバス権要求レベルを設定したちのであり、その構
成は次の通りである。
２つのバス権要求レベルを設定したちのであり、その構
成は次の通りである。
即ち、本発明は、システム・バスを介して、ＣＰＵカー
ドとバス権要求を発する複数のＴ／Ｏカードとを接続す
るプロセッサ・システムであって、前記ＣＰ ＬＪカー
ドに、通常のシステム・バス・アクセスのレベルよりも
高いバス権要求レベルを設定し、割込承認サイクルは前
記高いレベルでバス権を要求するようにしたことを特徴
とするプロセッサ・システムである。
ドとバス権要求を発する複数のＴ／Ｏカードとを接続す
るプロセッサ・システムであって、前記ＣＰ ＬＪカー
ドに、通常のシステム・バス・アクセスのレベルよりも
高いバス権要求レベルを設定し、割込承認サイクルは前
記高いレベルでバス権を要求するようにしたことを特徴
とするプロセッサ・システムである。
く作用〉
本発明のプロセッサ・システムにおいて、Ｔ／Ｏカード
より割込が発生ずると、ＣＰ ＬＪカードは通常のバス
権要求よりも高いレベルのバス権要求を発生してバス権
を獲得し、割込を要求しているＴ／Ｏカードと割込承認
サイクルを開始する。
より割込が発生ずると、ＣＰ ＬＪカードは通常のバス
権要求よりも高いレベルのバス権要求を発生してバス権
を獲得し、割込を要求しているＴ／Ｏカードと割込承認
サイクルを開始する。
〈実施例〉
図は本発明を実施したプロセッサ・システム内のＣＰ
ＬＪカードの構成を表わす図であり、システム・バスＳ
ＢにＣＰＵカード１が接続される。
ＬＪカードの構成を表わす図であり、システム・バスＳ
ＢにＣＰＵカード１が接続される。
システム・バスＳＢには図では省略しているが、通常、
複数のＴ／Ｏカードが接続される。
複数のＴ／Ｏカードが接続される。
ＣＰＵカード１は、このカードを制御するＣＰＵ１ｌ、
Ｔ／Ｏカードからの割り込みを受は付ける割り込みハン
ドラ１２、このＣＰ ｔＪカード１が通常のバス・アク
セスを実行するためにバス権要求を発生する第１のバス
権要求回路１３、Ｔ／Ｏカードの割り込みを受は付けて
割り込み承認サイクルを開始するためにバス権を獲得す
る第２のバス権要求回ｆ％１４、第１または第２のバス
権要求回路１３または１４を切り換える切換部１５を有
する。
Ｔ／Ｏカードからの割り込みを受は付ける割り込みハン
ドラ１２、このＣＰ ｔＪカード１が通常のバス・アク
セスを実行するためにバス権要求を発生する第１のバス
権要求回路１３、Ｔ／Ｏカードの割り込みを受は付けて
割り込み承認サイクルを開始するためにバス権を獲得す
る第２のバス権要求回ｆ％１４、第１または第２のバス
権要求回路１３または１４を切り換える切換部１５を有
する。
尚、第２のバス権要求回路１４のバス権要求レベルは第
１のバス権要求回路１３のバス権要求レベルよりも高く
設定する。また、第１のバス権要求回１ｍ１３はバス・
リクエストＢＲ−１ｏｖ＋を出力するとともにバス・グ
ランドＲＧ Ｉ −ｌｏｗ、 ＢＧＯ−ＯＷにより他カ
ードとデイジー・チエインを構成し、第２のバス権要求
回路１４はバス・リクエストＢ Ｒ−ｈ＋ｇｈを出力す
るとともにバス・グランドＢ Ｇ Ｉ −ｈｉｇｈ 、
Ｂ Ｇ ０−ｈｉＱｈにより他カードとデイジー・チ
エインを構成する。
１のバス権要求回路１３のバス権要求レベルよりも高く
設定する。また、第１のバス権要求回１ｍ１３はバス・
リクエストＢＲ−１ｏｖ＋を出力するとともにバス・グ
ランドＲＧ Ｉ −ｌｏｗ、 ＢＧＯ−ＯＷにより他カ
ードとデイジー・チエインを構成し、第２のバス権要求
回路１４はバス・リクエストＢ Ｒ−ｈ＋ｇｈを出力す
るとともにバス・グランドＢ Ｇ Ｉ −ｈｉｇｈ 、
Ｂ Ｇ ０−ｈｉＱｈにより他カードとデイジー・チ
エインを構成する。
さて、このようにＣＰ Ｕカードを構成した本発明のプ
ロセッサ・システムの動作を次に説明する。
ロセッサ・システムの動作を次に説明する。
システム・バスＳＢにおいて、バス権要求信号（バス・
リクエストＢＲ）がアサートされると、バス・アービタ
（図示せず）はその中で一番要求レベルが高いバス・リ
クエストＢＲに対応してバス・グランド（ＢＧ）をアサ
ートする。
リクエストＢＲ）がアサートされると、バス・アービタ
（図示せず）はその中で一番要求レベルが高いバス・リ
クエストＢＲに対応してバス・グランド（ＢＧ）をアサ
ートする。
バス・グランド（ＢＧ）はデイジー・チエインにより伝
達され、このレベルのバス・リクエストＢＲを出力して
いるカードがシステム・バスのバス権を獲得し、バス権
を要求していないカードまたはこのレベル以外のレベル
のバス権要求を発生しているカードは次段のカードにこ
のバス・グランド（ＢＧ）を伝達する。
達され、このレベルのバス・リクエストＢＲを出力して
いるカードがシステム・バスのバス権を獲得し、バス権
を要求していないカードまたはこのレベル以外のレベル
のバス権要求を発生しているカードは次段のカードにこ
のバス・グランド（ＢＧ）を伝達する。
ＣＰＵカード１は、通常動作〈プログラム読み出し、デ
ータ書き込み等）でシステム・バス権を獲得する場合は
、低レベルのバス権要求を発生ずるため切換部１５によ
り第１のバス権要求回路１３を選択し、バス・リクエス
トＢＲ−／ＯＷ、バス・グランドＢＧＩ−ｌｏｗにより
システム・バス権を獲得する。
ータ書き込み等）でシステム・バス権を獲得する場合は
、低レベルのバス権要求を発生ずるため切換部１５によ
り第１のバス権要求回路１３を選択し、バス・リクエス
トＢＲ−／ＯＷ、バス・グランドＢＧＩ−ｌｏｗにより
システム・バス権を獲得する。
他Ｉ／Ｏカードよりバス権要求が発生し、ＣＰＵカード
１に割込がなされた場合、ＣＰＵＩＩは、切換部１５に
より第２のバス権要求回Ｎ１４を選択して高レベルのバ
ス権要求ＢＲ−ｈｉｇｈを発生し、バス・グランドＢ
Ｇ Ｉ−ｈｉｇｈによりシステム・バスＳＢのバス権を
獲得し、割込ハンドラ１２は割込を行ったＩ／Ｏカード
と割込承認サイクルを開始する。
１に割込がなされた場合、ＣＰＵＩＩは、切換部１５に
より第２のバス権要求回Ｎ１４を選択して高レベルのバ
ス権要求ＢＲ−ｈｉｇｈを発生し、バス・グランドＢ
Ｇ Ｉ−ｈｉｇｈによりシステム・バスＳＢのバス権を
獲得し、割込ハンドラ１２は割込を行ったＩ／Ｏカード
と割込承認サイクルを開始する。
このとき、ＣＰ ｔＪカード１は通常よりも高いレベル
のバス権要求を発しているため、確実にシステム・バス
ＳＦ（のバス権を獲得することができ、待ち時間なしで
Ｉ／Ｏカードに対する割込承認サイクルを実行すること
ができる。
のバス権要求を発しているため、確実にシステム・バス
ＳＦ（のバス権を獲得することができ、待ち時間なしで
Ｉ／Ｏカードに対する割込承認サイクルを実行すること
ができる。
〈発明の効果〉
以上述べたように、本発明のプロセッサ・システムは、
ＣＰＵカードの割込サイクルの待ち状態を解消すること
ができ、システム全体の割込応答時間を改善することが
できる。
ＣＰＵカードの割込サイクルの待ち状態を解消すること
ができ、システム全体の割込応答時間を改善することが
できる。
図は本発明のプロセッサ・システムにおけるＣＰ ＬＪ
カードの構成を表わす図である。 １・・・ＣＰ ｔＪカード、１１・・・ＣＰ ｔＪ、１
２・・・割込ハンドラ、 １３・・・第１のバス権要求回路、 １４・・・第２のバス権要求回路、 ＳＢ・・・システム・バス。
カードの構成を表わす図である。 １・・・ＣＰ ｔＪカード、１１・・・ＣＰ ｔＪ、１
２・・・割込ハンドラ、 １３・・・第１のバス権要求回路、 １４・・・第２のバス権要求回路、 ＳＢ・・・システム・バス。
Claims (1)
- （１）システム・バスを介して、ＣＰＵカードとバス権
要求を発する複数のＩ／Ｏカードとを接続するプロセッ
サ・システムであって、 前記ＣＰＵカードに、通常のシステム・バス・アクセス
のレベルよりも高いバス権要求レベルを設定し、割込承
認サイクルは前記高いレベルでバス権を要求するように
したことを特徴とするプロセッサ・システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16733788A JPH0216667A (ja) | 1988-07-05 | 1988-07-05 | プロセッサ・システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16733788A JPH0216667A (ja) | 1988-07-05 | 1988-07-05 | プロセッサ・システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0216667A true JPH0216667A (ja) | 1990-01-19 |
Family
ID=15847864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16733788A Pending JPH0216667A (ja) | 1988-07-05 | 1988-07-05 | プロセッサ・システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0216667A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012032936A (ja) * | 2010-07-29 | 2012-02-16 | Renesas Electronics Corp | マイクロコンピュータ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5916035A (ja) * | 1982-07-19 | 1984-01-27 | Matsushita Electric Ind Co Ltd | コンピユ−タにおけるｄｍａ方式 |
| JPS6019270A (ja) * | 1983-07-13 | 1985-01-31 | Nec Corp | マイクロコンピユ−タ |
| JPS6394356A (ja) * | 1986-10-09 | 1988-04-25 | Canon Inc | 割込処理制御方式 |
-
1988
- 1988-07-05 JP JP16733788A patent/JPH0216667A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5916035A (ja) * | 1982-07-19 | 1984-01-27 | Matsushita Electric Ind Co Ltd | コンピユ−タにおけるｄｍａ方式 |
| JPS6019270A (ja) * | 1983-07-13 | 1985-01-31 | Nec Corp | マイクロコンピユ−タ |
| JPS6394356A (ja) * | 1986-10-09 | 1988-04-25 | Canon Inc | 割込処理制御方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012032936A (ja) * | 2010-07-29 | 2012-02-16 | Renesas Electronics Corp | マイクロコンピュータ |
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