JPH0216685A - 画信号処理装置 - Google Patents
画信号処理装置Info
- Publication number
- JPH0216685A JPH0216685A JP16714388A JP16714388A JPH0216685A JP H0216685 A JPH0216685 A JP H0216685A JP 16714388 A JP16714388 A JP 16714388A JP 16714388 A JP16714388 A JP 16714388A JP H0216685 A JPH0216685 A JP H0216685A
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- Japan
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims description 13
- 238000005070 sampling Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 230000008707 rearrangement Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Image Processing (AREA)
- Facsimile Image Signal Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は画信号処理に関し、特に走査窓の＃動による積
和演算の高速処理に関する。
和演算の高速処理に関する。
（従来の技術）
一般に、ファクシミＩＪ装置などに内蔵された走査装置
は、読取られた画信号に対してフィルタ処理を実行して
力為ら信号の等価を行なｈ、読取り時の画質劣化を補正
するように構成されている。
は、読取られた画信号に対してフィルタ処理を実行して
力為ら信号の等価を行なｈ、読取り時の画質劣化を補正
するように構成されている。
さらに、ディジタル処理技術の進歩により、フィルタ処
理はサンプリングされた画信号に対して積和演算を実行
する方式が多用されてきている。
理はサンプリングされた画信号に対して積和演算を実行
する方式が多用されてきている。
この場合、積和演算はサンプリングされた１画素ごとの
画素列に対して複数画素から成る走査窓を構成し、その
走査窓内において実行される。演算回路には、処理速度
に応じ九論理デバイスが適用されるが、最近の著しｂ高
速化要求に対しては論理デバイスの応答速度により演算
回路の処理速度が制限されてしまうことがある。
画素列に対して複数画素から成る走査窓を構成し、その
走査窓内において実行される。演算回路には、処理速度
に応じ九論理デバイスが適用されるが、最近の著しｂ高
速化要求に対しては論理デバイスの応答速度により演算
回路の処理速度が制限されてしまうことがある。
（発明が等決しようとする課題）
上述し九従来の画信号処理装置は、論哩デパイスの応答
速度により演算回路自体の処理速度が決定されるため、
高速化要求に対して制限されるという欠点がある。
速度により演算回路自体の処理速度が決定されるため、
高速化要求に対して制限されるという欠点がある。
本発明の目的は、走査窓を構成するサンプリング窓の数
に対応させて画素列の並列化を行ない、並列化された画
素列を走査窓１画素ごとの移動に合わせ丸面素列【再構
成し、再構成された画素列に対してそれぞれ個別に積和
演算し、個別に積和演算された画素列を直列化すること
によって上記欠点を除去し、高速化要求に対して制限さ
れることがないように構成した画信号処理装置を提供す
ることにある。
に対応させて画素列の並列化を行ない、並列化された画
素列を走査窓１画素ごとの移動に合わせ丸面素列【再構
成し、再構成された画素列に対してそれぞれ個別に積和
演算し、個別に積和演算された画素列を直列化すること
によって上記欠点を除去し、高速化要求に対して制限さ
れることがないように構成した画信号処理装置を提供す
ることにある。
（課題を解決するための手段）
本発明による画信号処理装置は、中間調画像、または二
値化画像を入力信号とし、入力信号に対して複数のサン
プリング窓から成る走査窓を設定し、走査窓内の各画素
に相関係数を乗じた後、加算することを１画素ごとに走
査窓を移動させながら繰返すことにより積和演算を行な
うように構成し九ものであって、且つ、シリアル・パラ
レル変換手段と、画素列再構成手段と、演算手段と、パ
ラレル・シリアル変換手段とを具備して嘴成し虎もので
ある。
値化画像を入力信号とし、入力信号に対して複数のサン
プリング窓から成る走査窓を設定し、走査窓内の各画素
に相関係数を乗じた後、加算することを１画素ごとに走
査窓を移動させながら繰返すことにより積和演算を行な
うように構成し九ものであって、且つ、シリアル・パラ
レル変換手段と、画素列再構成手段と、演算手段と、パ
ラレル・シリアル変換手段とを具備して嘴成し虎もので
ある。
シリアル・パラレル変換手段は、走査窓を形成するサン
プル窓の数に対応させて画素列を並列化するためのもの
である。
プル窓の数に対応させて画素列を並列化するためのもの
である。
画素列可成手段は、並列化された画素列を走査窓の１画
素ごとの移動に合わせて画素列に再構成するためのもの
である。
素ごとの移動に合わせて画素列に再構成するためのもの
である。
演算手段は、再構成された画素列に対して個別に積和演
算するためのものである。
算するためのものである。
パラレル・シリアル変換手段は、個別に積和演算された
画素列を直列化するためのものである。
画素列を直列化するためのものである。
（実施例）
次に、本発明について図面を参照して説明する。
第１図は、本発明による画信号処理装置の一実施例を示
すブロック図である。
すブロック図である。
第１図において、１はシリアル・パラレル変換回路、２
１〜２４はそれぞれ１画素遅延素子、３１〜３９はそれ
ぞれ乗算回路、４１〜４３はそれぞれ加算回路、５はパ
ラレル・シリアル変換回路である。
１〜２４はそれぞれ１画素遅延素子、３１〜３９はそれ
ぞれ乗算回路、４１〜４３はそれぞれ加算回路、５はパ
ラレル・シリアル変換回路である。
本実施例では主走査方向の８画素を走査窓とする積和演
算について説明する。
算について説明する。
第１図において、端子１０１から入力される画信号は、
シリアル・パラレル変換回路１により８画素ごとに並列
化される。並列化されたデータの一部は１画素遅延素子
２１．２２に入力され、シリアル・パラレル変換回路１
から出力されるデータと合わせてそれぞれ信号＠２０１
〜２０３ｔで第１ワード、第２ワード、第８ワードとし
て再構成される。
シリアル・パラレル変換回路１により８画素ごとに並列
化される。並列化されたデータの一部は１画素遅延素子
２１．２２に入力され、シリアル・パラレル変換回路１
から出力されるデータと合わせてそれぞれ信号＠２０１
〜２０３ｔで第１ワード、第２ワード、第８ワードとし
て再構成される。
再構成の詳細については、第２図に示す。
再構成されなデータは乗算器＄３１〜３９、ならびに加
算回路４１〜４３１Ｃより各ワードごとに第８図に示す
ようにして積和演算される。
算回路４１〜４３１Ｃより各ワードごとに第８図に示す
ようにして積和演算される。
積和演算されたデータは１画素遅延素子２３゜２４、お
よびパラレル・シリアル変換回路５により直列化されて
端子１０２に出力される。
よびパラレル・シリアル変換回路５により直列化されて
端子１０２に出力される。
第８図において、○卵内のデータは処理された注目画素
を示し、０データは参照データが不足するため処理され
ない画素を示す。
を示し、０データは参照データが不足するため処理され
ない画素を示す。
１画素遅延素子２３．２４は、並列化時に生じる２画素
分のワード°内のずれを＠４図に示すようにして合わせ
るためのものである。ｌ第４図において、○卵内のデー
タは処理された注目画素を示し、Ｏデータは参照データ
が不足するため処理されない画素を示す。
分のワード°内のずれを＠４図に示すようにして合わせ
るためのものである。ｌ第４図において、○卵内のデー
タは処理された注目画素を示し、Ｏデータは参照データ
が不足するため処理されない画素を示す。
乗算回路３１〜３９は、例えばＲＯＭ乗算器などが使用
され、乗数は各ワード間においては同一の値となる。す
なわち、乗算回路３１の乗数は乗算回路３４と同一にな
る。以下は同様である。
され、乗数は各ワード間においては同一の値となる。す
なわち、乗算回路３１の乗数は乗算回路３４と同一にな
る。以下は同様である。
（発明の効果）
以上説明したように本発明は、入力される画信号データ
に関して走査窓を構成するサンプリング窓の数に対応し
た画素列に並列化し六後、走査窓において１画素ごとの
移動に合わせた画素列に再構成し、積和演算を並列化す
るととＫより、演算時間を短縮して処理を高速化できる
という効果がある。
に関して走査窓を構成するサンプリング窓の数に対応し
た画素列に並列化し六後、走査窓において１画素ごとの
移動に合わせた画素列に再構成し、積和演算を並列化す
るととＫより、演算時間を短縮して処理を高速化できる
という効果がある。
第１図は、本発明による画信号処理装置の一実施例を示
すブロック図である。 第２図は、並列化データの再構成を示す説明図である。 第８図は、ワードごとのデータの演算過程を示す説明図
である。 第４図は、演算後のワード内データの並び換えを示す説
明図である。 １００．シリアル、パラレル変換回路 ２１〜２４＃・−遅延素子 ３１〜３９・・―乗算回路 ４１〜４３−・・加算回路 ５１１・・パラレルΦシリアル変換回路１０１．１０２
・・・端子
すブロック図である。 第２図は、並列化データの再構成を示す説明図である。 第８図は、ワードごとのデータの演算過程を示す説明図
である。 第４図は、演算後のワード内データの並び換えを示す説
明図である。 １００．シリアル、パラレル変換回路 ２１〜２４＃・−遅延素子 ３１〜３９・・―乗算回路 ４１〜４３−・・加算回路 ５１１・・パラレルΦシリアル変換回路１０１．１０２
・・・端子
Claims (1)
- 中間調画像または二値化画像を入力信号とし、前記入力
信号に対して複数のサンプリング窓から成る走査窓を設
定し、前記走査窓内の各画素に相関係数を乗じた後、加
算することを１画素ごとに走査窓を移動させたがら繰返
すことにより積和演算を行なうように構成した画像処理
装置であつて、前記走査窓を形成するサンプル窓の数に
対応させて画素列を並列化するためのシリアル・パラレ
ル変換手段と、前記並列化された画素列を前記走査窓の
１画素ごとの移動に合わせて画素列に再構成するための
画素列再構成手段と、前記再構成された画素列に対して
個別に積和演算するための演算手段と、前記個別に積和
演算された画素列を直列化するためのパラレル・シリア
ル変換手段とを具備して構成したことを特徴とする画信
号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16714388A JPH0216685A (ja) | 1988-07-05 | 1988-07-05 | 画信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16714388A JPH0216685A (ja) | 1988-07-05 | 1988-07-05 | 画信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0216685A true JPH0216685A (ja) | 1990-01-19 |
Family
ID=15844221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16714388A Pending JPH0216685A (ja) | 1988-07-05 | 1988-07-05 | 画信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0216685A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06334838A (ja) * | 1993-05-25 | 1994-12-02 | Nec Corp | 画像処理装置 |
| JPH08209795A (ja) * | 1995-02-01 | 1996-08-13 | Takei Kogyosho:Kk | 板状コンクリート製品並びにそのストック方法及び製造方法 |
-
1988
- 1988-07-05 JP JP16714388A patent/JPH0216685A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06334838A (ja) * | 1993-05-25 | 1994-12-02 | Nec Corp | 画像処理装置 |
| JPH08209795A (ja) * | 1995-02-01 | 1996-08-13 | Takei Kogyosho:Kk | 板状コンクリート製品並びにそのストック方法及び製造方法 |
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