JPH06334838A - 画像処理装置 - Google Patents
画像処理装置Info
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- JPH06334838A JPH06334838A JP12230893A JP12230893A JPH06334838A JP H06334838 A JPH06334838 A JP H06334838A JP 12230893 A JP12230893 A JP 12230893A JP 12230893 A JP12230893 A JP 12230893A JP H06334838 A JPH06334838 A JP H06334838A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 22
- 230000003111 delayed effect Effects 0.000 claims abstract description 11
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 7
- 238000007796 conventional method Methods 0.000 description 3
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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Abstract
(57)【要約】
【目的】 シリアル２値画データに対し、主走査方向に
参照画素を持った画像処を高速に行えるようにする。 【構成】 ２値シリアル画データ入力端子１より入力さ
れた画データは、Ｓ／Ｐ変換回路３によってｎビットパ
ラレルデータ８に変換されメモリ５に入力される。メモ
リ５にはｎクロックディレイ回路４によってｎクロック
分遅延された遅延パラレルデータ９も同時に入力され
る。このように、主走査方向に参照画素を持つ処理を行
わせるためには、メモリ５への入力範囲内に参照画素が
納まるようにするために遅延されたパラレルデータも同
時に入力される必要がある。メモリ５では入力データ
が、特定の参照画素パターンに一致する場合には画像処
理を行い、処理後のデータを出力する。出力データ１０
は、ｎクロックディレイ回路５によるｎクロック分の遅
延の後、出力データ１１と共にＰ／Ｓ変換回路７に入力
され、シリアルデータに戻される。
参照画素を持った画像処を高速に行えるようにする。 【構成】 ２値シリアル画データ入力端子１より入力さ
れた画データは、Ｓ／Ｐ変換回路３によってｎビットパ
ラレルデータ８に変換されメモリ５に入力される。メモ
リ５にはｎクロックディレイ回路４によってｎクロック
分遅延された遅延パラレルデータ９も同時に入力され
る。このように、主走査方向に参照画素を持つ処理を行
わせるためには、メモリ５への入力範囲内に参照画素が
納まるようにするために遅延されたパラレルデータも同
時に入力される必要がある。メモリ５では入力データ
が、特定の参照画素パターンに一致する場合には画像処
理を行い、処理後のデータを出力する。出力データ１０
は、ｎクロックディレイ回路５によるｎクロック分の遅
延の後、出力データ１１と共にＰ／Ｓ変換回路７に入力
され、シリアルデータに戻される。
Description
【０００１】
【産業上の利用分野】本発明は、２値画データの主走査
方向に参照画素を持った画像処理に関する。
方向に参照画素を持った画像処理に関する。
【０００２】
【従来の技術】ファクシミリ装置においては、扱う２値
画信号に対し、主走査方向に参照画素を持ち、参照画素
内のパターンに応じてある一画素の値を決定することに
より画信号の補正を行うことがある。参照画素パターン
と補正後のパターンの例を図２に示す。参照画素上に図
に示すパターンが現れたときに限り、注目画素を黒にし
て出力する。これは、１画素または２画素の黒画素に対
して、それぞれ黒画素を一画素ずつ付加する処理であ
る。ファクシミリ画像上では１画素幅、２画素幅の縦線
を太くし、見やすくする効果がある。このような処理を
行うための回路として通常は図３に示すような方法を用
いる。以下、図３について説明する。
画信号に対し、主走査方向に参照画素を持ち、参照画素
内のパターンに応じてある一画素の値を決定することに
より画信号の補正を行うことがある。参照画素パターン
と補正後のパターンの例を図２に示す。参照画素上に図
に示すパターンが現れたときに限り、注目画素を黒にし
て出力する。これは、１画素または２画素の黒画素に対
して、それぞれ黒画素を一画素ずつ付加する処理であ
る。ファクシミリ画像上では１画素幅、２画素幅の縦線
を太くし、見やすくする効果がある。このような処理を
行うための回路として通常は図３に示すような方法を用
いる。以下、図３について説明する。
【０００３】２値シリアル画データは、入力端子１２よ
り入力され、１クロックディレイ回路１３〜１６によっ
てそれぞれ１クロックずつディレイされ、メモリ１７に
入力される。メモリ１７では、入力されるパターンに応
じて１画素を決定し出力する。ＲＯＭの出力はそのまま
出力端子１８から出力される。このときのメモリ１７に
おける入力と出力の対応関係を図４に示す。図中の０は
白画素、１は黒画素に対応している。×は白画素・黒画
素のどちらでも良い。図中のパターン１，２は図２の例
のパターン１，２に対応している。メモリ１７では、パ
ターン１またはパターン２に適合するデータがあったと
きのみ出力を１（黒画素）にすることで黒付加処理を行
う。どちらのパターンにも適合しないときは、入力の１
ビットをそのまま出力する。このような従来の方式で
は、入力画データの速度をＭビット／秒とすれば、１／
Ｍ秒以内にメモリのアクセスおよびデータ出力が行われ
なくてはならず、高速なメモリを使用したとしても扱え
るデータ速度には限界がある。
り入力され、１クロックディレイ回路１３〜１６によっ
てそれぞれ１クロックずつディレイされ、メモリ１７に
入力される。メモリ１７では、入力されるパターンに応
じて１画素を決定し出力する。ＲＯＭの出力はそのまま
出力端子１８から出力される。このときのメモリ１７に
おける入力と出力の対応関係を図４に示す。図中の０は
白画素、１は黒画素に対応している。×は白画素・黒画
素のどちらでも良い。図中のパターン１，２は図２の例
のパターン１，２に対応している。メモリ１７では、パ
ターン１またはパターン２に適合するデータがあったと
きのみ出力を１（黒画素）にすることで黒付加処理を行
う。どちらのパターンにも適合しないときは、入力の１
ビットをそのまま出力する。このような従来の方式で
は、入力画データの速度をＭビット／秒とすれば、１／
Ｍ秒以内にメモリのアクセスおよびデータ出力が行われ
なくてはならず、高速なメモリを使用したとしても扱え
るデータ速度には限界がある。
【０００４】このような回路の高速化の手法として一般
的にシリアルデータをパラレルデータに変換し、複数ビ
ットに対する処理を並列に行わせる方法がある。図５に
Ｎビットパラレルにした場合の例を示す。１９は入力端
子、２０は出力端子、２１はシリアル／パラレル変換回
路、２２はメモリ、２３はパラレル／シリアル変換回路
である。入力端子１９より入力されたデータは、シリア
ル／パラレル変換回路２１によってＮビットパラレルデ
ータに変換されメモリ２２に入力される。メモリ２２で
は入力に対応して出力を決定し、パラレル／シリアル変
換回路２３でシリアルデータに戻す。入力データの速度
をＭビット／秒とすれば、Ｎ／Ｍ秒以内にメモリのアク
セスおよびデータ出力が行われれば良いので、シリアル
に処理した場合に比べてＮ倍速いデータに対応できる。
このような方法で図２の例に示すような主走査方向に参
照画素を必要とする処理に適用しようとした例を図６に
示す。
的にシリアルデータをパラレルデータに変換し、複数ビ
ットに対する処理を並列に行わせる方法がある。図５に
Ｎビットパラレルにした場合の例を示す。１９は入力端
子、２０は出力端子、２１はシリアル／パラレル変換回
路、２２はメモリ、２３はパラレル／シリアル変換回路
である。入力端子１９より入力されたデータは、シリア
ル／パラレル変換回路２１によってＮビットパラレルデ
ータに変換されメモリ２２に入力される。メモリ２２で
は入力に対応して出力を決定し、パラレル／シリアル変
換回路２３でシリアルデータに戻す。入力データの速度
をＭビット／秒とすれば、Ｎ／Ｍ秒以内にメモリのアク
セスおよびデータ出力が行われれば良いので、シリアル
に処理した場合に比べてＮ倍速いデータに対応できる。
このような方法で図２の例に示すような主走査方向に参
照画素を必要とする処理に適用しようとした例を図６に
示す。
【０００５】図６は、Ｎビットにパラレル処理した場合
の入力データの様子を示している。図において、左側が
シリアル入力データ、右側がシリアル／パラレル変換後
のデータを示している。図６（Ａ）のように参照画素が
Ｎビットのブロックに含まれる場合は、処理を行うこと
ができるが、図６（Ｂ）に示すように参照画素が複数の
ブロックに渡って存在する場合は、メモリにはブロック
単位で入力されるため、参照画素を認識できない。この
ように単純にパラレル化しただけの回路では主走査方向
に参照画素を持った処理はできない。
の入力データの様子を示している。図において、左側が
シリアル入力データ、右側がシリアル／パラレル変換後
のデータを示している。図６（Ａ）のように参照画素が
Ｎビットのブロックに含まれる場合は、処理を行うこと
ができるが、図６（Ｂ）に示すように参照画素が複数の
ブロックに渡って存在する場合は、メモリにはブロック
単位で入力されるため、参照画素を認識できない。この
ように単純にパラレル化しただけの回路では主走査方向
に参照画素を持った処理はできない。
【０００６】
【発明が解決しようとする課題】上述したような従来の
方式では、入力画データの速度をＭビット／秒とすれ
ば、１／Ｍ秒以内にメモリのアクセスおよびデータ出力
が行われなくてはならず、高速なメモリとして使用した
としても扱えるデータ速度には限界がある。また、高速
化のため入力データをパラレル化して処理しようとして
も、主走査方向に参照画素がある場合は、対応すること
ができなかった。
方式では、入力画データの速度をＭビット／秒とすれ
ば、１／Ｍ秒以内にメモリのアクセスおよびデータ出力
が行われなくてはならず、高速なメモリとして使用した
としても扱えるデータ速度には限界がある。また、高速
化のため入力データをパラレル化して処理しようとして
も、主走査方向に参照画素がある場合は、対応すること
ができなかった。
【０００７】ファクシミリ装置のデータ速度は近年きわ
めて高速化してきており、より速く画処理が行える仕組
みが求められていた。
めて高速化してきており、より速く画処理が行える仕組
みが求められていた。
【０００８】本発明の目的は、主走査方向に参照画素を
持つ画像処理を高速に行うことのできる画像処理装置を
提供することにある。
持つ画像処理を高速に行うことのできる画像処理装置を
提供することにある。
【０００９】
【課題を解決するための手段】本発明の画像処理装置
は、シリアルな２値画データをｎビットのパラレルデー
タに変換する手段と、前記ｎビットのパラレルデータと
前記ｎビットのパラレルデータを遅延したパラレルデー
タとをメモリに入力することによって主走査方向に参照
画素を持つ画像処理を行う手段と、前記画像処理された
データと前記画像処理されたデータを遅延したデータと
をパラレル／シリアル変換する手段とを有している。
は、シリアルな２値画データをｎビットのパラレルデー
タに変換する手段と、前記ｎビットのパラレルデータと
前記ｎビットのパラレルデータを遅延したパラレルデー
タとをメモリに入力することによって主走査方向に参照
画素を持つ画像処理を行う手段と、前記画像処理された
データと前記画像処理されたデータを遅延したデータと
をパラレル／シリアル変換する手段とを有している。
【００１０】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１１】本発明の一実施例として図２の画素付加処
理を行う回路のブロック図を図１に示す。図１におい
て、１は２値シリアル画データ入力端子、２は画像処理
後のシリアル画データ出力端子、３はシリアル／パラレ
ル変換回路、４はｎクロック分のディレイ回路、５はメ
モリ、６はｎクロック分のディレイ回路、７はパラレル
／シリアル変換回路である。
理を行う回路のブロック図を図１に示す。図１におい
て、１は２値シリアル画データ入力端子、２は画像処理
後のシリアル画データ出力端子、３はシリアル／パラレ
ル変換回路、４はｎクロック分のディレイ回路、５はメ
モリ、６はｎクロック分のディレイ回路、７はパラレル
／シリアル変換回路である。
【００１２】２値シリアル画データ入力端子１より入力
された２値シリアル画データは、シリアル／パラレル変
換回路３によってｎビットパラレル画データ８（図では
４ビットパラレル）に変換されメモリ５に入力される。
メモリ５にはｎクロックディレイ回路４によってｎクロ
ック分ディレイされた遅延パラレル画データ９も同時に
入力される。これは、図７に示すように、４ビットパラ
レルにした場合は４画素分の処理を同時に行うため、必
要な参照画素をメモリに入力するためにはこの例の場合
８ビットが必要となるためである。参照画素が多くなれ
ばそれに応じて数クロック分のデータをメモリに入力す
る。
された２値シリアル画データは、シリアル／パラレル変
換回路３によってｎビットパラレル画データ８（図では
４ビットパラレル）に変換されメモリ５に入力される。
メモリ５にはｎクロックディレイ回路４によってｎクロ
ック分ディレイされた遅延パラレル画データ９も同時に
入力される。これは、図７に示すように、４ビットパラ
レルにした場合は４画素分の処理を同時に行うため、必
要な参照画素をメモリに入力するためにはこの例の場合
８ビットが必要となるためである。参照画素が多くなれ
ばそれに応じて数クロック分のデータをメモリに入力す
る。
【００１３】このように複数クロック分のデータをまと
めてメモリに入力することにより主走査方向に参照画素
を持つ画像処理を、パラレルデータに対して行うことが
できるようになる。また、パラレルになるビット数を増
加させれば、より高速な画データに対応することも可能
である。
めてメモリに入力することにより主走査方向に参照画素
を持つ画像処理を、パラレルデータに対して行うことが
できるようになる。また、パラレルになるビット数を増
加させれば、より高速な画データに対応することも可能
である。
【００１４】メモリからの出力パラレル画データ１０
は、ｎクロックディレイ回路６によってｎクロックの遅
延の後、出力パラレルデータ１１と共にパラレル／シリ
アル変換回路６によってシリアル画データに変換され、
シリアル画データ出力端子２から出力される。メモリ５
における入力と出力の対応の例を図８に示す。Ａ０〜Ａ
７およびＤ０〜Ｄ３の記号は、図１中の記号に対応して
いる。パターン１および２は図２の例のパターン１およ
び２に対応している。
は、ｎクロックディレイ回路６によってｎクロックの遅
延の後、出力パラレルデータ１１と共にパラレル／シリ
アル変換回路６によってシリアル画データに変換され、
シリアル画データ出力端子２から出力される。メモリ５
における入力と出力の対応の例を図８に示す。Ａ０〜Ａ
７およびＤ０〜Ｄ３の記号は、図１中の記号に対応して
いる。パターン１および２は図２の例のパターン１およ
び２に対応している。
【００１５】基本的にＤ０はＡ３、Ｄ１はＡ４、Ｄ２は
Ａ５、Ｄ３はＡ６の入力データをそのまま出力し、パタ
ーン１および２に適合するときのみ１（黒画素）を出力
させる。入力のＡ０〜Ａ３は、Ａ４〜Ａ７に比較してｎ
クロック遅延されている。そのため出力のＤ０もＤ１〜
Ｄ３と比較してｎクロック遅延されていることになる。
そのためＤ１〜Ｄ３は、ｎクロックディレイ回路６によ
ってｎクロック遅延し、Ｄ０と時間を合わせる必要があ
る。
Ａ５、Ｄ３はＡ６の入力データをそのまま出力し、パタ
ーン１および２に適合するときのみ１（黒画素）を出力
させる。入力のＡ０〜Ａ３は、Ａ４〜Ａ７に比較してｎ
クロック遅延されている。そのため出力のＤ０もＤ１〜
Ｄ３と比較してｎクロック遅延されていることになる。
そのためＤ１〜Ｄ３は、ｎクロックディレイ回路６によ
ってｎクロック遅延し、Ｄ０と時間を合わせる必要があ
る。
【００１６】
【発明の効果】以上説明したように本発明は、２値シリ
アル画データをシリアル／パラレル変換し、変換後のパ
ラレルデータと変換後のパラレルデータを遅延させたパ
ラレルデータをメモリに入力することにより、主走査方
向に参照画素を持つ画像処理を高速に行う効果がある。
アル画データをシリアル／パラレル変換し、変換後のパ
ラレルデータと変換後のパラレルデータを遅延させたパ
ラレルデータをメモリに入力することにより、主走査方
向に参照画素を持つ画像処理を高速に行う効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】主走査方向に参照画素を持つ画像処理の例を示
す図である。
す図である。
【図３】従来の技術の例を示すブロック図である。
【図４】従来の技術におけるメモリの入力と出力の対応
の例を示す図である。
の例を示す図である。
【図５】単純なパラレル変換による画像処理の例を示す
ブロック図である。
ブロック図である。
【図６】単純なパラレル変換の場合の入力画データの様
子の例を示す図である。
子の例を示す図である。
【図７】本発明の一実施例におけるメモリへの入力の例
を示す図である。
を示す図である。
【図８】本発明の一実施例におけるメモリの入力と出力
との対応の例を示す図である。
との対応の例を示す図である。
１，１２，１９ ２値シリアルデータ入力端子 ２，１８，２０ ２値シリアルデータ出力端子 ３，２１ シリアル／パラレル変換回路 ４，６ ｎクロックディレイ回路 ５，１７，２２ メモリ ７，２３ パラレル／シリアル変換回路 ８ ２値パラレル画信号 ９ ２値パラレル画信号（ディレイ後） １０，１１ ２値パラレル画信号（画像処理後） １３〜１６ １クロックディレイ回路
Claims (2)
- 【請求項１】シリアルな２値画データをｎビットのパラ
レルデータに変換する手段と、 前記ｎビットのパラレルデータと前記ｎビットのパラレ
ルデータを遅延したパラレルデータとをメモリに入力す
ることによって主走査方向に参照画素を持つ画像処理を
行う手段と、 前記画像処理されたデータと前記画像処理されたデータ
を遅延したデータとをパラレル／シリアル変換する手段
とを有する画像処理装置。 - 【請求項２】シリアルは２値画データをｎビットのパラ
レルデータに変換するシリアル／パラレル変換回路と、 前記ｎビットのパラレルデータを遅延するディレイ回路
と、 前記ｎビットのパラレルデータと前記遅延されたｎビッ
トのパラレルデータとを入力することによって主走査方
向に参照画素を持つ画像処理を行うメモリと、 前記画像処理されたデータを遅延するディレイ回路と、 前記画像処理されたデータと、前記遅延された画像処理
されたデータとをシリアルデータに変換するパラレル／
シリアル変換回路とを有する画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12230893A JPH06334838A (ja) | 1993-05-25 | 1993-05-25 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12230893A JPH06334838A (ja) | 1993-05-25 | 1993-05-25 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06334838A true JPH06334838A (ja) | 1994-12-02 |
Family
ID=14832748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12230893A Pending JPH06334838A (ja) | 1993-05-25 | 1993-05-25 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06334838A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0216685A (ja) * | 1988-07-05 | 1990-01-19 | Nec Corp | 画信号処理装置 |
-
1993
- 1993-05-25 JP JP12230893A patent/JPH06334838A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0216685A (ja) * | 1988-07-05 | 1990-01-19 | Nec Corp | 画信号処理装置 |
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