JPH0216766A

JPH0216766A - 半導体記憶装置

Info

Publication number: JPH0216766A
Application number: JP63167601A
Authority: JP
Inventors: Toshiharu Watanabe; 渡辺　寿治
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-07-05
Filing date: 1988-07-05
Publication date: 1990-01-19
Anticipated expiration: 2010-11-22
Also published as: US5091762A; JPH07109873B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は半導体記憶装置に関するものであり、特にダイ
ナミックＲＡＭに使用されるものである。

（従来の技術）この種の従来の半導体記憶装置を第４図に示す。同図（
ａ）はパターン平面図、同図（ｂ）は同図（ａ）のＡ−
Ａ線に沿う断面図であり、１はＰ型半導体基板、２はフ
ィールド絶縁膜、３はチャンネルストップ不純物層、４
．１０．１１はｎ型の不純物層、５はキャパシター絶縁
膜、６はキャパシター電極、７は層間絶縁膜、８はゲー
ト絶縁膜、９はワード線、１２は層間膜、１３はデータ
ー線である。

第４図においてデータ線１３に与えられた電位は、ワー
ド線９をゲート電極とする転送トランジスターのドレイ
ン］１に与えられる。ワード線９の電位を上げると、ゲ
ート絶縁膜８の直下の基板が反転することにより転送ト
ランジスターのソス１０にデータが伝達される。ソース
］０は蓄積ノード４につながっており、キャパシター絶
縁膜５を介して対向したキヤパンター雷極６との間に形
成されたＭＩＳ容量素子に電荷が蓄積される。

（発明が解決しようとする課題）上記従来技術の半導体記憶装置においては、各メモリー
セルは半導体基板１の主表面上に２次元的に配置されて
いる。第４図（ｂ）に見るように半導体基板１にトレン
チを埋り、３次元構造を利用しようともしているが、セ
ルが２次元的に配置されているかぎり、与えられた大き
さのチップ上にのせられるセル数は限られている。

本発明は上記実情にかんがみてなされたものであり、メ
モリセルアレイを３次元的に配列することにより、より
高集積度の半導体記憶装置を提供しようとするものであ
る。

［発明の構成］（課題を解決するための手段と作用）本発明は、間隔的に集積された複数の導電性の面状体と
、この面状体を慣通ずる複数の導電性の配線と、前記導
電性の面状体と前記配線との交点付近に形成されたスイ
ッチング素子と容量素子よりなることを特徴とする。ま
た本発明は前記スイッチング素子が、前記配線または面
状体をゲト電極とし、かつソース、ドレイン、チャンネ
ル領域を前記面状体間に積層形成したＭＩＳＦＥＴより
なり、前記容量素子が、前記面状体間に積層形成した導
電体、絶縁体よりなることを特徴とする。

即ち本発明は、互いに平行的に配置された複数の面状体
と、それらの直交する複数の配線の交点に１ビット分の
セルが構成されるように、３次元的にメモリーセルを配
置する。これによりメモリーセルの高集積化を図るもの
である。

（実施例）以下図面を参照して本発明の一実施例を説明する。同実
施例の半導体記憶装置の概念図を第１図に示す。この図
に示される如く、間隔的に積層された２枚の導電性の平
面つまり面状体３．１と３．２およびこれらを慣通ずる
例えば４本の配線３．３〜３．６がある。これらの交点
は８個できるが、各々メモリーセル３．７〜３．１４が
形成されている。

一般にｍ枚の平面に０本の配線があったとすると、ｍＸ
ｎ個のセルが出来、３次元的にセルを配置することが出
来る。個々のメモリーセルはＳＲＡＭ。

ＰＲＯＭ、ＤＲＡＭの従来から知られているどのセルタ
イプをもってきてもよいが、ここではＤＲＡＭの場合を
考える。ＤＲＡＭセルは通常スイッチング素子とそれに
連なる容量素子からなる。

通常スイッチング素子はＭＩＳＦＥＴ（絶縁ゲート型Ｆ
ＥＴ）である。また−例として前記の導電性の面状体３
．１，３．２がデータ入出力に使用され（データ面）、
配線３．３〜３．６がワード線となる。

具体的なセル構造の一例を第２図に示す。第２図（ａ）
はセルアレイ部の断面図で、第２図（ｂ）のＢ−Ｂ線に
沿う部分、第２図（ｂ）はパターン平面図である。４．
１は導電性の面状体で、例えばｎ中型Ｓｉ層である。こ
れがＭＩＳＦＥＴのドレインとなる。４．２はＰ型Ｓ１
層である。４．３は面状体４．１に直交する配線であり
、少なくとも層４．１　、４．２　、４．５　、４．Ｇ
などとは絶縁膜４．４で分離されている。４．５は例え
ばｎ中型Ｓｉ層であり、配線４．３のまわりに１個ずつ
分離して存在している。層４．５のまわりには薄い絶縁
間４．７か形成されており、隣接する層４．５の間には
厚い絶縁膜４．８があるのが望ましい。これらの絶縁膜
の上に導電層４，６がある。これら層４．１〜４．６の
積層構造が少なくとも２組（２層）以上絶縁膜４．９に
分離されて存在しており、配線４．３はこれの積層構造
を慣いて配線されている。

次に動作について説明する。面状のｎ十型８１層４．１
は、いわばデータ面で、従来技術の第４図（ａ）、（ｂ
）のデータ線１３と同じで、データ入出力のための配線
である。ここに与えられた電位は、配線層４．３を高電
位にすることによってＰ型Ｓｉ層４．２の、ゲート絶縁
膜４．４に接した部分の導電型が反転することにより、
電荷蓄積領域４．５に伝達され、キャパシター絶縁膜４
．７を介して対向したキャパシター電極４．６との間の
キャパシターに電荷が蓄えられる。次いで配線４．３の
電位を下げれば、ｎ上型Ｓｉ層４．５のドレインはデー
タ面４．１と電気的に分離される。

次に第２図の製造方法の一例について説明する。

絶縁膜４．９上にｎ小型Ｓｔ層４．１．Ｐ型Ｓｉ層４．
２．ｎ上型Ｓｉ層４．５を積層する。これは気相エピタ
キシャル成長装置を使えばドーピングガスを切り換える
ことにより、連続的に容易に行なうことができる。次に
ｎ上型Ｓｉ層４，５を各セル５．０の部分だけ残してエ
ツチング除去する。各層４．５と４．５の間に選択酸化
等により厚い酸化膜４．８を形成しておくのが素子分離
上望ましい。次に４．５上に薄いキャパシター用絶縁膜
４．７を形成する。次にキャパシター電極材料４．６を
堆積する。

この後また絶縁膜４．９を形成し、同様の方法で２層目
、３層目の活性領域を形成することが可能である。これ
らの工程の後、各セルの中央をそれぞれ慣通ずる穴を開
口し、ゲート絶縁膜４．４を形成し、配線拐料４．３を
例えばＬＰ（減圧）ＣＶＤ法で埋め込み形成すれば、セ
ルアレイが完成する。

なお下側の絶縁膜４．９は例えばＳｉ基板上に形成され
る。

具体的なセル構造の他の実施例を第３図を用いて説明す
る。第３図（ａ）はセルアレイ部の断面図で、同図（ｂ
）のＣ−Ｃ線に沿う部分を示し、同図（ｂ）は同パター
ン平面図である。５．１は導電性の平面つまり面状体で
、例えばｎ＋型Ｓｉ層である。５．２は薄い絶縁膜であ
る。５．３はＰ型Ｓｉ型層、５．４はｎ十型Ｓｉ層、５
．５はｎ十型Ｓｉ層である。この層５．５のまわりには
キャパシター絶縁膜となる薄い絶縁膜５．６があり、さ
らにキャパシター電極となる導電層５．７で被覆されて
いる。さらに層５．４の中央を配線５．８が慣通してお
り、層５．４と配線５．８は電気的につながっている。

次に動作について説明する。配線５，８はデータ線で、
面状体５．１はいわばワード面で、従来技術の第４図の
ワード線９と同じである。配線５，８に与えられた電位
は層５．４に伝わるが、ワード面５．１の電位を上げる
ことにより、Ｐ型りｔ層５．３の、絶縁膜５．２に接し
た面の導電型が反転することにより配線５．８のデータ
が電極５．５に伝達される。電極５．５とキャパシター
絶縁膜５．６をはさんで対向したキャパシター電極５．
７の間のＭＩＳキャパシターに電荷が蓄えられることに
より、データが記憶される。

次に第３図の製造方法を説明する。絶縁膜５．９上に、
例えばｎ小型Ｓｔ層５．１を堆積し、セル部の中央をエ
ツチングした後ゲート絶縁膜５．２を設け、Ｐ型Ｓｉ層
５．３を堆積し、セル部中央と周辺をｎ型に例えばイオ
ン注入で形成し、電極５．４と５．５とする。電極５．
５の部分は各セルごとにスリット状に切断する。次にキ
ャパシター絶縁膜５．６を形成し、キャパシター電極５
．７を形成する。次に全面に絶縁膜５，９を堆積する。

同様に層５．１から５．７までの構造を絶縁膜５．９を
介して所望の枚数積層形成した上で、セル中央部を慣通
ずる穴を開け、配線５．８を例えばＬＰＣＶＤ法で埋め
込み形成する。

上記した如き実施例によれば次のような利点が得られる
。即ちデータ面とワード線、またはワード面とデータ線
の交点に１ビット分のセルが作られ、セルアレイは３次
元的に配置される。たとえばデータ面（またはワード面
）をピッチ１０゜で１００層形成し、ワード線（または
データ線）をピッチ２ｐで、横に２０００本、縦に５０
００本（計１０００００００）形成すると、横４Ｂ、縦
１０ｍｍ、厚さ１関の体積に１ギガビット分のセルアレ
イを形成できる。厚さＩＵのチップの約半分がメモリー
セルアレイによって占められているとして、横５．３１
１１１１゜縦１５ｍ＋＋のチップサイズで、現在量産さ
れている１メガＤＲＡＭの１０００倍もの記憶容量のＤ
ＲＡＭが作られる。これにより、本発明がいかに高集積
化に有利かがわかる。また別の利点は配線の低抵抗化が
可能なことである。データ面（またはワード面）におい
ては細い配線ではなく広い面がらなっているので、抵抗
値はその＋４８４のシート抵抗程度である。一方ワード
線（またはデータ線）は細い配線であるが、チップの厚
さ方向に慣通ずればよいので、たかだか１市と短くでき
るので、やはり低抵抗化は可能である。

［発明の効果］以上説明した如く本発明によれば、高集積度で、配線の
低抵抗化が可能な半導体記憶装置が提供できるものであ
る。

【図面の簡単な説明】

第１図は本発明の実施例の概念的構成図、第２図（ａ）
は同構成の具体例を示す断面図、同図（ｂ）は同パター
ン平面図、第３図（ａ）は同構成の別の具体例を示す断
面図、同図（ｂ）は同パターン平面図、第４図（ａ）は
従来装置のパターン平面図、同図（ｂ）は同断面図であ
る。３．１．３．２・・・導電性の面状体、３．３．３．４
．３．５３．６・・・配線、３．７．３．８．３．９．
３．１０．３．１！、　３．１２．３．１３．３．１４
・・・セル、４．１・・・データ而、４，２・・・Ｐ型
Ｓ　ｉ　、４．３・・・ワード線、４．４・・・ゲート
絶縁膜、４．５・・・蓄積電極、４．６・・・キャパシ
ター電極、４．７・・・キャパシター絶縁膜、４．８・
・・素子分離絶縁膜、４．９・・・絶縁膜、５．０・・
・セル、５．１・・・ワード面、５．２・・・ゲート絶
縁膜、５３・・・Ｐ型Ｓ　ｉ　、　５．４・・・ｎ子種
Ｓ　ｌ　ｓ　５．５・・・蓄積電極、５．６・・・キャ
パシター絶縁膜、５．７・・・キャパシター電極、５．
８・・・データ線、５．９・・・絶縁膜。出願人代理人　弁理士　鈴江武彦第１図（ｂ）第２図（Ｇ）（ｂ）第３図（ｂ）

Claims

【特許請求の範囲】

（１）間隔的に積層された複数の導電性の面状体と、こ
の面状体を慣通する複数の導電性の配線と、前記導電性
の面状体と前記配線との交点付近に形成されたスイッチ
ング素子と容量素子よりなることを特徴とする半導体記
憶装置。
（２）前記スイッチング素子が、前記配線または面状体
をゲート電極とし、かつソース、ドレイン、チャンネル
領域を前記面状体間に積層形成したＭＩＳＦＥＴよりな
り、前記要領素子が、前記面状体間に積層形成した導電
体、絶縁体よりなることを特徴とする請求項１に記載の
半導体記憶装置。
（３）前記導電性の面状体がＭＩＳＦＥＴのドレインと
、導電性の配線がＭＩＳＦＥＴのゲート電極と接続され
ていることを特徴とする請求項２に記載の半導体記憶装
置。
（４）導電性の面状体がＭＩＳＦＥＴのゲート電極と、
導電性の配線がＭＩＳＦＥＴのドレインと接続されてい
ることを特徴とする請求項２に記載の半導体記憶装置。