JPH0216778A - 光結合型半導体リレー装置 - Google Patents
光結合型半導体リレー装置Info
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- JPH0216778A JPH0216778A JP63166438A JP16643888A JPH0216778A JP H0216778 A JPH0216778 A JP H0216778A JP 63166438 A JP63166438 A JP 63166438A JP 16643888 A JP16643888 A JP 16643888A JP H0216778 A JPH0216778 A JP H0216778A
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- semiconductor relay
- film
- light emitting
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体リレー装置に関し、特に光信号を発する
発光部と、該光信号に基づいてスイッチング動作を行う
受光部とを備えている交流・直流共用の光結合型半導体
リレー装置に関する。
発光部と、該光信号に基づいてスイッチング動作を行う
受光部とを備えている交流・直流共用の光結合型半導体
リレー装置に関する。
（従来の技術）
入力側回路に与えられた信号に基づいて、該入力側回路
と電気的に絶縁された出力側回路を制御する装置として
は、これまで電磁リレー装置が主に使用されてきた。し
かし、電磁リレー装置は。
と電気的に絶縁された出力側回路を制御する装置として
は、これまで電磁リレー装置が主に使用されてきた。し
かし、電磁リレー装置は。
機械的な可動部分を有するため装置自体が大型であり、
該装置を使用した機器の、小型化が困難である。また、
電磁リレー装置は１機械的な可動部分が疲労しやすく、
寿命が短いという欠点を存する。
該装置を使用した機器の、小型化が困難である。また、
電磁リレー装置は１機械的な可動部分が疲労しやすく、
寿命が短いという欠点を存する。
近年、このような電磁リレー装置に代えて、小型・軽量
・長寿命といった特長を有する５ＳＲ（ＳｏｌｉｄＳｔ
ａｔｅ Ｒｅ１ａｙ）と呼ばれる半導体リレー装置が普
及しつつある。しかし９例えばバイポーラトランジスタ
やサイリスタを用いた半導体リレー装置は。
・長寿命といった特長を有する５ＳＲ（ＳｏｌｉｄＳｔ
ａｔｅ Ｒｅ１ａｙ）と呼ばれる半導体リレー装置が普
及しつつある。しかし９例えばバイポーラトランジスタ
やサイリスタを用いた半導体リレー装置は。
交流・直流の共用ができない。
これらの問題点を解決するために、 ＭＯＳ型電界効
果トランジスタ（ＭＯＳ Ｆｔ！Ｔ）を２個用いること
により交流・直流の共用が可能な半導体リレー装置が開
発されている。これは１発光ダイオードからなる発光部
と、ホトダイオードおよびＭＯＳ ＦＥＴからなる受光
部とから構成される光結合型の半導体リレー装置である
。第７図にその等価回路を示す。
果トランジスタ（ＭＯＳ Ｆｔ！Ｔ）を２個用いること
により交流・直流の共用が可能な半導体リレー装置が開
発されている。これは１発光ダイオードからなる発光部
と、ホトダイオードおよびＭＯＳ ＦＥＴからなる受光
部とから構成される光結合型の半導体リレー装置である
。第７図にその等価回路を示す。
発光部の発光ダイオード３８から発せられた光信号を受
光部のホトダイオードアレイ４１．４２が受光して光電
変換を行い、得られた起電力によりＭＯＳ ＦＥＴ３９
、４０を駆動する。ＭＯＳ ＰＥＴ ３９．４０は互い
のソース電極が接続されており、ホトダイオードアレイ
４１、４２の起電力はそれぞれＭＯＳ ＦＥＴ ３９．
４０のゲート電極とソース電極との間に印加される。こ
のようにして、 ＭＯＳ ＦＥＴ ３９．４０の各ドレ
イン間を流れる電流が制御される。
光部のホトダイオードアレイ４１．４２が受光して光電
変換を行い、得られた起電力によりＭＯＳ ＦＥＴ３９
、４０を駆動する。ＭＯＳ ＰＥＴ ３９．４０は互い
のソース電極が接続されており、ホトダイオードアレイ
４１、４２の起電力はそれぞれＭＯＳ ＦＥＴ ３９．
４０のゲート電極とソース電極との間に印加される。こ
のようにして、 ＭＯＳ ＦＥＴ ３９．４０の各ドレ
イン間を流れる電流が制御される。
上記の光結合型半導体リレー装置では、１個の発光ダイ
オード、２個のホトダイオードアレイ。
オード、２個のホトダイオードアレイ。
そして２個のＭＯＳ ＦＥＴの合計５個の素子が必要で
ある。使用する素子数をさらに減らすことにより半導体
リレー装置を小型化し、かつ製造コストを低減する方法
として、縦型ＭＯＳ ＦＥＴ上に絶縁膜を介してホトダ
イオードアレイを積層する方法が提案されている。この
方法を採用すれば、 ＭＯＳ ＦＥＴとホトダイオード
とが一体化されるため１合計３個の素子で光結合型半導
体リレー装置を実現することができる。
ある。使用する素子数をさらに減らすことにより半導体
リレー装置を小型化し、かつ製造コストを低減する方法
として、縦型ＭＯＳ ＦＥＴ上に絶縁膜を介してホトダ
イオードアレイを積層する方法が提案されている。この
方法を採用すれば、 ＭＯＳ ＦＥＴとホトダイオード
とが一体化されるため１合計３個の素子で光結合型半導
体リレー装置を実現することができる。
（発明が解決しようとする課題）
しかし、上記の方法では、ホトダイオードアレイを積層
した２個の縦型ＭＯ３ＦＥＴ間に配線を施す必要がある
。従って、依然として製造コストがかかり、小型化にも
限界がある。
した２個の縦型ＭＯ３ＦＥＴ間に配線を施す必要がある
。従って、依然として製造コストがかかり、小型化にも
限界がある。
本発明は上記従来の問題点を解決するものであり、その
目的とするところは、受光部を１個の素子で構成するこ
とにより、さらに小型化され、かつ製造コストが低減さ
れた交流・直流共用の光結合型半導体リレー装置を提供
することにある。
目的とするところは、受光部を１個の素子で構成するこ
とにより、さらに小型化され、かつ製造コストが低減さ
れた交流・直流共用の光結合型半導体リレー装置を提供
することにある。
（課題を解決するための手段）
本発明の光結合型半導体リレー装置は２発光素子を有す
る発光部と、該発光部と光学的に結合した受光部とを備
えた光結合型半導体リレー装置であって、該受光部が、
１個の半導体基板上に該基板をドレインとして共有する
ように形成された複数の縦型電界効果トランジスタと、
該縦型電界効果トランジスタの各々の上方に絶縁膜を介
して形成された光電変換素子とを有し、そのことにより
上記目的が達成される。
る発光部と、該発光部と光学的に結合した受光部とを備
えた光結合型半導体リレー装置であって、該受光部が、
１個の半導体基板上に該基板をドレインとして共有する
ように形成された複数の縦型電界効果トランジスタと、
該縦型電界効果トランジスタの各々の上方に絶縁膜を介
して形成された光電変換素子とを有し、そのことにより
上記目的が達成される。
発光部を構成する発光素子としては１例えば発光ダイオ
ードが用いられる。発光ダイオードは。
ードが用いられる。発光ダイオードは。
電圧を印加すると、可視光線または近可視光線を放出す
るダイオードである。他方、受光部を構成する光電交換
素子としては９例えばホトダイオードが用いられる。ホ
トダイオードは、所定波長の光が照射されると、光電流
または光起電力を発生するダイオードである。上記の発
光ダイオードおよびホトダイオードは１両者の間が光学
的に結合されるような波長帯域を有するものが選択され
る。
るダイオードである。他方、受光部を構成する光電交換
素子としては９例えばホトダイオードが用いられる。ホ
トダイオードは、所定波長の光が照射されると、光電流
または光起電力を発生するダイオードである。上記の発
光ダイオードおよびホトダイオードは１両者の間が光学
的に結合されるような波長帯域を有するものが選択され
る。
本発明の光結合型半導体リレー装置の等価回路は１例え
ば第６図のように表される。発光部を構成する発光ダイ
オード３３は与えられた入力電気信号を光信号に変換す
る。発光ダイオード３３から出射された光信号は、受光
部を構成するホトダイオードアレイ３４．３５に到達す
る。第６図では、１組のホトダイオードアレイ３４．３
５に対して１個の発光ダイオード３３が用いられている
が、ホトダイオードアレイ３４．３５の各々に対向させ
て１個の発光ダイオードを用いてもよい。
ば第６図のように表される。発光部を構成する発光ダイ
オード３３は与えられた入力電気信号を光信号に変換す
る。発光ダイオード３３から出射された光信号は、受光
部を構成するホトダイオードアレイ３４．３５に到達す
る。第６図では、１組のホトダイオードアレイ３４．３
５に対して１個の発光ダイオード３３が用いられている
が、ホトダイオードアレイ３４．３５の各々に対向させ
て１個の発光ダイオードを用いてもよい。
ホトダイオードアレイ３４．３５は、受は取った光信号
を電気信号に変換する。該電気信号は起電力の形で与え
られ、縦型ＭＯＳ ＦＥＴ ３６．３７を駆動する。
を電気信号に変換する。該電気信号は起電力の形で与え
られ、縦型ＭＯＳ ＦＥＴ ３６．３７を駆動する。
縦型ＭＯＳ ＰＥＴ ３６．３７は互いのドレイン電極
が接続されており、ホトダイオードアレイ３４．３５の
起電力はそれぞれ縦型ＭＯ５ＦＥＴ ３６．３７のゲー
ト電極とソース電極との間に印加される。このようにし
て。
が接続されており、ホトダイオードアレイ３４．３５の
起電力はそれぞれ縦型ＭＯ５ＦＥＴ ３６．３７のゲー
ト電極とソース電極との間に印加される。このようにし
て。
縦型ＭＯ５ＦＥＴ ３６．３７の各ソース間を流れる電
流が制御される。
流が制御される。
本発明の光結合型半導体リレー装置で叫、上記光電変換
素子が絶縁膜を介して縦型ＭＯＳ ＦＥＴ上に積層され
ている。しかも、該縦型ＭＯ３ＦＥＴは１個の半導体基
板上に該基板をドレインとして共有するように形成され
ている。従って、受光部を構成するこれら素子が一体化
されることにより、小型化が可能となる。また、素子数
が減少することにより、製造コストも低減される。
素子が絶縁膜を介して縦型ＭＯＳ ＦＥＴ上に積層され
ている。しかも、該縦型ＭＯ３ＦＥＴは１個の半導体基
板上に該基板をドレインとして共有するように形成され
ている。従って、受光部を構成するこれら素子が一体化
されることにより、小型化が可能となる。また、素子数
が減少することにより、製造コストも低減される。
（実施例）
以下に本発明の実施例について説明する。
第２図は本発明の一実施例である光結合半導体リレー装
置１の構造を示す断面図である。リードフレーム２，３
の各先端部付近には、それぞれ発光部４および受光部５
が互いに対向するように配設されている。発光部４を構
成する発光素子には発光ダイオードが用いられている。
置１の構造を示す断面図である。リードフレーム２，３
の各先端部付近には、それぞれ発光部４および受光部５
が互いに対向するように配設されている。発光部４を構
成する発光素子には発光ダイオードが用いられている。
発光部４と受光部５との間には、該発光部４から出射さ
れた光信号を透過し得る樹脂６が配されている。リード
フレーム２，３の先端付近の全域は、遮光性を有する樹
脂７で被覆されており、外部からの光による誤動作が防
止される。
れた光信号を透過し得る樹脂６が配されている。リード
フレーム２，３の先端付近の全域は、遮光性を有する樹
脂７で被覆されており、外部からの光による誤動作が防
止される。
第３図は受光部５の表面を上から見た模式図である。光
電変換素子としてはホトダイオードアレイを用いた。絶
縁膜を介してホトダイオードアレイが積層された縦型Ｍ
Ｏ３ｌ？ＥＴ ８． ９は同一半導体基板１０上に形成
されている。これら縦型ＭＯ５ＦＥＴ８．９は、半導体
基ｔｔＦｉ１０をドレインとして共有することにより互
いに接続されている。縦型ＭＯ５ＦＥＴ８．９の周囲に
は、耐圧性を高めるために、それぞれガードリング１１
．１２が形成されている。
電変換素子としてはホトダイオードアレイを用いた。絶
縁膜を介してホトダイオードアレイが積層された縦型Ｍ
Ｏ３ｌ？ＥＴ ８． ９は同一半導体基板１０上に形成
されている。これら縦型ＭＯ５ＦＥＴ８．９は、半導体
基ｔｔＦｉ１０をドレインとして共有することにより互
いに接続されている。縦型ＭＯ５ＦＥＴ８．９の周囲に
は、耐圧性を高めるために、それぞれガードリング１１
．１２が形成されている。
第１図はホトダイオードアレイを積層した第３図の縦型
ＭＯＳ ＦＥＴ ８または９の部分斜視図である。
ＭＯＳ ＦＥＴ ８または９の部分斜視図である。
このような縦型ＭＯ５ＦＥＴ ８． ９の作製方法を説
明する。Ｎ”−５ｉ基板１３上に３０μｍのＮ−３ｉ工
ピタキシヤル層１４を成長させ、レジストマスクを用い
て部分的にホウ素をイオン注入することにより島状のＰ
領域１５を形成した。次いで、島状のＰ領域１５の中央
部に、レジストマスクを用いて環状にリンをイオン注入
することによりＮ″領域１６を形成した。表面全体を熱
酸化することによりゲート絶縁膜１７を形成した後、ゲ
ート電極となるＮ”−３ｉ多結晶膜１８を全面に形成し
た。
明する。Ｎ”−５ｉ基板１３上に３０μｍのＮ−３ｉ工
ピタキシヤル層１４を成長させ、レジストマスクを用い
て部分的にホウ素をイオン注入することにより島状のＰ
領域１５を形成した。次いで、島状のＰ領域１５の中央
部に、レジストマスクを用いて環状にリンをイオン注入
することによりＮ″領域１６を形成した。表面全体を熱
酸化することによりゲート絶縁膜１７を形成した後、ゲ
ート電極となるＮ”−３ｉ多結晶膜１８を全面に形成し
た。
次いで９通常のりソグラフィによるエツチングを行い、
第１図に示すように、環状のＮ″領域１６の外側だけに
ゲート絶縁膜１７とＮ”−Ｓｉ多結晶膜１８とを残した
。表面全体にＳｉＯ□膜１９膜形９し′た後、ホウ素を
ドープしたＳｉ非単結晶膜を形成してアルゴンレーザを
照射することによりＰ−Ｓｉ単結晶膜とした。アルゴン
レーザに代えて、Ｓｉ非単結晶膜に吸収される波長のレ
ーザ光を放出する他のレーザを用いてもよい。あるいは
、レーザ光を照射することに代えて、電子ビームを照射
するか、またはランプやヒータなどを用いて加熱するこ
とによりＳｉ非単結晶膜をＰ−３ｉ単結晶膜とすること
もできる。
第１図に示すように、環状のＮ″領域１６の外側だけに
ゲート絶縁膜１７とＮ”−Ｓｉ多結晶膜１８とを残した
。表面全体にＳｉＯ□膜１９膜形９し′た後、ホウ素を
ドープしたＳｉ非単結晶膜を形成してアルゴンレーザを
照射することによりＰ−Ｓｉ単結晶膜とした。アルゴン
レーザに代えて、Ｓｉ非単結晶膜に吸収される波長のレ
ーザ光を放出する他のレーザを用いてもよい。あるいは
、レーザ光を照射することに代えて、電子ビームを照射
するか、またはランプやヒータなどを用いて加熱するこ
とによりＳｉ非単結晶膜をＰ−３ｉ単結晶膜とすること
もできる。
このＰ−Ｓｉ単結晶膜をエツチングし、ホトダイオード
を形成する領域だけを残した。残存した島状のＰ−Ｓｉ
単結晶領域２０に、レジストマスクを用いてヒ素をイオ
ン注入することによりＮ″領域２１を形成した。島状の
Ｐ−Ｓｉ単結晶領域２０のＮ°領域２１以外の部分に、
レジストマスクを用いてホウ素をイオン注入することに
よりＰ１領域２２を形成した。そして。
を形成する領域だけを残した。残存した島状のＰ−Ｓｉ
単結晶領域２０に、レジストマスクを用いてヒ素をイオ
ン注入することによりＮ″領域２１を形成した。島状の
Ｐ−Ｓｉ単結晶領域２０のＮ°領域２１以外の部分に、
レジストマスクを用いてホウ素をイオン注入することに
よりＰ１領域２２を形成した。そして。
表面全体にＳｉＯ□膜２３膜形３した後、縦型ＭＯＳ
ＦＥＴのソースコンタクト領域およびゲートコンタクト
領域（図外）の上の５ｉ０２膜１９．２３を、またホト
ダイオードのＮ゛コンタクト領域よびＰ゛コンタクト領
域上の５ｉ０２膜２３をエンチングにより開口し、Ｓｉ
面を露出させた。
ＦＥＴのソースコンタクト領域およびゲートコンタクト
領域（図外）の上の５ｉ０２膜１９．２３を、またホト
ダイオードのＮ゛コンタクト領域よびＰ゛コンタクト領
域上の５ｉ０２膜２３をエンチングにより開口し、Ｓｉ
面を露出させた。
次いで、全面にＡＩ膜を形成した後、所定のパターンに
エツチングしてＡｔ配線２４．２５を形成した。
エツチングしてＡｔ配線２４．２５を形成した。
第１図には示していないが、ソース電極となるＡｔ配線
２４は互いに接続されており、ホトダイオードアレイの
一端にあるホトダイオード上に形成されたＡｔ配線２５
とさらに接続されている。また、ゲート電極となるＮ”
−Ｓｉ多結晶膜１８は、上記のゲートコンタクト領域を
通じて、ホトダイオードアレイの他端にあるホトダイオ
ードと接続されている。
２４は互いに接続されており、ホトダイオードアレイの
一端にあるホトダイオード上に形成されたＡｔ配線２５
とさらに接続されている。また、ゲート電極となるＮ”
−Ｓｉ多結晶膜１８は、上記のゲートコンタクト領域を
通じて、ホトダイオードアレイの他端にあるホトダイオ
ードと接続されている。
従って２本実施例の光結合型半導体リレー装置の等価回
路は第６図のように表される。最後に２表面保護膜とし
て５ｉＪ４膜（図示していない）を形成した後、外部配
線との接点になるバ・７ド部のみが露出するようにエツ
チングした。
路は第６図のように表される。最後に２表面保護膜とし
て５ｉＪ４膜（図示していない）を形成した後、外部配
線との接点になるバ・７ド部のみが露出するようにエツ
チングした。
第４図はガードリング近傍の断面図である。ガードリン
グ２６はＰ領域であり、上述のｐ ５ｉ域１５を形成す
る際に同時に形成した。また、ガードリング上４７）
Ｓ ｉ ０２膜１９．２３は上述（７） Ｓ ｉ Ｏｚ
膜１９．２３を形成する際に、そしてＳｉＯ□膜１９膜
形９３上のＡｔ電極２７は上述のＡｔ電極２４を形成す
る際に同時に形成した。
グ２６はＰ領域であり、上述のｐ ５ｉ域１５を形成す
る際に同時に形成した。また、ガードリング上４７）
Ｓ ｉ ０２膜１９．２３は上述（７） Ｓ ｉ Ｏｚ
膜１９．２３を形成する際に、そしてＳｉＯ□膜１９膜
形９３上のＡｔ電極２７は上述のＡｔ電極２４を形成す
る際に同時に形成した。
本実施例では、 Ｐ−Ｓｉ単結晶膜にヒ素をイオン注入
することによりホトダイオードを形成したが。
することによりホトダイオードを形成したが。
逆にＮ−５ｉ単結晶膜にホウ素をイオン注入することに
よりホトダイオードを形成してもよい。
よりホトダイオードを形成してもよい。
本発明の他の実施例である光結合型半導体リレー装置に
用いられるホトダイオードアレイを積層した縦型ＭＯ３
ＦＥＴの部分斜視図を第５図に示す。
用いられるホトダイオードアレイを積層した縦型ＭＯ３
ＦＥＴの部分斜視図を第５図に示す。
表面全体に５ｉｆｔ膜１９を形成する段階までは上述の
実施例と同様である。
実施例と同様である。
次いで、 Ｓｉｎｇ膜１９の表面全体にニッケル・クロ
ム層を形成した後１ ホトダイオードを形成する領域だ
けを残すようにバターニングし、島状の下層電極２８と
した。表面全体にＰ−５ｉ非晶質膜２９を形成し、島状
の下層電極２８の一部が露出するようにバターニングし
た後、さらにＮ−３ｉ非晶質膜３０を全面に形成し、島
状のＰ−５ｉ非晶質膜２９の上面および側面を被覆しか
つ下層電極２８の一部が露出するようにパターニングし
た。
ム層を形成した後１ ホトダイオードを形成する領域だ
けを残すようにバターニングし、島状の下層電極２８と
した。表面全体にＰ−５ｉ非晶質膜２９を形成し、島状
の下層電極２８の一部が露出するようにバターニングし
た後、さらにＮ−３ｉ非晶質膜３０を全面に形成し、島
状のＰ−５ｉ非晶質膜２９の上面および側面を被覆しか
つ下層電極２８の一部が露出するようにパターニングし
た。
次いで、上層透明電極として、スズを含む酸化インジウ
ム膜３１を全面に形成し、島状のＮ−５ｉ非晶質膜３０
の上面および側面を被覆し、かつ下層電極２８と、隣接
するホトダイオードのＮ−３ｉ非晶質膜３０とを接続す
るようにパターニングした。
ム膜３１を全面に形成し、島状のＮ−５ｉ非晶質膜３０
の上面および側面を被覆し、かつ下層電極２８と、隣接
するホトダイオードのＮ−３ｉ非晶質膜３０とを接続す
るようにパターニングした。
最後に、縦型ＭＯ３ＰＥＴのソースコンタクト領域およ
びゲートコンタクト領域（図外）の上の５ｉｎ２膜１９
をエツチングにより開口し、 Ｓｉ面を露出させた。そ
して、全面にＡ１膜を形成した後、所定のパターンにエ
ツチングしてＡＩ配線３２を形成した。第５図には示し
ていないが、ソース電極となるΔ】配線３２は互いに接
続されており、ホトダイオードアレイの一端にあるホト
ダイオード上に形成されたスズを含む酸化インジウム膜
３１とさらに接続されている。また、ゲート電極となる
Ｎ’−３ｉ多結晶膜１８は、上記のゲートコンタクト領
域を通じて、ホトダイオードアレイの他端にあるホトダ
イオードと接続されている。従って２本実施例の光結合
型半導体リレー装置の等価回路も第６図のように表され
る。
びゲートコンタクト領域（図外）の上の５ｉｎ２膜１９
をエツチングにより開口し、 Ｓｉ面を露出させた。そ
して、全面にＡ１膜を形成した後、所定のパターンにエ
ツチングしてＡＩ配線３２を形成した。第５図には示し
ていないが、ソース電極となるΔ】配線３２は互いに接
続されており、ホトダイオードアレイの一端にあるホト
ダイオード上に形成されたスズを含む酸化インジウム膜
３１とさらに接続されている。また、ゲート電極となる
Ｎ’−３ｉ多結晶膜１８は、上記のゲートコンタクト領
域を通じて、ホトダイオードアレイの他端にあるホトダ
イオードと接続されている。従って２本実施例の光結合
型半導体リレー装置の等価回路も第６図のように表され
る。
なお、ガードリング近傍の構造は、 ＳｉＯ□膜２３が
存在しないこと以外は上述の実施例と同様である。
存在しないこと以外は上述の実施例と同様である。
本実施例では、 Ｐ−３ｉ非晶質膜上にＮ−３ｉ非晶質
膜を形成したが、逆にＮ−３ｉ非晶質膜上にＰ−５ｉ非
晶質膜を形成してもよい。あるいは、 Ｐ−ｉ−Ｎ構造
またはＮ−１−Ｐ構造を採用することもできる。
膜を形成したが、逆にＮ−３ｉ非晶質膜上にＰ−５ｉ非
晶質膜を形成してもよい。あるいは、 Ｐ−ｉ−Ｎ構造
またはＮ−１−Ｐ構造を採用することもできる。
（発明の効果）
本発明によれば、このように、複数個の縦型ＭＯ５ＦＥ
Ｔを同一の半導体基板上に該基板を共通のドレインとし
て形成し、かつ各縦型ＭＯ３ＦＥＴ上に絶縁膜を介して
ホトダイオードを積層させることにより、受光部が１個
の素子で形成される交流・直流共用の光結合型半導体リ
レー装置が得られる。このような半導体リレー装置は、
従来の半導体リレー装置に比べて、さらに小型であり、
かつ製造コストが低減される。従って１本発明の光結合
型半導体リレー装置は、従来の電磁リレー装置が使用さ
れていた分野において９幅広く応用される。
Ｔを同一の半導体基板上に該基板を共通のドレインとし
て形成し、かつ各縦型ＭＯ３ＦＥＴ上に絶縁膜を介して
ホトダイオードを積層させることにより、受光部が１個
の素子で形成される交流・直流共用の光結合型半導体リ
レー装置が得られる。このような半導体リレー装置は、
従来の半導体リレー装置に比べて、さらに小型であり、
かつ製造コストが低減される。従って１本発明の光結合
型半導体リレー装置は、従来の電磁リレー装置が使用さ
れていた分野において９幅広く応用される。
４、 ゛の な量゛１
第１図は本発明の一実施例である光結合型半導体リレー
装置において、ホトダイオードアレイを積層した縦型Ｍ
ＯＳ ＦＢＴ ８または９の要部を表す斜視図、第２図
は該光結合型半導体リレー装置の断面図、第３図は第２
図に示した受光部５の上面模式図、第４図は第３図に示
したガードリング１１１２の近傍を表す断面図、第５図
は本発明の他の実施例である光結合型半導体リレーの受
光部を構成するＭＯＳ ＦＥＴの要部を表す斜視図、第
６図は本発明の一実施例である光結合型半導体リレー装
置の等価回路図、第７図は従来の光結合型半導体リレー
装置の等価回路図である。
装置において、ホトダイオードアレイを積層した縦型Ｍ
ＯＳ ＦＢＴ ８または９の要部を表す斜視図、第２図
は該光結合型半導体リレー装置の断面図、第３図は第２
図に示した受光部５の上面模式図、第４図は第３図に示
したガードリング１１１２の近傍を表す断面図、第５図
は本発明の他の実施例である光結合型半導体リレーの受
光部を構成するＭＯＳ ＦＥＴの要部を表す斜視図、第
６図は本発明の一実施例である光結合型半導体リレー装
置の等価回路図、第７図は従来の光結合型半導体リレー
装置の等価回路図である。
１・・・交流・直流共用の光結合型半導体リレー装置、
４・・・発光部、５・・・受光部２８．９・・・ホトダ
イオードアレイを積層した縦型ＭＯ５ＦＥＴ 、 １０
・・・半導体基板、１３・・・Ｎ゛〜Ｓｉ〜Ｓｉ基板・
・Ｐ領域、 １６．２１・・・Ｎ゛領域１７・・・ゲー
ト絶縁膜、１８・・・Ｎ”−５ｉ多結晶膜。
４・・・発光部、５・・・受光部２８．９・・・ホトダ
イオードアレイを積層した縦型ＭＯ５ＦＥＴ 、 １０
・・・半導体基板、１３・・・Ｎ゛〜Ｓｉ〜Ｓｉ基板・
・Ｐ領域、 １６．２１・・・Ｎ゛領域１７・・・ゲー
ト絶縁膜、１８・・・Ｎ”−５ｉ多結晶膜。
１９、２３・・・５ｔ０４膜、２０・・・Ｐ−５ｉ単結
晶領域、２２・・・Ｐ″領域２９・・・Ｐ−３ｉ非晶質
膜８３０・・・Ｎ−５ｉ非晶質膜、３４゜３５、４１．
４２・・・ホトダイオードアレイ、 ３６．３７・・・
縦型ＭＯ３ＦＥＴ、 ３９．４０・・・Ｊｉｏｓ ＰＥ
Ｔ 。
晶領域、２２・・・Ｐ″領域２９・・・Ｐ−３ｉ非晶質
膜８３０・・・Ｎ−５ｉ非晶質膜、３４゜３５、４１．
４２・・・ホトダイオードアレイ、 ３６．３７・・・
縦型ＭＯ３ＦＥＴ、 ３９．４０・・・Ｊｉｏｓ ＰＥ
Ｔ 。
以上
Claims (1)
- 【特許請求の範囲】 １、発光素子を有する発光部と、該発光部と光学的に結
合した受光部とを備えた光結合型半導体リレー装置であ
って、 該受光部が、１個の半導体基板上に該基板をドレインと
して共有するように形成された複数の縦型電界効果トラ
ンジスタと、該縦型電界効果トランジスタの各々の上方
に絶縁膜を介して形成された光電変換素子とを有する、 光結合型半導体リレー装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16643888A JPH0744291B2 (ja) | 1988-07-04 | 1988-07-04 | 光結合型半導体リレー装置 |
| EP89306812A EP0350284B1 (en) | 1988-07-04 | 1989-07-04 | An optically driven semiconductor device |
| DE68924209T DE68924209T2 (de) | 1988-07-04 | 1989-07-04 | Optisch gesteuerte Halbleiteranordnung. |
| US07/672,764 US5144395A (en) | 1988-07-04 | 1991-03-19 | Optically driven semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16643888A JPH0744291B2 (ja) | 1988-07-04 | 1988-07-04 | 光結合型半導体リレー装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0216778A true JPH0216778A (ja) | 1990-01-19 |
| JPH0744291B2 JPH0744291B2 (ja) | 1995-05-15 |
Family
ID=15831407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16643888A Expired - Fee Related JPH0744291B2 (ja) | 1988-07-04 | 1988-07-04 | 光結合型半導体リレー装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744291B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04119392A (ja) * | 1990-09-10 | 1992-04-20 | Tadashi Honda | 光ｍｏｓ ｆｅｔリレーを用いたｅｌの駆動方法 |
| US5144395A (en) * | 1988-07-04 | 1992-09-01 | Sharp Kabushiki Kaisha | Optically driven semiconductor device |
| US5212243A (en) * | 1991-06-06 | 1993-05-18 | Nippon Paint Co., Ltd. | A powder coating which is excellent in stain resistance |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6351681A (ja) * | 1986-08-20 | 1988-03-04 | Agency Of Ind Science & Technol | 半導体装置 |
| JPH01235282A (ja) * | 1988-03-15 | 1989-09-20 | Matsushita Electric Works Ltd | 半導体装置 |
-
1988
- 1988-07-04 JP JP16643888A patent/JPH0744291B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6351681A (ja) * | 1986-08-20 | 1988-03-04 | Agency Of Ind Science & Technol | 半導体装置 |
| JPH01235282A (ja) * | 1988-03-15 | 1989-09-20 | Matsushita Electric Works Ltd | 半導体装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5144395A (en) * | 1988-07-04 | 1992-09-01 | Sharp Kabushiki Kaisha | Optically driven semiconductor device |
| JPH04119392A (ja) * | 1990-09-10 | 1992-04-20 | Tadashi Honda | 光ｍｏｓ ｆｅｔリレーを用いたｅｌの駆動方法 |
| US5212243A (en) * | 1991-06-06 | 1993-05-18 | Nippon Paint Co., Ltd. | A powder coating which is excellent in stain resistance |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0744291B2 (ja) | 1995-05-15 |
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| LAPS | Cancellation because of no payment of annual fees |