JPH0216828A - 時分割多重化装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は高速ディジタル回線等の回線を用いて、複数
の端末がデータを送受信する際、各端末から出力される
信号を時分割多重化して高速ディジタル回線に送り出す
ための時分割多重化装置に関するものである。

〔従来の技術〕

時分割多重化装置（以下ＴＤＭと記す）は、１つのフレ
ームを時間的に分割し、分割したフレームの各タイムス
ロット又は各ビットを各端末のデータ信号や制御信号を
伝送するために割当て多重・分離を行うとともに回線設
定情報に従って対地別にタイムスロッ１〜を入れ替える
ものである。このようなＴＤＭとして、大別してオクテ
ツト（８ビツト）を基本単位として多重化するオクテツ
ト多重化方式をベースとするＴＤＭと最適な長さのフレ
ーム構成中にビット単位として割付は多重化するビット
多重化方式をペースとするＴＤＭがある。

第９図は例えばｒＦＵＪＩＴｓＵ、３６．６Ｊ（０９，
１，９８５）　、５４５〜５５］−頁等に示されている
従来のオクテツト多重化ＴＤＭ２００の構成例を示すブ
ロック図である。図において、１００　ａ　〜１００　
ｈは端末、２１０ａ、２１０ｂは５０　ｂ　／　ｓ　−
４，８Ｋ　ｂ　／　ｓの低速の各端末１００ａ〜１００
ｆからのデータ信号及び制御信号を１点あるいは多点サ
ンプリングにより符号化し、（６＋２）エンベロープ形
式の３．２Ｋｂ／ｓ、６．４Ｋｂ／ｓ、１２．８Ｋｂ／
ｓ、あるいは６４　Ｋ　ｂ　／　ｓのベアラ信号１１０
に変換し、これらを６４　Ｋ　ｂ　／　ｓの０次群釜重
化信号１１１に多重化する第１多重化である。６４　Ｋ
　ｂ　／　ｓのＯ次群多重化信号１１」の各オクテツト
の第１ビツトＦには通常ＣＣＩＴＴ勧告Ｘ、５０に準拠
するマルチフレーム同期パターン（ＡＩＩＯｌｏｏｌｏ
ｏｏｏｌｏｌｏｌ、１１０）挿入される。このマルチフ
レーム同期パターン中のｒＡ」はパスアラームビットで
、該当論理パスのマルチフレーム同期外れ時“ＯＩ＋に
し、同期がとれている時は１”にして相手局へ送出する
。また、各オクテツトの第８ビツトＳには端末］、　Ｏ
Ｏａ〜１００ｆとの制御信号が挿入される。２２０はこ
れら第１多重化部２１０ａ、２１０ｂからの出力である
０次群釜重化信号１１１及び６４．　Ｋ　ｂ　／　ｓ　
Ｘ　ｎの高速信号を１．５４４−Ｍｂ／ｓの一次群多重
化信号のフレーム（以下フレームと記す）１１２に多重
化する第２多重化部である。３００は高速ディジタル回
線である。

次に動作について説明する。第９図において、第１多重
化部、２１０ａ、２１０ｂでは、端末１００ａ〜１００
ｆの３００ｂ／ｓ以下かあるいは２．４Ｋｂ／ｓの端末
速度信号は３．２Ｋｂ／ｓのベアラ速度に、１２００　
ｂ　／　ｓと４．８Ｋｂ／Ｓの端末速度信号は６．４Ｋ
ｂ／ｓベアラ速度に、９．６Ｋｂ／ｓの端末速度信号は
１２．８Ｋｂ／Ｓベアラ速度に、４８　Ｋ　ｂ　／　ｓ
の端末速度信号は６４、　Ｋ　ｂ　／　Ｓベアラ速度に
変換される。

第１０図は上記オクテツト多重化ＴＤＭ２００により多
重化されたフレーム構成例を示す図である。図中、１５
０はフレーム１１２のフレーム同期をとるフレーム同期
ビットであり、１２０は例えばベアラ速度が３．２Ｋｂ
／ｓとなる端末１０Ｏａ〜１００ｆのデータ信号と制御
信号を多重化した時の例であり、この場合２０台分の端
末］、００ａ、・・・・・・の信号が１つのＴＳ（タイ
ムスロッ１〜）（６４ＫＨｚになっている）を用いて多
重化され伝送される。１２］、はベアラ速度が６．４Ｋ
ｂ／Ｓとなる端末１００　ａ　、　　・・・・・の信号
を多重化した時の例で、この場合には１０台分の端末１
００ａの信号が１つのＴ　Ｓ　］、　１３を用いて多重
化され伝送される。

１２２はベアラ速度が１２．８Ｋｂ／ｓとなる端末の信
号を多重化した時であり、この場合には１つのＴ　Ｓ　
ｉ　１３を用いて最大５台の端末１００ａ、・・・・の
信号が多重化され伝送される。１２３ばベアラ速度が６
４−　Ｋ　ｂ　／　ｓとなる端末１００　ｇ　＋１００
ｈの信号を多重化した時の例であり、この場合には〕一
つのＴ　Ｓ　１１３では１台の端末］００ｇの信号しか
伝送できない。

受信側のオクテツト多重化ＴＤＭ２００では、第１０図
に示すフレーム１１２を受信すると、まず第２多重化部
２２０で各Ｔ　Ｓ　ｉ　１．３毎に分離して、第１多重
化部２１０へ送る。第１多重化部２］−〇は先頭のマル
チフレーム同期ビットＦにより２０のサブフレームより
なる１マルチフレームの先頭を検出し、これより各端末
１００ａ、・・・・・別に信号を分離する。

第１０図のベアラ速度が６．４−Ｋｂ／ｓの多重化例］
２１のＴＳ１］３を受けた場合には例えばフレーム番号
（フレームＮα）１−と１］の信号は第１０図のＣＨ２
１に対応する端末１．　ＯＯａへ、フレームＮｎ　２と
１２の信号は第」０図のＣＨ２２に対応する端末１００
ｂへというように分離する。

上記で分離した信号を更にマルチフレーム同期ピッｌ〜
Ｆと情報ピッＩ−Ｄ　ｘ−、Ｇと、状態ピッｌ−Ｓに分
離し、情報ビットＤ、〜６ば端末速度に従ってブタ信号
として端末］−００ａ　、　　・・・・に出力し、状態
ビットＳは端末１００ａ、・・・・・への出力制御信号
として次の状態ビットＳを受信するまで保持する。上述
の例では１つのサブフレームとしてＩＴＳを使用してい
る。

次に第１１図はビット多重化ＴＤＭ４００の構成例を示
すブロック図である。図において、４１０は６４．　Ｋ
　ｂ　／　ｓ以下の低速から６４　Ｋ　ｂ　／　ｓ　Ｘ
ｎの高速の各端末装置１００ａ〜１００ｈからのデータ
信号及び制御信号を１点あるいは多点サンプリングによ
り符号化しこれらを直接多重化する第３多重化部である
。

第」２図は、第１１図のビット多重化ＴＤＭ４００にて
多重化されて高速ディジタル回線３００上を伝送するフ
レーム構成例である。第１番目のタイムスロッ１〜ＴＳ
Ｉの先頭の１ビツトは前述したマルチフレーム同期パタ
ーンが挿入されるマルチフレーム同期ビットＦであり、
残りの１９１ピッ１−が端末装置１００８〜１．　ＯＯ
ｈのデータ信号及び制御信号を伝送するために用いられ
る。

次に動作について説明する。第１２図では第１−番目の
ＴＳ（１，１１ａ）の第２ビツトから２個のＴＳ　（１
１１ａ）　、　　（１１ｌ　ｂ）をもちいて１゜２　Ｋ
　ｂ　／　ｓの端末１台、２．４Ｋｂ／ｓの端末２０台
及び４．８Ｋｂ／ｓの端末１２台分のデータ信号と各端
末光り１つの制御信号を多重化した例を示している。

ＣＨ、＋−−ＣＨ２０が２．４Ｋｂ／ｓの端末、ＣＨ２
１，−ＣＨ３２が４．８Ｋｂ／ｓの端末、ＣＨ３３が１
．２Ｋｂ／ｓの端末の信号に当りてられており、各チャ
ネルの白丸印で囲まれた箇所が制御信号に丸印のない部
分がデータ信号に割付けられている。

送信時にはビット多重化ＴＤＭ４００内の第３多重化部
４１０は、第１２図に示すフレーム１１２のビット割当
てに従い、該当する端末からの信号を多重化し、第１番
目のＴｓ（１１−１ａ）の第１ビツトにマルチフレーム
同期ビットＦを更にフレーム］１２の先頭にフレーム同
期ピッｉ〜］−５０を挿入して、高速ディジタル回線３
００に送出する。

受信側のビット多重化ＴＤＭ４．ＯＯでは、第１２図に
示すフレーム１１２を受信すると、第３多重化部４１０
で受信したフレーム１］−２の第１番目のＴＳ　（１，
１，１，ａ）の先頭にあるマルチフレーム同期ピッ１〜
Ｆを用いてマルチフレーム同期をとリ、受信した各フレ
ームＮαを識別する。このフレームＮｎに従い、各端末
１００ａ〜１００ｈ別にフレーム１１２内の信号を分離
する。第１２図に示す多重化例で第１番目のＴＳ（１，
１１ａ）を受け、その時のフレームＮｎが１であった場
合には、第１番目のＴＳ　（１１１ａ）の第２ビツトは
第１２図のＣＨＩに対応する端末１００ａへ、第３ビツ
トは同じ＜　ＣＨ３に対応する端末１００ｂへ、第４ビ
ツトは同じ（ＣＩ−１６に対応する端末１００ｃへとい
うように分離する。また、この時、端末］−０Ｏａへの
信号として分離されたものは、第３ピツ１〜のＣＨＩが
丸印で囲まれているので端末１００ａに対して制御信号
として出力され、次に端末１００ａの制御信号を受信す
る迄保持される。端末１００ｂ、端末１００　ｃへの信
号として分離されたものは、第２ビツト、第３ピツ１〜
が丸印で囲まれていないので各々端末１００ｂ、１００
ｃに対してデータ信号として、出力される。

〔発明が解決しようとする課題〕

従来のＴＤＭは以」二のように構成されているので、ビ
ット多重化ＴＤＭとオクテツト多重化ＴＤＭ間では相互
に通信することができず、又、同一多重化方式のＴＤＭ
であっても、製造メーカが異なると装置内部で扱う信号
の極性が逆であったりマルチフレーム同期方式が異なっ
たりして、やはり相互に通信することができないなどの
問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、メモリ内の各種情報を変更するだけで、相互
通信を行なう相手のＴＤＭの多重化方式、マルチフレー
ム同期方式、相手装置の信号極性等に合わせることがで
きる柔軟性のあるＴＤＭを得ることを目的とする。

〔課題を解決するための手段〕

この発明に係るＴＤＭは、回線のビット速度で、かつマ
ルチフレーム時間周期でメモリを読み出すメモリ読出手
段によりマルチフレーム時間周期で再び先頭番地がアク
セスされるメモリを有し、このメモリには論理パスを識
別する論理パス番号情報、この論理パスの先頭を示す論
理パス先頭指示情報、前記論理パス内の情報がマルチフ
レーム多重化されているか否かを示すマルチフレーム同
期指示情報、マルチフレーム同期パターンの種別を示す
同期パターン種別情報、ＴＤＭの内部信号と回線上の極
性関係を示す信号極性情報、回線から受けた受信信号に
かけるスケルチの極性を示すスケルチ指示情報、どの端
末インタフェース部が内部パスに信号を出すかあるいは
内部バスから信号を受けるかを示す端末インタフェース
アドレス情報、端末インタフェース部が内部バスに入出
力した信号がデータ信号か制御信号かを示す入出力信号
識別情報の各情報がマルチフレームあるいはフレームの
ビット数分、マルチフレームあるいはフレームの各ビッ
トに対応して記憶されている。さらに、数種類のマルチ
フレーム同期パターンを格納し、前記メモリ内の同期パ
ターン種別情報が示す特定のマルチフレーム同期パター
ンを出力する同期パターン出力手段と、前記メモリ内の
マルチフレーム同期指示情報に従って、回線からの受信
信号にマルチフレーム位相同期を行なうか否かを切換え
る位相周期切換手段と、前記メモリ内の論理パス番号情
報、論理パス先頭指示情報および前記同期パターン出力
手段が出力した特定のマルチフレーム同期パターンを用
いて、回線からの受信信号にマルチフレーム同期制御を
行なう位相同期手段と、送信するフレームの所定の位置
にマルチフレーム同期パターンのビットを挿入する同期
パターン挿入手段と、前記メモリ内の信号極性情報に従
ってＴＤＭの内部信号を相手装置の極性に合わせる極性
変換手段と、前記メモリ内のスケルチ指示情報に従って
回線からの受信信号にビット対応にスケルチをかけるス
ケルチ手段とを有している。

〔作用〕

この発明におけるＴＤＭは、メモリの内容を回線のビッ
ト速度で、かつマルチフレームの時間周期で読み出し、
同時に端末インタフェース部を介して端末からデータ信
号および制御信号を取り込み、メモリの内容に従って同
期パターン挿入手段によりマルチフレーム同期パターン
が挿入され、極性変換手段により相手装置の極性に合わ
せられた信号を回線に送出し、又、回線から受信信号を
受信し、メモリの内容に従って受信信号は極性変換手段
により必要に応じて極性変換され、位相同期手段により
マルチフレーム同期パターンが検出され論理パス別に信
号編集され、端末インタフェースを介して端末にデータ
信号および制御信号を送り出す。

〔発明の実施例〕

以下、この発明の一実施例を図について説明する。第１
図は本発明のＴＤＭｌ−の全体構成例を示すブロック図
であり、２はＴＤＭＩ全体の監視や制御を行う共通制御
部、３は高速ディジタル回線３００との電気的、論理的
インタフェースやフレーム同期制御を行う回線インタフ
ェース部、４は各種多重化方式に応じて回線インタフェ
ース部３を介して回線に信号を入出力し、端末１００が
扱うデータ信号や制御信号を多重・分離する多重化変換
部、５は高速ディジタル回線３００のクロックと同期し
た装置内クロックを生成するクロック生成部、６は電話
、パソコン等の端末１００とのインタフェースを制御す
る端末インタフェース部、７はクロック生成部５で生成
したクロックや回線インタフェース部３で高速ディジタ
ル回線３００からの信号より抽出したクロックを伝える
クロックバス、８は端末インタフェース部６が端末１０
０から取り込んだデータ信号及び制御信号を多重化変換
部４へ伝える１、５４４Ｍｂ／ｓの制御側送信データバ
ス、９は多重化変換部４より各端末インタフェース部６
へ回線より受信したデータを転送する１、５４４．Ｍｂ
／ｓの端末側受信データバス、１０は多重化変換部４よ
り回線インタフェース部３へ送信データを転送する１、
５４．４．Ｍ、ｂ／Ｓの回線側送信データバス、１１は
回線インタフェース部３より多重化変換部４へ受信信号
を転送する１、５４−４Ｍｂ／ｓの回線側受信データバ
ス、１２はどの端末インタフェース部６が端末側受信デ
ータバス９−］−の受信データをとるかあるいはどの端
末インタフェース部６が端末側送信ブタバス８」二へ送
信データを出力するかを示す情報を転送するアドレスバ
ス、１３はフレーム同期状態を回線インタフェース部３
から多重化変換部４へ通知する信号線である。

第２図は多重化変換部４の構成例を示す図で、２０は端
末側受信データバスインタフェース、２１は端末側送信
データバスインタフェース、２２は回線側受信データバ
スインタフェース、２３は回線側送信データバスインタ
フェース、２４はマルチフレーム同期やフレーム同期の
状態により受信信号にスケルチをかけるか否かを選択制
御するスケルチセレクタ、２５はマルチフレームアライ
メントメモリ、２７と２８は送受信信号の極性を変換す
るエクスクル−シブＯＲグー１〜（以下ＥＸＯＲと記す
）、２９は第１メモリ、３０は第２メモリ、３１は第３
メモリ、３２はＣＣＩＴＴ勧告ｘ、５０等のマルチフレ
ーム同期パターンのピッ１〜を生成するマルチフレーム
同期ビット生成回路。

３３はＥＸＯＲ２８の出力信号とマルチフレーム同期ビ
ット生成回路３２の出力信号を選択する同期ピットセレ
クタ、３４は第２メモリ３０の出力情報により、マルチ
フレーム同期をとった受信信号とその関連信号及びフレ
ーム同期しかとらない受信信号とその関連信号とを選択
するフレームセレクタ、３５はフレーム長、マルチフレ
ーム長をカウントし、第１メモリ２９、第２メモリ３０
、第３メモリ３１のアドレス等を生成するフレーム／マ
ルチフレームカウンタ、３６は受信信号等がマルチフレ
ームアライメントメモリ２５を通過する場合とそうでな
い場合の遅延を調整する遅延回路、３７は第２メモリ３
０の出力である制御情報により受信信号から論理パス毎
にマルチフレーム同期検出、各マルチフレーム同期に従
った受信信号のマルチフレーム位相合わせのためにマル
チフレームアライメントメモリ２５のリード／ライトア
ドレス生成やリード／ライト制御等のマルチフレーム同
期制御を行うマルチフレーム制御回路、３８は複数の異
なるマルチフレーム同期パターンを保持している第４メ
モリ、３９は第１メモリ２９、第２メモリ３０、第３メ
モリ３１等の内容変更等のために共通制御部２とのイン
タフェース制御を行う共通制御Ｉ／Ｆ部、４０は○Ｒゲ
ートである。

第３図はＲＡＭ又はＲＯＭから成る第１メモリ２９、第
２メモリ３０．第３メモリ３１、第４メモリ３８の借成
例を示す図である。図中、５ｏは端末側送信データバス
８と端末側受信データバス９にアクセスする端末インタ
フェース部６を示す端末インタフェースアドレス（端末
Ｉ／Ｆアドレス）、５１は端末側送信データバス８と端
末側受信データバス９に端末インタフェース部６が入出
力する信号がデータ信号か制御信号かを指定する入出力
信号種別情報で、この例では入出力信号種別情報５］の
内容が′１″の時データ信号の入出力を指示し、ＬＬ　
２　Ｉ＋の時制御信号の入出力を指示する。

本実施例では上記端末Ｉ／Ｆアドレス５０と入出力信号
種別情報５１は１９３ビットＸ２０フレーム−３８６０
ピッ１〜分第１メモリ２９に共通制御部２より共通制御
部Ｉ／Ｆ部３９を介して書込まれる。なお、以下の説明
では論理パス番号情報を論理パス番号とするように情報
は省略する。

５２は論理パス番号、５３は論理パスの先頭ビットであ
ることを示す論理パス先頭指示、５４はマルチフレーム
同期制御の要否を示すマルチフレーム同期指示、５５は
該論理パスで用いているマルチフレーム同期パターンの
種別を示す同期バタン種別であり、これら情報が］ビッ
ト毎にフレーム長分、第２メモリ３０の各エリアに書込
まれている。５６はＴＤＭＩ−の内部パス上のデータ信
号や制御信号の極性と高速ディジタル回線３００上へ入
出力時の極性変換を示す信号極性、５７ばマルチフレー
ム同期外れ等の障害が発生している該論理パスの受信信
号に対してスケルチを行う時の信号の極性を指示するス
ケルチ指示であり、これら情報は１ビツト毎に２０フレ
一ム長分、第３メモリ３１の各エリアに格納される。第
４メモリ３８は前述したように本ＴＤＭＩで用いるマル
チフレーム同期パターンを格納するメモリで、同期パタ
ーン種別５５をアドレスとしてアクセスされ、例えば第
４メモリ３８の０番地にはＣＣＩＴＴ勧告Ｘ、５０のマ
ルチフレーム同期パターン５８．１番地にはＯ／１交番
交番パターン５身情報が格納される。本実施例において
、各情報を格納するメモリは第１メモリ２９と第２メモ
リ３０と第３メモリ３１とで、メモリ読出手段はクロッ
ク生成部５とクロックパス７とフレーム／マルチフレー
ムカウンタ３５とで同期パターン出力手段は第４メモリ
３８とマルチフレーム同期ビット生成回路３２とで、位
相同期切換手段はフレームセレクタ３４で、位相同期手
段はマルチフレーム制御回路３７とマルチフレームアラ
イメントメモリ２５とで、同期パターン挿入手段は同期
ビットセレクタ３３で、極性変換手段はＥＸＯＲ２７。

２８で、スケルチ手段はスケルチセレクタ２４でそれぞ
れ構成されている。

第１０図及び第１２図に示した従来例のオクテツト多重
化とビット多重化されたフレームを例として、本発明の
ＴＤＭＩの両釜重化方式に対応する動作を以下に説明す
る。まずオクテツト多重化に対する動作を説明する。

第４図は第１０図においてベアラ速度が３．２Ｋ　ｂ　
／　ｓの端末１００を２０台多重化した例１２０とベア
ラ速度が６．４Ｋｂ／ｓの端末１．　Ｏ　Ｏを１−０台
形重化した例１２１をフレーム１１２のＴＳ　］、　（
］、　１．　１　ａ）とＴＳ２（ｌｉｌｂ）を用いて多
重化する時の第１メモリ２９と第２メモリ３０の内容を
示している。図中、第１メモリ２９の０番地はフレーム
々Ｎα１のフレーム１１２の第０ビツト目つまり先頭ビ
ット］５０に対応し、第１メモリ２９の３８５９　（３
６６７＋１９２）番地はフレームＮα２０のフレーム１
］−２の第１９２ビツト目、つまり最後尾ビットに対応
しており、第１メモリ２９の０番地はフレーム同期ビッ
ト１．　５　０が挿入／抽出される位置であるため入出
力信号種別５１エリア及び端末Ｉ／Ｆアドレス５０エリ
アにはダミー値Ｏが格納されている。１番地もマルチフ
レーム同期パターンのピッｌ−　Ｆが挿入／抽出される
位置であるため同様にダミー値０が格納されている。２
番地から８番地の端末Ｉ／Ｆアドレス５０のエリアには
端末側送信データバス８と端末側受信データバス９にア
クセスする端末インタフェース部６のアドレス、この場
合１台目の端末］、　ＯＯを示すＣＩ−Ｔ　１が１１！
：込まれ、２番地から７番地の人出力信号種別５］−エ
リアには、端末側送信データバス８と端末側受信データ
バス９に入出力する信号がデータ信号であることを指示
するため１がまた、８番地の入出力信号種別５］エリア
には、制御信号を入出力することを指示するため２が書
込まれている。フレームＮＯ２ＯのＴＳｉ（１１１ａ）
に対応する第１メモリ２９の３６６７＋１番地から３６
６７＋８番地には、第１０図の多重化例１２０に従い、
前述した第１メモリ２９の１番地から８番地と同様に、
３６６７＋１番地にはダミーの値Ｏを、３６６７＋２番
地から３６６７＋８番地の端末丁／Ｆアドレス５０エリ
アには２０台目の端末１００を示すＣＨ２０が３６６７
＋２番地から３６６７＋７番地と３６６７＋８番地の入
出力信号種別５１エリアには各々１と２の値が書込まれ
ている。次にＴＳ２（ｌｉｌｂ）に対応する第１メモリ
２９の１９３　ｎ　＋　９番地から１９３　ｎ　＋　］
−６番地（ｎ＝ｏ〜１９）には第」０図の多重化例１２
１に従い、１９３ｎ＋９番地にはダミー値Ｏを、１９３
　ｎ　＋　１．０番地から１９３ｎ＋１６番地の端末Ｉ
／Ｆアドレス５０エリアには端末側送信データバス８と
端末側受信データバス９をアクセスする端末インタフェ
ース部６のアドレスであるＣ　Ｉ（２１−ＣＨ３０を１
９３ｎ＋１０番地から１９３　ｎ　＋　１５番地と１９
３　ｎ　＋　１６番地の入出力信号種別５１エリアには
各々値１と２が設定される。ＣＨ２１〜ＣＨ３０は２１
台目の端末１００〜３０台目の端末に対応している端末
インタフェース部６を示す。

次に、マルチフレーム同期制御に関する情報が格納され
ている第２メモリ３０の各番地には、この番地は、フレ
ーム１１２のビットＯからビット１９２に対応しており
、０番地はフレーム同期ビット１５０位置に対応するた
め、意味をもたないがダミー値として０を入れ、１番地
から８番地はＴＳ　ｉ　　（１１１ａ）に対応し、ＣＨ
Ｉ−ＣＨ２０の端末インタフェース部６が入出力するベ
アラ速２；３ 度３．２’Ｋｂ／Ｓの信号を多重化しているので、上記
番地全ての論理パス番号５２エリアにパス番号】を設定
する。］一番地から８番地の論理パス先頭指示５３エリ
アには１番地にこのパスの先頭であることを示すため値
１を、その他の番地には値０を設定する。マルチフレー
ム同期指示５４エリアには、この１番地から８番地には
値１を入れてマルチフレーム同期が必要であることを示
す。また同期パターン種別５５エリアには、値０を入れ
、ｘ、５０のマルチフレーム同期パターンが格納されて
いる第４メモリ３８の番地を示している。同ｆｔＡハタ
ーン種別５５内の値は、マルチフレーム同期指示５４の
値が１の時のみ意味をもつ。第２メモリ３０の９番地か
ら１６６番地、ＴＳ２　（１１１ｂ）に対応し、ベアラ
速度６．４Ｋｂ／ｓの端末１００の信号を伝送するため
に割当てられており、上記と同様にこれら番地内の各エ
リアには次のような値が設定される。論理パス番号５２
として値２を、マルチフレーム同期指示５４として値１
を、同期パターン種別５５として値Ｏを、論理パス先頭
指示５３は９番地のみ値１をその他の番地には値Ｏを設
定する。第５図は第３メモリ３１の設定例を示す図で、
この第３メモリ３１の番地は第１メモリ２９の番地と同
様に、マルチフレームの各ビットと対応している。この
例では、ＴＳｌ、（ｉｌｌａ）の信号、つまり第４図に
示す端末Ｉ／Ｆアドレス５０がＣＨＩからＣＨ２０の端
末インタフェース部６が入出力するデータ信号と制御信
号は端末側送信データバス８と端末側受信データバス９
上の信号極性に対して制御信号のみ反転し、更にＣＨ２
１〜ＣＨ３０の端末インタフェース部６が入出力するデ
ータ信号と制御信号はブタ信号のみ反転するように設定
されている。また、各論理パスのマルチフレーム同期が
外れた時や回線インタフェース部３よりフレーム同期外
れの通知があった時に高速ディジタル回線３００より受
信した信号に対するスケルチ指示５７として、ＣＨＩか
らＣＨ２Ｏの端末インタフェース部６を入出力するデー
タ信号と制御信号は端末側受信ブタバス９上でデータ信
号は論理″１”となり制御信号は論理“Ｏ”となるよう
に、またＣＨ２１〜ＣＨ３０の端末インタフェース部６
とのデータ信号と制御信号は全て論理Ｉｔ　ｌ　ＩＩ、
となるように設定されている。

次に第４図及び第５図に示す第１メモリ２９、第２メモ
リ３０、第３メモリ３１の設定情報による第２図及び第
】−図に示すＴＤＭＩの各部の動作を説明する。

第１メモリ２９の内容は、フレーム／マルチフレームカ
ウンタ３５が示す値をアドレス情報として順次アドレス
バス１２に出力される。この時、この第１メモリ２９の
出力と同期してスケルチセレクタ２４の出力つまり高速
ディジタル回線３００から受信した信号を端末側受信デ
ータバスインタフェース２０を介して端末側受信データ
バス９へ出力される。

端末インタフェース部６はアドレスバス１２」二の端末
ｊ／Ｆアドレス５０情報を監視しており、この内容が、
自端末インタフェース部アドレスと一致した時には、そ
の時端末側受信データバス９−１−を流れている受信デ
ータをとりこむと共に端末側送信データバス８」二に端
末１００より受信していた送信するためのデータ信号か
あるいは制御信号を一定時間内に出力する。端末側送信
データバス８に出力する信号及び端末側受信データバス
９より取込んだ信号がデータ信号か制御信号かは、その
時のアドレスバス１２上の入出力信号種別５１により判
別する。つまり、入出力信号種別５１が１の時にはデー
タ信号でこの時には制御信号である。また、アドレスバ
ス１２上の端末Ｉ／Ｆアドレス５０がＯの時には、どの
端末インタフェース部６も端末側送信データバス８と端
末側受信ブタバス９をアクセスしないので、端末側受信
ブタバス９上の信号はそのまま捨てられ、また、その時
多重化変換部４はどの端末インタフェース部６もアクセ
スしなかった場合の端末側送信ブタバス８の固定値、た
とえば論理１１１　ＩＩを取込む。

以下送受信動作をさらに詳細に説明する。まず、送信動
作について説明すると、フレーム／マルチフレームカウ
ンタ３５の制御により第１メモリ２９より０番地の内容
がアドレスバス１２に出力され、端末側送信データバス
８より論理ＩＩ　１１Ｕの信号が端末側送信データバス
インタフェース２１を介して取り込まれＥＸＯＲ２８に
おいて第３メモリ３１の信号極性５６により、この場合
は第５図より信号極性５６の内容がＯなのでそのまま同
期ビットセレクタ３３へ出力する。同期ピットセレクタ
３３では第２メモリ３０の論理パス先頭指示５３とマル
チフレーム同期指示５４の内容が両方とも］の時マルチ
フレーム回期ピッ１〜生成回路３２の出力を選択するよ
うになっているので、この時点ではＥＸＯＲ２８の出力
を選択し、回線側送信データバスインタフェース２３、
回線側送信データバス１ｏを介して回線インタフェース
部３へ送る。次に第１メモリ２９の１番地の内容がアド
レスバス１２に出力された時も同期ピットセレクタ３３
までの動作は上記と同様であるが、この時第２メモリ３
０の１番地の論理パス先頭指示５３とマルチフレ−１１
同期指示５４の内容が両方とも工なので同期ピットセレ
クタ３３はマルチフレーム同期ビット生成回路３２の出
力を選択して回線インタフェース部３へ出力する。この
時、マルチフレーム同期ビット生成回路３２は第２メモ
リ３０の論理パス番号５２と同期パターン種別５５、ク
ロックパス７からのクロック及びマルチフレーム制御回
路３７からの該論理パス番号、つまり論理パス１のマル
チフレーム同期状態に従い、パスアラームビットＡを出
力する。

第１メモリ２７の２番地から８番地の内容が順次アドレ
スバス１２に出力されると、ＣＨＩの端末インタフェー
ス部６よりデータ信号を６ビツト、制御信号１ビツトが
端末側送信データバス８に出力され、多重化変換部４の
端末側送信データバスインタフェース２１を介して取込
まれる。取込まれられた７ビツ１−の信号は第３メモリ
３１の２番地から８番地の信号極性５６に従いＥＸＯＲ
２８で極性が反転され、また第２メモリ３０の２番地か
ら８番地の論理パス先頭指示５３とマルチフレーム同期
指示５４に従い、同期ピッ１へセレクタ３３を通り、更
に回線側送信データバスインタフェス２３と回線側送信
データバス１０を介して回線インタフェース部３へ送ら
れる。

次に第１メモリ２９の１９３ｎ＋９番地から１９３　ｎ
　＋　１６番地（ｎ−０〜１９）の内容が順次アドレス
バス１２に出力されると、上記と同様にアドレスバス１
２上の端末Ｉ／Ｆアドレス５０と入出力信号種別５］−
に従いＣＨ２１からＣＩ−Ｉ　３０の端末インタフェー
ス部６からデータ信号６ビツトと制御信号］ビットが端
末側送信データバス８」二に出力され多重化変換部４に
取込まれる。多重化変換部４内では端末側送信データバ
ス８より取込んだ上記信号は第２メモリ３０と第３メモ
リ３１と第４メモリ３８の格納情報に従い、前述と同様
に以下のように処理される。

第１メモリ２９の１９３　ｎ　＋　９番地がアクセスさ
れて、端末側送信データバス８より取込んだ信号は、こ
の時点でアクセスされている第２メモリ３０の９番地の
論理パス先頭指示５３とマルチフレーム同期指示５４の
情報により同期ビットセレクタ３３で捨てられ、替わり
にマルチフレーム同期ビット生成回路３２の出力が回線
側送信データバスインタフェース２３と回線側送信デー
タバス１０を介して回線インタフェース部３へ送られる
。

この時出力されるマルチフレーム同期パターンのピッ１
へは第２メモリ３０の９番地の同期パターン種別５５の
情報によりＣＣＩＴＴ勧告Ｘ、勧告上従ったマルチフレ
ーム同期パターンのピッ１〜である。またこのマルチフ
レーム同期パターンの中のパスアラームピッ１−Ａ（第
Ｏフレームに挿入される）を出力する時は、第２メモリ
３ｏの９番地の論理パス番号５２の情報により、マルチ
フレーム制御回路３７から送られてくる該論理パス（こ
の場合、論理パス２）のマルチフレーム同期状態により
論理ＬＬ　ＯＩＩ又はＩＩ　１１＋のピッ１〜を出力す
る。

次に第１メモリ２９の１９３　ｎ　＋　１０番地から１
９３ｎ　＋　１６番地がアクセスされている時に端末側
送信データバス８より取込んだ各端末１００が出力して
いるデータ信号と制御信号は、この時点でアクセスされ
ている第３メモリ３１の１９３ｎ　＋　１０番地から１
９３ｎ＋１６番地の信号極性５６に従い、データ信号６
ビツトは全てＥＸＯＲ２８で極性を反転され、制御信号
ビットは取込んだままの極性を保ち同様にこの時点でア
クセスされている第２メモリ３０の１０番地から１６番
地の論理パス先頭指示５３とマルチフレーム同期指示５
４の内容により同期ピットセレクタ３３を通過して回線
側送信データバスインタフェース２３、回線側送信デー
タバス１０を介して回線インタフェース部３に送られる
。

以」二のようにして多重化変換部４より回線インタフェ
ース部３へ送られた信号は回線インタフェース部３で各
フレーム１１２の先頭にフレーム同期ピッ１〜１５０が
付加され、第６図に示すフレーム］、１２及びマルチフ
レーム１１１構成で高速ディジタル回線３００上に出力
される。

以下、受信動作の詳細を説明する。

高速ディジタル回線３００を介して受信した第６図に示
すように多重化されている信号は回線インタフェース部
３においてフレーム同期ビット１５０によりフレーム位
相合わせが行われた後、ク０ツク生成部５で生成されク
ロックパス７によって供給される装置内部のフレームパ
ルス、マルチフレームパルス、クロックに同期して回線
側受信データバス１１を介して多重化変換部４へ送られ
る。多重化変換部４では、回線側受信データバスインタ
フェース２２を介して回線インタフェース部３より送ら
れて来る受信信号を取込んだ後、第１メモリ２９、第２
メモリ３０、第３メモリ３１、第４メモリ３８に格納さ
れている情報に従って以下の処理を行い受信信号を該当
するチャネル番号の端末インタフェース部６へ端末側受
信データバス９を介して転送する。

受信信号はマルチフレームアライメントメモリ２５、フ
レームセレクタ３４、ＥＸＯＲ２７、スケルチセレクタ
２４、端末側受信データバスインタフェース２０を経由
して端末側受信データバス９へ出力される場合と、遅延
回路３６、フレームセレクタ３４、ＥＸＯＲ２７、スケ
ルチセレクタ２４、端末側受信データバスインタフェー
ス２゜を経由して端末側受信データバス９へ出力される
場合がある。前者のルートを通過する受信信号はマルチ
フレーム同期位相合わせが必要な信号で、後者のルート
を通過する受信信号はベアラ速度６４　Ｋ　ｂ　／　ｓ
以上をもつ信号でマルチフレーム同期位相合わせの不要
な信号である。

また回線インタフェース部３から多重化変換部４へ入力
された受信信号は、各論理パスのマルチフレーム同期パ
ターン検出等の制御を行うため、マルチフレーム制御回
路３７へ入力される。

次に第６図に示すように多重化された各フレーム１１−
２の各ビットが入力されてきた場合について説明する。

第６図に示す第１フレームから第２０フレームの第Ｏビ
ット、つまりフレーム同期ビット１５０が回線側受信デ
ータバス１１と回線側受信データバスインタフェース２
２を介して入力されると、多重化変換部４内では、遅延
回路３６、マルチフレームアライメントメモリ２５及び
マルチフレーム制御回路３７に各々入力される。また、
同時に回線インタフェース部３から送られて来たフレー
ム同期状態信号が遅延回路３６へ、この同期状態信号と
マルチフレーム制御回路３７より出方される該当する論
理パスのマルチフレーム同期状態信号がＯＲゲート４０
を介してマルチフレームアライメン１へ２５へ入力され
る。上記受信信号ピッ１−を受けたマルチフレーム制御
回路３７は、この時アクセスされている第２メモリ３０
の０番地の論理パス先頭指示５３の値がＯなのでこのビ
ットを無視する。遅延回路３６へ入力された上記受信信
号ヒラ１−は、この遅延回路３６でマルチフレームアラ
イメントメモリ２５からの出力タイミングと位相が合わ
されてフレームセレクタ３４へ入力される。

フレームセレクタ３４はマルチフレームアライメントメ
モリ２５からの出力信号と遅延回路３６からの出力信号
を第２メモリ３０のマルチフレーム同期指示５４の内容
により選択出力する。この場合は、第４図に示す第２メ
モリ３０の０番地のマルチフレーム同期指示５４の内容
が０なので、遅延回路３６からの出力信号が選択される
。

次にフレームセレクタ３４からの出力信号の内受信信号
の方はＥＸＯＲ２７に入力され、この時点で第３メモリ
３１から読出されている１９３ｎ＋０（ｎ＝ｏ〜１９）
番地の信号極性５６の値（第５図に示す例ではＯである
）に従ってＥＸ○Ｒ２７への入力時の信号極性のままス
ケルチセレクタ２４へ入力される。スケルチセレクタ２
４ではフレームセレクタ３４から出力されたもう一つの
同期状態を示す信号により、同期状態が正常な場合には
、ＥＸＯＲ２７の出力を選択し、同期状態が異常な場合
には、第３メモリ３１のスケルチ指示５７を選択し、端
末側受信データバスインタフェース２０を経由して端末
側受信データバス９へ出力される。一方マルチフレーム
アライメントメモリ２５への入力は、このマルチフレー
ムアライメントメモリ２５のマルチフレーム制御回路３
７が示すエリアつまり、１９３ｎ＋Ｏ（ｎ＝ｏ〜１９）
番地に格納され、またマルチフレーム制御回路３７が指
定する時期に読出される。」二記信号が端末側受信デー
タバス９へ出力された時、アトレスバス］−２上には、
第１メモリ２９の０番地の内容が出力されているため、
結局この受信ビットつまりフレーム同期ビット１５０は
どの端末インタフェース部６でも取込まれず、捨てられ
る。

次に第６図に示す第１フレームから第２０フレームの第
１ビツトが入力されると、第３メモリ３］のその時のア
クセス番地である１９３ｎ＋１番地の出力、第２メモリ
３ｏの１番地の出力、第３メモリ２９の１９３ｎ＋１番
地の出力により受信信号は入力信号の極性のままマルチ
フレームアライメントメモリ２５、フレームセレクタ３
４．ＥＸＯＲ２７、スケルチセレクタ２４．端末側受信
データバスインタフェース２０を経由して端末側受信デ
ータバス９に出力され、上記第０ビツトと同様にどの端
末インタフェース部６にも取込まれず捨てられる。同時
に受信信号はマルチフレーム制御回路３７に入力される
。マルチフレーム制御回路３７では、第２メモリ３０の
１番地の出力情報と第４メモリ３８の出力情報（この場
合Ｘ、　５０のマルチルーム同期パターンが出力される
）とフレーム／マルチフレームカウンタ３５の出力とク
ロックバス７からのクロックにより、この受信信号を用
いて論理バス１のマルチフレーム同期制御を行い、各論
理パスのマルチフレーム同期状態をマルチフレーム同期
ビット生成回路３２及びフレームセレクタ３４へ出力、
更にフレームＮａ　１〜２０とフレーム内ビット番号Ｏ
〜］９２から成るマルチフレームアライメントメモリ２
５のアドレス生成及びこのマルチフレームアライメント
メモリ２５に対するリード／ライト制御を行う。

次に第６図に示す第１フレーム〜第２０フレームの第２
ビツトから第８ビツトが入力されると、第３メモリ３１
のその時のアクセス番地である１９３ｎ＋２番地〜１９
３　ｎ　＋　８番地の出力、第２メモリ３０の２番地〜
８番地の出力、第１メモリ２９の１．９３　ｎ　＋　２
番地から１９３　ｎ　＋　８番地の出力により、マルチ
フレーム制御回路３７が示す１９３ｎ＋２番地〜１．９
３　ｎ　＋８８番地マルチフレームアライメントメモリ
２５に順次その時点の論理パス１−のマルチフレーム同
期状態とフレーム同期状態のＯＲとともに書込まれる。

一方この時点での端末側受信データバス９へは、上記番
地のマルチフレームアライメン１へメモリ２５内の書込
み前の内容が読出され、フレームセレクタ３４で選択さ
れ、読出された受信信号の方はＥ　Ｘ、　ＯＲ２７に入
力され、もう一方の同期状態情報の方はスケルチセレク
タ２４のセレクト制御信号として入力される。読出され
た同期状態情報が正常同期中であることを示している場
合は、ＥＸＯＲ２７で信号極性変換がなされた信号は（
この場合第６図に示す第１−フレーム−第２０フレーム
の第２ビット〜第７ビツ１−に対応する信号はそのまま
の極性で、第１フレー１１〜第２０フレームの第８ビツ
トに対応する信号ビットが極性を反転される）、スケル
チセレクタ２４、端末側受信データバスインタフェース
２０を経由して端末側受信データバス９へ出力される。

読出された同期状態情報が異常を示している場合は、ス
ケルチセレクタ２４によって、この時点でアクセスされ
ている第３メモリ３１の１．９３　ｎ　＋２番地〜］−
９３ｎ　＋　８番地のスケルチ指示５７の内容が順次端
末側受信データバスインタフェース２０を介して端末側
受信データバス９へ出力される。そして、これら出力信
号と同期して第１メモリ２９の１９３　ｎ　＋２番地〜
１９３ｎ＋８番地の内容がアドレスバス１２に出力され
る事により、各フレームの第２ビツト〜第８ビツトは各
々ＣＩ−Ｉ　１〜ＣＨ２Ｏの端末インタフェース部６に
取り込まれ、この内筒２ビット〜第７ビツトは受信デー
タ信号とし端末１００の速度に従って転送され、第８ビ
ツトは制御信号として出力される。

次に第６図に示す第１フレーム〜第２０フレームの第９
ピツ１〜が入力されると、前述した第１フレーム〜第２
０フレームは第Ｏビットが入力した時と同様に、この信
号ビットはマルチフレーム制御回路３７において、論理
パス２のマルチフレーム同期制御に用いられる。更に第
６図に示す第１フレーム〜第２０フレームの第１０ビツ
ト〜第１６ビツトが入力されると、前述した第１フレー
ム〜第２０フレームの第２ビツト〜第８ビツトが入力さ
れた時と同様に処理され、第２メモリ３０の１０番地〜
１６番地の内容と第３メモリ３１の１９３　ｎ　＋　１
．、０番地−１９３ｎ　＋　１６番地の内容と第１メモ
リ２９の１９３　ｎ　＋　］−０番地−１９３ｎ＋１６
番地の内容に従って、マルチフレーム制御回路３７が示
す１９３ｎ＋１０番地〜１９３ｎ＋１６番地のマルチフ
レームアライメントメモリ２５に書込まれると同時に、
この書込み以前に該番地に格納されていたデータが読出
され、フレームセレクタ２４、ＥＸＯＲ２７を経由して
フレーム同期と論理パス２のマルチフレーム同期が正常
な場合は、第１フレーム〜第２０フレームの第１０ビツ
ト〜第１５ビツトは信号極性が反転され、第１６ビツ１
へはそのままの極性で、また、フレーム同期外れか」二
記論理パスのマルチフレーム同期外れ時は、」−記フレ
ームの第１０ビツト〜第１６ビツトは全て論理ｉｔ　］
、　Ｉ＋にかえられて、スケルチセレクタ２４、端末側
受信データバスインタフェース２０を経由して端末側受
信データバス９に出力され、ＣＨ２１〜ＣＨ３０の端末
インタフェース部６に取込まれ、この内最初の６ビツト
は端末］Ｏ○へ受信データ信号として出力さ九、最後の
１ビツトは制御信号として出力される。

以」二の処理をその他の入出力信号に対しても行う事に
より、オクテツト多重化方式の多重化を行う。

なお、上記説明では論理パス１の第１フレームも論理パ
ス２の第１フレームも同一フレームであるとして説明し
たが当然異なる場合もあることは言うまでもなくこれに
ついての動作も前述の動作と同様になるので説明を省略
する。

次にビット多重化方式に対応した動作を説明する。

第７図は第」−２図に示した端末速度２．４Ｋｂ／Ｓの
端末１００を２０台と端末速度４．．８Ｋｂ／Ｓの端末
１．　ＯＯを」−２台と端末速度］、、２Ｋｂ／Ｓの端
末１００を１台とをフレーム１１２のＴＳ　（１）ｌｌ
ｌａとＴＳ　（２）ｌｌｌｂに多重化する時の第１メモ
リ２９と第２メモリ３０の内容を示している。

第１メモリ２９の１９３ｎ＋○番地と］９３ｎ＋１番地
は各々はフレーム同期ビット１５０とマルチフレーム同
期パターンのビットの位置に対応するため、入出力信号
種別５］及び端末Ｉ／Ｆア１−レス５０の値としてダミ
ー値０がそれ以外のエリアには、端末Ｉ／Ｆアドレス５
０としてＣＨｌ。

ＣＨ３、ＣＩ−１６、・・等がまた入出力信号種別５］
−として２，１，１．　　・等が多重化されるマルチフ
レームの各ビット対応に設定されている。第２メモリ３
０の０番地はフレーム同期ビット１５０の位置に対応す
るため、ダミー値Ｏが、１番地〜１６番地の論理パス番
号５２エリアには前述したオクテツト多重化の場合と異
なり同一の論理パス番お−１が１番地の論理パス先頭指
示５３エリアには先頭を示すための値１が、また２〜１
６番地の論理パス先頭指示５３には値Ｏが、そして１〜
１６番地のマルチフレ−１１同期指示５４にはマルチフ
レ−１１同期をとる必要がある事を示すための値１が、
最後に１〜１６番地の同期パターン種別５５は第４メモ
リ３８のＸ、５０のマルチフレーム同期パターンが格納
されている番地を示す値０が設定される。

図示しなかったが第３メモリ３１には、オフチック多重
化方式への対応動作を説明する暗示した第５図の例と同
様に各信号に対して信号極性５６とフレーム同期外れ又
は該当論理パスのマルチフレーム同期外れが発生した時
のスケルチ指示５７が設定される。

まずビット多重化方式によるＴＤＭ４の送信動作につい
て説明する。

上記のように設定された第１メモリ２９、第２メモリ３
０、第３メモリ３Ｊ、第４メモリ３８に従ってオクテツ
ト多重化方式対応の送信動作と同様を多重化変換部４の
各回路が行い、各端末１００から出力されたデータ信号
と制御信号は第８図に示すように各フレームの先頭にフ
レーム同期ビット１５０が挿入され、また各フレームの
第１ビツトつまりＴＳ（１）ｌｌｌａの先頭ビットにＣ
ＣＩＴＴ勧告Ｘ、５０に従ったマルチフレーム同期パタ
ーンのビットが挿入され、以後第１フレームの第２ビツ
トにはＣＨＩの端末インタフェース部６を介して送出さ
れた端末１００が出力する制御信号が、第３ピッ１−〜
第８ビットには順番にＣＩ（３，ＣＨ６，ＣＨ９，ＣＨ
ｌ５．ＣＨｌ８の端末インタフェース部６から出力され
た各端末］ＯＯのデータ信号のビットが挿入されという
ように多重化されて高速ディジタル回線３００に送出さ
れる。

次にビット多重化方式によるＴＤＭ４の受信動作につい
て説明する。

第８図に示すフレーム構成の受信信号を高速ディジタル
回線３００を介して回線インタフェース部３が受信する
と、前述のオクテツト多重化方式対応の受信動作と同様
に各フレーム１１２の先頭ビットに設定されているフレ
ーム同期ビット］５０により受信信号ピッ１〜のフレー
ム同期位相合わせが行われた後、回線側受信データバス
］１を介して多重化変換部４へ送られる。

多重化変換部４の各回路も前述のオクテツト多重化対応
時の受信動作と同様に第７図に示す第１メモリ２９、第
２メモリ３０等に設定されている内容に従って、第１〜
第２０フレーム１１２のタイムスロッｈ　１１−１　ａ
の先頭ビットを受けるとマルチフレーム制御回路３７に
より論理パス１のマルチフレーム同期パターン検出、該
論理パスに対する先頭フレーム（第１フレーム）１１２
を検出する等の受信信号ピッ１〜のマルチフレーム位相
制御を行い、このマルチフレーム制御回路３７に従って
受信信号ビットはこの時のフレーム同期外れ状態と該論
理パスのマルチフレーム同期外れ状態のＯＲ状態情報と
共に、マルチフレーム制御が指定するマルチフレームア
ライメントメモリ２５へ書込みあるいは読出しされる。

マルチフレームアライメントメモリ２５から読出された
受信信号ビットと遅延回路３６を経由してきた受信信号
ピッ１〜は、フレームセレクタ３４により第２メモリ３
０のマルチフレーム同期指示５４に従ってどちらか一方
が選択され、また、マルチフレームアライメントメモリ
２５から読出されたフレーム同期外れ又はマルチフレー
ム同期外れ状態情報と遅延回路３６を経由してきたフレ
ーム同期外れ情報は、フレームセレクタ３４により第２
メモリ３０のマルチフレーム同期指示５４に従ってどち
らか一方が選択される。

フレームセレクタ３４の選択出力の受信信号ピッ１−は
、この時の第３メモリ３］の信号極性５６に従って必要
ならばＥＸＯＲ２７で極性反転され、さらにスケルチセ
レクタ２／４に入力され、スケルチセレクタ２４はこの
時の第３メモリ３１のスケルチ指示５７エリアの内容を
もう一方の入力とし、フレームセレクタ３４の選択出力
である同期外れ情報に従ってどちらか一方を選択し、端
末側受信データバスインタフェース２０を経由して端末
側受信データバス９に出力し、この信号はこの時アドレ
スバス１２に出力されている第１メモリ２９の内容によ
り、該当する端末インタフェース部６に取り込まれて端
末１００に受信のデータ信号としであるいは制御信号と
して転送もしくは出力される。

」−記動作を行う事により、第８図に示す多重化及び第
８図に示す多重化フレームの分離を行うことができる。

以」ニオクテット多重化方式とビット多重化方式の対応
動作について説明したが、両者の方式が混在しているよ
うに多重化方式についても対応できることは言うまでも
ない。又、上記説明では、マルチフレーム同期パターン
としてＣＣＩＴＴ勧告のＸ、５０のマルチフレーム同期
パターンを用いた場合について説明したが、他のマルチ
フレーム同期パターンが用いられたり、種々のマルチフ
レーム同期パターンが論理パス別に混在して用いられて
いる場合にも本発明が適用できることは言うまでもない
。

更に上記実施例では、多重化の変換を行う機能が別モジ
ュールにある場合で説明したが、この機能が回線インタ
フェース部等に組込まれている場合も同様である。また
実施例では多重化等を制御するための情報を複数のメモ
リに分けて格納するようにしたが、１つのメモリに格納
しても同一の動作が行える。

〔発明の効果〕

以上のように、この発明によれば、回線のビット速度で
アクセスされかつマルチフレーム時間周期でアクセスさ
れるメモリに各端末の送受信ブタ信号と制御信号等の信
号の多重化・分離順序情報マルチフレーム同期パターン
のビットの挿入・抽出位置情報及びどの位置のマルチフ
レーム同期パターンのビットを用いて回線より受信した
信号内のどの信号のマルチフレーム位相制御を行うかと
いう情報を設定し、この設定された情報に基づいて、各
端末のデータ信号と制御信号を多重化・分離するように
したので、上記メモリの内容を変更するだけで柔軟にオ
クテツト多重化やビット多重化あるいは両者の混在多重
化等各種の多重化方式をとることができるという効果を
有する。　また、この発明によれば、同様に上記メモリ
に設定した情報により、各論理パス別に種々のマルチフ
レーム同期パターンを自由に選択活用できるとともに、
回線へ入出力する時やフレーム同期等の同期外れ発生時
に、各端末の入出力信号の信号極性も自由に変換できる
ため、上記種々の多重化が柔軟［ことれることとあわせ
、本発明の時分割多重化装置は種々のメーカで製作され
る種々の時分割多重化装置との相互接続が簡単にできる
という効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による時分割多重化装置の
構成を示すブロック図、第２図はこの発明の多重化変換
部内の構成例を示すブロック図、第３図はこの発明の第
１メモリ〜第４メモリの構成例を示す配置図、第４図は
この発明のオクテツト多重化方式に対応する時の第１メ
モリと第２メモリの設定内容例を示す配置図、第５図は
この発明の第３メモリの設定内容例を示す配Ｆｊ図、第
６図は第４図に示す第１メモリと第２メモリの設定内容
に従って多重化した時のフレーム構成例を示すフレーム
構成図、第７図にこの発明のピッ１ル多重化方式に対応
する時の第１−メモリと第２メモリの設定内容例を示す
配置図、第８図は第７図に示す第１メモリと第２メモリ
の設定内容に従って多重化した時のフレーム構成例を示
すフレーム構成図、第９図は従来のオクテツト多重化方
式を用いた時分割多重化装置の構成例を示すブロック図
、第１０図はオフテラ１−多重化方式におけるフレーム
構成例を示すフレーム構成図、第］−１図は従来のビッ
ト多重化方式を用いた時分割多重化装置の構成例を示す
ブロック図、第１２図はピッ１ル多重化方式におけるフ
レーム構成例を示すフレーム構成図である。 １は時分割多重化装置（ＴＤＭ）、３は回線インタフェ
ース部、４は多重化変換部、５はクロック生成部（メモ
リ読出手段）、６は端末インタフェース部、７はクロッ
クパス（メモリ読１１へ手段）、２／Ｉはスケルチセレ
クタ（スケルチ手段）、２５はマルチフレームアライメ
ン］−メモリ（位相同期ｒ、段）、２７と２８はＥＸＯ
Ｒ（極性変換手段）、２９は第１−メモリ、３０は第２
メモリ、３１は第３メモリ、３２はマルチフレーム同期
ビット生成回路（同期パターン出力手段）、３３は同期
ビットセレクタ（同期パターン挿入手段）、３４はフ５
ル −ムセレクタ（位相同期切替手段）、３５はフレーム／
マルチフレームカウンタ（メモリ読出手段）、３７はマ
ルチフレーム制御回路（位相同期手段）、３８は第４メ
モリ（同期パターン出力手段）、５０は端末Ｉ／Ｆアド
レス、５１は入出力信号種別、５２は論理パス番号、５
３は論理パス先頭指示、５４はマルチフレーム同期指示
、５５は同期パターン種別、５６は信号極性、５７はス
ケルチ指示、１．　ＯＯは端末、１１２はフレーム、１
５０はフレーム同期ピッ１〜．３００は高速ディジタル
回線である。 なお、図中、同一符号は同一、又は相当部分を示す。 特許出願人　　三菱電機株式会社 代理人　弁理士　　１）澤　博　昭 （外２名） 第１１ 図

Claims (1)

【特許請求の範囲】
1. 端末に対して信号を入出力する端末インタフェース部を
   有し、この端末インタフェース部で受けた前記信号を取
   り込んで時分割多重化して高速ディジタル回線等の回線
   に送出し、前記回線より受信した時分割多重化された信
   号を分離して前記端末インタフェース部を介して前記端
   末に出力する時分割多重化装置において、フレーム内の
   複数のビットを一組として構成された論理パスを識別す
   る論理パス番号情報、前記論理パスの先頭を示す論理パ
   ス先頭指示情報、前記論理パス内の情報がマルチフレー
   ム多重化されているか否かを示すマルチフレーム同期指
   示情報、前記論理パスに用いるマルチフレーム同期パタ
   ーンの種別を示す同期パターン種別情報、内部で扱う内
   部信号を前記回線に入出力する時に信号の極性変換が必
   要か否かを示す信号極性情報、前記回線から受けた受信
   信号にかけるスケルチの極性を示すスケルチ指示情報、
   前記端末インタフェース部が前記内部信号を授受する時
   点を示す端末インタフェースアドレス情報、前記内部信
   号がデータ信号か制御信号かを前記端末インタフェース
   部に示す入出力信号識別情報から成る各情報をフレーム
   またはマルチフレームの各ビットに対応して格納するメ
   モリと、このメモリ内の前記各情報を前記回線のビット
   速度で、かつマルチフレーム時間周期で読み出すメモリ
   読出手段と、数種類のマルチフレーム同期パターンを格
   納し、その中から前記メモリから読み出した前記同期パ
   ターン種類情報で指示された特定のマルチフレーム同期
   パターンを出力する同期パターン出力手段と、前記メモ
   リから読み出した前記マルチフレーム同期指示情報に従
   って前記回線から受信した受信信号にマルチフレーム位
   相同期制御を行なうか否かを切換える位相同期切換手段
   と、この位相同期切替手段がマルチフレーム位相同期を
   行なう側に切換わっている時、前記メモリから読み出し
   た前記論理パス番号情報、前記論理パス先頭指示情報お
   よび前記同期パターン出力手段が出力した前記特定のマ
   ルチフレーム同期パターンを用いて前記回線から受信し
   た受信信号のマルチフレーム同期制御を行なう位相同期
   手段と、前記メモリから読み出した前記論理パス番号情
   報、前記論理パス先頭指示情報に従って、前記同期パタ
   ーン出力手段が出力した前記特定のマルチフレーム同期
   パターンのビットを送信フレームの所定の位置に挿入す
   る同期パターン挿入手段と、前記メモリから読み出した
   前記信号極性情報に応じて前記内部信号を前記回線上の
   信号の対応するビットに対して極性変換する極性変換手
   段と、フレーム同期あるいは前記論理パスのマルチフレ
   ーム同期がはずれている時に、前記メモリから読み出し
   た前記スケルチ指示情報に従って、前記回線から受信し
   た受信信号の各ビットに対応したスケルチをかけるスケ
   ルチ手段とを備えたことを特徴とする時分割多重化装置
   。