JPH02168338A - データ制御装置及びこれを用いたシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 画像表示装置やダイレクト・メモリ・アクセス・コント
０−ラなどのデータ制御装置及びこれを含むシステムの
バスアービトレーションに関し、転送するデータの性質
に対応して最適なデータ＄１３１１１（転送）が行える
データ１３１９装置及びこれを用いたシステムを提供す
ることを目的とし、転送を要求するデータの種類に応じ
たバス使用権の要求を発生する手段を設け、またシステ
ムを、転送を要求するデータの種類に応じたバス使用権
の要求を発生し、要求したバス使用権を獲得してデータ
制御を行うデータ訓Ｗ装置と、少なくとも１つのデータ
処理装置と、複数のメモリと、前記データｔ１１御装置
とデータ処理装置と複数のメモリとを接続するバスと、
前記データ制御装置からのバス使用権の要求に基づき、
前記データ制御装置をｍ−して前記バス上のデータの競
合回避のＩＩＭ御を行うバス７−ビタとを有するよう構
成する。

（産業上の利用分界） 本発明はデータ処理装置に関し、特に画像表示装置やダ
イレクト・メモリ・アクセス・コントローラなどのデー
タ制御装置に関する。本発明は、更に詳輪には、中央処
理装置とデータ制御１ＩｉＩＷ１を含むシステムのバス
使用権を獲得するためのリクエストを６１３１１するバ
スアービトレーションに関する１本発明は更に、上記バ
ス７−ピスドレーシヨンを用いたシステムに関する。

従来から、中央処理装置（以下中にＣＰＵという）と、
画像表示装置などの周辺装置と、システムメモリを含む
システムがある。これらはバスに接続されている。この
ようなシステムでは、バス使用権を＄１１１９するため
のバスアーご夕が用いられている。

〔従来の技術〕

第１１図は、周辺装Ｅ１とＣＰＵ２を含む従来システム
を示す。周辺装置１とＣＰＵ２はそれぞれバスマスタと
して機能する。ＣＰＵ２はバス５に接続され、周辺装置
１はバッフ？４を介してバス５に接続される。システム
メモリ３はＣＰＵ２のワーキングメモリとして機能し、
また周辺装ｆｆ１に供給されるデータやコマンドを格納
する。

バスアービタ６は周辺装置１１で生成されるバス５の使
用権獲得のリクエストを受取り、また周辺装ｘｉとＣＰ
Ｕ２とのバス５の使用権獲得のリクエストの競合をＩｊ
１９する１周辺装Ｗ１１がシステムメモリ３に格納され
ているコマンドやデータを必要とするとき、リクエスト
信号ＲＥＱをバスアービタ６に送出する。このリクエス
ト信号ＲＥＱに応リクエスト信号ＨＲＥＱを送出する。

ＣＰＵ２がバス５の使用権を周辺装Ｈ１に与えることが
できるとき、ＣＰＬＪ２はバスアービタ６にホールド・
７クノリツジ信号ＨＡ　ＣＫを返す、このホールドアク
ノリッジ信ＱＨへＧＫに応答して、バスアービタ６は周
辺装Ｍ１に７クノリツジ信号を返す。

同時に、バスアービタ６はバッファをＯＮにするゲート
信号を出力する。これにより、周辺装置１はバス５に接
続される。そ゛して、周辺装置１はバス５及びバッフ？
４を介して、システムメモリ３に格納されている」マン
トやデータを得る。周辺装置１１がＣＰＵ２からコマン
ドやデータを入力するときも、システムは同様に動作す
る。

（発明が解決しようとする課題） しかしながら、上記従来のシステムは以下の同ｍ点を有
する。画像表示装置などの周辺装置１がシステムメモリ
３に格納されているイメージデータのようなデータを必
要とするとき、周辺装置１はバス５の使用権を獲得して
システムメモリ３からイメージデータを読み出す。

通常、大量のイメージデータ（キロワードからメガワー
ドの単位）が連続的に読み出され、−度に周辺装置１に
入力される。従って、この場合はＣＰＵ２及びバス５の
使用効率は＾い。

他方、周辺装置１がシステムメモリ３又はＣＰＵ２から
コマンドを必要とするとき、周辺装置１はバス５の使用
権を獲得らで少量（例えば数ワード）のコマンドのデー
タを入力する。コマンドが周辺装置１に入力されると、
周辺装＠１は独占的使用からバス５を解放する。次のコ
マンドを必要とするとき、周辺装置１はバス５の使用権
を再びＭ’Ｒし、少目のデータを入力する。その後、周
辺装Ｗ１１％ｉバス５を再び解放する。周辺装［１がバ
ス５の使用権をＩ得するたびに、ＣＰＵ２は動作を中断
しなければならない。従って、ＣＰＵ２及びバス５の使
用効率が悪い。

従って、本発明は上記従来の問題点を解決し、転送する
データの性質に対応して最適なデータ制御（転送）が行
えるデータ糾Ｗ装置及び、これを用いたシステムを提供
することを目的とする。

〔課題を解決するための手段〕

本発明は、バス使用権を獲得してデータ制御を行うデー
タ１３６１ｍ装置（１０，２０，１００）において、転
送を要求するデータの種類に応じたバス使用権の要求を
発生する手段（４５−４７）を有するデータ制御装置で
ある。

また、本発明は、転送を要求するデータの！！類に応じ
たバス使用権の要求を発生し、要求したバス使用権を獲
得してデータ糾卯を行うデータ統御装置（１０，２０，
１００）と、少なくとも１つのデータ処理装置（１１：
２１　：１１ａ：１１ｂ）と、複数のメモリ（１３ａ、
１３ｂ：２２．２３：１３ａ、１３ｂ、１３ｃ）と、前
記データ耕ｍ装置とデータ処理装置と複数のメモリとを
接続するバス（１５ａ、１５ｂ：２７，２８：１５ａ。

１５ｂ、１５Ｇ）と、前記データ１ＩＩＩＩｌ装隨から
のバス使用権の要求に基づき、前記データ制御装置を糾
−して前記バス上のデータの競合回避の−１１１１を行
うバスアービタ（１４ａ、１４ｂ；２１゜２４；１４ａ
、１４ｂ、１４ｃ）と！有スルシス１ムである。

〔作用〕

例えば、第１ＷＪにおいて、データ制御装置である周辺
装置１１０がメモリの１つであるシステムメモリ１３ａ
にアクセスするとき、バスアービタ１４ａにバス１５ａ
の使用権を要求（ＲＥＱｌ）し、その使用権を獲得する
ことで、システムメモリ１３ａにアクセスすることがで
きる。

また、周辺装置１０が０−カルメモリ１３ｂにアクセス
するとき、バスアービタ１４ｂにバス１５ｂの使用権を
要求（ＲＥＱ２）Ｌ、その使用権を獲得することで、０
−カルメモリ１３ｂにアクセスすることができる。

従って、システムメモリにデータを格納し、０−カルメ
モリにコマンドを格納しておけば、例えば周辺装置！１
０がコマンドを必要とするときに、わざわざシステムメ
モリ１３８にアクセスしてデータ処理装置であるＣＰＵ
１１の幼年を中断させることなく、０−カルメモリ１３
ｂにアクセスすれば良い。従って、従来の問題点を解決
できる。

〔実施例〕

はじめに、第１の実施例を説明する。

第１図は、ＣＰＵ１１と画像表示装置やダイレクト・メ
モリ・アクセス・コントローラなどの周辺装Ｍ１を含む
システムを示す。周辺装ａ！ＩＯＧよ一組（第１ペア）
のリクエスト信１ｉｉＲＥ０１及びアクノリッジ信号Ａ
ＣＫＩと、もう−組（第２ベア）のリクエスト信号ＲＥ
Ｑ２及びアクノリッジ信号ＡＣＫ２とを扱う。周辺［１
１０のこの構成は、第１１図に示す従来の周辺装置とは
明確に区別される。後に詳述するように、周辺装置１０
は取り扱うデータの属性に基づき、選択的に上記第１の
ベア又は第２のベアを用いる。ＣＰｔＪｌｌはバス１５
ａに接続され、周辺装ａｉｏはバス１５ｂに接続されて
いる。バッファ１２はバス１５ａと１５ｂとの間に設け
られ、バスコントローラ１６によってｖＩｗＪされる。

バッファ１２は双方向でバッファで構成される。

システムメモリ１３ａはバス１５ａに接続され、大吉Ｉ
メモリで構成される。システムメモリ１３ａＬｔＣＰＵ
１１のワーキングメモリとして機能し、また、イメージ
データのような大量のデータを記憶する。ローカルメモ
リ１３ｂはバス１５ｂに接続され、小容量のメモリで形
成される。

０−カルメモリ１３ｂＬｔ周辺装置１０で実行されるコ
マンドを格納する。

バスアービタ１４ａはバス１５ａの使用権獲得のリクエ
ストを制御する。同様に、バスアービタ１４ｂはバス１
５ｂの使用権獲得のリクエストを＄１１１する。リクエ
スト信号ＲＥＱＩと７クノリツジ信号ＡＣＫＩからなる
第１のベアはバスアービタ１４ａと周辺装置１０との間
で転送され、リクエスト信号ＲＥＱ２と７クノリツジ信
号ＡＣＫ２からなる第２のベアはバスアービタ１４ｂと
周辺１ｕｔｉｏとの間で転送される。リクエスト信号Ｒ
ＥＱＩに応答して、バスアービタ１４ａはＣＰＵ１１に
、バス１５ａの使用権を周辺装置１１０に与えることを
要求するホールド・リクエスト信号ＨＲＥＱを送出する
。

このリクエスト信号を受は付ることがで′きるとき、Ｃ
Ｐｕ１１はバス７−ビタ１４ａｌ、、ホールド・アクノ
リッジ信号ＨＡＣＫを返す。ローカルメモリリクエスト
信号発生Ｂ１７（以下、単に［ＭＡＲＥＱ発生器という
）は、ＣＰＵ１１がローカルメモ１３ｂにアクセスする
ことを求めるとき、ローカルメモリ・アクセス・リクエ
スト化ＭＬＭＡＲＥＱをバス７−ビタ１４ｂに送出する
。

バスアービタ１４ａはリクエスト信号ＲＥＱＩとホール
ド・アクノリッジ信号ＨＡＣＫとを用いて、バッファコ
ントローラ１６に出力する＆１１ｗ信号を生成する。バ
ス７−ビタ１４ｂはリクエスト信号ＲＥＱ２とＬＭＡＲ
ＥＱ信号とを用いて、バ？コント０−ラ１６に出力する
ｔｉｌｌＩｌ１Ｍ号を生成する。バッフ７コント０−ラ
１６は、バスアービタ１４ａ及び１４ｂから供給される
＆ＩＪＩ信号からバッファ制御信号を生成する。生成さ
れたバフフッ１１１ｗＪ信号はバッファ１２をオン／オ
フすべきかどうかを示し、またバス１５ａと１５ｂの間
のデータの転送方向を示す。

周辺１ｉｓｔｉｏがシステムメモリ１３ａにアクセスし
たいとき、周辺装！！１０はリクエスト信号ＲＥＱＩを
ハイレベルにしてアクティブにする。このリクエスト信
号ＲＥＱ１に応答して、バスアービタ１４ａはホールド
・リクエスト信号）ＩＲＥＱをアクティブにする。ｃｐ
ｕｉｉが周辺装置１０にバス１５ａの使用権を与えるこ
とができるとき、もＣＰＵ１１はホールド・アクノリッ
ジ信号ＨＣＡＫを７クテイプにする。このときバスアー
ビタ１４ａで生成されるｌｌｌＮ１ＩＩ信号は、バッフ
７コントローラ１６に出力される。ホールドアクノリッ
ジ信号ＨＡＣＫはバスアービタ１４ｂに与えられる。

これにより、周辺装置１０にバス１５ｂの使用権が与え
られる。このとき、バスアービタ１４ｂで生成された制
御信号はバッフ７コントローラ１６に与えられる。そし
て、バッフ７コントロー７１６はデータがバッファ、１
２を通過できるようにするバッフ？１Ｉｌｌｌ信号を生
成する。そして、周辺装Ｍ１０はシステムメモリ１３ａ
に、関連するアドレスを供給する。このアドレスに対応
したデータはシステムメモリ１３ａから読み出され、バ
ス１５ａ、バッファ１２及びバス１５ｂを介して、周辺
１！！１０に転送される。又は、データは周辺装置１１
１０から供給され、システムメモリ１３ａに書き込まれ
る。

周辺装！１０がローカルメモリ１３ｂにアクセスしてそ
こから」ンンドを読み出６たいとき、周辺装置！１０は
リクエスト信号ＲＥＱ２をアクティブにする。バス７−
ビタ１４ｂが周辺装置１０にバス１５ｂの使用権を与え
ることができるとき、バス７−ビタ１４ｂは７クノリツ
ジ信＠ＡＣＫ２をアクティブにする。この場合、バッフ
ァコントローラ１６はバス７−ビタ１４ｂから供給され
る制御信号を参照して、バッファ１２を閏じるようにｌ
１ｌＩｌする。そして、周辺装＠１０が供給するアドレ
スに対応するコマンドがローカルメモリ１３ｂから読み
出され、周辺装置１０に転送される。

ＣＰＵ１１が０−カルメモリ１３ｂにアクセスしてここ
にコマンドを１き込みたいとき、ＣＰｔＪｌｌはＬＭＡ
ＲＥＱ発生器１７を柄部して、ＬＭＡＲＥＱ信号を７ク
テイブにする。ＬＭＡＲＥＱ発生器１７が出力するＬＭ
ＡＲＥＱ信号は、バス７−ビタ１４ｂに供給される。こ
のとぎ、バスアービタ１４ｂがすでに周辺装置１０にバ
ス１５ｂの使用権を与えているとき、アクノリッジ信号
ＡＧＫ２はアクティブに保たれる。従って、バッフ？１
２は０ＦＦＬ、ている。この間、バス１５ａからのデー
タはバッファ１２を通過することができない。周辺装置
１０がバス１５ｂを解放するとき、リクエスト化ＱＲＥ
Ｑ２をインアクティブにする。

この変化に応答して、バス７−ビタ１４ｂはアクノリッ
ジ信８　Ａ　ＣＫ　２をインアクティブにする。

そして、バッファコントローラ１６はバッファ１２をオ
ンにする。これにより、ＣＰＵ１１からのアドレス信号
はバッファ１２を通ることができるようになり、ローカ
ルメモリ１３ｂに供給される。そして、ＣＰＵＩＩで生
成されたコ゛ンンドがローカルメモリ１３ｂの対応する
エリア内に履き込まれる。

ＣＰＬＪｌｌがシステムメモリ１３ａにアクセスしたい
とき、ホールド・アクノリッジ信号ＨＡＧＫをアクティ
ブにしていなければ、ｃｐｕｉｌはバス１５ａを使うこ
とができる。

上記の方法において、２つのリクエスト信号ＲＥＱＩ及
びＲＥＱ２をもつ周辺装置１０は、扱うデータ（コマン
ドを含む概念である）の属性（タイプ）に基づいて、リ
クエスト信号ＲＥＱ１又はＲＥＱ２のいずれか一方を選
択する。周辺１ｔ１０がコマンドを必要とするとき、周
辺装置２１０はローカルメモリ１３ｂにアクセスする。

換言すれば、システムメモリ１３ａにアクセスする必要
はない。従って、このとき、ＣＰＵ１１の動作が中断し
てらまうことはない。

次に、第２図を参照して、第１図に示すシステムの詳細
な構成例について説明する。第２図に示すシステムは、
画像表示装Ｈ２０とＣＰＬＩ２１とを含む。これらは、
それぞれ第１図に示す周辺装Ｈ１０とＣＰＬＪＩＩに相
当する。画像表示装置２０は、ローカルバス２８を介し
てバッファ３゜に接続されている。このローカルバス２
８はアドレスバス、データバス及びコントロールバスか
らなる。バッノ？３０はバッファコントローラ２９でＩ
ＩＪＩＩＢされる。〇−カルメモリ２３−これは第１図
に示す０−カルメモリ１３しに相当する−はローカルバ
ス２８に接続されている。ＣＰＵ２１はシステムバス２
７を介して、バッファ３０に接続されている。このシス
テムバス２７はアドレスバス、データバス及びコントロ
ールバスからなる。

システムメモリ２２は第１図のシステムメモリ１３ａに
相当し、システムバス２７に接続されている。

画像表示装置２０はデータ・リクエスト信４ＱＲＥＱ及
びコマンド・リクエスト信＠ＣＲＥＱを出力することが
できる。このデータ・リクエスト信号ＤＲＥＱとコマン
ド・リクエスト信号ＣＲＥＱはそれぞれ、リクエスト信
号ＲＥＱ１及びＲＥＥＱ２に相当する。データ・リクエ
スト信ＲＤ　ＲＥＱはホールド・リクエスト信号ＨＲＥ
Ｑとして、直接ｃｐｕ２ｉに入力する。ＣＰＵ２１で生
成されたホールド・アクノリッジ信号ＨＡＣＫはデータ
リクエスト・アクノリッジ信号ＤＡＣＫとして、直接画
像表示装置２０＆：入力する。すなわち、バスアービタ
１４ａはＣＰＵ２１内に設けられている。画像表示装置
２０で生成されたコマンド・リクエスト信号ＣＲＥＱは
、第１図に示すバス７−ビタ１４ｂに相当するバスアー
ビタ２４に供給される。バス７−ど夕２４がコ゛？ンド
・リクエスト信号を受は付けることができるとき、バス
７−ビタ２４は画像表示装Ｍ２０にコマンド・リクエス
ト・アクノリッジ４Ｒ号０ＡＧＫを返す。ローカルメモ
リ・アクセス・リクエスト（ＬＭＡＲＥＱ）発生湿２５
−第１図に示すＬＭＡＲＥＱ発生器１７に相当する−は
ローカルメモリ・アクセス・リクエスト信号ＬＭＡＲＥ
Ｑを生成する。このＬＭＡＲＥＱ信号は、バスアービタ
２４に、送られる。

第３Ａ図は、ＬＭＡＲＥＱ発生器２５の回路図である。

同図において、ＬＭＡＲＥＱ発生器２５は？ドレスデコ
ーダ２５ａ、インバータ２５ｂ及びＡＮＤゲート２５ｃ
で構成される。アドレスデコーダ２５ａには、システム
バス２７を介してＣＰＵ２１から供給される３２ビツト
アドレスＡＯ〜Ａ３１のうちのビットＡ２２−Ａ５１が
供給される。ＣＰＵ２１がローカルメモリ２３にアクセ
スしようとするとき、アドレスデコーダ２５ａはビット
Ａ２２−Ａ５１をデコードして信号を出力する。インバ
ータ２５ｂは、第３Ｂ図に示すデータスト０−プ信号Ｄ
Ｓ　（０−７クテイプ信号）を反転する。第３Ｂ図に示
すように、ＣＰＵ２１内システムメモリ２２又は０−カ
ルメモリ２３にアクセスするとき、まずシステムバス２
７にアドレス信号（第３Ｂ図（ａ））を出力する。同時
に、ＣＰＬＩ２１はシステムバス２７にリード／ライト
イネーブル信号Ｒ／Ｗ（第３Ｂ図（Ｃ））を出力する。

そして、ＣＰＵ２１はアドレススト０−プ信号Ａｓ及び
デースト０−ブ信号ＤＳを出力する。

システムバス２７上のデータ（第３Ｂ図（ｂ））がシス
テムメモリ２２又は０−カルメモリ２３に１き込まれる
と、システムメモリ２２又はローカールメモリ２３で生
成されるデータコンプリート信号ＤＣがアクティブにな
る。データコンプリート信号ＤＣのこの変化に応答して
、データストロ−１信ＳＯＳ、アドレススト０−ブ信＠
ＡＳ及びリード／ライト信＠Ｒ／Ｗが順にインアクティ
ブにされる。画像表示装Ｎ２０は第３８図（ａ）〜第３
Ｂ図（ｅ）に示す信号をＣＰＵ２１とｒｆ４ｔ！に取り
扱う。

第３Ａ図に戻り、アドレスデコーダ２５ａ及びインバー
タ２５ｂの出力信号は、ＡＮＤゲート２５ｃに供給され
る。そして、ＡＮＤゲート２５Ｃはバスアービタ２４に
出力されるＬＭＡＲＥＱ信号を生成する。

第４図は、バスアービタ２４の回路図である。

同図において、バスアービタ２４はインバータを有する
ＡＮＤゲート２４ａと、インバータ２４ｂと、Ｒ３（リ
セット／セット）フリップフロップ２４ｃとを有する。

ＬＭＡＲＥＱ発生器２５で生成されたしＭＡＲＥＱ信号
は、インバータを介してＡＮＤゲート２４ａに与えられ
る。ＡＮＤゲート２４の他の入力端子には、画像表示装
置２０で生成されたコマンド・リクエスト信ＱＣＲＥＱ
が供給される。ＡＮＤゲート２４ａの出力端子は、フリ
ップフロップ２４ｃのセット端子に接続されている。フ
リップフロップ２４ｃのリセッｌ一端子には、インバー
タ２４ｂを介してコ゛ンンド・リクエスト信号ＣＲＥＱ
Ｓ４ｊＪ、給される。ノリツブ７０ツブ２４ｃのＱ端子
出力は、画像表示１１２０に供給されるコマンド・リク
エスト・アクノリッジ信号ｃＡｃＫを形成する。ＬＭＡ
ＲＥＱ信号が７１１（インアクティブ）でコマンド・リ
クエスト信ｊｌｃＲＥＱが１Ｈ７（アクティブ）のとき
、コマンド・７クノリツジ信号ＣＡＣＫは？　Ｈ１に切
り換わる。他方、コマンド・リクエスト信号ＣＩｔ　Ｅ
　Ｑ　７％　’　Ｈ’から１１１に切り換わると、コマ
ンド・リクエスト・アクノリッジ信号ＣＡＣＫは７し′
に切り換わる。

第５図は、第２図に示すバッフ？３０とバッファコント
０−ラ２９の回路図である。バッファコントローラ２９
はインバータ２９ａ、２９ｅとＡＮＤゲート２９ｂ、２
９ｃ、２９ｆと、ＮＯＲゲート２９ｄとで構成されてい
る。バッフ７コント０−ラ２９にはデータ・リクエスト
・アクノリッジ信号ＤＡＣＫ、ＬＭＡＲＥＱ信号、コマ
ンド・リクエスト・７クノリツジ信ｊ＋ｃＡｃＫ、及び
システムバス２７からのリード／ライト（ＨＭ　Ｒ／　
Ｗが供給される。バッフ？３０は双方向バッファ３０ａ
、３０ｂ、３０ｃ及び３０ｄＴ−構成されている。これ
らの双方向バッフ？はロー７クテイブなゲート端子Ｇ（
インバータを有する）と方向端ＦＤＩＲを有する。各双
方向バッフ？３０ａ〜３０ｄのゲート端子Ｇには、コマ
ンド・リクエスト・アクノリッジ信号ＣＡＣＫがｆｌ？
のとき、各双方向バッファ３０ａ−３０ｄＬ１ＯＦＦ’
Ｔ”あり、信号を通さない。他方、コマンド・リクエス
ト・アクノリッジ信号ＣＡＣＫがｖ　Ｈｖのとき、各双
方向バッファ３０ａ−３０ｄはこれらの方向端子ＤＩＲ
に与えられる信号によって特定された方向にデータを通
過させる。方向端子ＤＩＲが？　Ｈ９のとき、各双方向
バッフ？３０ａ−３０ｄはデータをＡからＢの方向にの
み通す。他方、方向端子ＤＩＲがｔＬｖのとき、各双方
向バッフ？３０ａ−３０ｄはデータを８からへの方向に
のみ通す。

各双方向バッフ？の上記動作を次の表に示す。

表 双方向バッファ３０ａの方向端子ＤＩＲには、インバー
タ２９ａを介してデータ・リクエスト・アクノリッジ信
ＱＤＡＣＫが与えられる。双方向バッフ？３０ｂの方向
端子ＤＩＲに与えられるべき信号は、インバータを有す
るＡＮＤゲート２９ｂ、２９ｃとＮＯＲゲート２９ｄと
から成る論理回路によって形成される。この論ＪＩＤ路
にはデータ・リクエスト・７クノリツジ信８　Ｄ　Ａ　
ＣＫと、ＬＭＡＲＥＱ信号及びリード／ライト信号Ｒ／
Ｗが与えられる。ＮＯＲゲート２９ｄの出力は、双方向
バッフ？３０ｂの方向端子ＤＩＲに接続されている。双
方向バッフ７３０Ｃの方向端子ＤＩＲ１１ｔ、インバー
タ２９ｅを介してデータ・リクエスト・アクノリッジ信
＠ＤＡＧＫが供給される。

双方向バッファ３０ｄの方向端子ＤＩＲには、２つのイ
ンバータを有するゲート２９ｆの出力信号が供給される
。データ・リクエスト・アクノリッジ信号ＤＡｃＫはイ
ンバータを介してＡＮＤゲート２９ｆに供給され、ＬＭ
ＡＲＥＱ信号はＡＮＤゲート２９ｆに直接供給される。

ＡＮＤゲート２９「の出力信号は、インバータを介して
双方向バッファ３０ｄの方向端子ＤＩＲに供給される。

次に、第２図に示す実施例の動作について説明する。は
じめに、第６図を参照して、コマンドがローカルメモリ
２３から画像表示装置２０に与えられ、イメージデータ
がシステムメモリ２２から画像表示装置２０に転送され
る場合について説明する。第６図に示すように、画像表
示装置２０はコマンド・リクエスト信号ＣＲＥＱをｖ　
Ｈｖレベルにしてこれをアクティブにする。もし、この
とき、ＬＭＡＲＥＱ信号がインアクティブな状態であれ
ば、バス７−ピタ２４はコマンド・リクエスト・アクノ
リッジ信号ＣＡＣＫを１Ｈ１にしてアクティブにする。

コマンド・リクエスト信号０ＲＥＱがｖ　Ｈｖの間、画
像表示装置２０はコマンド・リクエスト・７クノリツジ
信号ＣＡＣＫは１Ｈ１なので、第５図に示すすべての双
方向バッファ３０ａ〜３０ｄは閉じている。画像表示装
！２０で生成されるアドレス信号が０−カルメモリ２３
（供給され、対応するコマンドＣ１と２つの連続するパ
ラメータ（第６図（ｅ））がローカルメモリ２３から読
み出され、第６図＜８）に示すように、画像表示装！２
０のサイクルで画像表示装置２０に転送される。コマン
ドＣ１を実行した後、画ｆ１１表示装Ｍ２０は次のコマ
ンドＣ２と２つのパラメータＰを同様にして入力する。

もし、コマンドＣ２が画像データ転送コマンドであると
き、画像表示装置２０はデータ・リクエスト信号０ＲＥ
Ｑをｆ１ルベルにしてこれをアクティブにする。

ＣＰＵ２１がシスアムバス２７の使用権を画像表示ｖｔ
置２０に渡すことができるとき、ＣＰＵ２１はホールド
・アクノリッジ信号ＨＡＣＫをアクアイブ、すなわちデ
ータ・リクエスト・アクノリッジ信号をアクアイブにす
る。この時、コマンド・リクエスト・７クノリツジ信号
ＣＡＣＫはすでにインアクティブとなっている。従って
、双方向バッーノ７３０は画像表示装置２０からのアド
レス信号を通す。そして、このアドレス信号はシスタム
バス２７を介してシステムメモリ２２に供給される０画
像表示￥Ａ置２０が画像データの入力を要求する場合、
リード／ライト信号Ｒ／Ｗを７日７レベルに設定する。

信号ＬＭＡＲＥＱ及びＣＡＣＫｕ’Ｌ’ｔ’Ｍす、信号
ＤＡＣＫ及ヒＲ／　Ｗ　＄、ｔｖ　Ｈｖなので、双方向
バッファ３０は八から８の方向にのみ画像データを通す
ことができる。従って、第６図（ｅ）に示すように、デ
ータＤＩ。

Ｄ２．・・・が２！袂的にシステムメモリ２２から読み
出され、画像表示１ｉｆｆ２０に転送される。この間、
双方向バッファ３０ｃはＢから爪方向にのみ、アドレス
ストローブ信号ＡＳやデータストローブ信号ＤＳなどの
問罪信号を通す。最優のデータＤ−が転送されると、画
像表示装置２０はデータ・リクエスト信号ＤＲＥＱをイ
ンアクティブにする。

転送されたデータは、画像表示装置２２０に接続する表
示メモリ２６に記憶される。

次に、第７図を参照して、画像表示装置２０からのデー
タリクエスト化Ｍ　Ｄ　ＲＥ　Ｑ’とＬＭＡＲＥＱ発生
器２５からのしＭＡＲＥＱ信号とが競合する場合につい
て説明する。いま、第７図に示すように、コマンドＣ１
とパラメータＰがシステムメモリ２２から読み出されて
いる問に、ＬＭＡＲＥＱ信号が７クテイプにされたもの
と仮定する。このとき、コマンド・リクエスト・アクノ
リッジ信号ＣＡＣＫは１１（７に保持されているので、
すべての双方向バッフ？３０ａ〜３０ｄは閏じている。

すなわち、コマンド・リクエスト・７クノリツジ信号Ｃ
ＡＣＫは、ＣＰＵ２１に最後のパラメータＰの転送の終
了を持たせる。＆ｆ後のパラメータＰの転送が完了する
と、画像表示ｖｔ１２０はコマンド・リクエスト信号Ｃ
ＲＥＱをインアクティブにする。そして、ＣＰＵ２１に
よるローカルメモリ２３への最初のアクセス＃１が行な
われる。ＣＰＵ２１が°」７ンドをローカルメモリ２３
に門き込むとき、リード／ライト信号Ｒ／ＷはｖＬｖレ
ベルにセットされ、双方向バッフ？３０はこのコマンド
を八から８方向に通す。他方、もしＣＰＵ２１が」マン
トをローカルメモリ２３から読み出すとき、リード／ラ
イト信号Ｒ／　ＷはｖＨｖにセットされ、双方向バッフ
ァ３０はこのコマンドをＢからＡの方向に通す。そして
、ローカルメモリ２３に対する第２及び第３のアクセス
＃２．　＃３が同様にして行なわれる。

第７図の場合では、第３のアクセス＃３が行われている
間に、画像表示装置２０はコマンド・リクエスト信号Ｃ
ＲＥＱをアクティブにする。第３のアクセス＃３が終了
したとき、データコンプリート信号ＤＣがローカルメモ
リ２３から双方向バッフ？３０を介してＣＰＣＩ２１に
送られる。データフンブリート信号ＤＣの受信に応答し
て、ＣＰＵ２１ｋｔＬＭＡＲＥＱ信号をインアクティブ
するようにＬＭＡＲＥＱ発生器２５を副部する。これに
より、コマンド・リクエスト・７クノリツジ信号ＣＡＣ
Ｋは、バスアービタ２４によりアクティブにされる。そ
して、画像表示装置２０は前述した方法で、コマンドＣ
２とパラメータＰを入力する。

次に、第８図及び第９図を参照して、画像表示１ｍ２０
の構成例について説明する。ホストバスインタフェース
ロ路３１は、ＣＰＵ２１．バッフｙ３０．０−カルメモ
リ２３及びバスアービタ２４とのインタフェースをとる
。内部アドレスバス３６ａ及び内部データバス３６ｂは
、ホストインタフェース０路３１からのびている。コマ
ンド・フェッチユニット３２１画像描画ユニット３３及
び表示ユニット３４は内部アドレスバス３６ａ及び内部
データバス３６ｂに接続されている。コマンドフェッチ
ユニット３２は、コマンドをフェッチする。画像描画ユ
ニット３３は、直線や曲線のような種々の図形を描画す
る。表示ユニット３４は、グラフィックバスインタフェ
ース３５を介してＣＲ丁デイスプレィのようなデイスプ
レィ装置をｔＪＪ　ｌｉｔ　Ｌ、ここに図形を表示する
。

第９図は、第８図に示す」マントフェッチユニット３２
の回路図である。コマンドフェッチスタート回路４１は
コマンドをフェッチするための命令を生成する。この命
令は、マイクロスタートアドレス・プログラマブル・ロ
ジックアレイ（ＰＬＡ）４３でアクティブする。コマン
ドフェッチスタート回路４１には、チップセレクト信＠
Ｃ８゜リード／ライト信Ｎ　Ｒ／　Ｗ及び必要な情報が
供給される。マイクＯＲ０Ｍ４４は？イタ０プログラム
を格納している。コマンドレジスタ４２は、内部データ
バス３６ｂを介して供給されるコマンドを一時的に格納
し、フェッチされたコマンドに対応するアドレスを出力
するようにＰＬＡ４３を制御Ｉする。アドレスがマイク
ＯＲ０Ｍ４４に供給されると、対応するマイクロブ０グ
ラムが読み出される。？イクロＲＯＭ４４からの信号は
複数ビッットからなる。このうちいくつかは種々のυｒ
ｍ信号を形成する。また、複数ビット中の２ビツトはＲ
Ｓフリップフロップ４５に供給されるセット及びリセッ
ト信号である。同様に、複数ビット中の２ビツトはＲＳ
フリップフ０ツ１４６に供給されるセット及びリセット
信号である。

コマンド・リクエスト信号ＣＲＥＱの生成を要求するマ
イク０プ０グラムのアドレスがマイクＯＲ０Ｍ４４に与
えられると、フリップ７０ツブ４５がセットされる。こ
のとき、フリップフロップ４６はリセットされているの
で、コ゛ンンド・リクＩスト信ｊＭｃＲＥＱが７リツプ
７０ツブ４５のＱ端Ｉから生成され、ＡＮＤゲート４７
及びホスドパスインタフＩ−ス回路３１を通る。コマン
ド入力の終了を示すコマンドがコマンドレジスタ４２に
格納されると、マイクロＲＯＭ４４はリセット信号を７
リツプフ０ツブ４５に出力する。従って、コマンド・リ
クエスト信号ＣＲＥＱはインアクティブとなる。

データ・リクエスト信号ＤＲＥＱの生成を要求するマイ
クロプログラムのアドレスがマイクロＲＯＭ４４に与え
られると、フリツプフロツプ４６がセットされる。デー
タリクエスト信号０ＲＥＱが７リツプ７０ツブ４６のＱ
ｔｉＦから得られ、ホストインタフェース回路３１を通
る。対応するデータの入力の終了を要求するマイクロプ
ログラムの７ドレスがりえられると、ノリツブ７０ツブ
４６にリセット信号を出力する。上記動作の間アドレス
詣算器４８はマイクｏＲＯＭ４４により制−されて、所
望のコマンドに関するアドレスを出力する。

次に、第１０図を参照して、本発明の第２の実施例を説
明する。第２の実施例では、システム中に２つのＣＰＵ
１１ａ及び１１ｂが設けられ、周辺装置１１００Ｌｔ３
つのリクエスト信号ＲＥＱ１．ＲＥＱ２及びＲＥＱ３を
生成することができる。ＣＰＵ１１ａ、バｙ７ｙ１２ａ
、バッフ？コントローラ１６ａ及びしＭＡＲＥＱ発生器
１７ａは、第１図に示す対応の７０ツクと同一である。

ＣＰＵ１１ｂはバス１５ｃに接続されている。バス１５
ｃにはシステムメモリ１３Ｃが接続されている。バス７
−ビ歪１４Ｃは、周辺装置１００からのバス１５ｃの使
用権獲ＩＲ要求を副葬する。リクエスト信号ＲＥＱ３に
応答して、バスアービタ１４ＣはＣＰＵ１１　ｂにホー
ルド・リクエスト、信号ＨＲＥＱを出力する。ＣＰＵ１
１ｂがバス１５ｃの使用権を周辺装＠　１００に譲るこ
とができるとき、ｃｐｕｉ　１ｂはホールド・アクノリ
、ツジ信号ＨＡＣＫをアクティブにする。ホールド・ア
・クツリッジ信＠ＨＡＣＫのこの変化に応答して、バス
７−ビタ１４Ｃはリクエスト・、アクノリッジ信ｊｌＡ
ｃＫ３を７クテイプにする。バッファ１２ｂはバス１５
ｂと１５ｃとの間に設けられ、バッファコントＯ−ラ１
６ｂで制御される。バッフ７コントローラ１６ｂは、前
述したバッファコント０−ラ１６ａと同様にして、バス
アービタ１４ｂ及び１４Ｃから供給される糾雑信号によ
ってＩＩＩされる。ＣＰＵ１１ａ及び１１　ｂｔ’生成
されるホールド・アクノリッジ信号は、信号線（便宜上
図示なし）を介してバスアービタ１４ｂに供給される。

バスアービタ１４ｃが周辺装置１００にバス１５ｃの使
用権を与えるとき、バスアービタ１４ｂはＣＰＵ　１１
　ｂからのホールド・アクノリッジ信号ＨＡＣＫに応答
して、バス１５ｂの使用権を周辺Ｖｔ冨１００に与える
。

（発明の効！り 以上説明したように、本発明によれば、転送するデータ
の種類に対応して複数のバス権獲得制御を持つことがで
きるため、各データの性質（アクセス頻度、データ陽な
と）に合ったメモリ構成ができ、よって最適なシステム
設計が可能となる等の特徴を有するものである。

【図面の簡単な説明】

第１図は単一のＣＰＵを用いる本発明の第１の実施例に
よるシステムの基本構成を図示するブロック図、 第２図は第１図に示すシステムの詳細な構成例のブロッ
ク図、 第３Ａ図は第２図に示すローカルメモリ・アクセス・リ
クエスト発生器の回路図、 第３Ｂ図は第２図に示すシステムバス又はローカルバス
上の信号のタイミング図、 第４図は第２図に示すバスアービタの回路図、第５図は
第２図に示すバッフ？とバッファコント０−ラの１路図
、 第６図はコマンドと画像データが第２図に示す画像表示
装置に入力されるときに得られる信号のタイミング図、 第７図は第２図に示すローカルメモリに対する画像表示
装置ｆ７クセス要求が０−カルメモリ・アクセス・リク
エスト発生器を介して中央処理装置による０−カルメモ
リ対するアクセス要求と競合した場合に得られる信号の
タイミング図、１８図は画像表示装置の構成例のブロッ
ク図、第９Ｆｊ！Ｊは画像表示装置内に設けられたコマ
ンドフＩツチユニットの７０ツク図、 第１０図は２つのＣＰＵが用いられる本発明の１１２の
実施例によるシステムの基本構成を示すブロック図、及
び 第１１図はＣＰＵと周辺装置を含む従来のシステムのブ
ロック図である。 図において、 １０は周辺￥ＡＷ１． １１はｃｐｕ。 １２はバッノ？、 １３ａはシステムメモリ、 １３ｂはローカルメモリ、 １４ａ、１４ｂはバスアービタ、 １５ａ、１５ｂはバス、 １６はバスコント０−ラ、 ２０は画一表示装置、 ２１はｃｐｕ。 ２２はシステムメモリ、 ２３は０−カルメモリ、 ２４はバス７−ビタ、 ２５は０−カルメモリアクセスリクエスト発生器、２６
は表示メモリ、 ２７はシステムバス、 ２８は０−カルバス、 ２９はバッファコントローラ、 ３０はバラ２７ である。

Claims (2)

【特許請求の範囲】
1. （１）バス使用権を獲得してデータ制御を行うデータ制
   御装置（１０、２０、１００）において、転送を要求す
   るデータの種類に応じたバス使用権の要求を発生する手
   段（４５−４７）を有することを特徴とするデータ制御
   装置。
2. （２）転送を要求するデータの種類に応じたバス使用権
   の要求を発生し、要求したバス使用権を獲得してデータ
   制御を行うデータ制御装置 （１０、２０、１００）と、 少なくとも１つのデータ処理装置（１１； ２１；１１ａ；１１ｂ）と、 複数のメモリ（１３ａ、１３ｂ；２２、２３；１３ａ、
   １３ｂ、１３ｃ）と、 前記データ制御装置とデータ処理装置と複数のメモリと
   を接続するバス（１５ａ、１５ｂ；２７、２８；１５ａ
   、１５ｂ、１５ｃ）と、前記データ制御装置からのバス
   使用権の要求に基づき、前記データ制御装置を制御して
   前記バス上のデータの競合回避の制御を行うバスアービ
   タ（１４ａ、１４ｂ；２１、２４；１４ａ、１４ｂ、１
   ４ｃ）とを有することを特徴とするシステム。