JPH06175926A

JPH06175926A - データ処理装置

Info

Publication number: JPH06175926A
Application number: JP4350870A
Authority: JP
Inventors: Shigeki Matsuoka; 茂樹松岡
Original assignee: MegaChips Corp
Current assignee: MegaChips Corp
Priority date: 1992-12-03
Filing date: 1992-12-03
Publication date: 1994-06-24

Abstract

(57)【要約】【目的】低速メモリとキャッシュメモリとで構成され
た階層メモリシステムに高速メモリシステムを併設しキ
ャッシュミスや低速メモリへの書き込みによる性能の低
下をなくしたデータ処理装置において、キャッシュメモ
リと高速メモリの容量を可変にする。【構成】デコーダ１８により指示信号ＳＥＬ１，ＳＥ
Ｌ０をデコードし、このデコード結果に応じて、同期メ
モリ８１〜８４をＣＰＵ１のデータバスまたは同期メモ
リコントローラ７の上位アドレスバスに切換え接続する
バススイッチ２１，２２を設けた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、階層メモリを有する
ＣＰＵシステムに関し、特にＣＰＵとメモリとのインタ
ーフェースの改善を図ったものに関するものである。

【０００２】

【従来の技術】図１０に従来のこの種のＣＰＵシステム
の一例を示す。この従来例は典型的な階層メモリシステ
ムであり、小容量の高速メモリを大容量の低速メモリの
キャッシュとして使用している。図１０において、１は
ＣＰＵ、２はＣＰＵが実行すべき命令や処理すべきデー
タ等を記憶する低速メモリシステムであり、ＤＲＡＭ等
のビット単価の安価なメモリで構成するのが一般的であ
る。３は低速メモリシステム２に記憶された情報の一部
を記憶しているキャッシュメモリであり、ＳＲＡＭ等の
ビット単価は高いが高速なメモリで構成するのが一般的
である。４はキャッシュメモリ３が記憶している情報が
低速メモリシステム２のどのアドレスに該当するかのア
ドレス情報を記憶するキャッシュタグメモリ、５はキャ
ッシュメモリ３およびキャッシュタグメモリ４を制御す
るキャッシュメモリコントローラ、５１，５２，５３は
キャッシュメモリコントローラ５に内蔵された回路であ
り、５１はＣＰＵ１が出力する／ＲＤ信号の制御により
キャッシュタグメモリ４から上位アドレス情報AddHi を
入力するゲート、５２はＣＰＵ１が出力する／ＷＲ信号
の制御によりキャッシュタグメモリ４に対し上位アドレ
ス情報AddHi を出力するゲート、５３はＣＰＵ１が出力
するアドレスADDR中の上位アドレスとキャッシュタグメ
モリに記憶されている上位アドレスAddHi を比較し、こ
れらが一致しているか否かを示すキャッシュヒット信号
Hit を出力する比較器である。

【０００３】次に動作について説明する。キャッシュメ
モリ３には低速メモリシステム２の一部の内容がマッピ
ングされており、キャッシュタグメモリ４にはキャッシ
ュメモリ３に保持されている内容が低速メモリシステム
２のどの部分に相当するかのアドレス情報を保持してい
る。

【０００４】ＣＰＵ１が命令またはデータを読み込む場
合、ＣＰＵ１はその動作クロックに同期してキャッシュ
メモリ３の内容をＣＰＵ１に取り込み、かつキャッシュ
タグメモリ４の内容をキャッシュメモリコントローラ５
に取り込む。キャッシュタグメモリ４の内容とＣＰＵ１
が出力するアドレスの情報が一致すれば、ＣＰＵ１は取
り込んだキャッシュメモリ３の内容を使って処理を継続
する。キャッシュタグメモリ４の内容とＣＰＵ１が出力
するアドレスの情報が不一致ならば、ＣＰＵ１は処理を
保留し低速メモリシステム２の内容の読み出しを行う。
読み出したデータはキャッシュメモリ３に書き込まれ、
アドレスはキャッシュタグメモリ４にも書き込まれる。

【０００５】これに対し、ＣＰＵ１がデータを書き込む
場合、ＣＰＵ１はキャッシュメモリ３にデータを、キャ
ッシュタグメモリ４にアドレスを書き込むと同時に、低
速メモリシステム２にデータの書込みを要求する。低速
メモリシステム２がＣＰＵの書込み要求を受付け可能の
場合、ＣＰＵ１は低速メモリシステム２へデータを書込
む処理を継続する。低速メモリシスシム２がＣＰＵ１の
書込み要求を受付け不可能の場合は、ＣＰＵ１は書込み
要求の受付が可能になるまで処理を保留する。

【０００６】このように、階層メモリシステムは、ＣＰ
Ｕの参照するアドレスが時間的にも空間的にも局所的で
あることを利用して、高速かつ大容量にみえるメモリを
実現する手法であり、ＣＰＵと大容量の低速メモリとの
間に小容量の高速メモリを設け、この小容量の高速メモ
リを大容量の低速メモリのキャッシュとして使用するこ
とにより、両者のアクセスギャップを埋め、ＣＰＵにと
って、あたかも高速かつ大容量メモリが実在するかのよ
うにみせることができる技法である。

【０００７】しかしながら、この方式では、

【０００８】(1) キャッシュメモリの内にＣＰＵが読み
出したい命令やデータがない場合、低速メモリシステム
から読み出しを行うので性能が低下する。

【０００９】(2) キャッシュメモリの内にＣＰＵが読み
出したい命令やデータがあるかないかは予測不可能なた
め、処理時間を明確に規定できない。これは実時間処理
システムの場合障害となる。

【００１０】(3) 書込みの場合、低速メモリシステムの
書込み要求受付けが不可能ならば、ＣＰＵの処理は保留
され性能が低下する。これは高速にＣＰＵの内容を退避
したい例外処理等のレスポンスを悪くする。

【００１１】(4) また、キャッシュがライトスルー方式
の場合、書込みデータはキャッシュに書き込まれると同
時に必ず低速メモリシステムにも転送されるので、低速
メモリシステムのバス使用率が高くなる。

【００１２】といった問題点がある。しかるに、このよ
うな階層メモリシステムの持つ種々の問題点を同時に解
決できるシステムが、本件発明者により既に開発されて
いる。

【００１３】図５は本件発明者により既に開発され、特
願平４−８３３６２号として出願された明細書に記載さ
れた従来のＣＰＵシステムである。このＣＰＵシステム
は、低速メモリ，キャッシュメモリで構成された通常の
階層メモリシステムに、キャッシュメモリと同じタイミ
ングで動作する高速メモリ、およびＣＰＵが高速メモリ
と命令，データのやりとりを行なう場合に高速メモリが
アクセスされたかどうかを判別するためのデコーダを追
加して設けることにより、ＣＰＵが高速メモリをアクセ
スする場合は、高速メモリ領域のみをアクセスするよう
にするとともに、ＣＰＵが高速メモリ以外の領域をアク
セスした場合は通常の階層メモリと同様に動作できるよ
うにしたものである。

【００１４】図において、１はプログラムとして記述さ
れた一連の命令に従ってデータの処理を実行するＣＰ
Ｕ、２はＣＰＵが実行すべき命令や処理すべきデータ等
を記憶する低速メモリシステムであり、これはＤＲＡＭ
等の、ビット単価が安価なメモリで構成するのが一般的
である。３は低速メモリシステム２に記憶された情報の
一部を記憶しているキャッシュメモリであり、これはＳ
ＲＡＭ等の、ビット単価は高いが高速でアクセスが可能
なメモリで構成するのが一般的である。４はキャッシュ
メモリ３が記憶している情報が低速メモリシステム２の
どのアドレスに該当するかを示すアドレス情報を記憶す
るキャッシュタグメモリ、６はキャッシュメモリ３と同
じタイミングで動作する高速メモリであり、これはキャ
ッシュメモリ３と同程度のアクセス速度，同程度の容量
を有する。

【００１５】また、８はＣＰＵ１が出力する上位アドレ
スをデコードして、キャッシュメモリ３およびキャッシ
ュタグメモリ４のチップ選択入力／ＣＥを制御するデコ
ーダ、９はデコーダ８が出力する信号HSELを反転した高
速メモリ選択信号／HSELを出力し、この高速メモリ選択
信号／HSELにより高速メモリ６のチップ選択入力／ＣＥ
を制御するインバータ、７はキャッシュメモリ３，キャ
ッシュタグメモリ４および高速メモリ６を制御する同期
メモリコントローラであり、７１はＣＰＵ１が出力する
／ＲＤ信号の制御によりキャッシュタグメモリ４から上
位アドレス情報AddHi を入力するゲート、７２はＣＰＵ
１が出力する／ＷＲ信号の制御によりキャッシュタグメ
モリ４に対し上位アドレス情報AddHi を出力するゲー
ト、７３はＣＰＵ１が出力するアドレスADDR中の上位ア
ドレスとキャッシュタグメモリに記憶されている上位ア
ドレスAddHi を比較し、これらが一致しているか否かを
示すキャッシュヒット信号Hit を出力するとともに、イ
ンバータ９が出力する高速メモリ選択信号／HSELにより
高速メモリ６がチップ選択状態となったとき、その出力
を一致状態に固定する機能を持つ比較器である。

【００１６】次に動作について説明する。この従来例で
は高速メモリ６，キャッシュメモリ３はアドレスバス、
データバスを共有しており、ＣＰＵ１の動作クロックに
同期した読み出し（／ＲＤ），書込み（／ＷＲ）信号で
読み書きされる。高速メモリかキャッシュメモリかの選
択はデコーダ８によりＣＰＵ１が出力する上位アドレス
をデコードしてチップ選択入力（／ＣＥ）を制御するこ
とで実施される。

【００１７】ＣＰＵへの命令，データの転送時、ＣＰＵ
１は動作クロックに同期して同期メモリをアクセスし、
それが高速メモリ６領域に一致する場合、同期メモリコ
ントローラ７は常に一致信号を出力し、ＣＰＵ１は高速
メモリ６から読み込んだ命令，データを使って処理を継
続する。

【００１８】一方、ＣＰＵ１に命令，データを転送する
際、ＣＰＵ１がアクセスした領域が高速メモリ６領域で
ない場合はキャッシュメモリ３の内容がＣＰＵに取り込
まれ、キャッシュタグメモリ４の内容がＣＰＵが出力す
る上位アドレスと比較される。これらが一致する場合、
ＣＰＵ１は取り込んだキャッシュメモリ３の内容を使っ
て処理を継続し、不一致のときはＣＰＵ１は内部処理を
保留し、／ＭｅｍＲＤ信号をアクティブにして低速メモ
リシステム２に命令，データを要求する。低速メモリシ
ステム２はそれに応じ命令，データの準備ができるとＲ
ＤＢｕｓｙ信号をインアクティブにし、ＣＰＵへの命
令，データの転送を完了する。同時にキャッシュメモリ
３にも命令，データが書き込まれキャッシュタグメモリ
４にはアドレスが書き込まれる。

【００１９】ＣＰＵ１から同期メモリへのデータ転送
時、ＣＰＵ１は動作クロックに同期して同期メモリをア
クセスし、それが高速メモリ６領域の場合はＣＰＵ１の
出力するデータが高速メモリ６に書き込まれ、／Ｍｅｍ
ＷＲ信号はインアクティブのままで低速メモリシステム
２に書込みを要求しない。

【００２０】一方、ＣＰＵ１が同期メモリにデータを転
送する際、それが高速メモリ領域でない場合はＣＰＵ１
の出力するデータがキャッシュメモリ３に書き込まれ、
アドレスがキャッシュタグメモリ４に書き込まれ、同時
に／ＭｅｍＷＲ信号をアクティブにして低速メモリシス
テム２にデータの書込みを要求する。

【００２１】低速メモリシステム２は書込み可能なら／
ＷＲＢｕｓｙ信号をインアクティブにし、ＣＰＵ１はこ
れを受けて低速メモリシステム２にデータを転送し処理
を継続する。

【００２２】以上の動作をＣＰＵの制御信号に着目して
述べると以下のようになる。即ち、ＣＰＵ１への命令ま
たはデータ転送の場合に高速メモリ選択信号がインアク
ティブのときは、ＣＰＵ１はキャッシュメモリ３の内容
をＣＰＵに転送し、かつキャッシュタグメモリ４の内容
を同期メモリコントローラ７に転送するよう制御信号を
発生し、上記同期メモリコントローラ７はキャッシュタ
グメモリ４の内容をＣＰＵ１の上位アドレスと比較し、
一致した場合は一致信号をアクティブにしてＣＰＵ１に
送出し、ＣＰＵ１は内部処理を継続し、低速メモリシス
テム２に対し読み出しが行われないよう制御信号を発生
し、不一致の場合は一致信号をインアクティブにしてＣ
ＰＵ１に送出し、ＣＰＵ１は内部処理を保留し低速メモ
リシステム２から命令またはデータをＣＰＵ１に転送す
るよう制御信号を発生する。

【００２３】ＣＰＵ１への命令またはデータ転送の場合
に高速メモリ選択信号がアクティブのときは、ＣＰＵ１
は高速メモリ６の内容をＣＰＵ１に転送するよう制御信
号を発生し、上記同期メモリコントローラ７はこのとき
一致信号をアクティブに固定してＣＰＵ１に送出し、Ｃ
ＰＵ１は内部処理を継続し、低速メモリシステム２に対
し読み出しが行われないよう制御信号を発生する。

【００２４】また、ＣＰＵ１からのデータ書込みの場合
に高速メモリ選択信号がインアクティブの時は、ＣＰＵ
１はＣＰＵ１から出力されたデータがキャッシュメモリ
３に書き込まれ、ＣＰＵ１から出力されたアドレスがキ
ャシュタグメモリ４に書き込まれ、かつ低速メモリシス
テム２へデータの書込みが行われるように制御信号を発
生する。

【００２５】ＣＰＵ１からのデータ書込みの場合に高速
メモリ選択信号がアクティブの時は、ＣＰＵ１はＣＰＵ
１から出力されたデータが高速メモリ６に書き込まれる
よう制御信号を発生し、低速メモリシステム２へデータ
の書込みが行われないよう制御信号を発生する。

【００２６】また、図６は本件発明者により開発された
他の従来例で、図において、図５と同一符号は同一のも
のを示す。この従来例は、キャッシュメモリ，キャッシ
ュタグメモリ，高速メモリをそれぞれ２つずつ設けるこ
とにより、同期メモリを命令用とデータ用に分離するよ
うにしたものである。図において、３１，３２はそれぞ
れ命令用，データ用のキャッシュメモリ、４１，４２は
それぞれ命令用，データ用のキャッシュタグメモリ、６
１，６２はそれぞれ命令用，データ用の高速メモリであ
る。８はＣＰＵ１が出力するキャッシュメモリ３１，３
２およびキャッシュタグメモリ４１，４２のチップ選択
入力／ＣＥを制御するデコーダ、９はデコーダ８が出力
する信号HSELを反転した高速メモリ選択信号／HSELを出
力し、この高速メモリ選択信号／HSELにより高速メモリ
６１，６２のチップ選択入力／ＣＥを制御するインバー
タである。

【００２７】この図６の従来例において、１は図５のＣ
ＰＵ１に相当するＣＰＵであるが、同期メモリを命令用
とデータ用に分離したことに対応して、動作クロックに
同期した読み出し信号／ＲＤを／ＲＤ１，／ＲＤ２の２
つに、動作クロックに同期した書込み信号／ＷＲを／Ｗ
Ｒ１，／ＷＲ２の２つにそれぞれ分離し、／ＲＤ２，／
ＷＲ２をＣＰＵの動作クロックの半サイクル分、／ＲＤ
１，／ＷＲ１よりずらせて発生するようにしている。ま
た、１３は読み出し信号／ＲＤ１，／ＲＤ２の論理積を
とって同期メモリコントローラ７の読み出し制御入力／
ＲＤに入力するアンドゲート、１４は書込み信号／ＷＲ
１，／ＷＲ２の論理積をとって同期メモリコントローラ
７の書込み制御入力／ＷＲに入力するアンドゲート、１
２，１１はＣＰＵ１から出力されたその動作クロックお
よびその反転信号により同期メモリコントローラ７から
出力された同期メモリの下位アドレスをそれぞれ保持す
るラッチ、１０はＣＰＵ１から出力されたその動作クロ
ックを反転するインバータである。

【００２８】この従来例によれば、同期メモリとして命
令用とデータ用の２系統が用意されているので、ＣＰＵ
の１つのサイクルを２つに分割しその前半を命令のアク
セス，後半をデータのアクセスに割り当て、命令アドレ
ス, データアドレスを半サイクルずつ出力することによ
り、図７に示すように、命令, データを半サイクル毎に
データ線を介して授受することができるので、ＣＰＵの
高速化を図ることができる。

【００２９】また、図８は本件発明者の開発になるさら
に他の従来例を示し、図において、図１と同一符号は同
一のものを示す。

【００３０】この従来例は、ＣＰＵ１がデコーダ８の出
力を受けてキャッシュメモリ３，キャッシュタグメモリ
４と高速メモリ６をそれぞれ別々に読み出し，書込み信
号を制御する例である。ＣＰＵは高速メモリ選択信号が
アクティブの場合、読み出し時／ＨＲＤ信号，書込み時
／ＨＷＲ信号をアクティブにし、高速メモリ選択信号が
インアクティブの場合、読み出し時では／ＣＲＤ信号
を，書込み時では／ＣＷＲ信号をそれぞれアクティブに
する。

【００３１】この従来例では、同期メモリは常時選択さ
れたままであり、メモリがデータを出力するのにある程
度準備が整った段階でアクセスを待機するので、チップ
選択信号／ＣＥが入力されてはじめて読出しが行なわれ
る図５の従来例に比しメモリのアクセス時間に余裕がと
れる。

【００３２】また、図９は本件発明者の開発になるさら
に他の従来例を示すもので、この従来例は、ＣＰＵと同
期メモリコントローラを１チップ化し（図９ではこの同
期メモリコントローラを搭載したＣＰＵチップを同期メ
モリコントローラ７として示している）、低速メモリと
同期メモリでアドレスバスを共有する例である。

【００３３】図において、ＣＫ１は同期メモリライトま
たは低速メモリシステムリードライト時にＬとなるクロ
ック、ＣＫ２は同期メモリリード時にＬとなるクロック
である。

【００３４】この従来例では、ＣＰＵのアドレスを一旦
同期メモリコントローラで受けて同期メモリに出力する
必要がなくなるので、信号ラインを節減でき、ＣＰＵチ
ップのピン数の削減が可能となる。

【００３５】

【発明が解決しようとする課題】従来のＣＰＵシステム
は以上のように構成されており、図１１(b) に示すよう
に、キャッシュメモリ、低速メモリから構成される通常
の階層メモリシステムと、高速メモリのみからなる階層
を持たないメモリシステムとを共存させることにより、
図１１(a) に示すような階層メモリシステムの持つ種々
の問題点を一挙に解決することが可能となっている。

【００３６】しかしながら、この従来システムの構成で
は、実際の使用にあたって次のような問題を生じること
となる。

【００３７】即ち、これらの従来例の構成では、高速メ
モリ領域のデコードが一定であり、また、キャッシュメ
モリ、キャッシュタグメモリおよび高速メモリとＣＰＵ
の接続が固定であるため、キャッシュメモリ容量と高速
メモリ容量はハードウエアにより固定されている。

【００３８】このため、 (1) リアルタイムでない計算処理等、大容量の階層メモ
リシステムが必要な用途ではキャッシュ容量が大きいほ
ど性能が上がり、かつ高速メモリは不要であるが、上述
のような従来例ではそのような場合の対応ができない。

【００３９】(2) これに対し、リアルタイム処理等でデ
ータ，プログラム容量が小さい用途では、キャッシュメ
モリは不要であるのに対し、高速メモリはデータ，プロ
グラムを記憶するのに十分な容量が必要であるが、上述
のような従来例ではそのような場合の対応ができない。

【００４０】本発明は、上記のような従来のものの問題
点を解決するためになされたもので、同一のハードウエ
アで広範囲のアプリケーションに対応ができるＣＰＵシ
ステムを得ることを目的とする。

【００４１】

【課題を解決するための手段】この発明に係るＣＰＵシ
ステムは、同一ハードウエア構成で外部からの指定によ
りキャッシュメモリ容量と高速メモリ容量の割合いを可
変に設定できるように構成したものであり、このキャッ
シュメモリと高速メモリの容量の割合いの設定は、シス
テムの端子に印加される信号レベルまたはシステム内の
記憶要素に外部から設定された値により外部から与えら
れる指示に基づき、各同期メモリの選択信号を切り替
え、また高速メモリが選択されたことをＣＰＵに伝達す
る高速メモリ選択信号を切り替える回路を設けることに
より、これを行なうようにしたものである。

【００４２】また、この発明に係るＣＰＵシステムは、
キャッシュタグメモリのビット幅と高速メモリのビット
幅を等しくするようにしたものである。

【００４３】また、この発明に係るＣＰＵシステムは、
ＣＰＵと同期メモリとを同一半導体チップ上に搭載して
装置を構成したものである。

【００４４】また、この発明に係るＣＰＵシステムは、
ＣＰＵと同期メモリとをマルチチップモジュールに内蔵
して装置を構成したものである。

【００４５】また、この発明に係るＣＰＵシステムは、
システムへの外部からの指示が、システムの端子に印加
される信号レベルにより与えられるように構成したもの
である。

【００４６】また、この発明に係るＣＰＵシステムは、
システムへの外部からの指示が、システム内の記憶装置
に外部から設定された値により与えられるように構成し
たものである。

【００４７】さらに、この発明に係るＣＰＵシステム
は、同期メモリを命令用とデータ用で別個に有するよう
に構成したものである。

【００４８】

【作用】この発明においては、上述のように装置を構成
したことにより、高速メモリ領域の容量の割合いを外部
からの指示により可変にする。即ち、キャッシュメモリ
のみの構成の場合は、高速メモリ選択信号はアクティブ
になることなく、キャッシュメモリは下位アドレスによ
り選択される。外部からの指示により高速メモリとその
容量が決まった場合は、その範囲内では同期メモリは高
速メモリとして動作するよう、高速メモリ選択信号をア
クティブにして同期メモリコントローラに出力する。高
速メモリ領域範囲外ではキャッシュメモリまたはキャッ
シュタグメモリとして動作するよう、高速メモリ選択信
号をインアクティブにする。外部からの指示により高速
メモリのみの構成をとる場合は高速メモリ選択信号は常
にアクティブで同期メモリは高速メモリとして動作す
る。

【００４９】また、この発明によれば、上述のようにキ
ャッシュタグメモリのビット幅と高速メモリのビット幅
を等しくするようにしたので、キャッシュタグメモリま
たは高速メモリとして使用される同期メモリは、バスス
イッチを介してＣＰＵのデータバス、同期メモリコント
ローラの上位アドレスバス（タグバス）のどちらかに接
続することにより、キャッシュタグメモリと高速メモリ
とを入れ換え可能にすることができる。

【００５０】また、この発明に係るＣＰＵシステムは、
ＣＰＵと同期メモリとを同一半導体チップ上に搭載して
装置を構成したので、低コストでキャッシュタグメモリ
と高速メモリの役割を交換可能なものが得られるもので
ある。

【００５１】また、この発明に係るＣＰＵシステムは、
ＣＰＵと同期メモリとをマルチチップモジュールに内蔵
して装置を構成したので、単一チップで実現が困難なＣ
ＰＵシステムにおいて、キャッシュタグメモリと高速メ
モリの役割を交換可能なものが得られるものである。

【００５２】また、この発明に係るＣＰＵシステムは、
システムへの外部からの指示が、システムの端子に印加
される信号レベルにより与えられるように構成したの
で、単に信号の印加のみによりキャッシュタグメモリと
高速メモリの役割を容易に交換できる。

【００５３】また、この発明に係るＣＰＵシステムは、
システムへの外部からの指示が、システム内の記憶装置
に外部から設定された値により与えられるように構成し
たもので、初期設定によりキャッシュタグメモリと高速
メモリの役割を容易に設定できる。

【００５４】さらに、この発明に係るＣＰＵシステム
は、同期メモリを命令用とデータ用で別個に有するよう
に構成したので、ＣＰＵの１命令サイクルを２つに分割
し前半を命令アクセス，後半をデータアクセスに割当て
ることによりＣＰＵの高速化を図れるものにおいても、
キャッシュタグメモリと高速メモリの役割を容易に交換
できる。

【００５５】

【実施例】

実施例１．以下、この発明の一実施例を図について説明
する。図１は本発明の一実施例によるＣＰＵシステムを
示す。図において、８１，８２，８３，８４はＣＰＵ１
の動作クロックに同期して動作を行なう同期メモリであ
り、これはキャッシュメモリとしても高速メモリとして
も使用できるものであり、ビット単価は高価であるが高
速にアクセス可能なメモリで構成されている。１８は外
部からの指示信号ＳＥＬ１，ＳＥＬ０の２ビットの組合
せをデコードするデコーダ、２１，２２はバススイッチ
であり、上記デコーダ１８のデコード結果に応じてＣＰ
Ｕ１のバスにどのメモリを接続するかを切り換えること
により、上記メモリ８１，８２，８３，８４のどのメモ
リを高速メモリとして割当て、残りのメモリをキャッシ
ュメモリおよびキャッシュタグメモリとして割当てるか
を決定するバススイッチである。

【００５６】ＣＰＵの動作クロックに同期してＣＰＵに
命令を供給しまたはデータを授受可能な同期メモリがメ
モリ８１，メモリ８２，メモリ８３，メモリ８４として
用意されている。これらの役割りは、外部からの指示信
号ＳＥＬ１，ＳＥＬ０に応じて変化させることが可能で
あり、表１に示すようにＳＥＬ１，ＳＥＬ０＝００の時
は、これらのメモリ８１〜８４はいずれも高速メモリに
割当てられることはなく、通常の階層メモリシステムと
同様に動作する。即ち、メモリ８２はキャッシュメモリ
１，メモリ８１はそのタグメモリ，メモリ８４はキャッ
シュメモリ２、メモリ８３はそのタグメモリとして動作
する。

【００５７】これに対し、外部からの指示信号がＳＥＬ
１，ＳＥＬ０＝０１の時はメモリ８１および８２はキャ
ッシュタグメモリ１およびキャッシュメモリ１，メモリ
８３および８４は高速メモリ１および高速メモリ２とし
て動作し、図１に示したような通常の階層メモリシステ
ムに高速メモリを併設したシステムとして動作する。

【００５８】また、外部からの指示信号がＳＥＬ１，Ｓ
ＥＬ０＝１１の時はメモリ８１，８２，８３，８４は高
速メモリ１，２，３，４として動作することとなり、高
速メモリのみで構成した単一階層システムと同様に動作
する。

【００５９】以上の様子を表１に示す。

【００６０】

【表１】

【００６１】このように、本実施例ではキャッシュタグ
メモリと高速メモリの役割りの交換を可能とするため
に、バススイッチ２１，２２を設け、指示信号ＳＥＬ
１，ＳＥＬ０＝００の時、即ち、メモリ８１およびメモ
リ８３がともにキャッシュタグメモリとして動作する場
合はメモリ８１およびメモリ８３のデータ入出力端子Ｄ
をともに同期メモリコントローラ７が出力する上位アド
レスAddHi に接続する。

【００６２】また、指示信号がＳＥＬ１，ＳＥＬ０＝０
１の時、即ち、メモリ８１およびメモリ８３がそれぞれ
キャッシュタグメモリおよび高速メモリとして動作する
場合は、メモリ８１およびメモリ８３のデータ入出力端
子Ｄを同期メモリコントローラ７が出力する上位アドレ
スを伝達するAddHi バスおよびＣＰＵ１のデータバスに
それぞれ接続する。

【００６３】さらに、指示信号がＳＥＬ１，ＳＥＬ０＝
１１の時、即ち、メモリ８１およびメモリ８３がともに
高速メモリとして動作する場合は、メモリ８１およびメ
モリ８３のデータ入出力端子ＤをＣＰＵ１のデータバス
に接続するようにする。

【００６４】この様子を表２に示す。

【００６５】

【表２】

【００６６】一方、デコーダ１８の側では指示信号ＳＥ
Ｌ１，ＳＥＬ０と上位アドレスＡｄｄＨｉにより高速メ
モリが選択される場合は／ＨＳＥＬをＬ（アクティ
ブ），そうでない時はＨにする。／ＣＥ1 ，／ＣＥ2 ，
／ＣＥ3 ，／ＣＥ4 はそれぞれメモリ８１，８２，８
３，８４に割り当てられたアドレス領域がアクセスされ
た場合Ｌ（アクティブ）になる。

【００６７】この様子を表３に示す。

【００６８】

【表３】

【００６９】即ち、アドレスがメモリ８１，８２のアド
レス範囲内にあり、外部からの指示信号ＳＥＬ１，ＳＥ
Ｌ０がともに０であるときは、／ＣＥ1 ，／ＣＥ2 ，／
ＣＥ3 ，／ＣＥ4 はそれぞれ０，０，１，１、／ＨＳＥ
Ｌは１となる。

【００７０】また、アドレスがメモリ８３，８４のアド
レス範囲内にあり、外部からの指示信号ＳＥＬ１，ＳＥ
Ｌ０がともに０であるときは、／ＣＥ1 ，／ＣＥ2 ，／
ＣＥ3 ，／ＣＥ4 はそれぞれ１，１，０，０、／ＨＳＥ
Ｌは１となる。

【００７１】また、アドレスが高速メモリ８３のアドレ
ス範囲内にあり、外部からの指示信号ＳＥＬ１，ＳＥＬ
０がそれぞれ０，１であるときは、／ＣＥ1 ，／ＣＥ2
，／ＣＥ3 ，／ＣＥ4 はそれぞれ１，１，０，１、／
ＨＳＥＬは０となる。

【００７２】また、アドレスが高速メモリ８４のアドレ
ス範囲内にあり、外部からの指示信号ＳＥＬ１，ＳＥＬ
０がそれぞれ０，１であるときは、／ＣＥ1 ，／ＣＥ2
，／ＣＥ3 ，／ＣＥ4 はそれぞれ１，１，１，０、／
ＨＳＥＬは０となる。

【００７３】さらに、アドレスが高速メモリのアドレス
範囲外にあり、外部からの指示信号ＳＥＬ１，ＳＥＬ０
がそれぞれ０，１であるときは、／ＣＥ1 ，／ＣＥ2 ，
／ＣＥ3 ，／ＣＥ4 はそれぞれ０，０，１，１、／ＨＳ
ＥＬは１となる。

【００７４】また、アドレスが高速メモリ８１のアドレ
ス範囲内にあり、外部からの指示信号ＳＥＬ１，ＳＥＬ
０がともに１であるときは、／ＣＥ1 ，／ＣＥ2 ，／Ｃ
Ｅ3，／ＣＥ4 はそれぞれ０，１，１，１、／ＨＳＥＬ
は０となる。

【００７５】また、アドレスが高速メモリ８２のアドレ
ス範囲内にあり、外部からの指示信号ＳＥＬ１，ＳＥＬ
０がともに１であるときは、／ＣＥ1 ，／ＣＥ2 ，／Ｃ
Ｅ3，／ＣＥ4 はそれぞれ１，０，１，１、／ＨＳＥＬ
は０となる。

【００７６】また、アドレスが高速メモリ８３のアドレ
ス範囲内にあり、外部からの指示信号ＳＥＬ１，ＳＥＬ
０がともに１であるときは、／ＣＥ1 ，／ＣＥ2 ，／Ｃ
Ｅ3，／ＣＥ4 はそれぞれ１，１，０，１、／ＨＳＥＬ
は０となる。

【００７７】また、アドレスが高速メモリ８４のアドレ
ス範囲内にあり、外部からの指示信号ＳＥＬ１，ＳＥＬ
０がともに１であるときは、／ＣＥ1 ，／ＣＥ2 ，／Ｃ
Ｅ3，／ＣＥ4 はそれぞれ１，１，１，０、／ＨＳＥＬ
は０となる。

【００７８】さらに、アドレスが高速メモリのアドレス
範囲外にあり、外部からの指示信号ＳＥＬ１，ＳＥＬ０
がともに１であるときは、／ＣＥ1 ，／ＣＥ2 ，／ＣＥ
3 ，／ＣＥ4 はそれぞれ１，１，１，１、／ＨＳＥＬは
１となる。

【００７９】このように、上記実施例によれば、キャッ
シュメモリとしても高速メモリとしても使用できる同期
メモリを用意し、外部からの指示信号をデコードしてそ
の入力を同期メモリコントローラの下位アドレスバスあ
るいはＣＰＵのデータバスのいずれかに切り換えるよう
にしたので、その同期メモリの容量を、キャッシュメモ
リと高速メモリとに適宜分配でき、同一のハードウエア
で広範囲なアプリケーションに柔軟に対応できる。

【００８０】なお、上記実施例は高速動作が可能な同期
メモリを４個、外部からの指示信号を２本で構成した
が、本発明はこれに限定されるものではない。また、Ｃ
ＰＵとの接続を命令用メモリ，データ用メモリと分ける
場合にも本発明を適用できることは言うまでもない。

【００８１】実施例２．図２は本発明の他の実施例によ
るＣＰＵシステムを示す。図において、８１ａ，８２
ａ，８３ａ，８４ａはそれぞれデータ用の同期メモリ、
８１ｂ，８２ｂ，８３ｂ，８４ｂはそれぞれ命令用の同
期メモリである。これらはキャッシュメモリとしても高
速メモリとしても使用できるメモリであり、ビット単価
は高価であるが高速にアクセス可能なＳＲＡＭ等のメモ
リで構成されている。１８ａは外部からの指示信号ＩＳ
ＥＬ１，ＩＳＥＬ０，ＤＳＥＬ１，ＤＳＥＬ０の４ビッ
トの組合せをデコードするデコーダ、２１ａ，２２ａは
データ用のバススイッチであり、上記デコーダ１８ａの
デコード結果に応じてＣＰＵ１のバスにどのメモリを接
続するかを切り換えることにより、上記メモリ８１ａ，
８２ａ，８３ａ，８４ａのどのメモリを高速メモリとし
て割当て、残りのメモリをキャッシュメモリおよびキャ
ッシュタグメモリとして割当てるかを決定するバススイ
ッチである。また、２１ｂ，２２ｂは命令用のバススイ
ッチであり、上記デコーダ１８ａのデコード結果に応じ
てＣＰＵ１のバスにどのメモリを接続するかを切り換え
ることにより、上記メモリ８１ｂ，８２ｂ，８３ｂ，８
４ｂのどのメモリを高速メモリとして割当て、残りのメ
モリをキャッシュメモリおよびキャッシュタグメモリと
して割当てるかを決定するバススイッチである。また、
１０はＣＰＵ１が出力するクロック／ＣＬＫを反転して
ラッチ１１，１２のクロック入力端子に出力するインバ
ータ、１１は同期メモリコントローラ７が出力する下位
アドレスをラッチしてメモリ８１ａ，８２ａ，８３ａ，
８４ａに出力するラッチ、１２は同期メモリコントロー
ラ７が出力する下位アドレスをラッチしてメモリ８１
ｂ，８２ｂ，８３ｂ，８４ｂに出力するラッチ、１３は
／ＩＲＤと／ＤＲＤの論理積をとって同期メモリコント
ローラ７の／ＲＤ入力に出力するアンドゲート、１４は
／ＩＷＤと／ＤＷＤの論理積をとって同期メモリコント
ローラ７の／ＲＤ入力に出力するアンドゲートである。

【００８２】この実施例によれば、同期メモリとして命
令用とデータ用の２系統が用意されているので、ＣＰＵ
の１つのサイクルを２つに分割し、その前半を命令のア
クセス，後半をデータのアクセスに割当て、命令アドレ
ス，データアドレスを半サイクルずつ出力することによ
り、命令，データを半サイクル毎にデータ線を介して授
受することができるので、ＣＰＵの高速化を図ることが
できる。

【００８３】そして、その際、外部からの指示信号ＩＳ
ＥＬ１，ＩＳＥＬ０，ＤＳＥＬ１，ＤＳＥＬ０の組合わ
せによって、データ用のメモリ８１ａ，８２ａ，８３
ａ，８４ａのどのメモリをデータ用の高速メモリとして
割当て、残りのどのメモリをデータ用のキャッシュメモ
リおよびデータ用キャッシュタグメモリとして割当てる
のかを決定できる。また、これとは独立に、命令用のメ
モリ８１ｂ，８２ｂ，８３ｂ，８４ｂのどのメモリを命
令用の高速メモリとして割当て、残りのどのメモリを命
令用のキャッシュメモリおよび命令用のキャッシュタグ
メモリとして割当てるのかを決定できる。従って、この
実施例では表１に示す、指示信号に応じたメモリの割当
ては表１の３通りの状態ではなく、都合９通りの状態と
なる。

【００８４】即ち、外部からの指示信号ＤＳＥＬ１，Ｄ
ＳＥＬ０，ＩＳＥＬ１，ＩＳＥＬ０が０，０，０，０の
とき、メモリ８１ａ，８２ａ，８３ａ，８４ａはそれぞ
れキャッシュタグメモリ１，キャッシュメモリ１，キャ
ッシュタグメモリ２，キャッシュメモリ２となり、メモ
リ８１ｂ，８２ｂ，８３ｂ，８４ｂはそれぞれキャッシ
ュタグメモリ１，キャッシュメモリ１，キャッシュタグ
メモリ２，キャッシュメモリ２となる。

【００８５】また、外部からの指示信号ＤＳＥＬ１，Ｄ
ＳＥＬ０，ＩＳＥＬ１，ＩＳＥＬ０が０，０，０，１の
とき、メモリ８１ａ，８２ａ，８３ａ，８４ａはそれぞ
れキャッシュタグメモリ１，キャッシュメモリ１，キャ
ッシュタグメモリ２，キャッシュメモリ２となり、メモ
リ８１ｂ，８２ｂ，８３ｂ，８４ｂはそれぞれキャッシ
ュタグメモリ１，キャッシュメモリ１，高速メモリ１，
高速メモリ２となる。

【００８６】また、外部からの指示信号ＤＳＥＬ１，Ｄ
ＳＥＬ０，ＩＳＥＬ１，ＩＳＥＬ０が０，０，１，１の
とき、メモリ８１ａ，８２ａ，８３ａ，８４ａはそれぞ
れキャッシュタグメモリ１，キャッシュメモリ１，キャ
ッシュタグメモリ２，キャッシュメモリ２となり、メモ
リ８１ｂ，８２ｂ，８３ｂ，８４ｂはそれぞれ高速メモ
リ１，高速メモリ２，高速メモリ３，高速メモリ４とな
る。

【００８７】また、外部からの指示信号ＤＳＥＬ１，Ｄ
ＳＥＬ０，ＩＳＥＬ１，ＩＳＥＬ０が０，１，０，０の
とき、メモリ８１ａ，８２ａ，８３ａ，８４ａはそれぞ
れキャッシュタグメモリ１，キャッシュメモリ１，高速
メモリ１，高速メモリ２となり、メモリ８１ｂ，８２
ｂ，８３ｂ，８４ｂはそれぞれキャッシュタグメモリ
１，キャッシュメモリ１，キャッシュタグメモリ２，キ
ャッシュメモリ２となる。

【００８８】また、外部からの指示信号ＤＳＥＬ１，Ｄ
ＳＥＬ０，ＩＳＥＬ１，ＩＳＥＬ０が０，１，０，１の
とき、メモリ８１ａ，８２ａ，８３ａ，８４ａはそれぞ
れキャッシュタグメモリ１，キャッシュメモリ１，高速
メモリ１，高速メモリ２となり、メモリ８１ｂ，８２
ｂ，８３ｂ，８４ｂはそれぞれキャッシュタグメモリ
１，キャッシュメモリ１，高速メモリ１，高速メモリ２
となる。

【００８９】また、外部からの指示信号ＤＳＥＬ１，Ｄ
ＳＥＬ０，ＩＳＥＬ１，ＩＳＥＬ０が０，１，１，１の
とき、メモリ８１ａ，８２ａ，８３ａ，８４ａはそれぞ
れキャッシュタグメモリ１，キャッシュメモリ１，高速
メモリ１，高速メモリ２となり、メモリ８１ｂ，８２
ｂ，８３ｂ，８４ｂはそれぞれ高速メモリ１，高速メモ
リ２，高速メモリ３，高速メモリ４となる。

【００９０】また、外部からの指示信号ＤＳＥＬ１，Ｄ
ＳＥＬ０，ＩＳＥＬ１，ＩＳＥＬ０が１，１，０，０の
とき、メモリ８１ａ，８２ａ，８３ａ，８４ａはそれぞ
れ高速メモリ１，高速メモリ２，高速メモリ３，高速メ
モリ４となり、メモリ８１ｂ，８２ｂ，８３ｂ，８４ｂ
はそれぞれキャッシュタグメモリ１，キャッシュメモリ
１，キャッシュタグメモリ２，キャッシュメモリ２とな
る。

【００９１】また、外部からの指示信号ＤＳＥＬ１，Ｄ
ＳＥＬ０，ＩＳＥＬ１，ＩＳＥＬ０が１，１，０，１の
とき、メモリ８１ａ，８２ａ，８３ａ，８４ａはそれぞ
れ高速メモリ１，高速メモリ２，高速メモリ３，高速メ
モリ４となり、メモリ８１ｂ，８２ｂ，８３ｂ，８４ｂ
はそれぞれキャッシュタグメモリ１，キャッシュメモリ
１，高速メモリ１，高速メモリ２となる。

【００９２】さらに、外部からの指示信号ＤＳＥＬ１，
ＤＳＥＬ０，ＩＳＥＬ１，ＩＳＥＬ０が１，１，１，１
のとき、メモリ８１ａ，８２ａ，８３ａ，８４ａはそれ
ぞれ高速メモリ１，高速メモリ２，高速メモリ３，高速
メモリ４となり、メモリ８１ｂ，８２ｂ，８３ｂ，８４
ｂはそれぞれ高速メモリ１，高速メモリ２，高速メモリ
３，高速メモリ４となる。

【００９３】このように、本実施例ではキャッシュタグ
メモリと高速メモリの役割の交換を可能とするために、
バススイッチ２１ａ，２２ａ，２１ｂ，２２ｂを設け、
指示信号ＩＳＥＬ１，ＩＳＥＬ０，ＤＳＥＬ１，ＤＳＥ
Ｌ０＝００００の時、即ち、メモリ８１ａ，８１ｂおよ
びメモリ８３ａ，８３ｂがともにキャッシュタグメモリ
として動作する場合はメモリ８１ａ，８１ｂおよびメモ
リ８３ａ，８３ｂのデータ入出力端子Ｄをともに同期メ
モリコントローラ７が出力する上位アドレスAddHi に接
続する。

【００９４】また、指示信号がＩＳＥＬ１，ＩＳＥＬ
０，ＤＳＥＬ１，ＤＳＥＬ０＝０００１の時、即ち、メ
モリ８１ａおよびメモリ８３ａがともにキャッシュタグ
メモリとして動作し、メモリ８１ｂおよびメモリ８３ｂ
がそれぞれキャッシュタグメモリおよび高速メモリとし
て動作する場合は、メモリ８１ａおよびメモリ８３ａの
データ入出力端子Ｄをともに同期メモリコントローラ７
が出力する上位アドレスAddHi に接続し、かつメモリ８
１ｂおよびメモリ８３ｂのデータ入出力端子Ｄを同期メ
モリコントローラ７が出力する上位アドレスを伝達する
AddHi バスおよびＣＰＵ１のデータバスにそれぞれ接続
する。

【００９５】また、指示信号がＩＳＥＬ１，ＩＳＥＬ
０，ＤＳＥＬ１，ＤＳＥＬ０＝００１１の時、即ち、メ
モリ８１ａおよびメモリ８３ａがともにキャッシュタグ
メモリとして動作し、メモリ８１ｂおよびメモリ８３ｂ
がともに高速メモリとして動作する場合は、メモリ８１
ａおよびメモリ８３ａのデータ入出力端子Ｄをともに同
期メモリコントローラ７が出力する上位アドレスAddHi
に接続し、メモリ８１ｂおよびメモリ８３ｂのデータ入
出力端子ＤをＣＰＵ１のデータバスに接続するようにす
る。

【００９６】また指示信号ＩＳＥＬ１，ＩＳＥＬ０，Ｄ
ＳＥＬ１，ＤＳＥＬ０＝０１００の時、即ち、メモリ８
１ａおよびメモリ８３ａがそれぞれキャッシュタグメモ
リおよび高速メモリとして動作し、メモリ８１ｂおよび
メモリ８３ｂがともにキャッシュタグメモリとして動作
する場合は、メモリ８１ａおよびメモリ８３ａのデータ
入出力端子ＤをＣＰＵ１のデータバスに接続し、メモリ
８１ｂおよびメモリ８３ｂのデータ入出力端子Ｄをとも
に同期メモリコントローラ７が出力する上位アドレスAd
dHi に接続する。

【００９７】また、指示信号がＩＳＥＬ１，ＩＳＥＬ
０，ＤＳＥＬ１，ＤＳＥＬ０＝０１０１の時、即ち、メ
モリ８１ａおよびメモリ８３ａがそれぞれキャッシュタ
グメモリおよび高速メモリとして動作し、メモリ８１ｂ
およびメモリ８３ｂがそれぞれキャッシュタグメモリお
よび高速メモリとして動作する場合は、メモリ８１ａお
よびメモリ８３ａのデータ入出力端子Ｄを同期メモリコ
ントローラ７が出力する上位アドレスを伝達するAddHi
バスおよびＣＰＵ１のデータバスにそれぞれ接続し、か
つメモリ８１ｂおよびメモリ８３ｂのデータ入出力端子
Ｄを同期メモリコントローラ７が出力する上位アドレス
を伝達するAddHi バスおよびＣＰＵ１のデータバスにそ
れぞれ接続する。

【００９８】また、指示信号がＩＳＥＬ１，ＩＳＥＬ
０，ＤＳＥＬ１，ＤＳＥＬ０＝０１１１の時、即ち、即
ち、メモリ８１ａおよびメモリ８３ａがそれぞれキャッ
シュタグメモリおよび高速メモリとして動作し、メモリ
８１ｂおよびメモリ８３ｂがともに高速メモリとして動
作する場合は、メモリ８１ａおよびメモリ８３ａのデー
タ入出力端子Ｄを同期メモリコントローラ７が出力する
上位アドレスを伝達するAddHi バスおよびＣＰＵ１のデ
ータバスにそれぞれ接続し、メモリ８１ｂおよびメモリ
８３ｂのデータ入出力端子ＤをＣＰＵ１のデータバスに
接続するようにする。

【００９９】また指示信号ＩＳＥＬ１，ＩＳＥＬ０，Ｄ
ＳＥＬ１，ＤＳＥＬ０＝１１００の時、即ち、メモリ８
１ａおよびメモリ８３ａがそれぞれ高速メモリとして動
作し、メモリ８１ｂおよびメモリ８３ｂがともにキャッ
シュタグメモリとして動作する場合は、メモリ８１ａお
よびメモリ８３ａのデータ入出力端子ＤをＣＰＵ１のデ
ータバスに接続し、メモリ８１ｂおよびメモリ８３ｂの
データ入出力端子Ｄをともに同期メモリコントローラ７
が出力する上位アドレスAddHi に接続する。

【０１００】また、指示信号がＩＳＥＬ１，ＩＳＥＬ
０，ＤＳＥＬ１，ＤＳＥＬ０＝１１０１の時、即ち、メ
モリ８１ａおよびメモリ８３ａがともに高速メモリとし
て動作し、メモリ８１ｂおよびメモリ８３ｂがそれぞれ
キャッシュタグメモリおよび高速メモリとして動作する
場合は、メモリ８１ａおよびメモリ８３ａのデータ入出
力端子ＤをＣＰＵ１のデータバスにそれぞれ接続し、か
つメモリ８１ｂおよびメモリ８３ｂのデータ入出力端子
Ｄを同期メモリコントローラ７が出力する上位アドレス
を伝達するAddHi バスおよびＣＰＵ１のデータバスにそ
れぞれ接続する。

【０１０１】また、指示信号がＩＳＥＬ１，ＩＳＥＬ
０，ＤＳＥＬ１，ＤＳＥＬ０＝１１１１の時、即ち、即
ち、メモリ８１ａおよびメモリ８３ａがともに高速メモ
リとして動作し、メモリ８１ｂおよびメモリ８３ｂがと
もに高速メモリとして動作する場合は、メモリ８１ａお
よびメモリ８３ａのデータ入出力端子ＤをＣＰＵ１のデ
ータバスにそれぞれ接続し、かつメモリ８１ｂおよびメ
モリ８３ｂのデータ入出力端子ＤをＣＰＵ１のデータバ
スに接続するようにする。

【０１０２】一方、デコーダ１８ａの側では指示信号Ｓ
ＥＬ１，ＳＥＬ０と上位アドレスＡｄｄＨｉにより高速
メモリが選択される場合は／ＨＳＥＬをＬ（アクティ
ブ），そうでない時はＨにする。／ＣＥ1 ，／ＣＥ2 ，
／ＣＥ3 ，／ＣＥ4 はそれぞれメモリ８１，８２，８
３，８４に割り当てられたアドレス領域がアクセスされ
た場合Ｌ（アクティブ）になる。即ち、この場合のデコ
ーダ１８ａのデコード論理は指示信号ＩＳＥＬ１，ＩＳ
ＥＬ０とＤＳＥＬ１，ＤＳＥＬ０に対し表３に示すもの
が、独立に２系統あるのと同様の動作になる。

【０１０３】このように、上記実施例によれば、同期メ
モリとして命令用とデータ用の２系統が用意され、ＣＰ
Ｕの１つのサイクルを２つに分割し、その前半を命令の
アクセス，後半をデータのアクセスに割当て、命令アド
レス，データアドレスを半サイクルずつ出力することに
より、命令，データを半サイクル毎にデータ線を介して
授受することができ、ＣＰＵの高速化を図ることができ
るようにしたものにおいて、その同期メモリの容量を、
キャッシュメモリと高速メモリとに適宜分配できるの
で、同一のハードウエアで広範囲なアプリケーションに
柔軟に対応できる。

【０１０４】実施例３．図３はこの発明のさらに他の実
施例によるＣＰＵシステムを示し、図１と同一符号は同
一のものを示す。２３および２４は外部からの指示信号
に応じてメモリ８１，８３および８２，８４にキャッシ
ュ読み出し信号／ＣＲＤ，高速メモリ読み出し信号／Ｈ
ＲＤまたはキャッシュ書き込み信号／ＣＷＲ，高速メモ
リ／ＨＷＲのいずれか一方を選択して供給するセレクタ
である。

【０１０５】この実施例は、ＣＰＵがデコーダの出力を
受けてキャッシュメモリ，キャッシュタグメモリと高速
メモリをそれぞれ別々に読み出し，書き込み信号を制御
する例である。ＣＰＵ１は高速メモリ選択信号がアクテ
ィブの場合、読み出し時は／ＨＲＤ信号を，書き込み時
は／ＨＷＲ信号をそれぞれアクティブにし、高速メモリ
選択信号がインアクティブの場合、読み出し時は／ＣＲ
Ｄ信号を，書き込み時は／ＣＷＲ信号をそれぞれアクテ
ィブにする。

【０１０６】この様子を表４に示す。

【０１０７】

【表４】

【０１０８】すなわち、外部からの指令信号ＳＥＬ１，
ＳＥＬ０が００の場合、メモリ８１〜８４のそれぞれに
ついて、読み出し時は／ＣＲＤ信号を，書き込み時は／
ＣＷＲ信号をそれぞれアクティブにする。

【０１０９】また、外部からの指令信号ＳＥＬ１，ＳＥ
Ｌ０が０１の場合、メモリ８１，８２のそれぞれについ
て、読み出し時は／ＣＲＤ信号を，書き込み時は／ＣＷ
Ｒ信号をそれぞれアクティブにするとともに、メモリ８
３，８４のそれぞれについて、読み出し時は／ＣＲＤ信
号を，書き込み時は／ＣＷＲ信号をそれぞれアクティブ
にする。

【０１１０】さらに、外部からの指令信号ＳＥＬ１，Ｓ
ＥＬ０が１１の場合、メモリ８１〜８４のそれぞれにつ
いて、読み出し時は／ＨＲＤ信号を，書き込み時は／Ｈ
ＷＲ信号をそれぞれアクティブにする。

【０１１１】この実施例によれば、同期メモリは常時選
択されたままであり、メモリがデータを出力するのにあ
る程度準備が整った段階でアクセスを待機するので、チ
ップ選択信号／ＣＥが入力されてはじめて読出しが行な
われる図１の実施例に比しメモリのアクセス時間に余裕
がとれるようにしたものにおいても、その同期メモリの
容量を、キャッシュメモリと高速メモリとに適宜分配で
きるので、同一のハードウエアで広範囲なアプリケーシ
ョンに柔軟に対応できる。

【０１１２】実施例４．図４は本発明のさらに他の実施
例を示すもので、この実施例は、ＣＰＵと同期メモリコ
ントローラを同一チップ上に搭載し、（図４ではこの同
期メモリコントローラを搭載したＣＰＵチップを同期メ
モリコントローラ７として示している）、低速メモリと
同期メモリでアドレスバスを共有する例である。

【０１１３】図において、ＣＫ１は同期メモリライトま
たは低速メモリシステムリードライト時にＬとなるクロ
ック、ＣＫ２は同期メモリリード時にＬとなるクロック
である。

【０１１４】この実施例によれば、ＣＰＵのアドレスを
一旦同期メモリコントローラで受けて同期メモリに出力
する必要がなくなるので、信号ラインを節減でき、ＣＰ
Ｕチップのピン数の削減が可能となるものにおいても、
その同期メモリの容量を、キャッシュメモリと高速メモ
リとに適宜分配できるので、同一のハードウエアで広範
囲なアプリケーションに柔軟に対応できる。

【０１１５】なお、上記各実施例におけるＣＰＵ，同期
メモリコントローラ，デコーダ，キャッシュメモリ，キ
ャッシュタグメモリ，高速メモリ，低速メモリ，インバ
ータの一部またはすべてを同一半導体チップ上に搭載し
てもよいし、マルチチップモジュールに内蔵するように
してもよく、上記各実施例と同様の効果を奏する。この
マルチチップモジュールとはパッケージングしない状態
の複数の半導体集積回路チップを同一のパッケージ内に
収容して構成された半導体装置のことである。

【０１１６】また、指示信号をシステムの端子に印加さ
れる信号のレベルを変化させることにより、外部から入
力するようにしたもののみを示したが、これはシステム
内のメモリに、外部から設定された値により与えるよう
にしてもよく、上記各実施例と同様の効果を奏する。

【０１１７】

【発明の効果】以上のように、この発明に係るＣＰＵシ
ステムによれば、同一ハードウエア構成で外部からの指
定によりキャッシュメモリ容量と高速メモリ容量の割合
いを可変に設定できるように構成し、このキャッシュメ
モリと高速メモリの容量の割合いの設定は、システムの
端子に印加される信号レベルまたはシステム内の記憶要
素に外部から設定された値により外部から与えられる指
示に基づき、各同期メモリの選択信号を切り替え、また
高速メモリが選択されたことをＣＰＵに伝達する高速メ
モリ選択信号を切り替える回路を設けることにより、こ
れを行なうようにしたので、高速メモリ領域の容量の割
合いを外部からの指示により可変にできる効果がある。

【０１１８】また、この発明に係るＣＰＵシステムによ
れば、キャッシュタグメモリのビット幅と高速メモリの
ビット幅を等しくするようにしたので、キャッシュタグ
メモリまたは高速メモリとして使用される同期メモリ
は、バススイッチを介してＣＰＵのデータバス、同期メ
モリコントローラの上位アドレスバス（タグバス）のど
ちらかに接続することにより、キャッシュタグメモリと
高速メモリを入れ換え可能にすることができる効果があ
る。

【０１１９】また、この発明に係るＣＰＵシステムによ
れば、ＣＰＵと同期メモリとを同一半導体チップ上に搭
載して装置を構成したので、低コストでキャッシュタグ
メモリと高速メモリの役割を交換可能なものが得られる
効果がある。

【０１２０】また、この発明に係るＣＰＵシステムによ
れば、ＣＰＵと同期メモリとをマルチチップモジュール
に内蔵して装置を構成したので、単一チップで実現が困
難なＣＰＵシステムにおいて、キャッシュタグメモリと
高速メモリの役割を交換可能なものが得られる効果があ
る。

【０１２１】また、この発明に係るＣＰＵシステムによ
れば、システムへの外部からの指示が、システムの端子
に印加される信号レベルにより与えられるように構成し
たので、単に信号の印加のみによりキャッシュタグメモ
リと高速メモリの役割を容易に交換できる効果がある。

【０１２２】また、この発明に係るＣＰＵシステムによ
れば、システムへの外部からの指示が、システム内の記
憶装置に外部から設定された値により与えられるように
構成したもので、初期設定によりキャッシュタグメモリ
と高速メモリの役割を容易に設定できる効果がある。

【０１２３】さらに、この発明に係るＣＰＵシステム
は、同期メモリを命令用とデータ用で別個に有するよう
に構成したので、ＣＰＵの１命令サイクルを２つに分割
し前半を命令アクセス，後半をデータアクセスに割当て
ることによりＣＰＵの高速化を図れるものにおいても、
キャッシュタグメモリと高速メモリの役割を容易に交換
できる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例によるＣＰＵシステムを示す
ブロック図である。

【図２】本発明の他の実施例によるＣＰＵシステムを示
すブロック図である。

【図３】本発明のさらに他の実施例によるＣＰＵシステ
ムを示すブロック図である。

【図４】本発明のさらに他の実施例によるＣＰＵシステ
ムを示すブロック図である。

【図５】本件出願人の開発になるＣＰＵシステムの一例
を示すブロック図である。

【図６】本件出願人の開発になるＣＰＵシステムの他の
例を示すブロック図である。

【図７】図６のＣＰＵシステムのタイムチャート図であ
る。

【図８】本件出願人の開発になるＣＰＵシステムのさら
に他の例を示すブロック図である。

【図９】本件出願人の開発になるＣＰＵシステムのさら
に他の例を示すブロック図である。

【図１０】従来のＣＰＵシステムを示すブロック図であ
る。

【図１１】従来および本件出願人の開発になるＣＰＵシ
ステムのメモリエリアを示す模式図で、図１１(a) は従
来のＣＰＵシステムのメモリエリアを示す模式図、図１
１(b) は本件出願人の開発になるＣＰＵシステムのメモ
リエリアを示す模式図である。

【符号の説明】

１ＣＰＵ２低速メモリシステム７同期メモリコントローラ７３比較器１８デコーダ２１，２２バススイッチ２３，２４バススイッチ２１ａ，２２ａバススイッチ２１ｂ，２２ｂバススイッチ８１，８２，８３，８４同期メモリ８１ａ，８２ａ，８３ａ，８４ａ同期メモリ８１ｂ，８２ｂ，８３ｂ，８４ｂ同期メモリ

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成５年５月２１日

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】発明の名称

【補正方法】変更

【補正内容】

【発明の名称】データ処理装置

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】０００１

【補正方法】変更

【補正内容】

【０００１】

【産業上の利用分野】この発明は、階層メモリを有する
データ処理装置に関し、特にＣＰＵとメモリとのインタ
ーフェースの改善を図ったものに関するものである。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００４１

【補正方法】変更

【補正内容】

【００４１】

【課題を解決するための手段】この発明に係るデータ処
理装置は、同一ハードウエア構成で外部からの指定によ
りキャッシュメモリ容量と高速メモリ容量の割合いを可
変に設定できるように構成したものであり、このキャッ
シュメモリと高速メモリの容量の割合いの設定は、シス
テムの端子に印加される信号レベルまたはシステム内の
記憶要素に外部から設定された値により外部から与えら
れる指示に基づき、各同期メモリの選択信号を切り替
え、また高速メモリが選択されたことをＣＰＵに伝達す
る高速メモリ選択信号を切り替える回路を設けることに
より、これを行なうようにしたものである。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００４２

【補正方法】変更

【補正内容】

【００４２】また、この発明に係るデータ処理装置は、
キャッシュタグメモリのビット幅と高速メモリのビット
幅を等しくするようにしたものである。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】００４３

【補正方法】変更

【補正内容】

【００４３】また、この発明に係るデータ処理装置は、
ＣＰＵと同期メモリとを同一半導体チップ上に搭載して
装置を構成したものである。

【手続補正８】

【補正対象書類名】明細書

【補正対象項目名】００４４

【補正方法】変更

【補正内容】

【００４４】また、この発明に係るデータ処理装置は、
ＣＰＵと同期メモリとをマルチチップモジュールに内蔵
して装置を構成したものである。

【手続補正９】

【補正対象書類名】明細書

【補正対象項目名】００４５

【補正方法】変更

【補正内容】

【００４５】また、この発明に係るデータ処理装置は、
システムへの外部からの指示が、システムの端子に印加
される信号レベルにより与えられるように構成したもの
である。

【手続補正１０】

【補正対象書類名】明細書

【補正対象項目名】００４６

【補正方法】変更

【補正内容】

【００４６】また、この発明に係るデータ処理装置は、
システムへの外部からの指示が、システム内の記憶装置
に外部から設定された値により与えられるように構成し
たものである。

【手続補正１１】

【補正対象書類名】明細書

【補正対象項目名】００４７

【補正方法】変更

【補正内容】

【００４７】さらに、この発明に係るデータ処理装置
は、同期メモリを命令用とデータ用で別個に有するよう
に構成したものである。

【手続補正１２】

【補正対象書類名】明細書

【補正対象項目名】００５０

【補正方法】変更

【補正内容】

【００５０】また、この発明に係るデータ処理装置は、
ＣＰＵと同期メモリとを同一半導体チップ上に搭載して
装置を構成したので、低コストでキャッシュタグメモリ
と高速メモリの役割を交換可能なものが得られるもので
ある。

【手続補正１３】

【補正対象書類名】明細書

【補正対象項目名】００５１

【補正方法】変更

【補正内容】

【００５１】また、この発明に係るデータ処理装置は、
ＣＰＵと同期メモリとをマルチチップモジュールに内蔵
して装置を構成したので、単一チップで実現が困難なＣ
ＰＵシステムにおいて、キャッシュタグメモリと高速メ
モリの役割を交換可能なものが得られるものである。

【手続補正１４】

【補正対象書類名】明細書

【補正対象項目名】００５２

【補正方法】変更

【補正内容】

【００５２】また、この発明に係るデータ処理装置は、
システムへの外部からの指示が、システムの端子に印加
される信号レベルにより与えられるように構成したの
で、単に信号の印加のみによりキャッシュタグメモリと
高速メモリの役割を容易に交換できる。

【手続補正１５】

【補正対象書類名】明細書

【補正対象項目名】００５３

【補正方法】変更

【補正内容】

【００５３】また、この発明に係るデータ処理装置は、
システムへの外部からの指示が、システム内の記憶装置
に外部から設定された値により与えられるように構成し
たもので、初期設定によりキャッシュタグメモリと高速
メモリの役割を容易に設定できる。

【手続補正１６】

【補正対象書類名】明細書

【補正対象項目名】００５４

【補正方法】変更

【補正内容】

【００５４】さらに、この発明に係るデータ処理装置
は、同期メモリを命令用とデータ用で別個に有するよう
に構成したので、ＣＰＵの１命令サイクルを２つに分割
し前半を命令アクセス，後半をデータアクセスに割当て
ることによりＣＰＵの高速化を図れるものにおいても、
キャッシュタグメモリと高速メモリの役割を容易に交換
できる。

【手続補正１７】

【補正対象書類名】明細書

【補正対象項目名】００５５

【補正方法】変更

【補正内容】

【００５５】

【実施例】実施例１．以下、この発明の一実施例を図について説明
する。図１は本発明の一実施例によるデータ処理装置を
示す。図において、８１，８２，８３，８４はＣＰＵ１
の動作クロックに同期して動作を行なう同期メモリであ
り、これはキャッシュメモリとしても高速メモリとして
も使用できるものであり、ビット単価は高価であるが高
速にアクセス可能なメモリで構成されている。１８は外
部からの指示信号ＳＥＬ１，ＳＥＬ０の２ビットの組合
せをデコードするデコーダ、２１，２２はバススイッチ
であり、上記デコーダ１８のデコード結果に応じてＣＰ
Ｕ１のバスにどのメモリを接続するかを切り換えること
により、上記メモリ８１，８２，８３，８４のどのメモ
リを高速メモリとして割当て、残りのメモリをキャッシ
ュメモリおよびキャッシュタグメモリとして割当てるか
を決定するバススイッチである。

【手続補正１８】

【補正対象書類名】明細書

【補正対象項目名】００８１

【補正方法】変更

【補正内容】

【００８１】実施例２．図２は本発明の他の実施例によ
るデータ処理装置を示す。図において、８１ａ，８２
ａ，８３ａ，８４ａはそれぞれデータ用の同期メモリ、
８１ｂ，８２ｂ，８３ｂ，８４ｂはそれぞれ命令用の同
期メモリである。これらはキャッシュメモリとしても高
速メモリとしても使用できるメモリであり、ビット単価
は高価であるが高速にアクセス可能なＳＲＡＭ等のメモ
リで構成されている。１８ａは外部からの指示信号ＩＳ
ＥＬ１，ＩＳＥＬ０，ＤＳＥＬ１，ＤＳＥＬ０の４ビッ
トの組合せをデコードするデコーダ、２１ａ，２２ａは
データ用のバススイッチであり、上記デコーダ１８ａの
デコード結果に応じてＣＰＵ１のバスにどのメモリを接
続するかを切り換えることにより、上記メモリ８１ａ，
８２ａ，８３ａ，８４ａのどのメモリを高速メモリとし
て割当て、残りのメモリをキャッシュメモリおよびキャ
ッシュタグメモリとして割当てるかを決定するバススイ
ッチである。また、２１ｂ，２２ｂは命令用のバススイ
ッチであり、上記デコーダ１８ａのデコード結果に応じ
てＣＰＵ１のバスにどのメモリを接続するかを切り換え
ることにより、上記メモリ８１ｂ，８２ｂ，８３ｂ，８
４ｂのどのメモリを高速メモリとして割当て、残りのメ
モリをキャッシュメモリおよびキャッシュタグメモリと
して割当てるかを決定するバススイッチである。また、
１０はＣＰＵ１が出力するクロック／ＣＬＫを反転して
ラッチ１１，１２のクロック入力端子に出力するインバ
ータ、１１は同期メモリコントローラ７が出力する下位
アドレスをラッチしてメモリ８１ａ，８２ａ，８３ａ，
８４ａに出力するラッチ、１２は同期メモリコントロー
ラ７が出力する下位アドレスをラッチしてメモリ８１
ｂ，８２ｂ，８３ｂ，８４ｂに出力するラッチ、１３は
／ＩＲＤと／ＤＲＤの論理積をとって同期メモリコント
ローラ７の／ＲＤ入力に出力するアンドゲート、１４は
／ＩＷＤと／ＤＷＤの論理積をとって同期メモリコント
ローラ７の／ＲＤ入力に出力するアンドゲートである。

【手続補正１９】

【補正対象書類名】明細書

【補正対象項目名】０１０４

【補正方法】変更

【補正内容】

【０１０４】実施例３．図３はこの発明のさらに他の実
施例によるデータ処理装置を示し、図１と同一符号は同
一のものを示す。２３および２４は外部からの指示信号
に応じてメモリ８１，８３および８２，８４にキャッシ
ュ読み出し信号／ＣＲＤ，高速メモリ読み出し信号／Ｈ
ＲＤまたはキャッシュ書き込み信号／ＣＷＲ，高速メモ
リ／ＨＷＲのいずれか一方を選択して供給するセレクタ
である。

【手続補正２０】

【補正対象書類名】明細書

【補正対象項目名】０１１７

【補正方法】変更

【補正内容】

【０１１７】

【発明の効果】以上のように、この発明に係るデータ処
理装置によれば、同一ハードウエア構成で外部からの指
定によりキャッシュメモリ容量と高速メモリ容量の割合
いを可変に設定できるように構成し、このキャッシュメ
モリと高速メモリの容量の割合いの設定は、システムの
端子に印加される信号レベルまたはシステム内の記憶要
素に外部から設定された値により外部から与えられる指
示に基づき、各同期メモリの選択信号を切り替え、また
高速メモリが選択されたことをＣＰＵに伝達する高速メ
モリ選択信号を切り替える回路を設けることにより、こ
れを行なうようにしたので、高速メモリ領域の容量の割
合いを外部からの指示により可変にできる効果がある。

【手続補正２１】

【補正対象書類名】明細書

【補正対象項目名】０１１８

【補正方法】変更

【補正内容】

【０１１８】また、この発明に係るデータ処理装置によ
れば、キャッシュタグメモリのビット幅と高速メモリの
ビット幅を等しくするようにしたので、キャッシュタグ
メモリまたは高速メモリとして使用される同期メモリ
は、バススイッチを介してＣＰＵのデータバス、同期メ
モリコントローラの上位アドレスバス（タグバス）のど
ちらかに接続することにより、キャッシュタグメモリと
高速メモリを入れ換え可能にすることができる効果があ
る。

【手続補正２２】

【補正対象書類名】明細書

【補正対象項目名】０１１９

【補正方法】変更

【補正内容】

【０１１９】また、この発明に係るデータ処理装置によ
れば、ＣＰＵと同期メモリとを同一半導体チップ上に搭
載して装置を構成したので、低コストでキャッシュタグ
メモリと高速メモリの役割を交換可能なものが得られる
効果がある。

【手続補正２３】

【補正対象書類名】明細書

【補正対象項目名】０１２０

【補正方法】変更

【補正内容】

【０１２０】また、この発明に係るデータ処理装置によ
れば、ＣＰＵと同期メモリとをマルチチップモジュール
に内蔵して装置を構成したので、単一チップで実現が困
難なＣＰＵシステムにおいて、キャッシュタグメモリと
高速メモリの役割を交換可能なものが得られる効果があ
る。

【手続補正２４】

【補正対象書類名】明細書

【補正対象項目名】０１２１

【補正方法】変更

【補正内容】

【０１２１】また、この発明に係るデータ処理装置によ
れば、システムへの外部からの指示が、システムの端子
に印加される信号レベルにより与えられるように構成し
たので、単に信号の印加のみによりキャッシュタグメモ
リと高速メモリの役割を容易に交換できる効果がある。

【手続補正２５】

【補正対象書類名】明細書

【補正対象項目名】０１２２

【補正方法】変更

【補正内容】

【０１２２】また、この発明に係るデータ処理装置によ
れば、システムへの外部からの指示が、システム内の記
憶装置に外部から設定された値により与えられるように
構成したもので、初期設定によりキャッシュタグメモリ
と高速メモリの役割を容易に設定できる効果がある。

【手続補正２６】

【補正対象書類名】明細書

【補正対象項目名】０１２３

【補正方法】変更

【補正内容】

【０１２３】さらに、この発明に係るデータ処理装置に
よれば、同期メモリを命令用とデータ用で別個に有する
ように構成したので、ＣＰＵの１命令サイクルを２つに
分割し前半を命令アクセス，後半をデータアクセスに割
当てることによりＣＰＵの高速化を図れるものにおいて
も、キャッシュタグメモリと高速メモリの役割を容易に
交換できる効果がある。

【手続補正２７】

【補正対象書類名】明細書

【補正対象項目名】図面の簡単な説明

【補正方法】変更

【補正内容】

【図面の簡単な説明】

【図１】本発明の一実施例によるデータ処理装置を示す
ブロック図である。

【図２】本発明の他の実施例によるデータ処理装置を示
すブロック図である。

【図３】本発明のさらに他の実施例によるデータ処理装
置を示すブロック図である。

【図４】本発明のさらに他の実施例によるデータ処理装
置を示すブロック図である。

【符号の説明】１ＣＰＵ２低速メモリシステム７同期メモリコントローラ７３比較器１８デコーダ２１，２２バススイッチ２３，２４バススイッチ２１ａ，２２ａバススイッチ２１ｂ，２２ｂバススイッチ８１，８２，８３，８４同期メモリ８１ａ，８２ａ，８３ａ，８４ａ同期メモリ８１ｂ，８２ｂ，８３ｂ，８４ｂ同期メモリ

Claims

【特許請求の範囲】

【請求項１】プログラムに応じた手順でデータを処理す
るＣＰＵと、このＣＰＵの動作クロックに同期してＣＰＵに命令を供
給しまたはＣＰＵとデータを授受する同期メモリとから
なるシステムにおいて、このシステムへの外部からの指示により、上記同期メモ
リを、ＣＰＵに命令を供給しまたはＣＰＵとデータを授
受するキャッシュメモリおよびそのキャッシュタグメモ
リ、あるいはＣＰＵに命令を供給またはＣＰＵとデータ
を授受する高速メモリとして動作できるように切り換え
可能とする容量切り換え手段を備え、上記同期メモリの容量配分を、キャッシュメモリおよび
そのキャッシュタグメモリと、高速メモリとの間で可変
としたことを特徴とするＣＰＵシステム。
【請求項２】上記キャッシュタグメモリのビット幅と、
高速メモリのビット幅が等しいことを特徴とする請求項
１記載のＣＰＵシステム。
【請求項３】上記ＣＰＵと上記同期メモリが同一半導体
チップ上に搭載されてなることを特徴とする請求項１記
載のＣＰＵシステム。
【請求項４】上記ＣＰＵと上記同期メモリとをマルチチ
ップモジュールに内蔵してなることを特徴とする請求項
１記載のＣＰＵシステム。
【請求項５】上記システムへの外部からの指示が、シス
テムの端子に印加される信号レベルにより与えられるこ
とを特徴とする請求項１記載のＣＰＵシステム。
【請求項６】上記システムへの外部からの指示が、シス
テム内の記憶装置に外部から設定された値により与えら
れることを特徴とする請求項１記載のＣＰＵシステム。
【請求項７】上記メモリを命令用とデータ用で別個に有
することを特徴とする請求項１記載のＣＰＵシステム。