JPH02168351A - 積分変換方法 - Google Patents

積分変換方法

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JPH02168351A
JPH02168351A JP1069400A JP6940089A JPH02168351A JP H02168351 A JPH02168351 A JP H02168351A JP 1069400 A JP1069400 A JP 1069400A JP 6940089 A JP6940089 A JP 6940089A JP H02168351 A JPH02168351 A JP H02168351A
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JP
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JP1069400A
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English (en)
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David R Baldwin
デイヴィッド　ロバート　ボードウィン
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3DLabs Ltd
Original Assignee
DuPont Pixel Systems Ltd
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Publication date
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    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F17/10—Complex mathematical operations
    • G06F17/14—Fourier, Walsh or analogous domain transformations, e.g. Laplace, Hilbert, Karhunen-Loeve, transforms
    • G06F17/141—Discrete Fourier transforms
    • G06F17/142—Fast Fourier transforms, e.g. using a Cooley-Tukey type algorithm
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
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    • G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
    • G06F9/3893—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units controlled in tandem, e.g. multiplier-accumulator
    • G06F9/3895—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units controlled in tandem, e.g. multiplier-accumulator for complex operations, e.g. multidimensional or interleaved address generators, macros

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 著作権の一部放棄 本特許出願におけるすべての材料は、英国、米国および
その他の国々の著作権法に基く著作権による保護に服す
る０本出願の最初の有効な出願日を以て、本出願の材料
は未公開の材料として保護される。
しかしながら、この材料を複写することは、特許書類あ
るいは特許開示が英国あるいはその他の国の公的な特許
出願書類あるいは記録において現れてくるものとして、
だれもがファクシミリ再生することに著作権者は異議を
唱えないという範囲内において、許可される。しかし、
その地点においては、著作権者はどのようなものである
かすべての著作権を留保する。
［産業上の利用分野］ 本発明は、コンピュータ・システムおよびデータ処理方
式に関Ｊ’Ｌ、特に積分変換方法に関するものである。
［従来の技術］ プロセッサ　データ・ルーティング プロセッサ間で作業を割り振るための２つの一般的な概
念はバイブライニングと並列化である。
“バイブライングは一般に、１つのデータ・セットが複
数のプロセッサによって連続的に操作されるようなデー
タ・ルーティングを示す用語として使用される。並列化
（バラレリズム）は、別々のプロセッサによって異なる
操作が同時に実行されるようなデータ・ルーティングを
示している。
もちろん、アルゴリズムの中には、バイブライン化また
は並列化の方が他方よりはるかに優れている場合もある
。
バイブラインの速度は、その中でもつとも遅い段階によ
って制限される。さらに、バイブライン・システムの平
均効率は、２つのオーバヘッドによって低下する。それ
は、操作を開始するときにバイブラインを満杯にしなけ
ればならないことと、操作が終了するときにバイブライ
ンを空にしなければならないことである。これらのオー
バーヘッドの影響は、１回のラン（実行）でバイブライ
ンを通じて渡さなければならない要素の数と、バイブラ
インに含まれる段階の数（バイブラインの長さと呼ぶ）
の比率に応じて異なる。したがって、バイブラインの長
さがかなり長い場合は（たとえば、各ランでの要素の数
が２００であり、バイブラインの段階の数が２の場合）
、これらのオーバーヘッドはほとんど考慮する必要がな
い、しかし、短いバイブラインの場合には、これらのオ
ーバーヘッドはスループットに対して重要な要素となる
。
アドレス空　とアドレス 大きいアドレス空間を持つ仮想メモリ・システムが増加
している中で、３２ビット以上のアドレス空間を取り扱
うことができる機能はコンビ！、−タ・システムにとっ
て非常に重要になっている（４８ビット以上のアドレス
空間を備えたシステムも出現している）、シかし、デー
タとインストラクシａンに対して同じアドレス空間を使
用するシステムでは、これはプログラム・シーケンスに
対して制約条件となる可能性がある。
非常に高いスルーブツトが必要とされる場合には、通常
、マイクロコーディングしたシステムを使用する。した
がって、このようなシステムでは、特にプログラム・ア
ドレス計算の速度が重要である。しかし、大きいアドレ
ス空間を使用すると、リアルタイムでアドレスに対して
実行できる計算の範囲が大きく制限される。このような
制限は特に、高速フーリエ変換（ＦＦＴ）のようなアル
ゴリズムでは不便である。ＦＦＴは大量のデータ演算と
アドレス演算を必要とする。
アルゴリズムの 高速フーリエ変換は数値演算で大損く発達した。このア
ルゴリズムは、フーリエ変換を一連のかなり単純な“バ
タフライ”計算に分割する。このアルボリムは、広範囲
にわたるアプリケーションでフーリエ変換のディジタル
演算を実用化した。しかし、積分（１ｎｔｅｇｒａｌ）
変換を実行できる機能は非常に有益であるため、その後
もディジタル・フーリエ変換の演算負荷をさらに軽減す
るための努力が続けられた。このことについての説明は
、Ｌ、　ＲａｂｌｎｅｒおよびＢ、　Ｇｏｌｄ著、Ｔｈ
ｅｏｒｙ　ａｎｄ＾ｐｐｌｉｃａｔＩｏｎ　ｏｆ　Ｄｉ
ｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｉｎｇ（１
９７５）を参照されたい、この文献は引用することで本
明細書の一部とする。
フーリエ変換、２次元フーリエ変換（Ｈａｎｋｅｌ変換
とも呼ぶ）、およびその他の積分変換は、イメージ処理
アルゴリズムで使用するために広範囲にわたって研究さ
れている。しかし、このような変換のために必要な演算
の負荷が非常に大きいために、イメージ処理では、その
使用が制限されている。
［発明の要約］ 本出願では、積分変換操作（高速フーリエ変換など）の
実行方式について述べる。この方式では、新しい一連の
操作を提供するために、基礎となるアルゴリズムを変換
している。アドレス演算は、マルチプロセッサ・システ
ムのデータ演算から分離して実行される。
ここで指定するアルゴリズムの分割（パーティション）
は、最後の２つのバタフライ段階を除き、他のすべての
段階に対して、データ演算プロセッサが同じマイクロコ
ード・シーケンスを実行できるようにする。したがって
、数値プロセッサに対するインタフェースにおける帯域
幅を節約でき、数値プロセッサの制御段階の効率も向上
できる。
高速フーリエ変換を実行するための好適なパーティショ
ンはまた、かなり大きいサブセットでデータを操作する
（たとえば、−度に８浮動小数点ワード）、このため、
小さいデータ・サブセットを使用する場合と比較すると
、データの帯域幅を狭くできる。
本発明について、第１図に示したようなシステム実施例
（または第９Ａ、１０．４１、または４３図に示した実
施例）をもとに説明する。これらの実施例の機能は、必
ずしも本発明のすべての要素をＩＩ４羅しているわけで
はないが、好適な実施例を説明するための基礎となる。
（以下、＠　１０１頁に続く） ［実施例］ 以下、図面を参照して本発明の実施例を詳細に説明する
。
（目次） 実施例、、、、、、、、、、、、、、、、、、、、、、
、、、、、、、、、、、、１１２概要説明、、、、、、
、、、、、、、、、、、、、、、、、、、、、、、、１
１２設計目標、、、、、、、、、、、、、、、、、、、
、、、、、、　：、、１２１アルゴリズムの分割、、、
、、、、、、、、、、、、、、、１２２アーキテクチヤ
の説明、、、、、、、、、、、、、、、、、１２５０Ｐ
モジユール１１Ｇの概略 （第２八図）　　、、、、、、、：、、、、、、、、、
、、、、、、、１２ＢＤＴＰモジユール１２０の概略 （第３Ａ図）　　、、、、、、、、、、、、、、、、、
、、、、、、、ＩＨＩＦＰモジエール１３０の概略 （第４＾−４Ｃ図）　　、、、、、、、、、、、、、、
、、、、、、１３１ＤＣＭの概略　（第５図）　、、、
、、、、、、、、、、、１３４ＣＭ１９０の概略６．、
、、、、、、、、、、、、、、、、、、、．１３７外部
インタフェースの概略、、、、、、、、、１３９制御プ
ロセッサ（ＣＰ）モジュール１１０、、、．１４２整数
プロセッサ機構（ＩＰ（Ｊ）　２４０．、、、、、、、
、．１５０アドレス生成機構（ＡＧ）２３Ｇ　、、、、
、、、、、、、、１５２シーケンサ２１０と関連支援ロ
ジック、、、１５５割込み、、、、、、、、、、、、；
、、、、、、、、、、、、、、、１５８浮動小数点プロ
セッサ（一般）（１６１）条件コード・ロジック、、、
、、、、、、、、、、、１６３マイクロ・アドレス・パ
ス、、、、、、、、、、１６８定数フイールド８１００
０１４．ど、、、、、、、、、、１７Ｑ書込み可能制御
記憶機構（ｗＣ５）２２０．、、、、．１７１１ＣＳイ
ンタフエース・レジスタ ２２２と２２３、、、、、、、、、、、、、、、、、、
、、、、、．１７２ＦＰｉｔＩＮｉｎロジツク、、、、
、、、、、、、、、、、、、、、、、、１７Ｓその他の
ロジック、、、、、、、、、、、、、、、、、、、、１
７５モード・レジスタ２０３　（１７５）　。
ＣＤバス・デコード・ロジック（１７１１）クロック発
生機構２５０、、、、、、、、、、、、、、、．１７１
ｍデバッグ・八−ドウエア、、、、、、、、、、、、、
、１８４マイクロコ一ド語の形式、、、０．、、、、、
、、、．１８５データ転送プロセッサ・モジュール１２
Ｇ　、、１９８データ転送の制御、、、、、、、、、、
、、、、、、、、、、、２０１整数プロセッサ機構３４
Ｇ　、、、、、、、、、、、、、、２０１１シーケンサ
３１Ｇと関連支援ロジック、、、、２０８割込み、、、
、、、、、、、、、、、、、、、、、、、、、、、、、
２０８条件コード・ロジック、、、、、、、、、、、、
、、２１１マイクロ・アドレス・バス３１１、、、、、
．２１６定数／次アドレス・フィールド、、、、、、２
１Ｂマルチウ工イ分岐、、、、、、、、、、、、、、、
、、、、、２１Ｂ書込み制御記憶機構（’ｌＩｃ５）　
３２０．、、、、、、、、．２２００Ｍ＾コントローラ
、、、、、、、、、、、、、、、、、、、、２２１その
他のロジック、、、、、、、、、　、、、、、、、、、
、、２２１モード・レジスタ（２２１）：ＴＤババスコ
ード（２２２）：クロック発生 機構（２２４） デパック・ハードウェア、、、、、、、、、、、、、、
２２４マイクロコ一ド語の形式、、、、、、、、、、、
、、、２２５マイクロコード拡張バス、、、、、、、、
、、、、、、２３３数値プロセッサ・モジュール１３０
、、、、、、、．２３４浮動小数点算術演算機構（ＦＰ
ｕ）　、、、、、、、、２３８算術計算機構４４０と４
５０、、、、、、、、、、、．２３９スクラツチパツド
・メモリ１６１０．、、、、．２４４高速レジスタ・フ
ァイル４３０、、、、、、、．２４６２ｒｎバツフ７リ
ング、、、、、、、、、、、　、、、、、、、２Ｓ２非
レジスタ・ビ°ットのセットアツプ 時間短縮・・・・・・・・・・・・・・・・・・・・・
・・・・・２５ｇキャッシュ・バス・インタフェース と制御・・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・２６２保持レジスタ４２０、、、、、
、、、、、、、、、、、、．２６２データ・キャッシュ
転送ロジック、、、、２６３局所転送バス制御ロジック
（２６４）。
転送りロック発生機構４１２（２６４）。
制御信号（２６９） 転送の制約条件（倍語構造）　、、、、、、、、２７３
保持レジスタ／転送りロック動作、、、、２７８ＦＰプ
ログラム制御、、、、、、、、、、、、、、、、、、、
、２７９マイクロ命令順序付け（２７９）ニ スタック・レジスタ４７８　（２８１）　；サブルーチ
ンの動作（２８３）；クロック発生機構４８０　（２８
３）　；マイクロコード短縮（２０）：マイクロコード
の並列 ロード（２８９）、ＦＰマイクロコード・ルーチン実行
の始動（２９１）。
ＦＰモジュールの選択（２９２）：制御レジスタ（２９
４） マイクロコード語の形式、、、、、、、、、、、、、、
３０１プログラムの流れの例、、、、、、、、、、、、
、、、、３０９デバツグ・ハードウェア、、９．、、、
、、、、、、．３１０Ｃアプリケーション向きプロセッ
サ・ モジュール１３０°、、、、、、、、、、、、、、、、
、、、、、、、、３１３ＦＦＴ高速化千ジユール、、、
、、、、、、’、、、、；３１４データ・キャッシュ・
メモリ・ モジュール１４０、、、、、、、、、、、、、、、、、
、、、、、、．３１６メモリ構成、、６９．、、．０．
、、、、、、、、、、、、、、、．３２３データ・ボー
ト、、、、、、、、、、、、、、、、、、、、、、３２
４ＣＰ転送ロジック０．、、、、、、、、、、、、、ｔ
、、、、、、３’１ＢＤＴＰ転送ロジツク５４０　、、
、、、、、、、、、’、、、、、３３３仲裁ロジック５
’３５、、、、、、、、、、、、、、、、、、、．３３
４コマンド・メそり１９０、、、、、、、、、、、、、
、、、、、．３３１１ホスト・インタフェース・ロジッ
ク１６０、．３４０物理的バス線とのインタフェース、
、、、、、３４３バス・コントローラ６５０　（３４３
）　；マスク・モードとスレーブ・ モード（３４５）；データ・バッファ ６２Ｇ　（３４７）　：　アドレ、ス・バッファＶＭＥ
−ｒ：／タフエース・メモリ６６０、、、、、．３４７
メモリ・マツプ、、、、、、、、、、、、、、、、、、
、、、、３４７データＦＩＦＯ８７０，、、、、、’、
、、、、、、、、、、、、、、、３５０ＶＭＥ割込ミロ
シック８８０、、、、、、、、、、、、、．３５１０Ｍ
＾コントローラ＋！４Ｇ　、、、、、、、、０．、、、
’、、、３５１マイクロコード・ロードＩＪＩＩＩ ロジック６１０、、、、、、、、、、、、、、、、、、
、、、、、．３６４レジスタ・ブロック６１２、、、、
、、、、、、、、、．３５５制御レジスタ・ビット（３
５５）； ストローブ・バッファ（３５８）： 状況レジスタ（３ｓｏ）　、ｗｃｓ制御レジスタ（３６
１）　、ＷＣＳデータ・レジスタ（３６Ｂ）、ＣＰマイ
クロ アドレス・レジスタ（３６７）。
ＤＴＰマイクロアドレス・ レジスタ（３Ｂ？） データ・パイプ・インタフェース ロジック１５０、、、、、、、、、、、、、、、、、、
、、、、、、、．３６９画像プロセッサ・インタフェー
ス１７０、、、．３７３直列ループ・インタフェース、
、、、、、、、、、、、３７６制御記憶機構とのループ
・ インタフェース、、、、、、、、、、、、、、、、、、
、、、、３７フループ制御、、、、、、、、、、、、、
、、、、、、、、、、、、、３７８ループ・トポロジ、
、、、、、、、、、、、、、、、、、、、３８１ホスト
とのループ・インタフェース、、、、３８ＢＤＴＰマイ
クロコード拡張ループ、、、、、、、、３Ｈ並列マイク
ロコード・ローディング、、、、、、３ａ７モジユール
拡張オブシＢン、、、、、、、、、、、、、、３９１モ
ジュール接続、、、、、、、、、、、、、、、、、、、
、、、３９２多重数値処理千ジュール、、、、、、、、
、、、、、、３９４キヤツシユ・メモリ拡張、、、、、
、、、、、、、、、、３９９物理的および電気的実装ボ
ード、、、、、、、、、、３９９ＰＡＬ実装、、、、、
　、、、、、、、、、、、、、、、、、、　、、、、、
４０ＳＣＰ　　ＰＡＬ、、、、、、、、、、、　　、、
、、、、、、、、、、、、、、４０６クロツク波形生成
ＰＡＬ２５０（４０１ｉ）　：ＣＤバス・ソースＰＡＬ
　（４０８）　：ＣＤバス宛先ＰＡＬ（４０１）、符号
／ゼロ拡張ＰＡＬ；２１６（４１０）：マルチウェイ分
岐アドレス指定ＰＡＬ２１７（４１１）；データ人力条
件コード選択ＰＡＬ（４１２）ＤＴＰとＩ／Ｆ　ＰＡＬ ＶＭＥ　７ドレス・デコードＰＡ、Ｌ（４１３）：ＤＭ
Ａ　ＦＩＦＧ状況とクロック制御ＰＡＬ（４１３）、Ｖ
ＭＥ読取りと書込みデコードＰＡＬ８１１（４１４）　
；ＶＭＥ　スＬ／−ブ・アクセス・タイミングＰＡＬ（
４１４）　；信号ループ制御ＰＡＬ（４１５） ＤＣＭとＩＩＣＭ　Ｉ／Ｆ　ＰＡＬ　、、、、、、、、
、、、、、、、、４１８０Ｃ關アドレス・デコードＰＡ
Ｌ（４１８）　。
ＤＣＭ保持レジしタ制御ＰＡＬ　（４１９）　；ＤＣＭ
書込みフラグ・レジスタ ＰＡＬ（４２１）：ＦＰ書込みマスクＰＡＬ（４２３）
ＦＰ　ＰＡＬ、、、、　、、、、、、、、、、、、、、
、、、、、、、、、４２３ＷＣＳロード・イネーブルＰ
ＡＬ（４２３）　；ホスト−ソース・モジエール 選択ＰＡＬ（４２η：ＣＰモジュール ｉ％１択ＰＡＬ（４２５）　、ＦＰ−ＷＣ５制御ｊＰＡ
Ｌ（４２１ｉ）　；ハンドシェーク・ロジックＰＡＬ　
（４２８）　：割込み捕捉ＰＡＬ（４３２）：マイクロ
アドレスとクロック制御 ＰＡＬ（４３，２）：直列／並列ロード選択ＰＡＬ（４
３３）：ＣＰ書込みデコードＰＡＬ（４３４）　；ＣＰ
読取りデコードＰＡＬ（４３６）；保持レジスタ制御 ＰＡＬ４６１（４３６）、保留レジスタ開始アドレスＰ
ＡＬ（４３９）　；　レジスタ・７　ｙ　イｂｗＥｔｌ
Ｊｔｍ　（４３幻：レジスタ・ファイル・アドレス修飾
ＰＡＬ　（４４０）　；レジスタ・ファイル・アドレス 増分機構（４４１）；データ有効性制御ＰＡＬ（４４２
）；マイクロ命令アドレス選択ＰＡＬ（４４２）　、Ａ
Ｌｔ１問題状況ＰＡＬ（４４３）ニスタック制御ＰＡＬ
３９１０（４４４）。
レジスタ・ファイル・アドレス 修飾子ＰＡＬ　（４４５）　、結実用バス制御ＰＡＬ（
４４？）　、ＶＭＥ割込ミＰＡＬ（４４８）。
ＤＭＡ／ＶＭＥ　ス？−トーｖシ：、＋（４４９）；０
Ｍ＾アドレス制御（４５２）；割込み縁捕捉（４５２）
。
ＧＩＰマイクロコード・デコード （４５３＾）；ＧＩＰ割込みマスク（４５３８３：ＧＩ
Ｐ割込みステート・マシン（４５４）ホスト・コンビエ
ータ、、、、、、、、、、、、、、、、、、４５４ホス
トとのバス・インタフェース、、、、、、４５６画像プ
ロセッサ・サブシステム、、、、、、、、４５７システ
ムの動作、、、、、、、、、、、、、、、、、、、、、
、、、４Ｓ９サンプル動作の実現、、、、、、、、、、
、、、、、、、、４５９物理メモリ・モデル （ＣＰ／ＤＴＰ間のやりとり）　、、、、、、、、、、
、、、、４６１仮想メモリ・モデル、、、、、、、、、
、、、、、、、、、４７０ＣＰとＦＰ間のやりとり、、
、、、、、、、、、、、、、、、、４７８ソフトウ工ア
階層、、、、、、、、、、、、、、、、、、、、　８４
アプリケーシヨンとライブラリ・ ソフトウェア、、、、、、、、、、、、、、、、、、、
、、、、４８６装置ドライバ、、、−、、、、、、、、
、、、、、、、、、，４Ｂ１マイクロコード監視ルーチ
ン、、、、、、、、４８９マイクロコード転送ルーチン
（ＤＴＰ）　、、４９１マイクロコード転送ルーチン（
ＣＰ）、、、、４９２マイクロコード計算ルーチン（Ｆ
Ｐ）、、、、４９３短縮マイクロコード、、、、、、、
、、、、、、、、、、、４９５マルチウ工イ分岐、、１
．１．、、、、、、、、、、、、、．４９６離散フーリ
エ変換実装、、、、、、、、、、、、、、、、、、４９
７多１ｉＦＰモジュール付きＦＦＴ　、、、、、、、、
、、、、５０３バタフライ計算スルーブツト（５０４）
、。
転送バンド＠　（ＳＯＳ） ヒストグラム・アルゴリズム実装、、、、、、、、５０
９プレビユー・モードのパイプライン方式％式％ 本出願の数多くの新規な開示技術について、本発明の好
適実施例に特に関連づけて説明するが、これらの新規開
示技術は、ホスト・コンピュータの指示を受けて稼動し
て高速数値計算を処理するサブシステムの特有の問題に
応用できる利点がある。（この種のサブシステムは一般
に「高速化ボード」と呼ばれている。）シかし、本実施
例は、本明細書に記載されている新規開示技術の多数の
有利な用途の１つの例にすぎないことは勿論である０例
えば、本明細書に開示されている各種アーキテクチャ上
の新規技術は、広範囲にわたるコンピュータ・システム
に任意選択的に応用が可能である。−数的に、本明細書
に記載されている内容は特許請求の範囲に記載の様々な
発明の範囲を必ずしも限定するものではない、さらに、
記載内容によっては、本発明の特徴事項に適用されるも
のと適用されないものとがある。
１１盈里 以下では、第１図に示すものと同じシステムの実施例（
または第９＾、ｔｏ、　４１、または４３図に示す代替
実施例）に特に関連づけて本発明を説明することにする
。これらの実施例の特徴事項は本発明の必須事項のすべ
てであるとは限らず、好適実施例を説明するために便宜
的に示したものである。
第１図は、数値処理システムのアーキテクチャを示した
概念図であり、通常大型コンピュータ・システムのサブ
システムとして使用されるものである。第１図に示すよ
うなシステムは一般に「高速化ボード」と呼ばれている
。これらは通常サブシステムとして使用されている。つ
まり、監視プロセッサから高水準コマンドがこの高速化
サブシステムに与えられる０例えば、監視プロセッサは
高速化サブシステムにベクトル加算、行列反転、高速フ
ーリエ変換（Ｆ　Ｆ　Ｔ　）の実行を命令することがで
きる。高速化サブシステムはこの命令を受けて監視プロ
セッサが指定した記憶位置からデータを取り出し、数値
処理操作を実行し、その結果を監視プロセッサに返却す
る。
第１図は、３つの異なるプロセッサ・モジュールからな
り、そのすべてが異なるタスクを同時並行に実行できる
アーキテクチャを示している。これらの３モジユールと
は、制御プロセッサ（ｃｐ）モジュール１１Ｇ、データ
転送プロセッサ（ＤＴＰ）モジュール１２０１数値処理
モジユール１３０である。
（この数値処理モジュールは浮動小数点処理モジュール
であることが好ましく、従ってこのモジュールは”ＦＰ
”モジュールと呼ばれることが多い、数値処理モジュー
ルは、以下で説明するように、他釘も各種タイプのもの
が使用可能である。）数値処理モジュール１３０は他の
２つのプロセッサと非同期に、つまり、完全に独立した
クロックで稼動する。さらに、外部インタフェース１５
０．１６０，１７０，１８０にも相当量のロジックが備
わワている。
データ・キャッシュ・メモリ１４Ｇの構造と、システム
内の他のブロックとの関係は非常に重要である。データ
・キャッシュ・メモリ１４０は広幅キャッシュ・バス１
４４を経由して浮動小数点プロセッサ１３０に結ばれて
いる。好適実施例では、キャッシュ・バス１４４は、デ
ータ用に予約された２５６木の物理線から構成されてい
る。
これらの３種類のプロセッサ・モジュールはタスク割振
りを容易にする。タスク割振りは基本的には次のように
行なわれる。
データ転送プロセッサは、外部インタフェースを通して
外部世界とのインターフェースを管理すると共に、キャ
ッシュ・メモリと外部世界との間のデータ転送を取り扱
う。
制御プロセッサ１１０はアドレス計算を行ない、数値処
理モジュール１３０との間で送受されるすべてのデータ
転送を制御する。
数値処理モジュール１３０はデータ計算を行なう。
このタスク割振りを効率よく、高速にサポートするシス
テムを設計するためには、いくつかの重要なアーキテク
チャ上の問題を解決する必要がある。しかし、本発明に
よれば、これらの問題が解決され、驚異的な成果が得ら
れる。
かかるアーキテクチャの実現を容易にするために、第１
図の実施例では、注目すべきハードウェア機構がいくつ
か設けられている。第１は、制御プロセッサ１１０に、
アドレス計算操作のための強力な機能をもたせたことで
ある。好適実施例では、￥Ｓ２図に概要を示すように、
このプロセッサはシーケンサだけでなく、アドレス生成
ロジックと算術論理演算機構（ユニット）（＾Ｌｌｌ）
も備えている。
データ転送プロセッサ１２０は外部インタフェース・コ
ントローラの動作を監視する。好適実施例では、外部イ
ンタフェース・コントローラは実際には３つ設けられて
いる。つまり、ＶＭＥバス・インタフェース１６０と、
２個のバックブレーン・バスに対する制御装置である。
（一方のバックブレーン・バスは「データ・バイブ」で
あり、高速化ボード間を高バンド幅リンクで結ぶもので
ある。もう一方はｒ　ＧＩＰパス」であり、画像や図形
データの伝送を最適化するものである。）これらの３つ
のバス・インタフェースの各々は、独自の制御ロジック
と好ましくはコントローラを備えている０例えば、ＶＭ
Ｅバス・インタフェースはブロック・データ転送を高速
化するために、直接メモリ・アクセス（ＤＭＡ）　　コ
ントローラを備えている。
しかし、データ転送プロセッサ１２０はこれらのインタ
フェースを高度に監視する機能を備えている。上記アー
キテクチャの最も重要な部分はキャッシュ・メモリ１４
０である。このキャッシュ・メモリは幅が広＜　（２５
６ビット幅）、大容量であり（少なくとも２メガバイト
）、高速であるが（現構成ではアクセス時間が１’ＯＯ
ナノ秒であり、より高速化することが好ましい）、それ
だけでなく３つのボートを備えて効率化を図っている。
このメモリは物理的には２ポートだけにするのが好まし
く、制御プロセッサ１１０とデータ転送プロセッサ１２
０間の仲裁はそれぞれのマイクロコード命令方式で行な
われる。
さらに注目すべきことは、キ・ヤッシュ・メモリ１４０
の３ポートが全く異なることである。−数的に、大部分
の数値処理サブシステムでは、キャッシュ・メ千すと数
値処理構成機構（ユニット）間のバンド幅が非常に重要
になっている。従って、好適実施例では、数値プロセッ
サにつながるボートは制御プロセッサとデータ転送プロ
セッサにつながるボートよりも幅が広くなっている（従
って、バンド幅が広くなっている）、好適実施例では、
後者のボートはわずか３２ビット幅である。さらに、完
全並列レジタ群が３２ビット・ボートで使用されている
ので、これらのボートに対するすべてのアクセスはキャ
ッシュ・メモリ１４０からは完全に並列、つまり、２５
８ビット並列読取りまたは書込みとして見えるようにな
フている。
数値処理量ジュール１３０とのインタフェースは、複数
のモジュール１３０がすべて１つの制御プロセッサの制
御を受けて並列に使用でき、すべてが（好ましくは）１
つのデータ・キャッシュ・メモリ１４０をアクセスでき
るように定義されている。キャッシュ・バスの幅を極端
に広くすることは、この複数モジュール機能を実現する
上で重要な要因となる。
制御プロセッサ１１０とデータ転送プロセッサ・モジュ
ール１２０間のインタフェースにも、キャッシュを効率
よく利用できる重要な機能を備えている。好適実施例で
は、重要な機能のいくつかは、このやりとりの利点を向
上するために使用されている。第１は、多重プログラミ
ング・プロセッサでは普通に行なわれていることである
が、制御プロセッサ１１０とデータ転送プロセッサ１２
０が共に可変継続時間命令を使用していることである。
つまり、ある種の命令タイプは、他の命令タイプよりも
サイクル時間を大幅に長くする必要がある。
例えば、極端な例として、ノー・オペレーション命令や
無条件ブランチは、乗算命令よりもｃｐｕ時間を大幅に
少なくする必要がある。従って、可変継続時間クロック
を使用してプロセッサの制御を行ない、実行中の命令を
クロック発生装置にチエツクさせて、クロック時間間隔
の継続時間をそのチエツク結果に応じて高速に調整する
ことが一般化されている。
本好適実施例では、制御プロセッサ１１０．とデータ転
送プロセッサ１２０は共に共用可変継続時間クロックに
よりクロックがとられる。従って、制御プロセッサ１１
０とデータ転送プロセッサは、たとえ別々の命令ストリ
ームを同時に実行中であっても、同期して稼動するよう
にイネーブルされる。
制御プロセッサ１１０にキャッシュ・メモリ！４０への
アクセス優先権が与えられている。つまり、データ転送
プロセッサ１２Ｇは、制御プロセッサ１１０が先にキャ
ッシュをアクセスしていないことを確かめてからキャッ
シュをアクセスする必要がある。しかし、ロックアウト
を防止するために、データ転送プロセッサ１２１１は割
込み信号を出して、制御プロセッサ１１０が少なくとも
１サイクルの間キャッシュ・ポートの制御権を解放する
よう辷指示することができる。
これらの３種類のプロセッサ・モジュールは、以下の説
明で略語を用いて引用することがある。
例えば、データ転送プロセッサ・モジュール１２０で実
行され条マイクロコードはＤＴＰマイクロコードと呼ぶ
場合がある。同様に、制御プロセッサ１１０で実行され
るマイクロコードはＣＰマイクロコードと、数値処理モ
ジュール１３０で実行されるマイクロコードはＦＰマイ
クロコードと呼ぶ場合がある。これらの略語は他の機能
についても用いられている。
泄ｇ＋ｒａ撲 本好適実施例のサブシステムは、小型化され、低コスト
であるが、高度の浮動小数点数値処理性能をもつ設計に
なっている。
このサブシステムを使用するために２つのシステムが目
標となっている０、このサブシステムは、広範囲にわた
る汎用ホスト・コンピュータで浮動小数点高速化機構（
ユニット）として使用するのに適している（特に、ＩＩ
ＮＩＸエンジンと互換性をもたせることが望ましい）。
また、第１図の高速化システムは、特殊画像処理システ
ムで利用すると大きな利点が得られるように意図されて
いる。この極のシステムの例としては、ベンチマーク・
チクノロシーズ社から提供され、ｒ　ＧＩＰシステム」
と呼ばれる図形画像処理システムがある。　　（ＧＩＰ
システムは広範囲にわたる図形画像アプリケーションで
高スループツトが得られるようにするいくつかの機能を
備えている。）第１．９＾、１０．４３図などに示され
ているような高速化サブシステムを備えたこの種のシス
テムは、３次元図形アルゴリズムを実行させる上で特に
利点がある。
アルゴリズムの　書 以下では、第１図のアーキテクチャについてさらに詳し
く説明するが、その前に、この多重プロセッサ構成がど
のように使用されるかについて説明することにする。
上述したように、大部分のアルゴリズムは４つの独立部
分、つまり、制御、データ入力、アドレス計算、および
データ計算に分けることができる。
これらを個別タスクとして扱い、３つのプロセッサにマ
ツにングするようなアーキテクチャにすることが好まし
い、制御とアドレス計算は制御プロセッサ（ＣＰ）モジ
ュール１１０が取り扱い、データ入出力タスクはデータ
転送プロセッサ（ＤＴＰ）モジュール１２０が取り扱い
、データ計算は浮動小数点プロセッサ（ＦＰ）千ジュー
ル１３０が取り扱う。
アルゴリズムを制御プロセッサ・モジュール１１０とＦ
Ｐ間でどのように分割されるかは、いくつかの特定アル
ゴリズム実装例を示して、以下に詳しく説明する。１つ
の好例は、第３１図を参照して下達する高速フーリエ変
換（ＦＦＴ）実装によるものであるが、このＦＦ丁アル
ゴリズムはプログラミング効率が悪いことでよく知られ
ている。
この例では、ＦＦＴアルゴリズムは、データ・サンプル
とフェーズ係数のアドレス計算を制御プロセッサ・モジ
ュール１１０に割り当て、バタフライ計算を浮動小数点
プロセッサ・モジュール１３０に割り当てることによっ
て、制御プロセッサ・モジュール１１０と浮動小数点プ
ロセッサ・モジュール１３０間で分割されている。
ＦＦＴソフトウェアのうちＣＰモジュール１１０で実行
される部分は、複素数データのアドレスをステージとバ
タフライ数の関数として計算する。複素数フェーズ係数
はテーブルに保持されているので、そのソフトウェア部
分はテーブル内の必要とする位置も、ステージとバタフ
ライ数の関数として計算する。アドレスが計算で求まる
と、データと係数が取り出されて、浮動小数点プロセッ
サ・モジュール１３０に渡される。浮動小数点プロセッ
サ・モジュール１３０がバタフライ計算を完了すると、
制御プロセッサ・モジュール１１０はその結果を読み取
り、格納してから次のバタフライのアドレス計算を繰り
返すことになる。注目すべきことは、制御プロセッサ・
モジュール１１０は、実際に行なわれているバタフライ
計算を追跡する必要がなく、データを同期点で浮動小数
点プロセッサ・千ジュール１３０とやりとりするだけで
よいことである。また、このソフトウェアは、アドレス
を計算するだけでなく、キャッシュ・メモリと数値プロ
セッサ間の実際のデータ転送を制御することもｔ１目す
べきである。
ＦＦＴソフトウェアのうち浮動小数点プロセッサ・モジ
ュール１３０で実行される部分は、各連続ステージでデ
ータ・セットのバタフライ計算を行なうように直線的に
コーディングされた単純命令列によっ”Ｃバタフライ計
算を行なう、各ステージでの正確なデータと係数を得る
ために必要な複雑なアドレス計算は関知しない、従って
、データ計算のためのコードは、データ転送操作と無関
係に書くことができる。事実、浮動小数点プロセッサ・
モジュール１３０に別の設計を採用したい場合（例えば
、異なる浮動小数点チップ・セットを使用したり、ＦＦ
Ｔにより適した低レベル・データ通路アーキテクチャを
使用したりする目的で）は、このソフトウェア部分（比
較的単純化されている）を変更するだけでよい。
ＣＰとＦＰソフトウェアの実行は並列に行なわれ、アル
ゴリズム実行速度が低速部分によって決まるようにパイ
プライン化されている。
アーキテクチャの１ 第１図のサブシステムの主要部分のいくつかについて、
以下詳しく説明する。なお、ここでは、要約だけを説明
していることに注意されたい、もっと詳しい説明はその
あとで行なう。
ＣＰモジュール１１０の概略（ｍ２八図）制御プロセッ
サ（ｃｐ）モジュール１１０は、３２ビット整数プロセ
ッサ機携（ユニット）　（ＩＰｕ）２４０、マイクロコ
ード・シーケンサ２１Ｇ、　アドレス生成機構（ユニッ
ト）　（ＡＧ）２３０、その他マイクロプログラム・メ
モリ、クロック発生装置、バス制御といった機構（ユニ
ット）から構成されている。
好適実施例では、整数プロセッサ機構２４０はＷｅｉｔ
ｅｋ　ＸＬ８１３７を使用し、シーケンサ２１０はＡｎ
ａｌｏｇ　Ｄｅｖｉｃｅｓ社製八〇５Ｐ−１へ０１を使
用し、アドレス生成機構２３０はＡｎａｌｏｇ　Ｄｅｖ
ｉｃｅｓ社製八〇５Ｐ−１へ０１を使用している。当業
者ならば容易に理解されるように、これらに代えてその
他の各種構成要素を使用することも、他のブロックに同
等の機能をこれらに代えて組み入れることも可能である
。
制御プロセッサ・モジュール１１０は次の２つの主要タ
スクを受は持つ。
まず、ホストからのコマンドを解釈し、ＤＴＰモジュー
ル１２０に転送を要求し、データ計算を開始する前に浮
動小数点プロセッサ・モジュール１３０を初期°化する
ことによって、ボードの動作を制御することである（高
位レベル）。
次に、データ・キャッシュ・メモリのアドレスを生成し
、データ・キャッシュ・メモリとＦＰモジュール！３０
間のデータ転送と経路を制御することである。この活動
は通常高位レベル制御操作が完了したあと、実際の数値
処理過程で反復的に行なわれる。ループ制御はシーケン
サが取り扱い、アドレス生成機構とＩＰｔＪがアドレス
生成のために排他的に使用できるようになっている。
他のブロックとの連棒は３２ビット幅データ・バス（Ｃ
Ｄバス１１２　）を通して行なわれ、制御プロセッサ・
モジュール１１Ｇはこのバスを通して、データ・キャッ
シュ・メモリ１４０．コマンド・メモリ１９０、および
ＦＰモジュール１３０の制御レジスタに対する読み書き
を行なう、制御プロセッサ・モジュール１１０はホスト
によって（ＶＭＥインタフェース１６０を通して）、浮
動小数点プロセッサ・モジエール１３０によって、ある
いはデータ転送プロセッサ・モジュール１２０によって
割込みをかけることが可能である。正常動作では（つま
り、プログラム開発やデバッグと切り離された）、デー
タ転送プロセッサ・モジュール１２０だけが割込み発生
源となる。
ＤＴ　Ｐモジュール１２０の　略（第３Ａ図）データ転
送プロセッサ（ＤＴＰ）モジュール１２０は同じ３２ビ
ット・プロセッサとシーケンサを使用しているので、プ
ログラマから見たとぎ同じように見える。顕著に異なる
のはバス制御とインタフェース制御である。制御プロセ
ッサ・モジュール１１０と異なる特徴がもう１つある。
それは、データ転送プロセッサ・モジュール１２Ｇには
、マイククロコード拡張ボートがあり、アットオン・ボ
ード（大容量メモリ・カードやネットワーク・カードな
ど）の制御が可能になっていることである。
データ転送プロセッサ・モジュール１２０は次の２つの
タスクを受は持つ。
まず、データ・キャッシュ・メモリと外部インタフェー
ス間のデータ転送を制御することである。（これは、制
御プロセッサ・モジュール１１０（またはホスト）から
コマンドを受けて行なわれる。） 次は、外部インタフェースからのコマンドをコマンド・
メモリ！９Ｇに保管されているコマンド待ち行列に転送
し、あとで５ＩＪａｌｌプロセッサ・モジュールが処理
で籾るようにすることである。外部インタフェースはい
ずれもコマンドを出すことができるが、初期状態では、
　ＶＩＥインタフェースが主要コマンド発生源であるも
のと予想される。適当なソフトウェアでコマンド・リス
トをデータ・キャッシュ・メモリ（またはコマンド・メ
モリ）に入れておき、あとでマクロとして呼び出される
（この手法は「ベクトル連Ｈ４Ｊとも呼ばれている）、
デバッグ環境では、データ転送プロセッサ・モジュール
１２０はデバッグ・モニタ（ホスト側で稼動）とデータ
転送プロセッサ・モジュール１２０や制御プロセッサ・
モジュール１１０や浮動小数点プロセッサ・モジュール
１３０でデバ、ッグ中のマイクロコード間の主要インタ
フェースとなる。
また、このデータ転送プロセッサ・モジュールを通して
デパック・モニタはＶＭＥアドレス空間にマツピングさ
れていない各種メモリをアクセスすることができる。
外部インタフェース、データ・キャッシュ・メモリ、コ
マンド・メモリ、ＶＭＥインタフェース・メモリ、およ
びデータ転送プロセッサ・モジュール１２０間のデータ
とコマンドの転送は３２ビット幅ＴＤバス１２２を経由
して行なわれる。外部インタフェース１５０．１６Ｇ、
１７０はＦＩＦＧ　（先入れ先出し）でバッファに入れ
られ、アテンションが必要になったとき、つまりある種
のデータを受は取ったり、なにもなくなりつつあるとき
、データ転送プロセッサ・モジュール１２０に割込みを
かける。別の割込み発生源としては、ホスト（ＶＭＥイ
ンタフェース経由）と、制御プロセッサ・モジュール１
１０がある。
データ転送プロセッサ・モジュール１２Ｇによるデータ
・キャッシュ・メモリへのアクセスは、制御プロセッサ
・モジュール１１０が使用していないサイクルに制限さ
れる。（ＣＰモジュール１１０は浮動小数点プロセッサ
・モジュール１３０への転送時や自身のためにメモリを
使用していることがある。）データ転送プロセッサ・モ
ジュール１２０が長時間アクセス待ちに置かれた場合は
、制御プロセッサ・モジュールに割込みをかけて、サイ
クルをスチールすることができる。
ＦＰモジュール１３０の概略　第４＾−４Ｃ図）浮動小
数点プロセッサ・モジュール１３０は別ボードに置かれ
ており、このボードは主ベース・ボードに差し込むこと
によフて使用される。浮動小数点プロセッサ・モジュー
ル１３０の動作は次の２つの部分に分かれて行なわれる
。
（ａ）マイクロコード浮動小数点機構（ユニット）、こ
の部分は浮動小数点計算を受は持つ、この機構は１つの
目標、つまり、可能な限り高速に動作して、浮動小数点
ハードウェア機構の性能を引き７出す設計になっている
。これらの設計目標を達成するために、非常に単純化さ
れたアーキテクチャが採用されている。つまり、浮動小
数点乗算機構、ｌｌ動小数点＾ＬＵ　　（算術論理演算
機構）、高速多重ボート・レジスタ・ファイル、単純化
された高速シーケンサから構成されている。さらに、ス
クラッチパッド・メモリが内部データ通路と密結合され
、参照テーブルを保管し、ヒストグラム記憶域を提供す
る。浮動小数点算術演算機構は２つの読取りボートと１
つの書込みボートを通してレジスタ・ファイルとのイン
タフェースとなる。
もう１つの書込みボートは読取りボートの一方と結ばれ
て、データ・シャツフルと複写機能を提供する。最終ボ
ートは両方向であり、データをレジスタ・ファイルとや
りとりするために使用される。
（ｂ）データ・キャッシュ・メモリ・インタフェース、
　ＦＰモジュールのこの部分は、データ・キャッシュ・
メモリとレジスタ・ファイルの両方向ボート間のインタ
フェースとなる。レジスタ・ファイルとデータ・キャッ
シュ・メモリ間には両方向レジスタ群があり、データ転
送のパイプラインとなり、データ多重化と経路指定を取
り扱う。
転送制御は転送ロジックで生成される。このインタフェ
ースの多くの部分は、物理的にはＦＰモジュール１３Ｇ
と同じ場所に置かれているが、ＣＰモジュール１１０と
共にクロックがとられるので、ＦＰモジュール１３０の
一部というよりも、拡張ＣＰモジュール１１０と一般に
呼ばれている。
高度多重ボート高速レジスタ・ファイルは、制御プロセ
ッサ・モジュール１１０と浮動小数点プロセッサ・モジ
ュール間のクリーンなインタフェースとなる点で重要な
要素である。このレジスタ・ファイルの一方の側は制御
プロセッサ・モジュール１１０と同期して動作し、他方
の側は浮動小数点プロセッサ・モジュール１３Ｇと同期
して動作する。このようにクロック境界を設けたので、
境界の一方の側に変更を加えても他側が影響されること
がない、この結果、より高速の、あるいはもっと多くの
統合浮動小数点チップ・セットへの移行が容易になり、
従って、浮動小数点機構の独立性を保つことができる。
浮動小数点プロセッサ・千ジュール１３０（またはアル
ゴリズムに合わせて変更されたモジュール１３０°）は
、最高４つまでこの種のサブシステムに組み入れること
が可能である。第９八図と第１Ｏ図にそのいくつかの例
が示されている。
ＤＣＭの概略（第５図） データ・キャッシュ・メモリ１４０は晶バンド幅多重ボ
ート・メモリである。このメモリとそのインタフェース
のアーキテクチャは、本好適実施例のシステム全体の性
能を大幅に向上させる利点をもっている。高バンド幅が
必要とされるのは、浮動小数点プロセッサ・モジュール
１３０が単純なベクトル計算を実行中のとき、浮動小数
点プロセッサ・モジュール１３０にデータを常時提供す
るためである（そして、その結果を除去するためである
）０例えば、ベクトル「加算」操作には、計算毎に数字
を３回転送する必要がある。浮動小数点プロセッサ・モ
ジエール１３０が２０Ｍｆｌｏｐｓの計算速度に耐えら
れる場合は、それに歩調を合わせるために要求されるメ
モリのバンド幅は毎秒２４０Ｍバイトとなる。
データ・キャッシュ・メモリは６４にｘ　３２ビット・
メモリからなるメモ゛す・バンクを備え、２Ｍバイトの
オンボード記憶機構を搭載している。これは遠隔メモリ
拡張ボード４３１Ｏをキャッシュ・バス１４４に付加す
ることにより拡張可能である。（物理的には、このメモ
リ拡張モジュールは浮動小数点プロセッサ・モジュール
１３０の各種モジュールと同じコネクタに差し込まれる
。）このメモリ拡張モジュールは、オンボード・データ
・キャッシュ・メそりと同じバンド幅になっているので
、追加の１２Ｍバイト・メモリを２Ｍバイト単位で拡張
するように構成することが可能である。２重容量メモリ
・モジュールを使用すると、オンボード記憶機構を４Ｍ
バイトまで、オフボード記憶機構を２４Ｍバイトまで増
加できる。
データ・キャッシュ・メモリには３つのポートがあり、
各々はプロセッサの各々につながっている。しかし、制
御プロセッサ・モジュール１１０と浮動小数点プロセッ
サ・モジュール１３０へのデータ転送はすべてＣＰマイ
クロコードによって制御されるので、多くの点で、メモ
リを２ｆｆｉボートだけをもつものとして扱うことが可
能とされていた。
浮動小数点プロセッサ・モジュール１３０と制御プロセ
ッサ・千ジュール１１０に対するデータ転送は入出力転
送より優先されているので、データ転送プロセッサ・モ
ジュール１２０はメモリ・サイクルに空きが出るまで待
たされることになる。データ転送プロセッサ・モジュー
ル１２０の待ち時間が長い場合は、制御プロセッサ・モ
ジュール１１０に割込みをかけて、メモリへのアクセス
権を獲得することができる。このことは、制御プロセッ
サ・モジュール１１０がランダム・アクセスを行なって
いない限り、問題となることはない、その場合でも、ブ
ロック入出力転送では、データ転送プロセサ・モジュー
ル１２０は別のデータ・ブロックを要求する必要が起こ
る前に、メモリ・アクセスと、とにデータを転送するた
めに８サイクルが必要になる。
妥当なサイクル時間メモリ装置で高メモリ・バンド幅を
得るために、広幅メモリ・アーキテクチャが採用された
。メモリは２４ビット幅であるので、１回のアクセス・
サイクルで、３２バイト（８Ｆ話）が転送される。メモ
リのサイクル期間が１００　ｎｓであれば、メモリ・バ
ンド幅はブロック転送では毎秒３２０Ｍバイト、ランダ
ム１語のアクセスでは毎秒４０Ｍバイトである。
データ・キャッシュ・メモリは、ＦＰモジュール１３０
用のマイクロコード・オーバーレイを保管しておくため
にも使用できる。これらは、浮動小数点プロセッサ・モ
ジュール１３ＧのマイクロコードがＷＣＳサイズを越え
たとき、　ＦＰモジュールの書込み可能制御記憶機構と
の間で受は渡しされる。この並行ロード機能によるＷＯ
２の再ロードは、ホスト制御による通常のシリアル・ロ
ードよりもはるかに高速に行なわれる。事実、この機能
はマイクロコードを動的にベージングができるだけの高
速になっている。
ＣＭ　１９０の概略 コマンド・メモリは小容量（２Ｋ）の３２ビット幅メモ
リでり、制御プロセッサ・モジュール１１０とデータ転
送プロセッサ・モジュール１２０間の２つのポートをも
っている。コマンド、制御および状況データはこのメモ
リに保管されているソフトウェア待ち行列またはＦＩＦ
Ｏスタックを通して、制御プロセッサ・モジュール１１
０とＤＴＰの間で受は渡しされる。
このメモリの半分は制御プロセッサ・モジュール１１０
と浮動小数点プロセッサ・モジュール１３０の状態情報
（一部のコマンド構造と共に）を保存しておくために、
マイクロコード・デバッグ・千二タ用として予約されて
いる。
（以下余白） 外部インタフェースの概略 好適実施例では、効率のよいインタフェースをいくつか
備えている。その中で最も重要なのがポスト・インタフ
ェース（ＶＭＥインタフェースとも呼ばれる）である。
ＶＭＥインタフェースは好適実施例によるサブシステム
とＶＭＥバスとを結ぶインタフェースであり、ＶＭＥバ
ス規格改訂版ＣＩに規定されている電気的仕様とプロト
コル仕様に準拠している。
ＶＭＥインタフェースは、ＶＭＥホストがマイクロコー
ドをアップロードしているとき、制御または状況レジス
タをアクセスしているとき、ＶＭＥインタフェース・メ
モリ（ＶＩＭ）をアクセスしているとき、あるいはデー
タＦＩＦＯをアクセスしているときはスレーブ・モード
で動作する。スレーブ・モードのインタフェースはバイ
トまたは語アクセスをサポートせず、３２ビット並列ア
クセスだけをサポートする。しかし、制御および状況レ
ジスタは１６ビット幅であるので、ＩＳビットのホスト
は本好適実施例のサブシステムを制御？ぎる。
ＶＭＥインタフェースは、局所ＤＭＡの制御を受けてデ
ータＦＩＦＯとＶＭＥメモリ間でデータを転送するとき
は、マスク・モードで動作する。ＤＭＡの活動は、デー
タ転送プロセッサ・モジュール１２０が割込みサイクル
をＶＭＥバス上で開始することによりこのモジュールに
よって制御され、モニタされる。
データ・パイプ・インタフェースは、高バンド幅バック
プレーン・バスと結ばれる設計になっている。（物理的
には、これはリボン・ケーブルを使用するだけで構成に
含めることがで参る。）このバスを使用すると、私用サ
ブシステム間の通信が行なえるので便利である。つまり
、インタフェース・ロジックは２つの受信ボートと１つ
の送信ボートを備えているので、この種のバスを複数短
距離局所バスとして使用して、幅広いデータ流れアーキ
テクチャを実現することができる。このバス上のデータ
転送はＦＩＦＧでバッファリングされるので（受信端側
）、データ転送を高速にかつ低オーバヘッドで行なうこ
とができ、る、複数のサブシステムを並列にも直列にも
（例えば、パイプラインで）接続できるので、高性能の
システムを筒単に実現することができる。
１つの例として、高性能の実時間３次元図形システムを
、２つの高速化サブシステムと画像プロセッサをパイプ
ライン構成にすることｋよって構築することができる。
最初の高速化サブシステムはフレームｎで多角形を変形
してクリッピングし、２番目の高速化サブシステムはフ
レームｎ−１で多角形を描画類に分類しく１１！蔽表面
除去のため）、画像プロセッサはフレームｎ−２で多角
形を描画する。
ＤＴＰマイクロコード拡張インタフェースは仮想的にＤ
ＴＰモジュール１２０のマイクロアドレスとデータ・バ
スを拡張したものである。これはＧＩＰマイクロコード
拡張バス〔ギ全に互換性（物理的および電気的に）があ
るので、ＧＩＰ用に設計され、この種のインタフェース
を使用するどの拡張カードでも使用できる。外部大容量
メモリ・システムとネットワーク・カードはこのインタ
フェース・ボート経由で本実施例のサブシステムと結ば
れる。
画像データ・バス・インタフェース１７０（またはｒＧ
ＩＰインタフェース」）は、特に図形と画像データ用に
最適化された別のバスに結ばれる。このインタフェース
は、ＧＩＰマイクロコード拡張バスとも接続できるので
、本実施例のサブシステム上のいくつかのインタフェー
ス・ロジックをＧＩＰマイクロコードで制御することが
できる。これにより、ＧＩＰと本実施例のサブシステム
間は両方向１６ビット幅のＦＩＦＯで結ばれるので、コ
マンドとデータをＦＩＦＯ経出で送ることができる。こ
のインタフェースの各側は他方の側に割込みをかけるこ
とがで籾る。
制御プロセッサ（ＣＰモジュール１１０制御プロセッサ
は、３２ビット整数プロセッサ機構（ユニット）　（Ｉ
ＰＵ）２４０に搭載された３２ビット・マイクロコード
・プロセッサであり、本好適実施例では、Ｗｅｉｔｅｋ
　ＸＬ８１３７が使用されている。ＩＰ１２４０は１６
ビット・アドレス生成機構（八〇）２３０　　（木実施
例ではＡｎａｌｏｇ　Ｄｅｖｉｃｅｓ社＾０５１’　１
４１０を使用）および１６ビット・シーケンサ２１Ｏ（
本実施例ではＡｎａｌｏｇＤｅｖｉｃｅｓ社Ａｔ１ＳＰ
　１４０１を使用）によってサポートされる。制御プロ
セッサ内の主データ通路はＣＯババス１２である。
第２八図は本好適実施例における制御プロセッサ１１０
の構造を概要図で示したものである。書込み可能制御記
憶機構（ＷＣ５）２２０は、マイクロ命令列を納めてい
るメモリである。シーケンサ２１０からマイクロ命令ア
ドレス・コマンドが出されて、制御記憶機構２２０から
マイクロ命令が取り出される。
この方法で制御記憶機構から取り出される命令の流れを
示したのが２２１である。レジスタに格納されない出力
とレジスタ２２２に格納される出力の両方を設けること
が好ましい、レジスタ２２２に格納された出力はデコー
ダ２６０に入力される。レジスタ２２２と２２３は共に
直列シャドウ・レジスタとして構成され、直列ループ２
２５とのインタフェースとなる。マイクロアドレスの流
れの一部をライン２１１＾から得て、浮動小数点モジュ
ール１３０に通知するようにするのが好ましい、この方
法をとると、以下に述べるような利点が得られる。
また、ライン２２１上の流れを両方向にするのが好まし
い、つまり、このラインは書込み可能制御記憶機構から
マイクロ命令を読み出すために使用できるだけでなく、
ある種の場合には、命令を逆に制御記憶機構に書き込む
ためにも使用できる。
その利点については下達するが、これは重要な機能であ
る。
マイクロコード出力２２！は人力としてデコーダ２６０
に送られる。従来の方法では、このデコーダは最小限の
低レベル・デコード・ロジックを使用して、マイク命令
のフィールドを分割して、必要時にそれらをデコード化
している。本実施例のマイクロ命令形式は第２Ｂ図に示
されているが、これについては以下で詳しく説明する予
定である。デコーダ２６０の出力２１ｉ１はアドレス生
成機構２３０、整数処理機構２４Ｇ、シーケンサ２！０
といった主要機能ブロックのすべてに送られる。これら
のラインはいろいろな個所につながっているので、個別
的には示していない。
シーケンサ２１０は、リンク・レジスタ（トランシーバ
）２１４を経由してＩＰＵ　２４０から送られてくる人
力とシーケンサ局所バス２１５を経由してアドレス生成
機構２３０から送られてくる入力だけでなく、他のいく
つかの人力も受は取る。
さまざまな割込み線はマルチプレクサ２１３を通して多
重化され、これらの割込みにより、シーケンサ２１０の
プログラム・カウンタ動作がさまざまに変更される０割
込みをそれぞれに応じて処理するシーケンサ・ハードウ
ェアはよく知られている。
別のマルチプレクサ（２１２で示されている）は各種条
件コード信号から１つを選択して、シーケンサ２１０に
入力するために使用される。これらの条件コード信号は
、詳細は後述するように、シーケンサ２１０のロジック
の中でいろいろな使い方をされている。
バッフ１２１７は、マイクロ命令のフィールドで指定さ
れている定数を送るために使用される。
さらに、別の人出力がいくつか書込み制御記憶機構２２
０とマイクロ命令バス２２１に示されている。書込みイ
ネーブル線は、例えばホストからといったよう釘、外部
から制御される。さらに、２ウエイ・インタフェース２
１１Ｂを通して、ホストはマイクロアドレス・バス２１
１に対して読み書きを行なう。この機能は診断に利用で
きるだけでなく、マイクロ命令を制御記憶機構に書き込
むときにも利用できる（後述する）。
クロック発生装置２５０は制御プロセッサ１１０とデー
タ転送プロセッサ１２０の両方からサイクル継続時間入
力を受は取る。現クロック・サイクルの継続時間は、Ｃ
ＰとＤＴＰモジュールから受は取った最も継続時間の長
い指定子から即時に選択される。これは、プログラマブ
ル・ロジック・アレイ（ＰＡＬ）を用いて実装するのが
好ましい、デコーダ２６０の場合と同様に、クロック発
生装置２５０の出力はいろいろな個所に送られるので、
個々には示していない。
第２Ｂ図は本好適実施例におけるマイクロ命令フイール
ドの割当てを示したものである。ＣＰ拡張ロジックにお
けるフィールドの割当ても示されている。この拡張ロジ
ックの動作については以下で詳しく説明する。なお、こ
こで注意しておきたいことは、この拡張フィールド内の
マイクロ命令の追加ビットと、基本ＩＳ　２２０内の各
命令のこれらの追加フィールドをＷＣ５拡張機構および
これらのマイクロ命令フィールドをデコードして実行す
るロジックはすべてサブシステム内の各数値処理モジュ
ール１３０またはアルゴリズム高速化機構にも同じもの
があることである。従って、第１Ｏ図の実施例には、３
つのｗＣ５拡張機構が設けられるので、ＣＰマイクロコ
ード・フィールド全体は１９２ビットになる。
基本命令内の個々の命令フィールドは整数処理機構２４
０（３２ビット）、アドレス生成機４１１２３Ｇ（１０
ビット）、およびシーケンサ２１０（７ビット）用に割
り振られている。拡張フィールド（これは各ＷＣ５拡張
機構に保管される）では、フィールドはレジスタ選択、
条件選択、および転送制御用に割り振られている。これ
らのビットの用法については、あとで詳しく説明する。
他の命令フィールドは従来のマイクロコード・アーキテ
クチャで採用されている方法で割り振られる。例えば、
あるビットは中断点まできたことを示すために使用され
、いくつかのビットは命令タイプを簡単に記述するため
に使用され、２ビットはクロック制御をコード化するた
めに（上述したように、可変継続時間クロックを可能に
する目的で）使用される。
アドレス・レジスタ２３０はオフ・ザ・シェルフ・アド
レス生成機構である。計算をこの機構で行なえるので、
制御プロセッサ１１０の高速アドレス計算能力が向上す
る。
さらに、整数処理機構（Ｉｐｕ）　２４０は算術演算機
能を更に向上させる。　ＩＰＩＩはＣＤバス１１２から
読み書きができると共に、アドレスをＣ＾ババス出力す
ることもできる（レジスタ２４１を通して）、これらの
アドレスは、第１図に示すように、キャッシュ・メモリ
１４０とコマンド・メモリ１２０に対するアドレス情報
となるものである。
本好適実施例において整数処理機構２４０で使用される
実際の構成要素は高度の算術演算機構を備えており、こ
の中には、乗算をハードウェアで行なう機能も含まれて
いる。従って、機構２３０と２４０を一緒に使用すると
、算術演算機構の多くをアドレス生成のために利用する
ことができる。更に、シーケンサ２１０がマイクロ命令
アドレス生成機能も実行するロジックをいくつか備えて
いることは勿論である。
アドレス生成機構２３０からの出力２３１はバッファに
入れられ、ＣＤバス１１２に送り返される。シーケンサ
２１０は整数処理機構２４０の出力を読み取ることがで
きるが（リンク・レジスタ２１４を通して）　、ＩＰＵ
　２４０にコマンドでＣＤバス１１２を駆動させること
もできる。キャッシュ・メモリ１４０、ＦＰモジュール
１３０　、またはコマンド・メモリ１９０もこれらの結
果がこのバスに送り出された時点で、その結果をアクセ
スすることかできる。
レジスタ２０３（第２Ａ図の左上に図示）は使用頻度の
低いいくつかの制御信号を格納する。こわらの制御信号
には、診断用信号、ＬＥＤ制御信号などがある。
整　プロセッサ機構（ＩＰＵ）　２４０ＩＰＬＩ　２４
０は、４ボート・レジスタ・ファイル１１１０、＾Ｌ口
！１２０、フィールド・マージ機構１１３０および乗算
／除算機構１１４０から構成されている。これらの構成
機構を簡略図で示したのが第１１図である。２つの外部
データ通路は同図に０および＾Ｄババス１０１．１１０
２で示されている。制御プロセッサ・モジュール１１０
では、ＡＯババス１０２はレジスタ２４１を通して接続
され、各種メモリへのアドレス・バスとして使用される
。Ｄバス１１０１はＣＤバス１１２に°直結されている
。
ｌＰｔ１２４０の４つのボート・レジスタ・ファイル１
１１０により、４番目のポート経由によるレジスタへの
書込みに加えて、ｒｌ　＝　ｒ２　＋　ｒ３といった演
算が１サイクルで行なえる。＾Ｌｌｌ　１１２０は通常
の算術および論理演算機能のほかに、優先コード化とビ
ットまたはバイト反転命令を備えている。フィールド・
マージ機構１１３０は多重ビット・シフトと回転、可変
ビット・フィールド抽出、保管とマージ機能を備えてい
る。乗算／除算機構１１４０は１Ｐｕ２４０の他の部分
から独立して稼動する。この機構がいったん乗算または
除算操作を開始したあとは、他の乗算／除算以外の命令
はいずれもＡＬＵ　１１２０またはフィールド・マージ
機構１１３０に実行させることができる２乗算は３２　
ｘ　３２符号付き（８サイクル）で行なわれ、除算は６
４　ｘ　３２ビット符号なしく２０サイクル）で行なわ
れる。
レジスタ２４１はＩＰＩＩ　２４０の外部にあり、ＣＡ
バスＩｌｌ　とのインタフェースで使用される。これに
より、メモリをアクセスするときバイブライン遅延が生
じる。（このレジスタが必要なのは、ここで使用されて
いる特定部分では、へ〇パスはサイクルが開始してから
７５−９０ｎｓ経過するまでけ有効にならないためであ
る。） ｒＰｔｌ　２４０　（”Ｃ”バス１１０３上の）に対す
るマイクロコード命令人力は内部的に格納されるので（
レジスタ１１５１）　、マイクロコード命令は直接釘書
込み１１ｉ１Ｊ御記憶機構（ＷＣＳ）から取り出される
。
アドレス生　　構（ＡＧ）　２３０ 本好適実施例で使用されるアドレス生成機構２３０の構
成は第１２図にその概要が示されている。
主要要素としては、１６ビット幅のＡＬＵ　１２１０．
３０個の内部レジスタ（これらのレジスタを機能別に分
けると、１６個のアドレス・レジスタ１２２２．４個の
オフセット・レジスタ１２２４．４個の比較レジスタ１
２２６、および４個の初期設定レジスタ１２２８に分類
される）がある、他にも、アドレス比較機構１２３０と
ビット反転機構１２４０がある。内部バス１２５０はデ
ータの経路指定を行ない、”Ｙ“バス１２７０はアドレ
ス出力２３１を行ない、この出力はＣＤバス１１２にフ
ィードバックされる（出力バッファ−２３２がイネーブ
ルされたとき）、′Ｄ“バス１２６０はシーケンサ・デ
ータ・バス２１５に人出力を行なうように結ばれており
、バス２１５はリンク・レジスタ／トランシーバ２１４
によってＣＤバスから分離されている。
実際の装置は命令デコーダとその他のタイミングおよび
接合ロジック（図示せず）も備えている。
これらの機能により、アドレス生成機構２３０は！サイ
クルで次のことが行なえる。
１６ビット・アドレスを出力すること。
メモリ・アドレスにオフセットを加えることによりメモ
リ・アドレスを修飾すること。
アドレス値がいつ事前設定境界に８動または境界を越え
たかを検出し、条件付きでアドレス値を再初期設定する
こと。
この最後のステップは循環バッファやモジュール・アド
レス指定を取り入れる上で特に有用である。
アドレス生成機構２３０はＩＰｕ　２４０がもつアドレ
ス生成機能を補強するものである。しかし、アドレス生
成機構２３Ｇで使用される特定チップは直接に動作する
場合、　１６ビット・アドレスしか生成できない、（倍
精度アドレスは２サイクルを必要とするが、２個のチッ
プをカスケード接続することも可能である。）本好適実
施例では、アドレス生成機構２３０の１６ビット・アド
レス出力はｌＰＯ２４Ｇに渡され、そこでそのアドレス
出力がベース・アドレスに加えられ、３２ビットまで拡
張される。
アドレス生成機構のレジスタは１６ビット幅Ｄボートを
通してアクセスされる。このボートはシーケンサと同じ
局所部分２１５とリンク・レジスタ２１４に接続されて
いる。
アドレスはＹボート１２７０　（第２Ａ図にライン２３
１で示されている）から送出される。アドレスはＣＤパ
スと結ばれる前に、３状態バツフア２３２に渡される。
アドレス生成機構のＤかＹのどちらかが読み取られると
きくつまり、ＣＤパスを駆動するように要求されるとき
）、！６ビット値はバス幅（３２ビット）までゼロで拡
張または符号で拡張することができる。これを実行する
ロジックは、あとで詳しく説明する符号／ゼロ拡張ＰＡ
Ｌ　２１ａ内に置かれている。ゼロ拡張または符号拡張
はＣＰマイクロコードから直接に制御される。（この機
能は、１６ビット幅ボートのいずれかがＣＤパスを駆動
するために選択されたとき使用可能になる。） アドレス生成機構２３０の命令セットは次のように分類
されている。
ルーピング レジスタ転送 論理およびシフト（桁送り）操作 制御操作 その他の操作 アドレス生成機構の人力となるマイクロコード命令は内
部レジスタに格納され、ＷＣＳ　２２０から直接に取り
出されるようになっている。
シーケンサ２２０と関　　橿ロジック 本好適実施例では、シーケンサ２１０は＾ＤＳＰ１４０
１を採用している。この特定の＾ＤＳＰを実装したシー
ケンサの主要要素は第１３図に示されている。
これは、１６ビット加算機構１３１０．８４　ｘ　６４
ビットＲＡＭ　１３２０．割込みロジック１３３０、割
込みベクトル記憶機構１３４０、および４個のループ・
カウンタが含まれる。
内部ＲＡＭ　１３２　Ｇは次の３通りの使い方が可能で
ある。
１つはレジスタ・スタックとしてである。スタックとし
て使用すると、サブルーチンに入ったとき最高４個まで
のアドレスをスタックに入れておくことができる。これ
らのアドレスは関係命令内の２ビット・フィールドによ
ってアクセス可能である。
次はサブルーチン・スタックとしてである。このスタッ
クはサブルーチンのリンケージと割込みのための通常戻
りアドレスの記憶域となるものである。これは、状況レ
ジスタやカウンタなどの他のパラメータを格納するため
にも使用できる。
最後は間接アドレス記憶域としてである。これは使用頻
度の高いアドレスの格納用に予約しておくことができる
。これらはＤボートの下位６ビットを用いてアクセスさ
れる。
スタック制限レジスタ１３２１はスタック域が他のスタ
ック域を壊したり、スタック・オーバフローやアンダフ
ローが起こるのを防止するものである。これらのどれか
が起こると、内部割込みが起こり、エラー状態にフラッ
グが付けられたり、スタックはオフチップに拡張される
（スタック・ベージング）。
１０個の優先割込みが用意されている。そのうちの２個
は装置内部のもので、スタック・エラーとカウンタ・ア
ンダフローに対するものである。８個は外部である０割
込み検出、レジスタリングおよびマスキングはすべてロ
ジック１３３０によりオンチップで処理され、対応する
ベクトルが割込みベクトル・ファイル１３４０から取り
出される。
命令セットは非常に豊富であり、ジャンプ、サブル−チ
ン呼出し、戻りなど幅広く揃っている。これらの命令の
大部分は絶対アドレス、相対アドレス、または間接アド
レスを使用して目標アドレスを指定できる。これらは選
択した条件の１つによって修飾可能である。
無条件、命令を常に実行する。
フラグなし０条件コード入力（ＦＬＡＧと呼ぶ）が偽で
あれば、命令を実行し、そうでなければ続行する（通常
失敗命令） フラグ、条件コード入力が真であれば、命令を実行し、
そうでなければ続行する（通常失敗命令）。
符号。命令の実行は状況レジスタ内の符号ビットによっ
て左右される。
スタック管理、状況レジスタ操作、カウンタ操作、およ
び割込み制御を行なう命令も用意されている。
マイクロコード命令入力は内部レジスタに格納され、マ
イクロコード命令はＷＣＳ　　（レジスタ格納なし）か
ら直接に取り出される二 シーケンサ支援ロジックには、割込み、条件つきコード
選択、マイクロアドレス・バス、定数／次アドレス・フ
ィールドの４種類がある。
凱閃立 本好適実施例でシーケンサ２１Ｇ用に使用されているチ
ップは４個の割込み入力ビンがあるだけである。従って
、使用可能な割込み数を８個に拡張するために外部マル
チプレクサ２１３が使用されている０割込みは主に連絡
用とデバッグ・ツールをサポートするために使用される
。
割込み発生源（最も優先度の高い順）は次の通りである
。
クロー・ロジック デバッグ環境内では、名目的には、モニタ・タスクとユ
ーザ・タスクの２タスクが稼動している。クロー・ロジ
ック（ｃｌａｗ　ｌｏｇｉｃ）は、モニタ・タスクを１
ステツプ進めることなく、ユーザ・タスクだけを１ステ
ツプ進めるものである。クロー・ロジックはユーザ・タ
スクの中のある命令が実行されると、モニタ・タスクに
「制御を返却させる」、ユーザ・タスクに制御を返却さ
せる命令はクロー割込みを要求する。これは！サイクル
だけ遅れているので、ユーザ・タスクの最初の命令が実
行されると割込みが引き起される。従って、ユーザ・タ
スクの次の（つまり、２番目の）命令が実行されるまえ
に、制御がモニタ・タスクに返却される。
史ＪＬ点 この割込みレベルはマイクロコード・ビットと直接関係
があるので、割込みが起こるとこのビットがセットされ
る。この仕組を利用す、ると、中断点を設ける上で便利
である。中断点ビットがセットされた命令が実行される
と、制御は中断点処理ルーチンに渡される。中断点はい
くつでも設定が可能である。
ＶＭＥバス ＶＭＥバス割込みは通常デバッグ・モニタをサポートす
る目的だけに使用されるので、正常動作時には使用され
ない。
浮　　　占プロセッサ　中断占） 浮動小数点プロセッサ・モジュール１３０がそのｗＣ５
にセットされている中断点の１つを見つけると、ＦＰク
ロックは停止される。　ＦＰモジュールはこのことをこ
の割込みを通して、制御プロセッサ・モジュールｌｉｅ
に通知する。
１１７Ｆメモリ・アクセス この割込みは、制御プロセッサ・モジュールにデータ・
キャッシュ・メモリへのアクセスを一時的に中止させる
ために使用される。これによりデータ転送プロセッサ・
モジュール１２０はキャッシュ１４０にアクセスができ
るようになる。
ＤＴＰ　（コマンド） この割込みは、ＣＰコマンドＦＩＦＯ（コマンド・メモ
リ１９０内の）にコマンドがあることをデータ転送プロ
セッサが制御プロセッサ・モジュール３３０に知らせる
ために使用される。令争 肛１ニニ久転立叉ユ） この割込みはデータ転送要求が完了したことを制御プロ
セッサ・・モジュールに知らせるためにデータ転送プロ
セッサ・モジュール、１２０によって使用される。Ｉ辱 浮動ハ　瑯プロセッサ（一般） コ（７）　ｉｌｌ　込ｂ　ハ、ＣＰＷＡＩＴ、ＦＰＩＩ
ＡＩＴ　ｈ＜状態を変えたり、エラーが起こったり（エ
ラー・タイプはソフトウェアで定義できる）、浮動小数
点プロセッサ・モジュール１３Ｇに中断点が現れると、
引き起される。活動事象は、ＦＰモジュール１３０上に
あって、制御プロセッサ・モジュール１１０がロードで
きるマスク・レジスタによって選択される。この割込み
は今は使用されず、将来の使用に備えて予約されている
。複数のＦＰモジュール１３０を使用するシステムでは
、４個のＦＰがこの割込みを共用する予定である。従っ
て、割込みサービス・ルーチンは、これらのＦＰに正し
くサービス１°るためにはどのＦＰが割込みを引ぎ起し
たかを知っている必要がある。中 注意：番印の付いた割込みは通常の条件コード・ロジッ
クでもテストできるので、これらをポーリングした方が
好都合の場合には、そうすることが可能である。
傘ψ印の付いた割込みの場合は、割込み状態を引き起し
たことは、ソフトウェアＦＩＦＯデータ構造内の制御情
報を調べることで検出することができる。これは割込み
が使用されない場合には、ポーリングすることが可能で
ある。
マルチプレクサ２１３を使用して割込み数を拡張するた
めには、４個の高優先度割込みレベルと４個の低優先度
割込みとの間のタイミング条件を変える必要がある。４
個の高優先度割込みであることを認識するためには、マ
イクロコード・クロックの立上がり縁より２５ｎｓ前に
割込みを引ぎ起す必要がある。低優先度割込みの場合は
、この時間制限は立下がり縁より１５ｎｓ前にする必要
がある。
割込みを引き起１°には、対応する割込み入力は１クロ
ック期間の間高レベルに保持される。ハードウェアによ
る割込み認知サイクルは必要ないので、割込み生成ハー
ドウェア機構は非常に単純化される。
条牛コード・ロジック シーケンサはＦＬＡＧと呼ばれる１つの条件コード入力
端をもっており、テスト可能な状況信号はすべて多重化
されてこのピンに入力される。これは内部レジスタに格
納され、通常のセットアツプ時間はＩＲＱにマスク（カ
ウンタ・アンダフロー割込み）がかけられているときは
Ｉｏｎｓであり、イネーブルされたときは２６ｎｓであ
る。　ＦＬＡＧ入力端の極性はシーケンサ内部で変える
ことができる。
第４０Ａ図に示すように、ＦＬＡＧ入力端の状態をシー
ケンサ２１０の外部で保存しておくためにいくつかの追
加ロジックを使用することが好ましい、そうすれば、シ
ーケンサ２１０の内部状態を割込みが起ぎたあとで完全
に復元することができる。
ＰＡＬ　４０２１はシーケンサ２１Ｏ（または３１Ｏ）
の内部で内部フリップフロップ４０２０をエミュレート
するために使用される。このＰＡＬは従って、「疑似レ
ジスタ」として動作するだけである。この必要が起こる
のは、第４０［１図に示すような条件のときである。
割込みが発生すると、シーケンサは割込み処理ルーチン
に制御を渡す、このルーチンが実行されている間、疑似
レジスタＰＡＬは割込み発生前に存在していた状況フラ
グ条件のコピーを保持しているだけである０割込み処理
ルーチンの実行が終ると、マルチプレクサ２１２はこの
ルーチンの指示を受けて、ＰＡＬ４０２１の出力をシー
ケンサ２１０へのＦＬＡＧ人力としてシーケンサに渡す
。これにより、フリップフロップ４０２０の内部状態が
復元される。
この結果、命令の流れは割込みが起こらなかった場合と
同じ順序で継続する。これは、割込みに続く命令が条件
付きブランチである場合は特に重要である。内部状態を
正しく復元すれば、この条件付きブランチは正しく実行
されることになる。
勿論、このロジックは、シーケンサによっては必要でな
い場合があるが、本好適実施例で使用されているような
特定シーケンサでは使用した方が好都合である。
テスト可能状況信号には、次のものがある。
ＩＰＬＩ　２４０条件コード出カニこれは、現命令の状
況を中継するものである。どの条件がこのビン上で！ｐ
ｕ　出力によって指示されるかは、マイクロコード命令
によって定義されている。
マイクロコード・ループ：これはＶＭεインタフェース
制御レジスタの中の状況ビットであり、診断ソフトウェ
アで使用すると便利である。
書込みフラッグ０とｌ：この２信号はデータ・キャッシ
ュ・メモリ書込みロジックの内部状態をアクセスしやす
くするもので、デバッグ・モニタ内の状態格納と復元マ
イクロコードによってのみ使用される。
保留状態：これは、割込みから戻るときテストされ、ジ
ャンプによって割込み処理ルーチンにＢった場合でもど
の条件付きジャンプその他が正しく実行されるようにす
る。
ＦＰ状況信号ＣＰＷ＾！Ｔ：これは、ＦＰがその計算を
終えて、追加データを待っているときクリアされる。
ＦＰ状況信号ＦＰＷ＾■Ｔ：これは、制御プロセッサ・
モジュール１１０がその計算を終えて、追加データを待
っているときクリアされる。
ＦＰ状況信号バンク選択：これは、レジスタ・ファイル
が２重バッファ（論理）モードで使用されているとき、
ＦＰレジスタ・ファイルのどちらの半分が制御プロセッ
サ・モジュール１１０に割り振られているかを知らせる
。
ＦＰ状況信号：直列ループ、これはＦＰ上の浮動小数点
チップを通して実行される直列ループの終りから抽出さ
れる。この直列ループとのインタフェースを通して、制
御プロセッサ・モジュール１１０はこれらの装置の内部
状況を抽出する（挿入）ことができる。
ＦＰ状況信号：ＣＰ待ち割込みとＦＰ待ち割込み、これ
らの２つの状況ビットはそれぞれの信号が高から低に移
るとセットされる（マスキングが可能な場合）、信号Ｆ
ＰＷ＾ＩＴとＣＰ’ｆｌＡＩ丁は、ｃｐが割込み発生源
を突き止める前に再び高に戻ることがあるので、直接に
テストされる。
ＦＰ状況信号：ＦＰ中断点、これは、デバッグ目的だけ
に使用され、ＦＰが中断点までくるとセットされる。
ＦＰ状況信号：ＦＰエラー、これは、エラーが浮動小数
点プロセッサ・モジエール１３０で起こると、セットさ
れる。これは将来の使用に備えて設けられたものである
。
ＦＰ状況信号はシーケンサに向う共通線を共用し、実際
にテストされる状況信号はＣＰ拡張マイクロコード部分
によって選択される。
ＩＰｏ　２４０からの条件出力は１００ｎｓでサイクル
するときは、遅れて有効になるのでシーケンサのセット
アツプ時間に間に合わない（特にマルチプレクサによっ
て遅延されるので）、この条件をテストするときは、ク
ロックを１２５ｎｓに延長する必要がある。
“ｆｏｒ　１ｏｏｐ＠はシーケンサ内部のカウンタの１
つを使用すると、コーディングしやくなり、　ｌＰｕ２
４０はアドレス計算から解放される。　Ｆｏｒ−１ｏｏ
ｐｓはｌＰｕ２４０を用いて行なうこともできるが、そ
うすると、サイクル時間が長くなるので余分なオーバヘ
ッドが生じることになる。
条件コードは８：ｌマルチプレクサ２１２を通して多重
化されてシーケンサの”ＦＬＡＧ”入力端に入力される
。シーケンサは選択した条件コード信号の極性を内部レ
ジスタに格納して、その選択を行なう。
マイクロアドレス・バス マイクロアドレス・バス２１１と２１１＾は、通常プロ
グラム実行時にはシーケンサ２１０から、マイクロコー
ドのロード時にはＶＭＥバスから駆動させることができ
る。ＶＭＥバスはマイクロアドレス・バスの内容を読み
取って、シーケンサがどのアドレスにあるかを確かめる
こともできる。これは、シーケンサ動作と非同期に行な
われ、主に診断で使用される。
マイクロアドレス２１１は、制御プロセッサ・モジュー
ル１１０のＷＣ５の３２ビットが各ＦＰモモジュール上
置かれているので、ＦＰモジュール（拡張部分２１１＾
で示されている）上にも結ばれている。マイクロアドレ
ス・バス拡張部分はＦＰ　ＷＣ５を駆動するためにも使
用できる。この機能は次の２つの理由で便利である。
１　）　ＦＰマイクロコードがダウン・ロードされると
ぎホストからアドレスを与えることができる。
２）ＦＰマイクロコードを制御プロセッサ・モジュール
と同期させて実行させるときに使用できるので、制御プ
ロセッサ・モジュール内のシーケンサ２１０のア゛ドレ
スが内部生成アドレスの代わりに使用できる。（この機
能は本好適実施例では採用されていないが、いつでも利
用できる方法である。） （以下余白） 定数フィールド マイクロ命令の１６ビット幅定数フィールドは主にシー
ケンサにアドレスを与えるために使用されるが、アドレ
ス生成機構の定数を保持するために使用することもでき
る。
シーケンサ２凰０は両方向で私用局所バス（シーケンサ
・データ・バス２１５）と結ばれている。これにより、
ジャンプなどをＣＤバス１１２を使用する処置と並行に
行なうことができる。シーケンサ・データ・バスは両方
向リンク・レジスタ／トランシーバ２１４を経由してＣ
Ｄバス１１２とリンクされている。クロックのタイミン
グとリンク・レジスタ２１４に対する「フィードスルー
」制御は、送り元と宛先はすべて要求条件が異なるので
、転送経路と方向に応じて変化する。アドレス生成機構
のデータ入力端は、アドレス生成機構２３０がシーケン
サと同じタイミング条件でこのバスで転送を行なう必要
があるので、このインタフェースのシーケンサ側に接続
されていることに注目すべきである。
この構成により、次のような経路指定が可能である。
定数フィールド−〉シーケンサ（ジャンプ）定数フィー
ルド−＞ＣＤバス（レジスタ・ロード）シーケンサ−＞
ＣＤバス（診断） ＣＤバス−〉シーケンサ（計算によるジャンプ）定数フ
ィールド−〉アドレス生成機構 アドレス生成機構−＞ＣＤバス（診断）ＣＤバス−〉ア
ドレス生成機構（計算によるアドレス） 書　み　　制御記憶機構（ＷＣＳ）２２０本好適実施例
では、ｗＣＳメモリ・バンクはマイクロコード５１１モ
ジユールを使用している。これらは８にｘ　３２ビット
・メモリを備えており、これと共に、マイクロコードの
ロードと診断のための直列シャドウ・レジスタ２２２と
２２３を備えている。（これらのシャドウ・レジスタの
動作は以下で詳しく説明する予定である。）このモジュ
ールは２つの種類、つまり、出力がレジスタに格納され
るものと、レジスタに格納されないものとがある。　Ｉ
ＰＵ　２４０、アドレス生成機構２３０、およびシーケ
ンサ２１０はそれぞれ独自に内部パイプライン・レジス
タを持っているので、ＷＣＳからの非レジスタ格納出力
を使用する。
注目すべきことは、制御プロセッサ・モジュールの冒Ｃ
５は実際には分散されていることである。
図示の基本冒Ｃ５部分２２０（これは物理的にベース・
ボード上に置かれている）のほかに、さらにＷＣ５２２
０の拡張部分が１つまたは２つ以上ある。これらの拡張
部分はマイクロアドレス・ストリーム２１１＾を受は入
れ、物理的に各ＦＰモモジュール上置かれている。基本
１１ＣＳ２２０に格納されている命令セットは各アドレ
スに９６ビットの命令を収容している。　ＷＣＳ拡張部
分４９０は各々基本ＷＣ５２２０と同じアドレス範囲に
またがっているが、ｗＣ５拡張部分の各々（数値プロセ
ッサ・モジュールの各々にある）は各アドレスに追加の
３２ビット命令を収容している。
ＷＣＳインタフェース・レジスタ２２２と２２３ホスト
（ＶＭＥインタフェース１８０を通して稼動する）が＄
ＩＪ御記憶機構のすべてに対して読み書きを行なうとき
使用する直列ループの動作について以下詳しく説明する
。ここでは、ハードウェア構成と接続関係について説明
する。
上述したように、レジスタ２２２はレジスタ格納マイク
ロ命令出力をデコーダ２６０に対して、および他の多く
のロジックとメモリ構成要素に提供する。内部レジスタ
に出力を格納する構成要素の場合には、非レジスタ格納
出力も提供される。（例えば、ＩＰＵ　２４０は内部命
令バイブライン・レジスタをもっている。また、高度の
内部デコード・ロジックも備えている。　ＩＰｕ　２４
Ｇはデコーダ２６０からある種のレジスタ格納制御ビッ
ト、例えば、出力イネーブル信号も受は取ることに注目
すべきである。） レジスタ２２２は実際は直列シャドウ・レジスタである
。これはレジスタ可能による並列スループットが得られ
るだけでなく、直列アクセス・モードももっている。直
列アクセス・モードは下達する直列ループとのインタフ
ェースのために使用される。
他方の直列シャドウ・レジスタ２２３は非レジスタ格納
出力のシャドウとなるものである。完全な命令に対応す
る直列出力を得るためには（要求時に）　（または、逆
に命令２２１の全幅を制御記憶機構２２０に書き戻すた
めには）、すべてのビット・フィールドをアクセスする
必要がある。
勿論、上述したように接続すると、データ・インタフェ
ースだけでｌｌＩｃ５２２◎と結ぶことができる。つま
り、レジスタ２２２　と２２３にはＷＣＳ　２２０内の
記憶位置の内容が見えるが、データと明示的に結び付い
たアドレスは見えない、アドレス・インタフェースは両
方向接続２１１Ｂで示されているように、別個の２方向
インタフエースである。これはＣＰマイクロアドレス・
バスであり、　ＶＭＥインタフェース内のマイクロコー
ド・ロード制御ロジックと結ばれている。これと同じバ
スは、ＤＴＰ制御記憶機構を除くシステム内のすべての
制御記憶機構とのマイクロアドレス・インタフェースと
なっている。　ＤＴＰ制御記憶機構内のマイクロアドレ
ス線はＶＭＥインタフェース内の別のレジスタ／バッフ
ァ対に結ばれ°ている。
ＦＰ制御ロジック アーキテクチャのもう１つの特徴は、制御プロセッサ・
モジュールが単に監視プロセッサであるだけでなく、浮
動小数点プロセッサ・モジュールとの間で受は渡しされ
るすべてのデータ転送を直接に制御することである。こ
のロジックの大部分はＦＰモモジュール上置かれている
が、その制御は制御プロセッサ・モジュール１１０のマ
イクロコードによって行なわれ、ＣＤバスとのインタフ
ェースとなっている。このロジックはあとで詳しく説明
するが、そこではＦＰモジュールのデータ操作について
検討する予定である。
モード・レジスタ２０３はマイクロコード・ビットを専
用するほど重要でない使用頻度の低い制御信号の値を保
持する。モード・ビットには次のものがある。
読取り保持レジスタ５６１を通る流れまたはレジスタ制
御。
書込み保持レジスタ５６１を通る流れまたはレジスタ制
御（第５図に５６１として示されているレジスタは実際
には２！ｉになっており、１個の読取りレジスタと１個
の書込みレジスタからなっている）。
保持レジスタ５６０に対するループバック・モード。
２個のＬＥＤ制御信号。
モジュール選択（３ビット）：このアトスレは複数個の
ＦＰモジュール１３０やアルゴリズム高速化機構！３０
゛の間で選択される。
ＣＤバス・デコード・ロジック デコーダ２６０の機能の１つは、マイクロコードＣＤソ
ース・フィールドをデコードして、ＣＤバスを駆動でき
る装置の出力イネーブルを制御することである。また、
ＣＤ宛先フィールドをデコードして、クロック・ストロ
ーブと書込みイネーブル信号（これらはクロック発生機
構からの書込みゲート信号にＪ：って修飾される）を発
生することも機能の１つである。ＣＤバス上のポートの
大部分は読み書きができるので、ＩＰＩＪ　２４０　＆
：ある疑似レジスタは必要ない。（ＣＤソースと宛先の
一部はデコーダ２６０にあるデコード・ロジックによっ
てでなく、ＣＰ拡張ロジック４１０にあるデコード・ロ
ジックによってＩＪ　ａｌｌされることに注目すべきで
ある。） ＣＤバス・ソースと宛先として可能なものとして、ＩＰ
ＩＩ　２４Ｇ、コマンド・メモリ、データ・キャッシュ
・メモリ保持レジスタ５６θ＾、モード・レジスタ（８
ビット）、転送制御レジスタ＊申牟、ＦＰ制御レしスタ
◆中重、開始アドレス・レジスタ＊傘中、命令レジスタ
（８ビット）、状況レジスタ（ソースのみ）中、アドレ
ス生成機構アドレス・ポート・中　アドレス生成機構デ
ータ・ボートＩ傘　　シーケンサ・データ・ホードψ一
定数／次アドレス・フィールド（ソースのみ）傘中があ
る。◆印の付いたレジスタはＦＰモモジュール上置かれ
ているＣＰ拡張ロジックの一部である。これらのレジス
タは、ｗＣ５拡張部分４９０に格納されている拡張ＣＰ
マイクロコード内のフィールドによって選択される０選
択されたモジュールだけがデータ転送に応答して、デー
タを送受する。拳◆印の付いたソースは下位１６ビット
を駆動させるだけである。これらのビットの１つが選択
されると、符号／ゼロ拡張ＰＡＬ　２１６も活動化され
るので、データは３２ビットのバス幅まで符号またはゼ
ロで拡張される。
ソースと宛先はそれぞれ１つだけが選択可能であり、こ
れらは異なっていなければならない。
ＩＰＵ　２４０へのデータ転送はＩＰｏ　２４０の命令
ブイールドの制御の下で行なわれるので、ＣＤデータは
それが別の宛先にロードされているときと同時にＣＤバ
スから取り出すことができる。
クロック　　　　２５０ クロック発生機構２５０は制御プロセッサ・モジュール
１１０（およびデータ転送プロセッサ・モジュール１２
０）を通して使用される基本クロック信号を発生する。
この機構は、制御プロセッサ１１Ｇとデータ転送プロセ
ッサ１２Ｇの両方からサイクル゛ｍＶ＆時間入力を受は
取る。現クロック・サイクルの継続時間は、ＣＩ’とＤ
ＴＰモジュールから受は取った２つの人力のうち長い方
の継続時間に従って、即時に選択される。
この発生機構はプログラマブル・ロジック・ア、３レイ
（ＰＡＬ）に実装することが好ましい、このＰＡＬはあ
らかじめ定義された４つの波形列の１つを生成する。こ
れらの４つの波形列は期間が異なっている。つまり、入
力クロック期間の４．５．６．７倍になっている。これ
は、本実施例のように、４０ＭＨｚオシレータが使用さ
れるときは、１００，１２５゜１５０、および１７Ｓｎ
ｓに変換される。
４つのクロック出力が生成される。これらのクロックは
、タイム２クロツクを除き、すべてサイクル継続入力に
応じて同じ１１８時間をもつ、これらには、マイクロコ
ード・クロック、パイプライン・クロック、書込みイネ
ーブル・ゲート信号、タイム２クロツクがある。
マイクロコード・クロックは２サイクル（オシレータの
）の間常に高レベルにあり、そのあと２．３．４または
５サイクルの間（これはサイクル長入力によって選択さ
れる）低レベルになる。
マイクロコード・クロックはシーケンサ、整数処理機構
、アドレス生成機構、レジスタなどを同期させて稼動さ
せるものである。
パイプライン・クロックはマイクロコード・クロックと
波形が同じであるが、マイクロコード・クロックはパイ
プライン・クロックを動作させたままにして、マイクロ
コードのロード時にディスエーブルさせることが可能で
ある。
書込みイネーブル・ゲート信号はマイクロコード・クロ
ックが高になった１サイクルのあと低になるが、マイク
ロコード・クロックが低に戻る１サイクル前に高に戻る
。
この信号はメモリのすべてとレジスタの一部に対する書
込みイネーブルのタイミングをとるものである。
タイプ２クロツクは、マイクロコード・クロックの動作
周波数の２倍の周波数で動作し、その立上がり縁はマイ
クロコード・クロックの縁と同じタイミングで現れる。
これは特殊クロックであり整数プロセッサ機構２４０と
３４０だけで使用される。　ｔｐｕはそれぞれの（内部
）乗Ｎ／除算ロジックのクロックをとるためにこのクロ
ックを使用して、これらの多重サイクル機能で要する時
間を短縮する。
クロックのサイクル期間の長さは命令毎に調節され、各
命令に割り当てられる時間がその命令で指定されたデー
タ通路の経路指定で必要になる最小時間になるようにし
ている。各命令のサイクル継続時間はマイクロコード・
アセンブラに計算させて、命令の一部に含めることが好
ましい、こうすると、サイクル期間の長さが固定してい
る場合よりも性能が向上する。サイクル期間の長さが固
定している場合は、すべての命令が最も遅い命令と同じ
時間かかってしまうからである０本好適実施例では、サ
イクル期間の長さは１００．１２５．１５（１および１
７Ｓｎｓがサポートされているが、殆どの命令は最短の
サイクル期間の長さを使用するようになっている。
クロック・サイクルは「待ち信号」によって延長するこ
とも可能である。この待ち信号は、例えば、メモリが使
用中であったり、オフボードにあ）てそれらのアクセス
時間を追加のバッファリングのために延長する必要があ
るために、メそすが通常のアクセス時間に応じられない
とき使用される６例えば、２ポートを備えたＶＭＥイン
タフェース・メモリはアドレスの衝突が起こると、一方
のボートが待たされることになる。データ・キャッシュ
・メモリ１４０はＦＰモジュールと同じコネクタを使用
するメモリ・ボードに搭載されたキャッシュ・メモリ拡
張モジュールで拡張可能である（第４３図に図示）、シ
かし、使用するメモリのタイプによっては、キャッシュ
拡張モジュールへのアクセスが基本キャッシュ１４０へ
のアクセスより遅くなる場合がある。かかる場合には、
待ち状態をクロック発生機構に入力すれば、サイクル期
間の長さは自動的に延長される。この機能を使用すれば
、はるかに低速で安価なメモリを拡張モジュー７１／４
３１０で使用でき、しかも性能の低下をわずかに抑える
ことができる。
ホストはＶＭＥバス・インタフェースを通してクロック
発生機構を制御できる。この制御により、ホストはクロ
ック発生機構２５０を自走させるか、停止させるかを選
択できる。停止状態にあるときは、ホストはクロックを
１ステツプだけ進めることができる。制御プロセッサ・
モジュール１１０とデータ転送プロッセッサ・モジュー
ル１２Ｇは共にｌステップだけ一緒に進められる。
クロック発生機構に最後に入力される制御は、パイプラ
イン・クロック（これは正常動作する）を除くすべての
クロックを禁止する制御である。
これは、ＷＣ５のロード（または読取り）時に使用され
るが、これらの処置をとっても、制御プロセッサ・モジ
ュール１１０やデータ転送プロセッサ・千ジュール１２
０の内部状態が壊されることがない。これの使用例とし
ては、マイクロコード・デバッグ・セツションで中断点
がｗｃｓ　ｃ設定された場合がある。
デバッグ・ハードウェア 制御プロセッセ・モジュール１１０に含まれるデバッグ
・ハードウェアの殆どはすでに本明細書の各所で触れた
通りである。以下では、主要機能を要約する。
ホストは、読取り時と書込み時にマイクロアドレス・バ
ス２１１の制御権を受は取ることができる。
ホストはＷＣ５２２０をロードし、再びそれを読み戻す
ことができる。
制御プロセッサ・モジ、ニール１１０はＶＭＥ発生割込
み（つまり、ホストからの割込み）を高優先度割込みと
して受は取る。
ハードウェアによる中断点がサポートされており、中断
点は無制限にいつでも設定できる。
クロー・ロジックにより、ユーザのタスクはモニタ・タ
スクを１ステップ進めない、で１ステップ進むことがで
きる。
すべてのレジスタは読み書きであるので、多くの通常デ
ータ流れを診断時に反転させることができる。
クロック制御人力によりマイクロコードを１ステップ進
めることができる。
すべての割込みは選択的にイネーブル（割込み可能）ま
たはディスエーブル（割込み禁止）させることができる
。
重要なロジック群の内部状態がアクセスできるので、制
御プロセッサ・モジュール１１０ハードウエアの状態を
完全な形で格納し復元することができる。
マイクロコード語の形式 第２Ｂ図は、ＦＰモモジュール上置かれているＷＣ５２
２０とＷＣ５拡張部分に格納されているマイクロ命令の
構造を示した概略図である。中印のついた項目はＷＣ５
から直接に取り出され、これらが制御する装置内部にパ
イプライン化されている。他の項目はＷＣ５２２０の出
力側のレジスタに格納される。
◆φ印の付いたフィールドは物理的にはＦＰモモジュー
ル上ＷＣ５拡張部分に保管されているが、ＣＰマイクロ
コード語の一部になっている。これらのマイクロコード
による処置の大部分はモジュール選択ロジックによって
修飾されるので、ＦＰモジュールが選択されなかった場
合はなにも作用しない。
利用できるマイクロコード・ビットの総数は導入された
ＦＰモジュール当たり９６ビットに追加の３２ビットを
加えたビット数である。これらのビットは大部分が使用
されるが、いくつかのビットは予備ビットとして用意さ
れている。
ｌＰｔ１演　コード（３２）牟このフィールドはｌＰｔ
１２４０整数プロセッサのデータ経路指定と算術または
論理演算を制御する。フィールド内のビット割振りはコ
ーディングされる。すべての命令は下位２４ビットがコ
ーディングされる。上位８ビットはデータをｌＰＯ２４
Ｇのレジスタ・ファイルに転送するときだけ使用される
。（このフィールドの詳細はｌＰｕに関するメーカのデ
ータ資料に記載されている。） シーケンサ′　　コード（７）”このフィールドはＡＤ
ＳＰ　１４０１による次のアドレス生成を制御する。
（このフィールドの詳細はその部分のメーカのデ−夕責
料に記載されている。） ／　アドレス・フィールド（１６）・このフィールドは
主にシーケンスにアドレス情報を与えるために使用され
るが、１６ビット定数値をデータ・バス上に送り出すた
めにも使用できる。そのあと、これはこのバス上の任意
のレジスタにロードできる。
アドレス　　　　　　　コード　ｆｌｕこのフィールド
はＡＩ）ＳＰ　１４１０アドレス生成機構を制御する。
（このフィールドの詳細はこの部分のメーカのデータ資
料に記載されている。） ’ｔ＆’；Ｉ）ｋ＆８２　　このビットは選択された命
令とデータの経路指定に合りたサイクル長さを選択する
。
データ・キャッシュ・アクセス（１ψこのビットはデー
タ・キャッシュ・メモリへのアクセスが自身で使用する
ために、あるいはＦＰとの間でデータをやりとりするた
めに、制御プロセッサ・モジュールから要求されると、
活動化する。アクセス・フラグはバイブライン化されて
いないので、データ転送プロセッサ・千ジュール１２０
からのデータ・キ炉ツシュ要求との仲裁は要求が出され
たサイクルの開始前に解決される。
データ・キャッシュ　　みイネーブル（１）このビット
はデータ・キャッシュ・メモリでの書込みサイクルを発
生させる。
データ・キャッシェ畳　みオール（１）このビットは通
常の書込みイネーブル・ゲート操作を無視して、データ
・キャッシュ・メモリ内の語の選択的更新を可能にし、
それらをすべて強制的に書き出させる。
データ・キャッシュ・ポー）　　　（１このビットはＦ
Ｐモジュールの保持レジスタまたは制御プロセッサ・モ
ジュール１１Ｇの保持レジスタのどちらかを、データ・
キャッシュ転送のソースまたは宛先として選択する。
データ・キャッシュ・メモリ長さ（３ン　これらのビッ
トはＦＰ保持レジスタから取り出して、データ・キャッ
シュ・メモリに書き込まれる語の個数を指定する。保持
レジスタ内の最初の語はデータ・キャッシュ・メモリ・
アドレスの最下位３ビットで指定される。
条件コード′択（３）　このフィールドは条件付き命令
の実行時にシーケンサによってテストされる次に示した
条件コードの１つを選択する０条件コードとは、ＩＰｏ
　２４０条件コード出力、ＦＰ状況（別のフィールドに
よって選択された実際の状況）、ＦＰ中断点、マイクロ
コード・ループ、フラグ（２項目）、保留状況である。
ＣＤバス・ソース（３）このフィールドは以下に挙げた
レジスタ、バッファまたは装置の１つを選択して、ＣＤ
バスを駆動する。つまり、ｌＰｔ１２４０、コマンド・
メモリ１９０、データ・キャッシュ・メモリの保持レジ
スタ５６１の１つ・、モード・レジスタ、　ＦＰモモジ
ュール中アドレス生成機構アドレス・ポート、アドレス
生成機構データ・ポート、シーケンサ・データ・ポート
、定数／次アドレス・フィールドである。（＊ソースと
して使用する特定レジスタまたはバッファが別のフィー
ルド、で指定されることを意味する。） ＣＤバス宛先（３）このフィールドは以下に挙げたレジ
スタ、バッファまたは装置の１つをＣＤバス上のデータ
の宛先として選択する。つまり、コマンド・メモリ、デ
ータ・キャッシュ・メモリ保持レジスタ、モード・レジ
スタ、ＦＰモジュール（ソースとして使用する特定モジ
ュールは別のフィールドで指定される）、アドレス生成
機構アドレス・ポート、アドレス生成機構データ・ポー
ト、シーケンサ・データ・ポートである。
ＩＰｕ　２４０が含まれていないのは、これはＣＤバス
上のデータをいつでも「取得」できるからである（この
機能はｌＰｔ１命令フイールドによって制御される）。
アドレス・レジスタ制　（２）これらの制御ビットの一
方はアドレス・レジスタのローディングをイネーブルし
、他方のビットは診断とデバッグ・モニタが使用できる
ようにレジスタの読み戻しをイネーブルする。
モジエール選択（３）最上位ビット（同報選択）は残り
の２ビット（モジュール１０）をどのように解釈するか
を制御する。同報選択が０のときは、モジュール（１０
）はデータ・キャツシエ・メモリかＣＤバスのどちらか
とのデータ転送に応答させる単一モジュールを選択する
。同報選択が１のときは、モジュール１０はどちらのグ
ループのＦＰ（またはアルゴリズム高速化機構）をデー
タ転送に応答させるかを選択する。これにより、同じ゛
データを複数の宛先に同時に転送できるので、個々の書
き込みよりも高速化される。これはモジュールへ転送す
るときだけ有効であることに注意されたい。
というのは、複数の転送をモジュールから行なうと、デ
ータ・バスで競合が起こるからである。
モジュール選択モード（１）選択するモジュールがマイ
クロコード・モジュール・フィールドによって定義され
ているか、モード・レジスタによって定義されているか
を指定する。これにより、モジュールをサイクル単位で
も、あるいはグローバルにも選択できる。グローバル法
は存在するＦＰモジュールのいずれかで作業が行なえる
とき使用され、制御プロセッサ・モジュール１１０は転
送／計算サイクルを開始する前に使用すべきＦＰを選択
する。グローバル機能が使用可能でない場合は、個々の
ＦＰモジュールに対応して異なる制御プロセッサ・モジ
ュール１１０のルーチンが存在することになる。
兜１Ｕ旦　＜参参デバッグ専用番番）命令に中断点を設
けるためにデバッグ・モニタによって設定される。命令
の実行中に割込みが起こると、その命令の実行が終った
あと、制御権がデバッグ・モニタ・マイクロコードに渡
される。
久ユニ」ｕ　（＊中デバッグ専用ψ番）ユーザ・タスク
を１ステツプ進めるとき、クロー・ロジックを始動する
ように設定される０次の命令の実行中に割込みが起こる
と、あるユーザ・タスクの命令が実行されたあと、制御
権がデバッグ・モニタ・マイクロコードに渡される。こ
れにより、ユーザ・タスクはクロックを物理的にオン、
オフに切り替えなくても、１ステツプ進めることができ
る。
別’Ａ６Ｄυ」Ω、これは、１６ビット幅レジスタまた
け装誼が読み取られるときのみ効力をもつ、この信号は
データがゼロ拡張されているか（ビット１６−３１がゼ
ロにセット）、符号拡張されているか（ビット１６−３
１がビット１５と同じにセット）を選択する。
保留状況（１）このビットは、通常はシーケンサ２１Ｇ
内部のＦＬＡＧレジスタの状態に従って更新される疑似
状況レジスタの更新を禁止する６通常、この疑似ビット
は内部レジスタの状態に従うが、割込みサービス中は、
この疑似ビットは更新されることから禁止される。これ
により、ＦＬＡ（ｉし・タスクは割込みルーチンから出
たとき、正しく復元されることになる。
ＦＰ条件コード選択（３）會◆これらのビットは制御プ
ロセッサ・モジュール１１０のシーケンサにつながる共
通条件コード線を内部ＦＰモジュール信号のうちのどれ
で駆動させるかを選択する０選択できるものには、ＣＰ
ＷＡＩＴ、　ＦＰＷ＾ＩＴ、バンク選択、直列ループ、
ＣＰ待ち割込み、ＦＰ待ち割込み、ＦＰ中断点、ＦＰエ
ラーがある。
−ル上の内部レジスタ４４４のどれをＣＤバス経由で読
み書きするかを選択する（下位１６ビットのみ）、レジ
スタとバッファには、転送制御レジスタ、ＦＰ制御レジ
スタ、開始アドレス・レジスタ、命令レジスタ（８ビッ
ト）、状況レジスタ（ソースのみ）がある。
レジスタ　向（１）ｔｏこのビットはレジスタを読取る
か、書き込むかを選択する。
ＦＰ中断点クリア（ｌ辱φこのビットはＦＰ中断点をク
リアして、　ＦＰクロックが動作するようにする。
開始アドレス・ジャンプ（１）牟参このビットはＦＰシ
ーケンサに開始アドレス・レジスタ（制御プロセッサ・
モジュール１１０によってロードされた）を次に実行す
る命令のアドレスとして使用させる。これは「ワンショ
ット」動作で行なわれるので、ＦＰが開始アドレスにあ
る命令の実行を終えると、ＦＰシーケンサはその通常動
作モードに戻る。
転送制御（２０）φ◆このフィールドは保持レジスタ４
２０（ＦＰモモジュール上）とＦＰモジュールの高速レ
ジスタ・ファイル４３０間のデータ転送を制御する、こ
こでは各サブフィールドが筒単に説明されているが、こ
れは転送メカニズム全体が明らかになれば、それらの使
い方が分かるはずであるからである。
友卯」ｕこのビットは保持レジスタ４２０とレジスタ・
ファイル４３０間の転送方向を判定する。方向は保持レ
ジスタからレジスタ・ファイルへと、レジスタ・ファイ
ルから保持レジスタへのどちらかである。
１込ヱＡ：クコ」Ｕこのビットは他のマイクロコード・
ビットとレジスタ格納制御ビット（転送制御レジスタ内
の）で定義されている通りに、転送サイクルを開始する
。
レジスタ・ファイル・アドレス（６）ここで指定される
アドレスはデータがそこから読み書きされるレジスタ・
ファイル内の最初の語のアドレスである。
レジスタ・ファイル・アドレス　蝕子（２）これらはレ
ジスタ・ファイル・アドレスをどのように修飾して、物
理的、論理的またはプレビュー・アドレス指定モード（
これらはすべて、レジスタ・ファイルを制御プロセッサ
・モジュール１１０とＦＰ間でどのように共用させるか
と係わりがある）をとり入れるかを指定する。
保持レジスタ間　アドレス（３これは転送で最初に使用
する保持レジスタを指定する。
保持レジスタ間　アドレス・モード（２保持レジスタ開
始アドレスは次の３ソースのいずれかから取り出される
ように指定できる。
１、前述したＣＰマイクロコード・フィールドから。
２、ＦＰモジュールの転送レジスタに保持されているフ
ィールドから。
３、キャッシュへの最後のアクセスで使用されたアドレ
スの最下位３ピツトから。
ハンドシェイク・モード（３）ハンドシェイク・モード
は制御プロセッサ・モジュール１１０とＦＰとのハンド
シェイクをＦＰＷＡＩＴとＣＰＷＡＩＴの仕組とバンク
選択を通して制御する。これらのモードのいくつかは通
常のハンドシェイキング・プロシージャを無効にするの
で、主要信号をデバッグ目的に初期設定したり、セット
したりできる。モードにはＣＰＤＯＮＥセット、レジス
タ・ファイル・スワップ要求、ＣＰＤＯＮＥセットとス
ワップ要求、ＣＰＤＯＮＥクリア、テスト・モード（診
断だけに使用）、ノーオペレーションがある。
２重書き　みイネーブル（１）２！ｉ書き込みイネーブ
ルは、長さや開始パラメータで要求するものを転送する
代わりに、２語をレジスタ・ファイルに転送させる。こ
れにより、有効なデータにはデータ有効主張フラグが付
けられ、無効データにはデータ有効拒否フラグが付けら
れる。これらのフラグはどのデータ項目が有効であるか
を確かめるために、ＦＰによってテストされる。
全保持レジスタ・クロックこのビットは、データをレジ
スタ・ファイルから保持レジスタに転送するとぎ、通常
の保持レジスタのクロック順序付けを無視する。このビ
ットが活動しているときは、すべてのレジスタは順次に
ではなく、−緒にクロックがとられて、レジスタ・ファ
イル・データが４コピーされてすべ°ての保持レジスタ
に格納される。
データ転′プロセッサ・モジュール１２０第３図はデー
タ転送プロセッサ・モジュール１２０のブロック図であ
る。同図に示すように、ＤＴＰモジュール１２０にアド
レス生成機構２３０のような独立のアドレス生成機構１
１０が含まれていない点を除けば、制御プロセッサ・モ
ジュール１１０と非常によく似ている。各プロセッサ内
の特殊目的機能が使用されない場合は、原理的には、同
じマイクロコード（ソース・レベルの）を両プロセッサ
で実行させることが可能である。
データ転送プロセッサ・モジュール１２０は１６ビット
・シーケンサ３１０で制御される３２ビット整数プロセ
ッサ機構（ＩＰＵ）　３４０をベースとした３２ビット
・マイクロコード・プロセッサである。データ転送プロ
セッサ・モジュール１２Ｇ内の主データ通路は転送デー
タ・バス（ＴＤババス１２２である。
本実施例によるＤＴＰモジュール１２０構成部分の多く
は制御プロセッサ・モジュール１１０構成部分と非常に
よく似ている。これら類似部分は同じ参照符号で示しで
ある。従って、シーケンサ３】０は書込み可能制御機構
３２０に対してマイクロ命令アドレス３１１の列を提供
する。シーケンサ３１Ｇはレジスタ３１４を経由してＴ
Ｄババス２２とのインタフェースになるだけでなく、マ
ルチプレクサ３１２を通して条件コードを受は取り、マ
ルチプレクサ３１３を通して割込みを受は取る。制御記
憶機構３２０からアクセスされたマイクロ命令は出力３
２１として得られ、レジスタ格納出力もレジスタ３３２
を通して得られる。線３１１Ｂと２２５はホストからこ
の書込み可能制御記憶機構３２０へのアドレスとデータ
のインタフェースとなる（これは下達する）、（線３２
４は直列アクセスで使用される書込みイネーブル線であ
る。）直列／並列シフト・レジスタは非レジスタ格納入
力を受は取る装置の内部状態を格納するシャドウ・レジ
スタである。１６ビット・シーケンサ・バス３５からも
、１６ビット人力がシーケンサ３１０に送られる。この
人力はバッファされた人力であり、これは例えば、リテ
ラル値を人力するために使用できる。
マイクロ命令３２１はレジスタ格納人力としてデコード
・ロジック３６０に送られる（シャドウ・レジスタ３２
２経由で）、このデコード・ロジックの出力３６１は制
御入力して整数処理機構３．４Ｇ、シーケンサ３１０、
各種インタフェース１５０．１６０％　１７０に入力さ
れる。特に、デコーダ３６０の出力はＴＤババス２２へ
のアクセスを制御する。　ＴＤババス２２は外部インタ
フェースと、キャッシュ・メモリ１４０とのデータ・イ
ンタフェースとなっている。デコーダ２６Ｇの場合と同
様に、デコーダ３６０の出力が別に示されていないのは
、これらの出力が広範にわたるからである。
整数処理機構３４０は制御プロセッサの場合と同様に、
Ｗｅｉｔｅｋ　ＸＬ８１３７を使用するのが好ましい。
（ただし、データ転送プロセッサでは、アドレス生成は
それ程重要でないので、アドレス生成機構を別に設ける
必要がない、）整数処理機構３４０はＴＯババス２２と
の２ウエイ・インタフェースをもっており、レジスタ３
４！を通してＴＡババス２１にアドレス出力を送り出す
こともできる。
データ転゛・の制御 ソース・ボートと宛先ボートとの間でサイクルごとに１
転送ができるようにするためには、いくつかの要因を考
慮する必要がある。
１、転送のソースまたは宛先はＦＩＦＧでバッファリン
グされることがあるので、転送制御はＦＩＦＧ上の満杯
と空のフラグに応答する必要がある。これらの信号のタ
イミングをシーケンサへの条件コード入力のパイプライ
ン化と併用すると、転送が１つだけオーバランすること
がある。ＦＩＦＯへの転送の場合は、半満杯フラグが使
用されるので、これは問題でない、半満杯フラグを使用
すると、ＦＩＦＯに予備容量が十分にあるので、オーバ
ランした１語または２語を受は入れることができる。　
ＦＩＦＯから読み取るときは、他の方式を使用する必要
がある。ｅｍｐｔｙ＋１”フラグをもつＦＩＦＯを使用
したり、ＦＩＦＯデータをパイプライン段で遅らせるオ
プションは本好適実施例では使用されていないが、これ
はコスト上の理由とスペース要求量の理由によるもので
ある。
この起こり得る問題を解決するために、２つの方法が用
意されている。これらの２方法のどちらを使用するかは
、宛先がメモリであるか、ＦＩＦＯであるかによって決
まる。違いは、書込み操作がメモリでは元に戻せるが、
　ＦＩＦＯではできないことである。つまり、ＦＩＦＯ
からメモリへのデータ転送がＦＩＦＯが空になったあと
で１語または２語に対して続けられると、エラー・デー
タがメモリに書き込まれることになる。しかし、このデ
ータは正しいデータが使用可能になった時点で直ちに重
ね書きすることができる。
ａ、ＦＩＦＯを読み取るときは、読取り信号は論理的に
ＦＩＦＯ空信号によって修飾される。この結果、空のＦ
ＩＦＯを読み取ろうとしても、実際には読取り操作は行
なわれない、これにより、ＦＩＦＯ１ｔ取りがオーバラ
ンしても問題は起こらない、　ＦＩＦＯは空のときは自
身を読取りから保護するが、この余分の制御が必要なの
は、オーバラン読取り時にＦＩＦＯの他側に書込みが行
なわれるおそれがあり、そのためにデータが１裏される
からである。従って、データ転送プロセッサ・モジュー
ル１２０がデータをメモリに転送するときは、ＦＩＦＯ
が空になると停止する。この時点でオーバランがすでに
起こっている。この場合は、ＤＴＰモジュール１２０が
アドレスを追跡でき葛のや、データがＦＩＦＯで使用可
能になったとき、なにもなかったかのように転送が再開
される。
ｂ、ＦＩＦＯに書き込むときは、書込み操作は元に戻す
ことができない、従って、異なる方法が用いられている
。マイクロコードは、転送を始める前にソースＦＩＦＯ
（と宛先ＦＩＦＧ）からの状況をテストする。このモー
ドでは、転送速度は低下する。しかし、ソースＦＩＦＯ
が半満杯以上になった場合は、マイクロコードは高速転
送モードに切り替わる。この状態が起こったときは、ソ
ースＦＩＦＯの深さの半分までが空マークを通り過ぎな
いで読み出すことができる。従って、このモードでは、
　ＤＴＰモジュール１２０は状況検査のために停止しな
くても、このサイズのブロックを転送することができる
。受入れ側ＦＩＦＯの状況は、それが半満杯以下でなけ
れば、なお検査が必要である。低速転送モードと高速転
送モード間を切り替えるこれと同じ手法をメモリにも使
用することができることは勿論である。
２、シーケンサ３１０内の３ウ工イ分岐命令（ＢＲＡＮ
ＣＨと呼ばれる）を使用すると、転送された語数を記録
しておき、ＦＩＦＯ状況信号をテストすることができる
。この方法によると、条件付き経路でＩＰｕ　３４０を
使用しないで済むので、サイクル長さを短縮することが
できる。
３、データ・キャッシュ・メモリとの間のデータ転送を
最適化するために、ＴＤババス２２とのデータ・インタ
フェースは、３２ビット・レジスタが８個用意されてい
るレジスタ・バンク５６０Ｂ　（第５図参照）にバッフ
ァされる。これにより、ＤＣＭから見たとき、読取りと
書込みを完全に並列に行なうことができる。この経路に
は２重バッファリングがないので、長い転送（〉８浮動
小数点語）は自動的に中断されることになる。データ転
送プロセッサ・モジュール１２０は従って、メモリ・サ
イクルが現れるまで転送を一時中止することになる。こ
の中断は連続転送が使用されないで、より多くのメモリ
・アクセス・サイクルが必要であるとき、頻繁に行なわ
れることになる。
４、データ・キャッシュ・メモリの仲裁はＣＰモジュー
ルのサイクルの始まりで決定される。データ転送プロセ
ッサ・モジュール１２Ｇが制御プロセッサ・モジュール
目Ｏと非同期に稼動していた場合（命令依存サイクル時
間を可能にするために）は、データ転送プロセッサ・モ
ジュール１２０は同期時間が１ｏａｎｓまで、さらにア
クセス時間が１００ｎｓまで待たされる場合がある（ア
クセス時間は、制御プロセッサ・モジュール１１Ｏに優
先権があるので、さらに長くなる可能性があり、　ＤＴ
Ｐモジュール１２０は空きメモリ・サイクルを待たなけ
ればならない、）さらに、シーケンサに対するマイクロ
コード命令とＦＬＡＧ入力をパイプライン化すると、さ
らに別の遅延が起こり、その間ＤＴＰモジュールは転送
が終ったかを確かめるためにループすることになる。
これらの遅延を最小にするために、制御プロセッサ・モ
ジュール１１Ｇとデータ転送プロセッサ・モジュール１
２０は同じマイクロコード・クロック発生機構を共用し
ている０両プロセッサはそれぞれの最適サイクル時間を
要求し、クロック発生機構鎗最も長いサイクル時間を選
択する。これによってどちらかのプロセッサの平均速度
が大幅に低下しないのは、命令の大部分が最短サイクル
時間で実行されるからである。ループ時の遅延を克服す
るために、仲裁は非レジスタ格納マイクロコード要求ビ
ットを用いて行なわれる。
この解決手法の唯一の欠点は、ハードウェアによる単一
ステップを用いるときは、両プロセッサに影響を与える
ことである。
５、従って、ＦＩＦＯがソースまたは宛先であるときは
、ＦＩＦＯ状況信号（場合によっては、データ・キャッ
シュ・メモリ仲裁信号）を転送時にモニタする必要があ
る。これらの４個の状況信号（ＦＩＦＯｔｔ１４杯、Ｆ
ＩＦＯ半満杯、ＦＩＦＯ空、キャッシュ・アクセス許可
）が−回のサイクル内で千二りできるようにするために
、データ転送プロセッサ・モジュール１２０は多重ウェ
イ分岐機能をもっている。これにより、テストすべき状
況がジャンプ・アドレスに挿入されるので、ジャンプす
る先のアドレスはそのサイクル時の状況によって決まる
。３つのＦＩＦＯ状況状態は２ビットにコード化され、
仲裁信号は３番目のビットを構成する。これにより、８
ウ工イ分岐が得られる。　ＦＩＦＯ状況だけに関心があ
るときは、仲裁信号はディスエーブルできるので、多重
ウェイ分岐は４ウエイに減らされる。
６、制御プロセッサ・モジュール１１０　　（またはＦ
’Ｐモジュール１３０）が各サイクルでデータ・キャッ
シュ・メモリ１４０を使用中のときデータ転送プロセッ
サ・モジュール１２０がキャッシュ・メモリからロック
アウトされるのを防止するために、割込みが用意されて
いる。データ転送プロセッサ・モジュールがアクセスを
拒否されると、転送承認信号でループを開始する。この
状態におけるタイムアウトは簡単にテストして調べるこ
とができる。タイムアウトが起こると、データ転送プロ
セッサ・モジュール１２０は制御プロセッサ・モジュー
ル１１０に割込みをかけることができる。これによりデ
ータ転送プロセッサ・モジュール１２Ｇはメモリ・アク
セス・モードから出て、再びデータ転送プロセッサ・モ
ジュール１２０はこのモードに入る。
数プロセッサ　構３４０ ＩＰｔｌ　３４０は、本好適実施例では、すでに述べた
制御プロセッサ・モジュール１１０のＩＰＵ　２４０と
ほぼ同じである。
シーケンサ３１０と関連　　ロジック シーケンサ３１０は、本好適実施例では、すでに述べた
制御プロセッサ・モジュール１１０のシーケンサ２１０
とほぼ同じである。
シーケンサ支援ロジックには、割込み、条件コード選択
、マイクロアドレス・パス、定数／次アドレス・フィー
ルドの４　ｆｔ類がある。
凱込及 シーケンサは４つの割込み人力ピンをもっているだけで
ある。従って、この数を８に拡張するために、外部マル
チプレクサ３１３が使用される０割込みは主に連絡とデ
バッグ・ツールのサポートのために使用される。
割込み発生源（優先度類）は次の通りである。
クロー・ロジックと中断占：この割込みレベルはクロー
・ロジックと中断点ロジックの間で共用される。これら
の２割込みタイプの機能は、制御プロセッサ・モジュー
ルｌｌＯ内のシーケンサ２１０の機能と関連づけて上述
した通りである。
ＶＭＥバス　デバッグ）：ＶＭＥバス割込みは通常デバ
ッグ・モニタをサポートする目的だけに使用されるので
、正常動作時には使用されない。
ＶＭＥバス　コマンド）： この割込みレベルは、コマンドがコマンド・レジスタに
保管されるとセットされる。
制御プロセッサ（コマンド　：この割込みが起こると、
制御プロセッサ・モジュール１１０はコマンドがＤＴＰ
コマンドＦＩＦＯにあることをデータ転送プロセッサ・
モジュール１２０に通知することができる。◆拳 のデータを受は取ったか（入力ＦＩＦＯ）　、データが
なくなったので（出力ＦＩＦＯ）　、　ＶＭＥインタフ
ェース内のデータＦＩＦＧにアテンションが必要である
ことをデータ転送プロセッサ・モジュール１２０に通知
するために使用される。！ ＧＩＰインタフェース：ＧＩＰ割込みはＧＩＰ　ＦＩＦ
Ｏ状況信号によって引き起される。− データ・バイブ・インタフェース：この割込みレベルは
、ある種のデータを受は取ったのでデータ・バイブ・イ
ンタフェース内のＦＩＦＯの１つにアテンションが必要
にｆｔったとき、データ転送プロセッサ・モジュール１
２０に通知するために使用される。拳 マイクロコード拡張インタフェース：この割込みは拡張
カード（例えば、大容量メモリ・カードやネットワーク
・カード）のいずれかで使用するために予約されている
。
注、ｔ：φ、印の付いた割込みは通常の条件コード・ロ
ジックでテストできるので、それが望ましい場合はポー
リングが可能である。
ｏｓ印の付いた割込みの場合は、割込み状態を引き起し
た事象は、ソフトウェアＦＩＦＯデータ構造内の制御情
報を調べることで検出することがで跨る０割込みを使用
しない場合は、これをポーリングすることが可能である
。
割込み数を拡張するためにマルチプレクサ３１３を使用
する場合は、４つの高優先度割込みレベルと４つの低優
先度割込みとの間でタイミング条件が異なることになる
。高優先度割込みであることを認識するためには、割込
みをマイクロコード・クロックの立上がり縁の２５ｎｓ
前に引き起す必要がある。低優先度割込みの場合は、そ
の期限は立下がり縁の１５ｎｓ前である。
割込みを引き起すために、対応する割込み人力は１クロ
ック期間高に保持される。ハードウェアによる割込み承
認サイクルは必要ないので、割込みを引き起すハードウ
ェアは非常に単純である。
条件コード・ロジック シーケンサはＦＬＡ（ｉと名付けた条件コード入力端を
１つもっているので、すべてのテスト可能状況信号は多
重化されてこのピンに人力される。これは内部レジスタ
＆：格納され、通常セットアツプ時間は１８０にマスク
がかけられているときは（カウンタ・アンダフロー割込
み）　１ｅｎｓであり、イネーブルされたときは２６ｎ
ｓである。　ＦＬＡＧ入力端の極性はシーケンサ内部で
変更することが可能である。
（以下余白） ＤＴＰモジュールはＣＰモジュールと同様に、第４０八
図に示すような疑似レジスタ・ロジックを備えている。
（これは割込み処理から戻るときの問題を避けるための
ものである。） テスト可能な状況信号には、次のものがある。
ＩＰＩＩ　３４０条件コード出力（ＣＯＮＤ）　：この
信号は現命令の状況を中継する。　ＩＰＩＩ　３４Ｇが
このピンから出力する特定条件はマイクロ命令でコーデ
ィングされる。
マイクロコード・ループ：これはＶＭＥインタフェース
制御レジしタスの状況ビットであり、診断ソフトウェア
で使用されるものである。
以下に挙げたＦＩＦＯに対するＦＩＦＤ状況信号：デー
タ・パイプ人力＃ｌ（半満杯と空）、データ・パイプ入
力＃２（半満杯と空）、データ・パイプ出力＃ｌ（満杯
）φ、データ・パイプ出力＃２（満杯）拳、ＶＭＥデー
タ人力（半満杯と空）　、ＶＭＥデータ出力（半満杯と
空）　、　ＧＩＰインタフェース（入力）　（半満杯と
空）　、ＧＩＰインタフェース（出力）（満杯、半満杯
と空）、＊印の付いた信号は別サブシステム上の受入れ
ＦＩＦＧから出されるものである。
データ・キャッシュ・メモリ・サイクル承認：これはデ
ータ・キャッシュ・メモリへのアクセスが許可されたこ
とを示す。
マイクロコード拡張インタフェース条件コード信号：こ
れは状況をデータ転送プロセッサ・モジュールのシーケ
ンサ３１０に返却するためにいずれかの拡張インタフェ
ース１８０によって使用される。
ＤＭＡパス・エラー：この状況ビットは、ＶＭＥバス上
のＤＭＡ転送がバス・エラー発生が原因で途中で打ち切
られたとき活動化する。このエラーが最も起こり得る原
因としては、存在しないメモリがアドレス指定された場
合がある。
書込みフラグ０と１：これらの２信号はデータ・キャッ
シュ・メモリ書込みロジックの内部状態をアクセスしや
すくする。これらは、デバッグ・モニタにある状態スレ
ーブと復元マイクロコードだけによって使用される。
保留状況：老れは、割込みから戻るときテストされ、そ
の結果、条件付きジャンプなどが割込みサービス・ルー
チンへのジャンプによってディスエーブルされていても
、正しく実行される。
ＩＰｕ　３４０からのＣ０ＮＤ出力は、１００ｎｓでサ
イクルするときは、シーケンサのセットアツプ時間に間
に合わない程遅れて有効化される（特に、マルチプレサ
クサによって遅延されたとき）、この条件をテストする
ときは、クロックを１２５ｎｓまで延長する必要がある
。
’ｆｏｒ　１ｏｏｐｓ”は、シーケンサ内部のカウンタ
の１つを使用すると、とり入れやすくなり、ｌＰＯ３４
０をアドレス計算から解放することができる。勿論ＩＰ
ＩＩ　３４０を使用しても可能であるが、サイクル時間
が長くなり、それだけ余分のオーバヘッドが生じること
になる。
条件コードは２４：１マルチプレクサ３１２を通して多
重化されて、シーケンサ３１０のＦＬＡＧ入力端に入力
される。シーケンサは選択した条件コード信号の極性を
内部レジスタに格納して、それを選択する。
マイクロアドレス・バス３目 マイクロアドレス・バス３１１は、２つのソースつまり
、正常プログラム実行時にはシーケンサ３１０から、マ
イクロコードのロード時にはＶＭＥノてスから駆動させ
ることができる。　ＶＭＥバスはマイクロアドレス・バ
ス３１１の内容を読み取って、シーケンサ３１０がどの
アドレスにあるかを確かめることもできる。これはシー
ケンサ動作と非同期に行なわれ、主に診断で使用される
。このバスの拡張部分は３１１Ｂ線で示されているよう
に、ホスト・インタフェース・ロジック１６０に結ばれ
ている。
アドレス・フィールド これは、シーケンサ２１．０に関連して上述したもとの
は全く異なる方法で使用される。ＤＴＰモジュール１２
０では、マルチウェイ分岐機能を向上するためにいくつ
かの新規なロジックが使用されている。このロジック（
およびマルチウェイ分岐でのその用法）について、以下
説明する。
ヱ亙±ユ五イ遣飛 第３Ａ図と第３１１図に示す実施例では、マイクロコー
ド・システムにおけるマルチウェイ分岐に新規な機能が
いくつか追加されている。第３０図は、アドレス境界の
制約を受けることなくマルチウェイ分岐を行なうために
本好適実施例で採用されているマイクロコード動作を概
略図で示したものである。
第３Ａ図から明らかなように、定数／次アドレス・フィ
ールド（マイクロ命令フィールドからのもの）はバッフ
ァ３１７に対して設けられただけでなく、マルチウェイ
分岐ロジック３１８に対する入力ともなる。マルチウェ
イ分岐ロジックはマイクロコード・アーキテクチャに新
規な機能をもたせる仕方でこの信号を処理することがで
きる。このマルチウェイ分岐ロジックに対する他の人力
としては、ＰＩＦ状況信号、およびシフト・コマンド（
これはシーケンサ３！０によって実行されるマルチウェ
イ分岐ステップにおいて、代替宛先間の増分を変えるた
めに使用される）がある。
第３Ｂ図は詳細図である。マイクロ命令バス３１１から
の定数フィールド（１６ビット）は分割されてＰＡＬ　
３１Ｂとバッファ３１７に対する人力が得られる。共通
イネーブル信号は、マルチウェイ分岐操作が望ましいと
き、これらの両方を活動化するために使用される。（勿
論、シーケンサ・バス３１５は他にも用途が多数あるの
で、マルチウェイ分岐操作が必要になるのはまれである
。）さらに、定数／次アドレス・フィールドは、単純な
ジャンプ操作でもよく使用され、そのような場合には、
マルチウェイ分岐操作が必要になる。
第３０図は、マルチウェイ分岐ロジックの内部操作をさ
らに詳しく示している０条件選択／コード化ロジックに
は、各種条件および状況信号が用意されている。これは
これらの条件を選択し、コード化して、分岐で使用でき
る３ビット信号を得るものである。
マルチウェイ分岐ロジックは以下で詳しく説明するよう
に、いくつかのマイクロ命令ビットで制御される。
この種のマルチウェイ分岐ロジックを千ジュール１２０
のようなデータ転送プロセッサで使用すると、特に利点
が得られる。その場合には、装置条件信号を選択／コー
ド化ロジック３０１Ｏに対する条件入力として使用でき
る。そうすれば、データ転送プロセッサはかなり複雑な
インタフェースに対して高度の制御を行なうことができ
る。関心のある状況信号が現れると、マルチウェイ分岐
ロジックはその条件を処理するのに相応しいルーチンに
直ちに移ることができる。マルチウェイ分岐機能により
、シーケンサは複数の装置の条件を１回のサイクルでテ
ストすることができる。つまり、ＤＴＰモジュール１２
０は各サイクルごとにデータ転送を行なうことができる
。この結果、１つだけの条件コード（ＦＬＡＧ）入力端
をもつシーケンサは複雑な制御を行なうこともできる。
本好適実施例では、選択／コード化ロジック３０１Ｏに
対する入力には、下達するように４個のＦＩＦＯからの
状況ビットがある。しかし、他の様々な人力構成を使用
できることも勿論である。
シフト入力はシフトとマージ・ロジックに対するもので
ある。これは、マルチウェイ分岐の宛先間の増分を変え
ることを可能にする。
第３０図の右側はシーケンサ３１０が相対アドレス指定
機能をもつことを概略図で示したものである。この機能
をマルチウェイ分岐機能と併用すると、アドレス境界の
制約を無視できる。これはデータ転送プロセッサでは特
に利点がある。この種のプロセッサはデータ転送を小刻
みに行なえる能力が要求されるので、マルチウェイ分岐
命令を多数含めておくことが望ましい場合がある。アド
レス境界の制約がなくなったので、この種の命令を大量
に使用できる。
本好適実施例では、プログラム・カウンタがジャンプ宛
先に対する入力として使用されている。
これは、従来の多数のマルチウェイ分岐では、宛先ベー
ス・アドレスを別のソースから得ていたものと異なるも
のである。
書　み制御記　　構（１ｆＣ５）　３２ＧＷＣ５はマイ
クロコードＳＩＬモジュールを用いて構成されている。
これらは８にｘ　３２ビット・メモリであり、マイクロ
コードと診断機能をロードするための直列走査パイプラ
イン・レジスタを備えている。このモジュールは２種類
のものが使用される。レジスタ格納出力と非レジスタ格
納出力である。　ＩＰＵ　３４０とシーケンサ３１Ｇは
独自の内部バイブライン・レジスタをもっているので、
非しタスタ格納版を使用する。
ＷＣＳインタフェース・レジスタ３２２゛と３２３は制
御プロセッサ・モジュールの個所で上述したＷＣＳイン
タフェース・レジスタ２２３と２２２と同じ働きをする
。
ＤＭＡコントローラ ＤＴＰモジュール１２０の重要な機能は、　ＶＭＥイン
タフェース１６０と、場合によっては、１つまたは２つ
以上の他のインタフェースにある１つまたは２つ以上の
ＤＭＡコントローラを制御することである。この機能は
、それぞれのインタフェースと共に、以下で詳しく説明
する予定である。
モード・レジスタ３０３は、使用頻度が低く、マイクロ
コード・ビットを専用させるだけの理由がない制御信号
の値を保持するものである。モード・ビットには、読取
り保持レジスタを通る流れとレジスタ制御、書込み保持
レジスタを通る流れとレジスタ制御、マイクロコード拡
張インタフェースにおいて割込み承認信号を駆動する外
部割込み承認信号、ＧＩＰ割込み要求、保持レジスタに
対するループバック・モード、２個のＬＥＤ制御信号が
ある。
ＴＤババスデコード このロジック（これはデコーダ３６０の最も重要な機能
の１つである）は、マイクロコードＴＯソースをデコー
ド化し、ＴＤババス２２を駆動できる装置の出力イネー
ブルをその結果に応じて制御する。
また、このロジックはＴＤ宛先フィールド（クロック発
生機構２５０からの書込みゲート信号で修飾されている
）もデコード化して、スロープと書込みイネーブル信号
を発生する。　ＴＤババス２２上のボートの大部分は読
み書きができるので、ＩＰＵ上の疑似レジスタは不要で
ある。
ＴＯババスソースおよび宛先になり得るものとしては、
ＩＰｕ　３４０、ＶＭＥインタフェース・メモリ、コマ
ンド・メモリ、データ・キャッシュ・メモリ保持レジス
タ５６０Ｂ、モード・レジスタ（８ビット）、シーケン
サ・データ・ポートφ一定数／次アドレス・フィールド
（ソースのみ）Ｉψ、　ＶＭＥデータＦＩＦＯ、データ
・バイブ１、データ・バイブ２、ＧＩＰ　ＦＩＦＯＩ◆
、割込みベクトル・レジスタ（８ビット）　、ＤＭＡ制
御レジスタ、ＤＭＡコントローラーアドレス・カウンタ
番、ＯＭ＾コントローラー語カウンタ令がある。＊印の
付いたソースはＤＭＡコントローラ命令によフてデコー
ドされる０通常のＴＤババス御フィールドの一部として
はデコードされない、峙印の付いたソースは、下位１６
ビットだけを駆動する。これらの１つが選択されると、
符号／ゼロ拡張ＰＡＬ　２１６も活動化されるので、デ
ータは３２ビットのバス幅まで符号またはゼロで拡張さ
れる。
１つのソースと１つの宛先だけが選択可能であるので、
これらは異なっていなければならない。
ｌＰｔ１３４Ｇへのデータ転送はＩＰＩＩ　３４０の命
令フィールドの制御を受けて行なわれるので、データが
別の宛先にロードされているのと並行してデータを丁Ｄ
パス１２２から取り出すことができる。
之ａ皇碧 上述したように、クロック発生機構２５０は、データ転
送プロセッサ・モジュール１２０全体を通して使用され
る基本クロック信号を発生する。
デバッグ・ハードウェア データ転送プロセッサ・モジュール１２０に含まれるデ
バッグ・ハードウェアの大部分はいくつかの個所で前述
した。これらをここで要約して示すと、次の通りである
。マイクロアドレス・パス３１１　　（読み取りと書込
みの両方）のホスト制御、ホストによるｗＣ５のローデ
ィングと読み戻し、ＤＰＴのアテンシ醜ンを得るための
ＶＭＥ生成割込み、ハードウェアによる中断点サポート
（中断点は数に制限されずに、いつでも設定可能）、ク
ロー・ロジック（これにより、ユーザ・タスクはモニ・
タスクを１ステップ進めないで１ステップ進むことがで
きる）、すべてのレジスタが読み書きであること、マイ
クロコードを１ステップ進めるためのハードウェアによ
るクロック制御、すべての割込みが選択的に割込み可能
または割込み禁止できること、重要なロジック群の内部
状態に対するアクセス（これにより、　ＤＴＰモジュー
ルのハードウェア状態を完全に格納し、復元することが
できる）などである。
マイクロコード　の５式 マイクロコード語の形式の概要を示したのが第３Ｃ図で
あり、次のように定義されている。
＊印の付いた項目は直接にＷＣ５から取り出されて、こ
れらが制御する装置内部でバイブライン化される。
使用可能なマイクロコード・ビットの総数は９Ｂビット
である。これらのビットは大部分が使用されるが、その
いくつかは予借として以下のフィールドから除かれてい
る。
ＩＰＬＩ演算コード（３２）◆　：このフィールドはＩ
Ｐυ３４０整数プロセッサのデータ経路と算術または論
理演算を制御する。フィールド内のビットの割振りはコ
ード化されているが、詳細はＷｅｉｔｅｋデータ資料に
記載されている。すべての命令は下位２４ビットがコー
ド化されており、上位８ビットはデータをｌＰｔ１３４
０のレジスタ・ファイルに転送するときだけ使用される
。
シーケンサ°　　コード（７拳：このフィールドは八〇
ＳＰ　１４０１による次のアドレス生成を制御する。
命令セットはデータ資料に記載されている。
フィールド　！：このフィールドは。
主にアドレス情報をシーケンサに与えるために使用され
るが、！６ビット定数値をデータ・バス上に送出するた
めにも使用できる。その場合は、これはこのバス上のレ
ジスタのいずれかにロードすることが可能である。
マルチクエイ　　゛　　Ｃ２拳：このフィールドはマル
チウェイ分岐操作時にＦＩＦＯ状況信号のどちらのセッ
トを使用するかを選択する６選択できるも）ｅ　ｊｆ、
ＶＩＥ入力ＦＩＦＯ％ＧＩＰ入力ＦＩＦＯ、データ・パ
イ１１人力ＦＩＦＧ、データ・パイプ２人力ＦＩＦＯ１
がある。
マルチウェイ・シフト　ａｌｌ（２：これはマルチウェ
イ分岐状況情報がビット位置０、ビット位置１、ビット
位置２から挿入されること、あるいは全く挿入されない
ことを選択する。シフト要因は多様化されているので、
マルチウェイ分岐内の各人口点をそれぞれ、１．２また
は４命令の長さにすることができる。
マルチウェイ分岐転送イネーブル（ｌ）：このビットは
キャッシュ・メモリ・アクセス許可信号をＦＩＦＤ状況
と結合するのを可能にしたり、禁止したりするものであ
る。このビットが使用されないときは、マルチウェイ分
岐は４ウエイであり、使用されるときは、８ウエイであ
る。
サイクル長さ（２）：このフィールドは選択された命令
とデータ経路に合ったサイクル長さを選択する。
データ・キャッシュ・アクセス（１）会：このビットは
、データ・キャッシュ・メモリへのアクセスがデータ転
送プロセッセ・モジュール１２０によって要求されると
活動化する。
データ・キャッシュ書込みイネーブル（１）：このビッ
トはデータ・キャッシュ・メモリへのアクセスが許可さ
れると、データ・キャッシュ・メモリで書込みサイクル
を発生させる。
データ・キャッシュ畳　みオール（１）：このビットは
通常の書込みイネーブル・ゲート操作を無効にして、デ
ータ・キャッシュ・メモリ内の語の選択的更新を可能に
し、すべての語が書き込まれるようにする。これは、ア
クセスが許可されたときだけ、データ・キャッシュ・メ
モリ書込みサイクルを発生させる。これはメモリ・ブロ
ックを定数値にセットするときに便利である。
永：ｌ−Ｆ’　ｊＲｓ）　　：このフィールドは条件付
ぎ命令の実行時にシーケンサにテストさせる以下に挙げ
た条件コードの１つを選択する。つまり、ＩＰｏ　３４
０条件コード出力、マイクロコード・ループ、書込みフ
ラグ（２項目）、データ・パイプ人力ＦＩＦＯ＃１　（
半満杯と空）、データ・パイプ人力ＦＩＦＯ＃２　（半
満杯と空）、データ・バイブ出力ＰＩＦＯ＃ｌ（満杯）
、データ・パイプ出力ＦＩＦＯ＃２　（満杯）ＶＭＥデ
ータ人力ＦＩＦＯ（半満杯と空）　、ＶＭＥデータ出力
ＦＩＦＯ（半満杯と空）　、ＧＩＰインタフェース（入
力）　（半満杯と空）、ＧＩＰインタフェース（出力）
（半満杯と空）、データ・キャッシュ・メモリ・サイク
ル承認、マイクロコード拡張インタフェース条件コード
・インタフェース、ＤＭＡバス・エラー、保留状況であ
る。
（１）　　：このビットは通常はシーケンサ２１０内の
ＦＬＡＧレジスタの状態に従う疑似状況レジスタの更新
を禁止する０通常、この疑似ビットは内部レジスタの状
態に従うが、割込みサービスの実行中は、更新されるの
を禁止される。これにより、　ＦＬＡＧレジスタは割込
みルーチンから出たとき正しく復元される。
■匹ス二ｌ二ノ」ｕ　：このフィールドはＴＤババス駆
動させる以下に挙げたレジスタ、バッファ、または装置
の中から１つを選択する。つまり、ＩＰＩＩ　３４０．
コマンド・メモリ、　ＶＭＥインタフェース・メモリ、
データ・キャッシュ・メモリ保持レジスタ、モード・レ
ジスタ、シーケンサ・データ・ボート、定数／次アドレ
ス・フィールド、シーケンサ・データ・ボート、定数／
次アドレス・フィールド、ＶＭＥデータＦＩＦＯデータ
・ボート、データ・パイプ２、ＧＩＰ　ＦＩＦＯ１割込
みベクトル・レジスタ（８ビット）　、　ＤＭＡ制御レ
ジスタ、ＤＭＡコントローラーアドレス・カウンタまた
はＤＭＡコントローラー語カウンタである。
ｔｏｔ＜ｘ−（４）　　：このフィールドは以下に挙げ
たレジスタ、バッファまたは装置の１つをＴＤババス上
データの宛先として選択する。つまり、コマンド・メモ
リ、ＶＭＥインタフェース・メモリ、データ・キャッシ
ュ・メモリ保持レジスタ、モード・レジスタ、シーケン
サ・データ・ボート、定数／次アドレス・フィールド、
シーケンサ・データ・ボート、ＶＭＥデータＦＩＦＯデ
ータ・バイブ１、データ・バイブ２、ＧＩＰ　ＦＩＦＯ
１割込みベクトル・レジスタ（８ビット）　、ＤＭＡ制
御レジスタ、ＤＭＡコントローラーアドレス・カウンタ
、ＤＭＡコントローラー語カウンタである。
ＩＰｏ　３４０が上に挙げたものの中に含まれていない
のは、これはＴＤババス上データをいつでも「取得」で
きるからである、この機能はｌＰｕ命令フィールドによ
って制御される。
アドレス・レジスタ制御（２）：これらの制御ビットの
一方はアドレス・レジスタのローディングを可能にし、
他方のビットはレジスタの読み戻しを可能にして、診断
とデバッグ・モニタで使用できるようにする。
新古（ｌ　　Φ会デバッグ専　ＩＩ：命令に中断点を設
けるためにデバッグ・モニタによりて設定される。この
結果、命令の実行中に割込みが起こると、その命令の実
行を終えたあとＩ制御権がデバッグ・モニタ・マイクロ
コードに渡される。
クロー（１）　＜＊牟デバッグ専用φリ　：ユーザ・タ
スクを１ステップ進めるときクロー・ロジックを始動す
るために設定される。この結果、次の命令の実行中に割
込みが起こると、ユーザ・タスクのある命令が実行され
たあとで制御権がデバッグ・モニタ・マイクロコードに
移される。これにより、ユーザ・タスクはクロックを物
理的にオン、オフに切り替えなくても１ステップ進むこ
とができる。
３１’、ｔ６ｃＰ（２）　　：これは制御プロセッサ・
モジュールに３レベルのうちのルべＩ゛で割込みを引き
起すものである。これらのレベルは次のように割り振ら
れている。つまり、ホストから新しいコマンド受信、デ
ータ転送終了、データ・キャッシュ・メモリへのアクセ
ス権解放である。
ゼロまたは　　拡　　１　：このビットは１６ビット幅
レジスタまたは装置が読み取られるときだけ効力をもつ
、その場合には、データをゼロで拡張するかくビット１
ト３１がゼロにセット）、符号で拡張するか（ビット１
ト３１がビット１５と同じにセット）が選択される。
ＤＩ＾コントローラ　Ａ３　：このフィールドはＤＩＩ
ＩＡコントローラに対する命令を制御する。命令には、
内部レジスタの読み書き、レジスタの再初期設定、アド
レスを増分（減分）または語カウンタを減分する通常の
ＤＭＡ動作を扱うものがある。
マイクロコード拡張バス マクロコード拡張バスは基本マイクロコード・サーヒ′
スをオフボードで拡弓長するものである。これは、拡張
周辺ボード上のある種のインタフェースを制御したり、
周辺ボード全体を制御したりするために使用できる。こ
れらの使い方の代表例として、大容量メモリ・カードや
ネットワーク・インタフェース・カードとのインタフェ
ースとなることである。
拡張バス・インタフェースは電気的および機械的にＧＩ
Ｐ上の拡張インタフェースと同じであるので、これらは
どの共通拡張カードでも共用することができる。
拡張コネクタは９６ウエイＤＩＮコネクタであり、そこ
に現れる信号には、次のものがある。３ビット・スライ
ス・クロック［注１］、パイプライン・レジスタ・クロ
ック［１］、マイクロアドレス・バス３１１Ｂ（１５ビ
ット）［２］、ＴＤババス２２（３２ビット）［３］、
リセット、ＷＣ５出力制御、パイプライン・レジスタ出
力制御イネーブル、ｌ［５１７込みイネーブル３２４．
パイプライン・レジスタ・モード制御、直列クロック、
直列データ・イン、直列データ・アウト（マイクロコー
ドのローディングで使用）、外部割込み［４］、割込み
承認、条件コード［４］、信号は上で注記したものを除
きすべてＴＴＬレベルにある。つまり、［１］これらの
信号は差分ＥＣＬレベルにある。［２］これらの信号は
信号コード化ＥＣＬレベルにある。〔３］このバスは３
２ビット幅であるが、目的によっては、２個の１６ビッ
ト・バス、つまり、−次データ・バスと二次データ・バ
スとみなすことが°できる。
［４］これらの信号はオーブンしているコレクタ・バッ
ファによって駆動される。
ある種のＥＣＬ信号をこのインタフェースで使用すると
、ボード間のクロック・スキニー効果を最小にするので
好都合である。
値プロセッサ・モジュール１３Ｇ 本好適実施−例では、数値プロセッサ・モジュール１３
０は浮動小数点プロセッサである。従って、このモジュ
ール１３Ｇは浮動小数点プロセッサ・モジュール（また
はｒＦＰモジュール」）とも呼ばれることがある。しか
し、このモジュールは他めデータ型（データ・タイプ）
用に、例えば、複素数算術演算モジュールとして、ある
いは広幅整数演算用モジュールとして構成することも可
能である。このモジュールが広い意味で数値プロセッサ
・モジュール１３０とも呼ばれるのはこのためである。
本好適実施例では、浮動小数点プロセッサ・モジュール
１３Ｇは浮動小数点プロセッサとキャッシュ・メモリ間
のデータ転送を統御する制御／インタフェース・ロジッ
クと非常に密に結合されている。この制御／インタフェ
ース・ロジックは制御プロセッサのマイクロコード・ク
ロックによってクロックがとられるので、制御プロセッ
サのマイクロ命令の拡張部分で制御するのが好ましい０
本好適実施例では、浮動小数点プロセッサ・モジュール
１３０と制御／インタフェース・ロジック（ＣＰ拡張ロ
ジック）は主基本ボード（ここには、キャッシュ・メそ
す１４Ｇと制御プロセッサ・そジュール１１０の主要部
分が置かれている）に差し込まれる別個のサブボード上
に一緒に搭載されている。
追加モジュール１３０が使用される場合は、その各々に
は制御／インタフェース・ロジックの一部が置かれるこ
とになる。
本実施例のアプリケーションでは、この制御／インタフ
ェース・ロジックは制御プロセッサ・モジュール１１０
の拡張と見られているが、この制御／インタフェース・
ロジックがモジュール１１０の一部であるか否かに関係
なく、本アプリケーションでは、このロジックのタイミ
ングと制御特性に関して重要な新規事項がいくつかとり
入れられている。
本好適実施例では、３２ビット・データ構造が使用され
ている。各浮動小数点数は３２ビットで表されるので、
３２ビット単位は浮動小数点数（またはｒＦ語」）とも
呼ばれる０本好適実施例では、数の形式は小数部が２４
ビット、指数部が８ビットになっている。これは選択的
にＩＥＥＥ形式にすることも、ＤＥＣ形式にすることも
可能である。
浮動小数点プロセッサ・千ジュール１３０の内部動作に
ついて、まず説明する。そのあとで、制御プロセッサ・
モジュール１１Ｇおよびキャッシュ・メモリ１４０との
インタフェースの機能について詳しく説明する。
第４Ａ図から第４Ｄ図までは、数値処理モジュール１３
０の主要部分を示したものである０本好適実施例では、
第４＾図は制御プロセッサ・モジュール１３０とのイン
タフェースとなるために使用されるインタフェース・ロ
ジック４１０の概略図である。
第４Ｂ図はモジュール１３Ｇ内のデータ通路の主要部分
の一部を示している。第４Ｃ図はマイクロコードのアク
セスとデコード化のとき本好適実施例で使用されるロジ
ックを示している。第４Ｄ図は本好適実施例で浮動小数
点子ジュールに使用されるマイクロ命令形式を示してい
る。
実際の数値計算が高速で行なわれる浮動小数点算術演算
機構について最初に説明する。そのあと、ＦＰモジュー
ル１’３０と低速モジュール間のクロック境界をまたい
でデータ転送が行なわれる２重バッフ７リング操作につ
いて説明する。次に、データ転送の追加段（その大部分
はＣＰ千ジュール１１０の拡張部分によって制御される
）について説明する。最後に、算術演算機構を統御する
プログラムについて説明する。
浮　　　　　　占　　　　　　　　　　　　（ＦＰｕ）
本好適実施例の浮動小数点算術演算機構は非常に単純化
されており、高速で動作する。この通路には、浮動小数
点乗算機構、浮動小数点＾ＬＵ　　（算術および論理演
算機構）、高速多重ボート・レジスタ・ファイルが含ま
れ、これらはすべて高速で単純化されたシーケンサによ
って制御される。さらに、スクラッチパッド・メモリが
内部データ通路と密結合されて、参照テーブルを保存し
、ヒストグラム記憶またはデータ・スタックとして動作
する。
２レベル・データ通路のトポロジは第１６図に分かりや
すいように示されている。低レベル・データ通路とその
構成要素は浮動小数点算術演算機構（ＦＬＩＩ）と呼ば
れるものである。　ＦＰｕは、高速レジスタ・ファイル
４４０、＾Ｌｔｌ　４５０、スクラッチパッド・メモリ
１６１０、局所バス４３！、４３２．４３３．４３４か
ら構成されている。
計　　　オ　４４０　と４５０ 浮動小数点プロセッサ・モジュール１３０で使用される
浮動小数点計算機構には浮動小数点乗算機構ＦＭＰＹ）
　４４０と浮動小数点算術論理演算機構（ＦＡＬｕ）　
４５０がある０両方とも、内部アーキテクチャは非常に
よく似ている。唯一の違いはデータの扱い方であり（演
算操作が異なることを別として）　、ＦＡＬｕに累積演
算のための余分のフィードバック通路が設けられている
ことである。
本好適実施例では、Ｂｉｐｏｌａｒ　Ｉｎｔｅｇｒａｔ
ｅｄ　Ｔｅｃｈ−ｎｏｌｏｇｉｅｓ（ＢＩＴ）社提供の
集積回路（浮動小数点チップ・セットとレジスタ・ファ
イル）が次のように使用されている。　ＢＩＴの部品番
号とこれらに準じるアナログ装置番号は、乗算機構４４
０：Ｂ２１１０またはＡＤＳＰ７１１０．　ＡＬＵ　４
５０：８２１２０または＾ＤＳＰ７１２Ｇ、レジスタ・
ファイル４３０：８２２１Ｇまたは八〇５Ｐ７２１０で
ある０乗算機構４４ＧとＡＬＵ　４５Ｇおよび高速レジ
スタ・ファイルは、実際には、ＥＣＬゲートを内部に使
用している。しかし、これらのインタフェースと電源は
ＴＴＬである。これらの算術演算チップは完全な８４ビ
ット・データ通路を内部にもち、外部に３２ビット・イ
ンタフェースをもっている。従って、これらのチップは
高速６４ビット演算を行なう能力をもち、必要に応じて
多重化データ転送を利用する。
ＦＭＰＹ　４４ＧとＦＡＬＵ　４５Ｇはそれぞれ、オペ
ランド用の２個の３２ビット幅入カポートＸとＹ（それ
ぞれ局所オペランド・バス４３１と４３２に結ばれてい
る）と、結実用の３２ビット幅両方向ポートＴ（局所結
果バス４３３に結ばれている）を備えている。
′計算機構の入力ポートの各々はラッチとマルチプレク
サを備え、出力ポートはマルチプレクサを備えているの
で、８４ビット幅の数を出し入れして転送できるように
なっている。
２計算機構の結実用ボートは並列に接続されている（結
実用バス４３３に、従って、レジスタ・ファイルの書込
みボート４３０Ｄに）、これにより、計算機構は外部マ
ルチプレクサを使用したり、データをレジスタ・ファイ
ルあてに送ったりしなくても、データを交換し合うこと
ができる。これは、例えば、積の和を求める計算を行な
うとき便利である。また、この機能を利用すると、スク
ラッチパッド・メモリｔａｔｏとの間で高速にデータを
やりとりすることができる。しかし、この構成には、Ｆ
ＭＰＹ　４４０とＦＡＬＩＩ　４５Ｇの両方を同時に活
動化できないという制約がある（ただし、積の和を求め
る演算は除＜）、これは出力ポートが一緒に結合されて
いるからである。これらのボートを別々にしたとしても
、両方の装置はレジスタ・ファイル４３Ｇからの同じデ
ータ通路を共用するので、入力側に問題が起こることに
なる。
実際に使用される算術演算機構は入出力ボートを柔軟に
構成できるので、これらのボートをレジスタしたり、透
過にしたりできる。しかし、本好適実施例では、この機
能は使用されていない。ボートはすべてレジスタされる
０両計算機構の内部データ通路と機能単位はすべて６４
ビット幅であり、単精度（ｓｐ）と倍精度（ＤＰ）のど
ちらの演算も行なうことができる。
ＦＭＰＹ　４４０での機能単位は４個の算術演算命令を
サポートしている。最小サイクル時間（ナノ秒単位）は
どちらの精度の場合も、次の通りである。
除算　　　　　　２００　　　　　３００平方根　　　
　　　３００　　　　　８００パス−４０５０ 整数乗算　　　　４５ ＦＡＬＩＩ　４５０での機能単位は浮動小数点命令、整
数命令、変換命令といったように幅広くサポートしてい
る。詳細については、メーカのデータ資料に記載されて
いる。すべての浮動小数点命令（単精度と倍精度）は最
小実行サイクル時間は２５ｎｓであり、整数演算はすべ
て１２ｎｓ、変換はすべて２Ｓｎｓで行なわれる。
最もよく使用される命令には、次のものがある。
浮動小数点：加算と減算（符号付きまたは絶対値）、絶
対値、否定、スケール、マージ、正規化、比較。
変換：　ｓｐ−＞ビット整数、 なし、　ＳＰ　−＞６４　ビット整数、なし、　ＳＰ　
＜−３２ビット整数、 なし、　ＳＰ　＜−６４ビット整数、 なし、　ＤＰ−＞３２ビット整数、 なし、　ＤＰ−＞６４ビット整数、 なし、　ＤＰ　＜−３２ビット整数、 なし、　ＤＰ　＜−６４ビット整数、 なし、　ＳＰ　−＞ＤＰ、　ＤＰ　−＞ＳＰ。
整数：加算（ｏ、　ｌ、桁上げ）、減算（０，１，桁下
げ）、最大値（符号付きまたは符号なし）、最小値（符
号付きまたは符号なし）、論理、シフト（論理または算
術）、回転、ビット反転。
符号付きまたは符号 符号付きまたは符号 符号付きまたは符号 符号付きまたは符号 符号付きまたは符号 符号付きまたは符号 符号付きまたは符号 符号付きまたは符号 （以下余白） スクラッチパッド・メモリ１６１Ｇ 第１６図に示すように、スクラッチパッド・メ千す１６
１θはそのアドレス・カウンタ１６１１と共に、結実用
バス４３３につながっている。計算機構４４０と４５０
は両方向ボートでこのバスにつながっているので、マル
チプレクサ４４０．＾ＬＵ　４５０、またはレジスタ・
ファイル４３０によってデータを直接にこのメモリから
読み取ることができる。
アドレス・カウンタ１６１１を通して、いくつかのアク
セス・モードでこのメモリがアクセスできるようになっ
ている。２個のモード・ビットに応じて、アドレス・カ
ウンタは（読取りまたは書込みアクセスが行なわれるつ
と）アドレスを増分し、アドレスを減分し、アドレスを
保持し、あるいはアドレスを指定できるようにする。（
例えば、アドレス増分と減分をいく通りかに組み合わせ
て、スタックとして動作させることも可能である。）カ
ウンタ１６１１のアドレス生成機能を利用すると、ある
条件のときに、メモリ１６１０を１サイクル１回の書込
みの割合で機能させることができる。
このメモリをスタックとして動作させると、上述したよ
うに、コンパイラでスカシ・プログラミングするとき特
に好都合である。
ヒストグラム・アルゴリズムを実行させるときは、以前
のサブトータル（追跡中のパラメータの）を結実用バス
４３３上に読み出すことができる。この種の操作の１つ
の簡単な例では、メモリ１６１０は結実用バス４３３の
データ・ソースとして指定され、マルチプレクサ４４０
が稼動中に、＾ＬＵ４５Ｇはコマンドを受けてオペラン
ド値を結実用バスから読み取るようになっている。マル
チプレクサ４４Ｇが終了すると、その結果を結実用バス
４３３上に送り出し、＾ＬＵはその値を２番目のオペラ
ンドとして読み込む、そのあと、＾Ｌｌｌはその和を結
実用バス４３３に送り出し、その間にメモリ１ｆｉｌＯ
はコマンドを受けてその結果を書き出す、（その間に、
追加のオペランドをマルチプレクサ４４０にロードする
ことが可能である。） このテーブルがあると、データ依存パラメータをそこに
置いておくことかできるので非常に便利である。これは
超関数を計算するときに特に便利である。
速レジスタ・ファイル４３０ レジスタ・ファイル４３０はデータ・キャッシュ・メモ
リ１４０との主インタフェースとなるものである。レジ
スタ・ファイルの一方のパンクはＣＰモジュール１１０
と部分的に同期して稼動して、局所転送バス４２２（両
方向ボート４３０＾に結ばれている（第１６図））を通
してＦＰ保持レジスタ４２０とのインタフェースとなる
。他方のバンクはＦＰモジュールと完全に同期して稼動
し、オペランド用バス４３１゜４３２（読取りボート４
３０Ｂと４３０Ｇ）　、結実用ハス４３３（読取りボー
ト４３００）、およびループバック接続４３４（書込み
ボート４３０Ｅ）　とのインタフェースとなる。
第４Ｂ図はモジュール１３０内のデータ通路の主要部分
を示している。主キャッシュ・バス１４４（これは２５
６ビット幅である）は直列の４個のＦＰ保持レジスタ４
２０と結ばれている。（これらの保持レジスタは実際に
は対になっており、読取りレジスタは書込みレジスタと
並列になっている。従って、保持レジスタ４２０は８個
あり、各々が６４ビット幅であるので、両方向２５６ビ
ット・インタフェースになっている。）これらの８保持
レジスタ４２Ｇには別々のイネーブル信号が入力される
。従って、このパンク側のレジスタにより、２５６ビッ
ト幅のキャッシュ・バス１４４を多重化して６４ビット
幅の高速レジスタ・ファイル４３０に送り込むことがで
きる。
この多重化が行なわれるのは、主にコストが理由である
。高速レジスタ・ファイル４３０は非常に高価なチップ
である。これらの個数が４倍になると、システムのコス
トが大幅に高くなることになる。さらに、第３８Ｂ図か
ら明らかなように、これらの機構の検証は非常に重要で
あり（ビン数が非常に多いので）これらのパッケージを
４個でなく１６個使用すると、必要とするボード面積が
著しく増大することになる。
実際にはレジスタ４３０は土ｊであり、２個だけではな
い、物理的に分離したチップの各々は１６ビット幅であ
るので、これらを４個並列で使用すると、６４ビット・
インタフェースで局所転送バス４２２と結ぶことができ
る（このインタフェースは２Ｆ語幅であることに注意さ
れたい）。
本好適実施例では、レジスタ・ファイル４３０は！８ビ
ット幅ｘ６４記憶位置奥行の５ポート装置から作られて
いる。従って、６４ビット側インタフエースで局所転送
バス４２２と結ぶためには、４個の装置を並列で使用す
る必要がある。（説明を分かりやすくするために、第４
Ｂ図には、３２ビット幅ファイルが２個あるものとして
レジスタ・ファイルが示されている。これにより、下述
する語アドレス奇数／偶数の状況構造が分かりやすくな
る。また同様に％′ｓ１１！図には、レジスタ・ファイ
ル４３０が１個のファイルとして示されている。）本好
適実施例では、これらの装置は実際には８１７社提供の
８２２１０から作られている。
レジスタ・ファイルは２５６ビット幅にして、キャッシ
ュ・バスと直接にインタフェースで結ぶのが理想的であ
るが、そうすると、付加ハードウェア費用が大幅に増加
することになる０本実施例で採用した代替方法では、Ｆ
Ｐ保持レジスタ４２０（関連制御ロジックと共に）を使
用して、キャッシュ・バス１４４との２５６ビット・イ
ンタフェースを多重化して６４ビット幅ポート４３０＾
に結んでいる。多重化とデータ経路指定は、第４八図と
第４８図にその概要が示されている転送ロジックによっ
て制御される。これについては、詳しく下述する。
これらのファイル間の接続は次のようにするのが好まし
い、（ボートは第１８図に個々に名前が付けられている
。） これらのファイル４３０の各々は両方向インタフェース
４３０＾をもっており、これは線４２２を通してレジス
タ４２０に結ばれている。
レジスタ・ファイル４３０の各々は２つの透過データ出
力端をもっている。これらの出力端は個別的にイネーブ
ルさせることができるので、レジスタ・ファイル４３０
内からの異なる語を表すことができる。これらの出力４
３０Ｂと４３０Ｃは局所、オペランド・バス４３１と４
３２を駆動させる。
レジスタ・ファイル４３０の各々は第３局所データ・バ
ス４３３に結ばれた人力ボート４３０ｏをもっており、
これは結実用バスと呼ぶことにする。この結実用バスは
計算機構４４Ｇと４５０の出力側に結ばれている。
レジスタ・ファイル４３０の各々はもう１つ人力ポート
４３０Ｅをもりているが、これは第１オペランド・バス
４３１につながるループバック接続によって読取りボー
ト４３０Ｂと結ばれている。この書込みボートはそのア
ドレスを「結果」書込みボート４３０Ｄから受は取る。
これにより、＾Ｌｌｌ　４５０またはマルチプレクサ４
４θを通らなくてもデータをあるレジスタ・ファイルの
アドレスから別のアドレス・にコピーできるので、２サ
イクルの遅れが節約されることになる。このことは、計
算機構４４０と４５０を使用しなくても、従ってこれら
の機構で起こる遅れなしで、データを望み通りに並べ替
えてやりとりできることを意味する。この機能はサブル
ーチンを扱うとき使用すると、特に利点が得られる。
従って、５ボート・レジスタ・ファイル４３０は２つの
読なリポートＤとＥ、２つの書込みボートＢと０１およ
び１つの両方向ポートＡをもっている。読取りボートか
らはオペランドがＦＭＰＹ　４４０とＦＡＬＩＩ　４５
Ｇに送られ、その結果が書込みボート４３００　（必要
ならば、書込みボート４３０Ｅ）を用いて書き戻される
。レジスタ・ファイルはＦ語を１２８語まで保管できる
。
書込みボート４３００と４３０！、（および両方向ボー
ト４３０Ｅの書込み部分）に対するデータ、アドレスお
よび書込みイネーブルはレジスタ・ファイル４３０の内
部に記録される。内部書込みパルスは自動的に発生する
。
２つの読取りボートはそれぞれのデータ通路をレジスタ
またはラッチすることができ（共に同じであることが必
要）、それぞれのアドレスをレジスタまたはラッチする
ことができる。浮動小数点プロセッサ・モジュール１３
０で使用されている構成では、アドレスがマイクロコー
ドから直接に駆動されたときアドレスをレジスタし、デ
ータ・ラッチを透過に保持するようになっている。デー
タはＦＭＴＹ　４４０とＦＡＬＬＩ　４５０ノ内部ニレ
ジスタされる。
レジスタ・ファイルは、読取りと書込みアドレスが同じ
であるときは、「ライト・スルー」モードで動作させる
ことができる。このモードにあるときは、書込まれたデ
ータは同じサイクルで読取りボートに現れるが、通常読
取り操作より約１ｅｎｓ連れて現れる。これは、再帰た
はスカラ計算で使用すると便利であり、その場合には、
バイブライン段数が減少するという利点が得られる。
読取りボート４３０Ｂ、読取りボート４３０Ｃ，および
書込みボート４３００に対する個々のアドレスはＦｆ’
マイクロコードのフィールドから与えられる。これによ
り、バイブライン処理の制約の枠内でｒｌ　＝ｒ２０Ｐ
　ｒ３型の計算を行なうことができる。
２重バッファリング 高度の多重ポート高速レジスタ・ファイル４３０は、制
御プロセッサ・モジュール１１Ｇと浮動小数点プロセッ
サ・モジュール１３Ｇとをクリーンなインタフェースで
結ぶ上で不可欠な要素である。このレジスタ・ファイル
のアドレス空間は２重バッファとして働くように区画化
されている。どの時点においても、このレジスタ・ファ
イルの一方のバンクは制御プロセッサ・モジエールとほ
ぼ同期して稼動し、他方のバンクは浮動小数点プロセッ
サ・モジュールと完全に同期して稼動する。（ＣＰモジ
ュールとほぼ同期して行なわれる操作については、下達
する。この準同期操作は過渡的クロック領域を提供する
ものと考えることができるが、高バンド幅インタフェー
スを得るときに役に立つものである。） ２バンクの割当てはハンドシェイキング・ロジックの制
御を受けて、同期点で入れ替えられる。
従って、このクロック境界の配置により、境界の一方の
側を他方の側に影響しないで変更することが可能である
。
このクリーンなインタフェースを通して、より高速でよ
り集積化された浮動小数点チップ・セットに移行できる
ので、浮動小数点機構に独立性をもたせることができる
。（ハンドシェイキング・ロジックの機能と使い方につ
いては、ＣＰモジエールとＦＰモジュールとのやりとり
が説明されている個所で第２２図を参照して、さらに詳
しく説明する予定である。） 従って、レジスタ・ファイル４３Ｇは通常にデータと結
果をやりとりするときは、２１ｉにバッファリングされ
る。しかし、第１８図と第１９図に示すような従来シス
テムでは、この２重バッフ７リングに柔軟性がない、従
って、制御プロセッサ・モジュール１１０と浮動小数点
プロセッサ・モジュール１３０は共に、レジスタ・ファ
イル４３０のどちらかのバンクにあるアドレスのどれで
もアクセスができる。アドレスが反対側のバンクからロ
ックアウトされないということは、以下の説明で明らか
にされるように、非常に利点がある。
八−ドウエアへのアクセスはカットオフされないので、
レジスタ・ファイルにアクセスするためには（あるレベ
ルで）アドレスの全７ビット（ＡＯ’：Ａ６）を指定し
なかればならない、２！ｉバッバッリング操作が使用さ
れている場合は、実際にはアドレスの６ビットが必要で
ある（現在使用可能なバンク内のアドレスを指定するた
めに）、２重バッファリング操作は実際には、最上位ア
ドレス・ビットを動的に修飾することによって達成され
る。モード信号は最上位アドレス・ビットがどのように
修飾されるかを示している。
従って、マイクロコードで指定されたレジスタ・ファイ
ル・アドレスはハードウェアによって自動的に修飾され
る。２！ｌバツフアリングは、浮動小数点プロセッサ・
モジュール１３０がレジスタ・ファイルのどちらの半分
にアクセスできるか、制御プロセッサ・モジュール１１
０がどちらの半分にアクセスできるかを判断する「バン
ク選択」信号によって制御される。このバンク選択信号
はマイクロコード・フィールドによって直接制御されな
いが、制御プロセッサ・モジュール１１０と浮動小数点
プロセッサ・千ジュール１３Ｇがスワップ（交換）を要
求したときだけ切り替えられる（別のロジックによって
）。
２重バッフ１リングは、最上位アドレス・ビット（Ａ６
）の区画化を使用している。（これと対照的に、第４Ｂ
図には、ファイルの倍語構造を示すために２フアイルが
並んで示されている。これは最下位アドレス・ビット（
＾０）に対応している。）各レジスタ・ファイル・アド
レス（７ビット）″゛には２ビット修飾子が付いており
、これにより次のアドレス・モードの１つが選択される
。
腹里ヱエ上ｌ：これは修飾なしで指定されたアドレスを
使用する。
論理アドレス：これは自動ソフト２重バッファリングが
使用されているとき選択され、アドレスの最上位ビット
はバンク選択ビットによって置き換えられる。制御プロ
セッサ・モジュール１１０のレジスタ・ファイル・アド
レスでは、このビットが反転したものが使用されること
になる。
プレビュー：これにより、浮動小数点プロセッサ・モジ
ュール１３Ｇは、バンクを交換し合ったり物理アドレス
指定を使用しなくても、バンクの他方の側にあるデータ
を調べることができる。同期点を横切るとき計算パイプ
ラインを一杯に保つためには、新しいデータへのアクセ
スが必要になる（データが移入済みの場合）、シかし、
通常はパイプライン化による遅延が起こるので、現在の
バンクに対するすべての結果が書き出されるまではバン
クを交換し合うことはできない、このアクセス・モード
では、読取りアクセスがレジスタ・ファイルの反対側の
バンクから行なわれてからバンクの交換が実際に行なわ
れるので、この遅延は起こらない、これは、アドレスの
最上位ビットをバンク選択ビットを反転したもので置き
換えることによって行なわれる。
第２０図は２重バッファリングでアドレス修飾を行なう
ために使用されるロジックの概要図である。この図の右
側はレジスタ・ファイル４３０とＣＰモジュール１１０
とのインタフェースを示しており、左側はＦＰモジュー
ル１１０の残り部分とのインタフェースを示している。
従って、右側のデータ接続個所はボート４３０＾（第１
６図に図示）に、従フて、　ＦＰ保持レジスタ４２０と
キャッシュ・バス１４４に対応している。左側のデータ
接続個所はポート４３０Ｂ％Ｃ，Ｄ％Ｅ（第１６図に図
示）に、従って、マルチプレクサ４４０％ＦＡＬＩＩ　
４５０などに対応している。
右側のアドレス入力は、ＣＰマイクロアドレス・バス２
１１＾によってＷＣ５拡張部分４９Ｇから呼び出された
マイクロ命令から抽出されたデータ・フィールドに対応
している。左側のアドレス・フィールドはＦＰマイクロ
アドレス・バス４７３によってＦＰ胃Ｃ５４７０から呼
び出されたマイクロ命令から抽出されたデータ・フィー
ルドに対応している。（レジスタ・ファイル４３０はア
ドレス入力に対する内部パイプライン・レジスタをもっ
ているので、マイクロ命令ビットはレジスタされないで
入力される。） ２つのアドレス修飾論理装置２０１Ｏが示されている。
これらは、　ＳＥＬおよび５ＥＬ−ｂａｒとの接続が反
１！＝工公１ことを除けば、はとんど同じである。従っ
て％’　ＣＰとＦｆ’が同じアドレスを論理モードでア
クセスしようとすると、それぞれの論理装置２０１０の
アドレス修飾操作が行なわれた結果として、反対のへ６
ビット出力アドレスが得られるので、２ｍバッファリン
グ機能が実現される。アドレス論理装置はＣＰまたはＦ
Ｐマイクロコード・フィールドの１つから取り出した７
ビット・アドレスの上位ビット（＾６）も受は取る。ま
た、２ビット・モード信号も受は取る。
本好適実施例によれば、実際には、３個のアドレス修飾
論理装置２０１ＯがＦＰ側に実装されている（ポート４
３０８％４３０Ｇ、　４３００に１つずつ）。
相補バンク選択信号ＳＥＬと５ＥＬ−ｂａｒはボート選
択ロジック２０２Ｇから得られる。これらの２信号は、
ＦＰとＣＰモジュールが１且バンク交換を要求すると反
対になる。（これを行なうロジックは以下で詳しく説明
する。） レジスタ・ビットのセットアツプ時間短縮アドレス修飾
ロジック２０２０を実装する際に、第１７図に示すよう
に、ある種の追加ロジックが追加されている。この追加
ロジックは一般的問題を解決するもので、多くの分野で
使用するのに適したものになっている。
ｒビット・スライス」の多くのメーカはそれぞれのＩＣ
にパイプライン・レジスタを組み入れている。しかし、
チップに到達する前にマイクロコード・ビットに対して
行なわれる処理をチップのセットアツプ時間に加える必
要がある。このような事態は、上述したソフト２重バフ
ァリング・システムを構築する際に起こっていた。その
問題とはアドレス修飾ロジック２０１０がレジスタ・フ
ァイル・アドレスの最上位ビット（０＾６°ビット）を
処理して論理的、物理的、およびプレビュー・モードで
アドレス指定を行なうと、サイクル時間に余分の１ｅｎ
ｓが付加されることである。（本好適実施例におけるよ
うに）サイクル時間を３０ｎｓ以下にできるときは、こ
れは非常に大きなオーバヘッドとな°る。
従って、第１７図に示すようなある種の追加ロジックが
余分の１ｅｎｓをサイクル時間（多くのサイクルで）か
ら除くために採用された。これを行なうことができるの
は、アドレス指定モードがあるサイクルから次のサイク
ルまで同じままであるときである。その場合には、セッ
トアツプ時間はすでに前のサイクルで代価が支払われて
いる。しかし、マイクロコード・アドレスが変って、新
しいデータが書込み可能制御記憶機構（冒Ｃ５）でアク
セスされると、非レジスタ・マイクロコード・ビットは
不安定になる。従って、セットアツプ時間が必要以上に
再び発生することになる。
第１７図に示すロジックは修飾アドレス・ビット定数を
別のレジスタ１７４０に格納している。マイクロコード
から得たものではなく、古いへ６値（レジスタ１７４０
からフィードバックされたもの）を使用することを選択
するために（マルチプレクサ１７３ｇを制御するために
フリップフロップ１７２０を使用して）、特殊なマイク
ロコード・ビット（”ｕｓｅｏｌｄ＾６“と呼ぶ）が使
用されている。（マイクロコード・アセンブラを使用す
るときは、　ｕｓｅｏｌｄ−＾６”マイクロコード・ビ
ットはマイクロコード・アセンブラが自動的にセットす
−るので、プログラマはその最適化について気にする必
要はない、）マルチプレクサ１７３０はアドレス修飾ロ
ジックと同じＰＡＬに搭載されているので、マルチプレ
クサは余分の遅延を引ぎ起すことがない。
キャッシュ・バス・インタフェースと制御上述したよう
に、数値プロセッサ・モジュールの動作は多くの面で制
御プロセッサ・モジュー゛ル１１Ｇの拡張部分によって
制御される。このロジックの大部分は物理的にＦＰモモ
ジュール上置かれているが、その制御は制御プロセッサ
・モジュール１１ＧとＣＤバスとのインタフェースによ
フて行なわれる。キャッシュ・バス・インタフェースは
、データ・キャッシュ・メそす１４０　、ＦＰ保持レジ
スタ４２０、およびレジスタ・ファイル４３０間のデー
タ転送を管理するためにいくつかの部分に分かれている
。このインタフェースの主要部分は保持レジスタ４２０
、データ・キャッシュ転送ロジック、および局所転送バ
ス・ロジック２１１０である。
保持レジスタ４２０ 保持レジスタ４２０は８個の３゛２ビット・レジスタか
ら構成されている。（これらのレジスタは両方向であり
、各レジスタは読取り側と書込み側を備え、内部で並列
になっている。）これらのレジスタは２５６ピツトがデ
ータ・キャッシュ・メモリ側に、６４ビットだけがレジ
スタ・ファイル側になるように配置されている。レジス
タ・ファイル側の出力イネーブルは４グループのレジス
タから１つを選択して、レジスタ・ファイル４３０につ
ながる６４ビット局所転送バス４２２を駆動する。（こ
のインタフェースの動作については、あとで詳しく説明
する。） データ・キャッシュ転　ロジック データ・キャッシュ転送ロジックは主ボード上に置かれ
ており、ＣＰ転送ロジックの一部になっている。ここか
らは、モンユール選択アドレス（３ビット）、出力イネ
ーブル、およびクロックが得られる。このロジックはキ
ャッシュ・メモリ１４０と保持レジスタ４２０間の転送
を制御する。このモジュールが選択されると、出力イネ
ーブル信号は活動化されていると、保持レジスタ４２０
をイネーブルしてデータがキャッシュ・パス１４４を通
って転送される。
局所転送バス制御ロジック 局所転送バス制御ロジック２１１０は第２１図に示され
ている。このロジックは保持レジスタ４２０とレジスタ
・ファイル４３０間のデータ転送を受は持つ。１つの転
送サイクルは、４つのマイナ・サイクルをもっており、
これらはレジスタ・ファイルとの間で転送できる４対の
Ｆ語に対応している。
これらのマイナ・サイクルは高速で動作する専用クロッ
クによって発生する。
太゛クロック　　、４１２ 転送りロック発生機構４１２からは、主転送サイクル期
間の間だけ転送りロック出力が得られる。
これは、ＣＰクロックと転送イネーブル・ビットが共に
「進行」条件を示しているときトリガされて動作する。
転送りロック発生機構はＣＰクロック発生機構２５０と
完全にではなく部分的に同期している。高周波数ＥＣＬ
回路が７０ＭＨｚオシレータに接続されており、ＣＰク
ロック発生機構が「進行」条件を示すまでは、高周波数
回路はループを続けているだけである。従って、高周波
数クロックの縁が現れると、「進行」条件がチエツクさ
れる。つまり、ｒ進行」条件が高周波数クロックの多く
て１期間以内に検出されることになる。
進行条件が検出されると、転送りロック発生機構は高周
波発振人力の分割を始めて、主転送サイクルに対する転
送りロック出力を発生する。どの主転送サイクルが行な
われているかに応じて、２か６５までのクロック・ビー
トは主転送サイクル期間に発生する。クロック・ビート
は８個の保持レジスタすべてに結ばれている。これらの
レジスタへの順次アクセスは、下達するように、オーバ
レイされた自走ゼロ・パターンによって「位相」がとら
れる。
第４７図は転送りロック発生機構のタイミング関係の概
略図である。高速可変長クロック４８０は同図の下に示
されているが、これは計算機構４４０と４５０（レジス
タ・ファイル４３０のデータ・ボート４３０＾、４３０
Ｂ、　４３０Ｃ，４３００，４３０Ｅと共に）の動作の
クロックをとるものである。その上に示されているのは
、転送りロック４１２の高速ＥＣＬループである。さら
にその上は、主転送サイクルで転送りロック発生機構４
１２を始動させる（ＣＰマイクロコード・クロックと共
に）イネーブル信号である。その上は転送りロックであ
る。その上はＣＰクロック発生機構２５０によって発生
されるＣＰマイクロコード・クロックである。
従って、転送りロック発生機構が働いているときは、中
間クロック・ゾーンが得られるので、データ・キャッシ
ュ・メモリ１４０（これはＣＰクロック発生機構２５０
によって制御される）とレジスタ・ファイル４３Ｇの内
側バンク（これはＦＰクロック発生機構４８０によって
制御される）間の転送が高速化される。
ＦＰＵとデータ・キャッシュ・メモリ間のクロック境界
は非常に重要な境界である。この境界はクロック位相境
界だけでなく、クロック周波数の大きな差にもまたがっ
ている。上述したように、さらに、この境界をまたぐ正
味転送バンド幅も非常に重要である。
本好適実施例では、この境界は２つのステップでまたが
っている。
ＦＰクロック領域から過渡的クロック領域への転送はレ
ジスタ・ファイル・インタフェースの２重バッファリン
グによって行なわれる。
保持レジスタ４２０かデータ・キャッシュ・メモリ！４
０への転送は全体がＣＰクロック領域内で行なわれる。
次に、このクロック周波数差に関して注目すべきいくつ
かの一般的事項を挙げておく。
マイカ転送サイクル継続時間と最小ＦＰサイクル時間と
の関係は偶然的なものではない、上述したように、ダイ
アシック演算のときにキャッシュ・バンド幅に最悪の負
担がかかることになる０例えば、ベクトル加算では、２
個のオペランドと１個の結果をレジスタ・ファイルとキ
ャッシュの間で転送しなければならない、レジスタ・フ
ァイルのＦＰｔｌ側では、２個のオペランドは並列に読
み出され、（これとパイプライン処理されて）その結果
は同時にレジスタ・ファイルに書き戻される。従って、
最悪の場合には、計算機構のすべての計算サイクルごと
に、２語をレジスタ・ファイル４３０に書き込み、１語
を読み出さなければならない。
すべての演算がダイヤシックであるとは限らないが、多
くのアプリケーションでは、平均的にあまり有利とはい
えない。
過渡的クロック領域を使用する実施例では、上述したよ
うに、次のようにすることが最も好ましい、つまり、マ
イカ・サイクル継続時間をマイカ・サイクルごとに転送
される語数で分割して、ＦＰＵにおける計算サイクルの
最小ｉｔｅｍ時間の１７２ないしｌ／３倍の範囲にする
ことが好ましい、しかし、２段インタフェースで過渡的
クロック領域を使用すると、この数値関係が満足されな
い場合であっても、その利点が得られる。
過渡的クロック領域の利点は高速数値計算機構が使用さ
れているシステムに応用可能である。上述したクロック
・インタフェース・アーキテクチャによれは、この種の
機構をそれぞれのクロック領域に隔離できるので、可能
な限りの最大速度でクロックを動作させることができる
０例えば、このインタフェース・アーキテクチャは、高
価な高速テクノロジ（ジョセフソン接合やＩＩＩ−Ｖ装
置テクノロジなと）における限られた数の計算機構を大
型コンピュータ・システムに組み入れるときに使用可能
である。
制御信号 制御信号の数を少なく抑えるためには（入力端と出力側
の両方で）８個のＦ語を保持レジスタ４２０からレジス
タ・ファイル４３０に転送する仕方にいくつかの制約が
ある。これがなぜ必要なのかは、アドレスのことを考え
れば明らかである。Ｆ語が８個のときは、全体の柔軟性
が必要である場合には、８個のアドレスが別々に必要に
なる。各アドレスに９ビットを指定する必要があるので
、アドレス情報は合計で７２ビットになる。
入力制御信号には、次のものがある。
万瑚：データがレジスタ・ファイルから保持レジスタに
転送されるのか、あるいはその逆に転送されるのかを指
定する。
レジスタ・アドレス（６ビット）　：これは、データが
そこからレジスタ・ファイルとの間で転送される開始ア
ドレスを指定する。このアドレスはマイカ転送サイクル
ごとに増分され、６４ビットまで達すると、折り返され
る。　ＦＰＵ側からは、レジスタ・ファイル・アドレス
は、６４ビット語ではなく３２ビット語を参照するので
、７ビットであることに注目すべきである。
論理　物理アドレス修飾子：これはアドレスを修飾して
ソフト２重バッファリングを行なうかどうかを選択する
。
云゛　さ（３ビット　：これは転送されたＦ語の個数（
１，、，８）を判断する。
・転゛開　　３ビット　：これは８語のうち最初に転送
するＦ語を指定する。これらのビットはマイクロコード
・フィールドでも、レジスタ・フィールドでも定義でき
るが、Ｃ＾パス１１１の最下位ビットにすることも可能
である。転送開始＋転送長さ〉８ならば、Ｆ語の選択は
折り返される。
転送イネーブル：転送に関係する４つの浮動小数点プロ
セッサ・モジュールを宣つ選択する。
レジスタ・ファイルと保持レジスタに対する制御信号に
は、次のものがある。
保持レジスタ群山　イネーブル（４）：６４ビット・デ
ータ・バスを駆動させるレジスタ群を選択する。転送方
向がレジスタ・ファイル４３０から保持レジスタ４２０
に向う場合は、これらのイ、ネーブルはいずれも活動化
しない。
保持レジスタ群クロック（８）：クロツク・イネーブル
は４つあり、これらはパターン１１１０．１１０１．１
０１１、０１１１　（ｒ自走低パターン」）の順番にな
っている。これらの４クロツク・イネーブルは６４ビッ
ト・レジスタ群を選択する。静的８ビット・クロック・
マスクは３２ビット・レジスタのどの２つを実際にイネ
ーブルさせて、局所転送バス４２２をアクセスするかを
選択する。（パターン内の開始位置は転送開始によ）て
決まり、パターンの数は転送開始と転送長さパラメータ
によって決まることに注意されたい、） レジスタ・ファイル・アドレス（７）：マイナ・サイク
ルごとに増分し、論理／物理アドレスＰ、蝕子に応じて
修飾される。
レジスタ・ファイル読取り　書”み制御（２）：各列の
レジスタ・ファイルごとに別の文字があるので、奇数個
の書込みが可能である。これらは転送長さとアドレスか
らデコード化される。
（以下余白） 転°美の制約　件（倍語構′） 上述したインタフェースによると、転送にいくつかの制
約がある。これらの制約を分かりやすく説明するために
、データがデータ・キャッシュ・メモリ１４０、保持レ
ジスタ４２０、局所転送バス４２２、およびレジスタ・
ファイル４３０の間でどのようにマツピングされるかを
明らかにする。
レジスタ・ファイル４３０はある種の倍語構造になって
いる。つまり、ＦＰＵからは３２ビット幅に見えるが、
局所転送バス４２２からはレジスタ・ファイル４３０は
６４ビット幅に見える。
レジスタ・ファイル４３０と局所転送バス４２２間を２
語幅のインタフェースを使用して結び、８個のレジスタ
４２０に印加される転送りロック（実効）を４マイナ・
サイクル以下にすると、転送速度が最大化するので（静
的クロック・マスクが使用できる）非常に有利である。
しかし、ある種の奇数／偶数構造がファイル・アドレス
構造に組み込まれるという副作用が生じる。
これを図式化して示したのが第４６図である。ＦＰ保持
レジスタの幅内の８個のＦ　＋Ｊは相反向きに陰影を付
けて、どれが偶数で、どれが奇数であるかを示している
。２倍語が転送されると、転送された任意の偶数Ｆ語（
ＷＯ１ｗ２、Ｗ４、Ｗ６ルジスターフアイル４３０の左
側にマツピングされる。従って、これらはＦＰＵから見
ると、偶数レジスタ・ファイル・アドレスにマツピング
される。これに対応して、転送された任意の奇数Ｆ語は
レジスタ・ファイル４３０の右側にマツピングされるの
で、ＦＰＵから見たとき、奇数レジスタ・ファイル・ア
ドレスにマツピングされる。
このことは、それ程深刻ではないが、（キャッシュ・メ
モリ１４Ｇからの一連の分散読取りアクセスにおいて）
すべての転送が偶数データ・キャッシュ・アドレスから
の場合には、レジスタ・ファイル４３０内のアドレスの
半分だけが使用できることを意味する。
もっと重要なことは、１個のＦ語（例えば）計算アドレ
スから転送される場合には、データがレジスタ・ファイ
ル内の偶数°または奇数アドレスで終結する可能性があ
るので、このデータを正しい側から（ＦＰＵに）アクセ
スさせるようなプログラム・ステップを使用する必要が
あることである。
本好適実施例によれば、この種の問題を回避するために
ユーザが選択できる５つのオプションが用意されている
。つまり、 １　、ＣＰモジュール１１０はＤＣＭでデータを往復で
きるので、転送されるどのデータもＤＣＭ内の偶数アド
レスから開始する。
２、転送ロジックは状況ビットをもっており、最後の転
送が偶数アドレスに対するものか、奇数アドレスに対す
るものであるかを示すようになっている。　ＦＰロジッ
クはこの状況ビットをテストできるが、これから得られ
るのは、最後の転送に関する情報だけである。
３．２重書込みサイクルをデータ有効フラグと一緒に使
用できるので、語アドレスの偶数／奇数特性をある個所
で無視させることが可能である。つまり、本好適実施例
でレジスタ・ファイル４３０に実際に使用されているメ
モリには、データの１６ビットごとに２個のパリティ・
ビット記憶位置がある０本好適実施例では、パリティ検
査は採用されていないので、これらの追加ビットは他の
目的に使用可能である。特に、これらのビットはデータ
と共に「データ有効」フラグを送るために使用できる。
従って、保持レジスタ４２Ｇからの書込みはすべて対の
保持レジスタから対の１語をレジスタ・ファイル４３０
の両側に書き込むことになる。
４、ＣＰモジュール１１０によって書き込まれるレジス
タ・ビットは現在の語記憶位置の偶数／奇数状況を示す
ために使用できる。　ＦＰモジュールはこのレジスタ・
ビットをテストして、条件付き分岐を実行することがで
きる。
ｓ、ｃｐモジュール１１０はレジスタ４７８にある開始
アドレスを変更することで、ＦＰに正しい語の偶数／奇
数状況を知らせるようにＦＰプログラミングを変更する
ことができる。
別の方法としては、専用ハードウェアを追加して、語の
交換を即時に行なう方法がある。しかし、この方法は、
専用ハードウェアによって転送毎に遅延が増加するので
（交換するか否かに関係なく）好ましくない。
この転送制御では、非連続アドレスを１回の主転送サイ
クル内で転送することができない。例えば、ＷＯとＷｌ
を保持レジスタからレジスタ・ファイルに転送するため
には、２つの主転送サイクルが必要になる。しかし、Ｗ
ｌも一緒に転送できるならば（それが使用されない場合
であっても）主転送サイクルは１つだけで十分である。
データをレジスタ・ファイル４３０からキャッシュ・メ
モリ１４０に転送するときも、分散書込みが行なわれる
ときと同じような考慮が必要になる。
この場合の好ましい方法は、レジスタ・ファイルの両側
にデータを同時に書き込むことである。つまり、第４６
図に示すように、２つの（物理的には別の）レジスタ・
ファイル部分４３０と４０３°はマ四イネーブルできる
ので、結実用バス４３３から書き込まれたデータは偶数
語と奇数語の両方に書き込まれることになる。この重複
データが保持レジスタ４２０に書き出されるときは、こ
れらの８個全部に同時に書き込むことができる。（この
機能はマイクロコード内のＩＩＲＣ１ｏｃｋ　ＡＬＬビ
ットによって活動化される。） 保持レジスタ　転送りロックの動作 上述したように、多くて４個のビートで転送イネーブル
を行なうクロックは保持レジスタ４２０とレジスタ・フ
ァイル４３０間の転送で使用される。
（本好適実施例では、このクロックは実際には主転送サ
イクルごとに５個までのビートをもつことができる。そ
のうち４個のビートは保持レジスタ・バンクのそれぞれ
の対を活動化し、５個目の位相はパイプライン・オーバ
ヘッドの余裕分となっている。実際の動作では、このク
ロックの位相は約３０ｎｓである。従って、主サイクル
は約１ｓＯｎｓである。（勿論、これらの時間は変更が
可能である。） このクロック構造には、缶詰転送アーキテクチャをキャ
ッシュ・パス１４４と保持レジスタ４３０間のインタフ
ェースで使用すると、大きな利点が得られる。転送ロジ
ックには保留レジスタ４３０は２語幅に見えるので、転
送操作を８：ｌ多重化ではなく、４：ｌ多重化として扱
うことができる。
ＦＰプログラム制御 第４Ｃ図は本好適実施例において、ＦＰマイクロコード
・アクセスとデコード化で使用されるロジックを示して
いる。
マイクロ命令の順　付け（シーケンシング本好適実施例
では、数値処理千ジュール１３０は高度に統合化された
「シーケンサ」を使用していない、その代わり、実行す
べきマイクロ命令のアドレスを定義し、マイクロ命令を
デコード化する機能が低レベルの統合化によって実装さ
れて、最大高速化を図っている。書込み可能制御記憶機
構は、マイクロ命令アドレス入力によってアクセスされ
るマイクロ命令を格納している。マイクロ命令アドレス
のソースは次アドレス・ロジック４７２によって選択さ
れ、このロジックには条件コード入力がマイクロコード
語のデコードによって得た出力と共に人力される。
マイクロアドレスは、通常動作時には（つまり制御プロ
セッサ・モジュールやホストによる介入とは別に）４つ
のソースの１つから得られる。これらのソースとは、「
真」アドレス・レジスタ４７４、　ｒ偽」アドレス・レ
ジスタ４７５、スタック・レジスタ４７８、開始アドレ
ス・レジスタ４７９である。
どの命令にも「真」アドレス・フィールドと［偽」アド
レス・フィールドがある。これらの２アドレスを組み合
せることにより、条件付きジャンプが可能になる。［真
」アドレスだけが無条件ジャンプと命令「継続」を可能
にする。
これを行なうには、マイクロ命令４７１のある種のフィ
ールドが２つのレジスタ４７４　と４７５に送り込まれ
る。これらのレジスタは「真」と「偽」アドレスのバッ
ファとなるので、論理テストの結果に応じて、一方また
は他方のアドレスが次のマイクロ命令アドレスとして逆
ロードすることができる。
オンチップ・パイプライン・レジスタを使用しないマイ
クロコード・ビット用として、追加のレジスタ４７６が
用意されている。
スタック・レジスタ４７８ スタック・レジスタ４７８はＦＰプログラム制御の機能
を強化するものである。これから得られる出力はマイク
ロアドレス・バス４７３に送出され、人力はマイクロ命
令バス４７１から得られる。これについては下達する。
しかし、　ＦＰモジュールの高速マイクロコード・アー
キテクチャで使用されるスタックに要求される条件はい
く分通常とは異なったものである。本好適実施例による
スタックは必要とする後入れ先出しくＬＩＦＯ）操作を
高速に行なうだけでなく、デバッグに非常に役立つ柔軟
性を；λている。この機能を得るためには、第３９図に
示すように、ある種の新規構造が要求される。
スタック機能を実装するのに都合のよい方法はレジスタ
・ファイルを使用し、その出力イネーブル信号と書込み
イネーブル信号をアドレス・カウンタに結び付けて、　
ｐｏｐ　　（ａ取り）操作が行なわれるたびにカウンタ
を減分し、　ｐｕｓｈ“（書込み）操作が行なわれるた
びにカウンタを増分することである。
中心部分３９２０は多段パイプライン・レジスタであり
、これはへＭＤ社から市販されている（八ＭＤ２９５２
０）。この部分は４個のパイプライン化されたレジスタ
３９２１と、出力を得るためにレジスタ３９２１の１つ
を選択するために使用できる出力マルチプレクサ３９２
２とを備えている。（この種の装置の通常動作モードは
ＦＩＦＯか、一定の遅延を得る動作モードのどちらかで
ある。） 図示の実施例では、このレジスタの制御機能はＬＩＦＯ
操作を実現するために、ＰＡＬ　３９１０の制御の下で
使用される。ＰＡＬはコマンド信号を受けてスタックを
ポツプまたはブツシュする。読取りスタック人力も用意
されているので、（主に診断目的）スタックの状態を無
変更のまま読取ることができる。このモードで使用する
ために用意されたのがオフセット人力であり、これは最
上段レベルを基準にしたスタック・レベルを読み出すた
めに使用できる。
スタック・レジスタの出力はマイクロアドレス・バス４
７３に結ばれている。スタック・レジスタへの入力は偽
アドレスによって得られるが、その理由について以下説
明する。
サブルーチンの スタック・レジスタ４７８はサブルーチン動作を強化す
る機能を備えている。サブルーチンを呼び出すマイクロ
コード命令はサブルーチン・アドレスを真フィールドに
、戻りアドレスを偽フィールドに記述する。この命令の
短フィールドには、プッシニ・コマンドも記述されるの
で、スタック・レジスタは「偽」アドレス出力を格納す
る。サブルーチンの実行が終ると、ポツプ・コマンドが
スタック・レジスタをイネーブルして、戻りアドレスを
マイクロ命令バス４７３上に出力させる。
従って、スタック・レジスタ４７８が４レベルであるの
で、サブルーチンを４レベルまでホストすることができ
る。
クロック発生機構４８０ ＦＭＰＹとＦＡＬｕでのサイクル時間は命令が異なると
、サイクル時間も異なる。サイクル時間を命令に応じて
調整するようにすると、計算時間が最適化されるので都
合がよい、　ＦＡＬＩＩ演算と単精度乗算との間の差が
最大である（１５ｎｓ）。
ＦＭＰＹには除算や平方根のように実行時間が長い命令
があり、その場合には、実行時間はそれぞれ２００ｎｓ
と３００ｎｓである。これらの実行速度の遅い命令用に
２つのオプションが用意されている。
１つは、サイクル長さを該当する量だけ延長するオプシ
ョンである。
もう１つは、実行時間の長い命令が進行中にＦＭＰＹに
対するクロック・イネーブルをディスエーブルするが、
その命令とデータ・ストリームを通常のデータ速度でＦ
ＡＬｕに送り続けるオプションである。これにより、い
くつかのＦＡＬＵ演算を除算演算の陰に隠すことができ
るので、ある種のアルゴリズムにとっては好都合である
。
クロック発生機構はマイクロコード・クロックとスクラ
ッチパッド・メモリに対する書込みゲートの２つの波形
を発生する。クロック発生機構が発生ずる最小サイクル
時間の長さは２１１Ｓであり、これは最大サイクル時間
の９Ｂｎｓまで７ｎｓ刻みで変えることが可能である０
本好適実施例では、実際の最小サイクル時間の長さは２
８ｎｓである（これはＷＣＳメモリ・アクセス時間が制
約要因となっているためである）。ＦＡＬＵ演算のサイ
クル時間の長さは２８ｎｓであるが、単精度乗算演算で
は４１ｎｓである。
クロック発生機構はＥＣＬステート・マシンとして実装
されており、入力周波数が１４０ＭＨｚで動作してタイ
ミング分解能を得ている。このＥＣＬステート・マシン
をＴＴＬ順序付はロジックおよび高速計算機構と併用す
ると、著しい利点が得られる。
（上述したように、レジスタ・ファイル４３０と計算機
構４４０．４５０は内部にＥＣＬが実装され、周辺にＴ
ＴＬが実装されている。） クロック発生機構は以下に挙げた制御入力を受は取るこ
とができる。つまり、ＶＭＥインタフェースからでも（
つまりホストから）、ｃｐモジュールからでも受は取る
ことができる停止または開始コマンド、マイクロ命令バ
ス４７１からの長さ人力フィールド、「待ち状態」　（
またはＣＰが開始アドレス・レジスタを強制的に次のＦ
Ｐマイクロサイクルに対するマイクロアドレス・ソース
にするときはもっと長いサイクル）を指示するストレッ
ヂ人力、およびクロック発生機構にも結ばれていて、即
時停止を指示する中断点ビットである。
上述したように、ＣＰ拡張ロジックにも転送りロック発
生機構４１２がある。このクロックはクロック発生機構
２８０とは無関係である。（しかし、これらのクロック
発生機構は共にＴＴＬクロック発生機構内にＴＴＬロジ
ック対を駆動するＥＣＬロジックを使用する利点を生か
している。） マイクロコード　縮 ＦＰ千ジュール１３０の動作の注目すべき特徴の１つは
、短縮マイクロコードを使用していることである。つま
り、ＷＣ５４７０とのインタフェースにある種のロジッ
クが用意されており、マイクロ命令のあるフィールドを
以前にレジスタに格納された値で即時に置き換えられる
ようになっている。
本好適実施例では、この方法で置き換えられるフィール
ドは演算指定子である。しかし、他のシステムでは、他
のマイクロ命令フィールドをこの方法で置き換えること
も可能である。
従って、例えば、２個の配列を３個目の配列上にマツピ
ングする演算（例：Ｃ１−＾１÷１１３）の場合は、こ
の種の演算列が開始される前に命令レジスタに演算指定
子（例：”ＡＤＤ”）をロードすることが可能である。
この演算列はそのあと、演算を直接に指定していなかっ
たコードに記述されることになる。
このロジックは第４５図に示されている。命令レジスタ
４５１Ｏには演算指定子（８ビット）がロードされる。
この演算指定子は１ｆＣ５４７０に保管されているマイ
クロ命令のフィールドの１つに対応している。
Ｕｓｅ　ＩＲ“ビット（これはＣＰモジュール１１０に
よってレジスタに書き込まれているので、あまり変更さ
れることがない）を受けると、ＰＡＬ　５４２０は出力
コマンド４７０８をイネーブルするか、命令レジスタ４
５１Ｏをイネーブルするかを選択する。
“ｕｓｅ　Ｉｌｌ“ビットがマイクロ命令のあるフ、Ｃ
−ルドに割り当てられていた場合は、これはサイクルご
とに変わる可能性がある。しかし、この場合には、どの
指定子を使用するかをデコードするときに（そのあとそ
れをイネーブルするときの）余分の遅れが生じるので、
変更が行なわれたサイクルではサイクル時間が長くなる
。
１１Ｃ５４７０は、本好適実施例では、実際には各々が
４ビット幅の２６個の集積回路メモリから物理的に構成
されている。従って、これらの物理メモリの２つに演算
指定子フィールドの８ビットが保管される。これらの２
メモリは部分４７０Ｂで示され、ＷＣ５４７０の残りの
フィールドを保管するメモリは４７０＾で示されている
。
命令レジスタ４５１０はそれを（ＣＰマイクロコードの
中で）ＣＤバスのソースまたは宛先と指定することによ
って、ＣＤバス１２２から読み書きすることができる。
ＰＡＬ　４５２（Ｉには人力の別ビットも送られるので
、そのバイパス操作をマイクロコードのロード操作時に
ディスエーブルすることが可能である。
マイクロコードの並　ロード 第２９図はＷＣ５４７０がどのように幅広キャッシュ・
バス１４４とのインタフェースとなっているかを図式化
して示したものである。６４ビット局所バス４２２はＦ
Ｐ保持レジスタ４２０とレジスタ・ファイル４３０のボ
ート４３０＾とを結んでいるが、マイクロ命令データ・
バス４７１にぶる下がっている直列シャドウ・レジスタ
４８１にも接続されている。（他の個所で詳しく説明さ
れているが、これらの直列レジスタは制御記憶機構４７
０とマイクロ命令をホストから送るとき使用される直列
ループとを結ぶインタフェースになっている。） この追加の接続は、マイクロコードのオーバレイを非常
に高速に変更できるようにするので、数値プロセッサ・
モジュール】３０で特に利点が得られる。
本好適実施例では、直列シャドウ・Ｖタスタ４８１は実
際には、物理的に分離された２つのレジスタ４８１＾と
４８１１＋からなる構成になっている。これらのレジス
タは制御記憶機構４７０のデータ・ボートと両方向で結
ぶインタフェースになっているだけでなく、局所バス４
２２からのデータも受は取ることができる。上で触れた
ように、ＣＰ拡張ロジック内のマイクロ命令フィールド
は、局所バス４２２のデータ宛先を示して、この読取り
を指示できるビットが入っている。
上述したように、各ＦＰマイクロ命令は１０４ビット幅
である。しかし、直列インタフェース・ループを巡回す
るデータの自動シフトに合わせるために、シフト・レジ
スタ４８１は１１２ビット長になっている。つまり、命
令ビットの数は次の偶数の１６の倍数に丸められて、イ
ンタフェースにあるシフト・レジスタの長さが定義され
ている０本好適実施例では、レジスタ４８１＾は６４ビ
ット幅であり、レジスタ４８１Ｂは４８ビット幅である
。
レジスタ４８１にマイクロ命令がロードされると（局所
転送バス４２２の３マイナ転送サイクルで）これらは命
令をＷＣ５４７０に逆ロードするように駆動される。こ
のためには、アドレスをＦＰマイクロアドレス・バス４
７３に送出する必要があり、また書込みイネーブル信号
をＷＣ５４７０に送る必要がある。
直列ローディングでは、ホスト龜ＣＰマイクロアドレス
・レジスタを使用して、ロード（または読み取る）べき
ＦＰ　ＶＩＣ５のアドレスを格納し、このアドレスをＦ
Ｐ　ＷＣ５あてに送る。　　（ｃｐマイクロアドレス・
バス２１１Ａからの入力は第４Ｃ図の上方に示されてい
るバッファからＦＰマイクロアドレス・バス４７３　に
送り込まれる。） 並列ロード・モードでは、ＣＰは目標アドレスを開始レ
ジスタ４７９に入れる。
ホストとのインタフェースとなる追加のロジックも用意
されている。このロジックにより、マイクロ命令を制御
記憶機構４７０に対して読み書きすることができる。こ
の機能は詳しく下達する予定である。
ＦＰマイクロコード・ルーチン実行の ＦＰモジュールが起動するとき、これは下達するＦＰＷ
＾ＩＴ／ＣＰＷ＾ＩＴハンドシエイキング・ロジックに
より、通常待ち状態に入る。ＦＰモジュールで実行され
るルーチンを始動するには、ＣＰマイクロコードのある
ビットを使用して、開始レジスタ４７９に保持されてい
るマイクロ命令アドレスをＦＰマイクロ命令アドレス・
バス４７３上の次のアイクロアドレスとして使用させる
ことができる。この処置は下達するようにモジュール選
択によって修飾される。
■３乏２ニコヒヘ道訳 最上位レベルでは、浮動小数点プロセッサ・モジュール
１３０を制御するためにはその前に選択しておかなけれ
ばならない、単一千ジュール構成では、ＦＰモジュール
は常時選択されているので、以下に述べることの中には
、適用されないものがある。しかし、複数モジュール構
成では、必要とするＦＰモジュール（またはアルゴリズ
ム高速化機構）を先に選んでおかないと、その制御を行
なうことができない、複数のＦＰモジュールを一度に選
んで、データまたは情報なＦＰモジュールのサブセット
に同報通信することが可能である。Ｆ、Ｐそジュールは
次の３通りの方法で選択できる。１つは、以前に制御レ
ジスタに格納されている３ビット値を使用する方法であ
る。２番目は、マイクロコード・フィールドを使用する
方法である。最後は、好ましさの点で劣るが、異なるモ
ジュールの各々にあるＣＰ拡張ロジック部分に独自のマ
イクロコード・ストリームを同期して実行させ、アクセ
ス仲裁をマイクロコードで行なう方法である。使用する
方法はサイクル単位で変更することが可能である。
あるＦＰモジュールが選択されると、それを制御する方
法は制御レジスタ（長期的な制御情報がロードされてい
る）と専用マイクロコード・ビットの間で分割されて、
サイクルごとに制御が行なわれる。サイクル別制御の殆
どは、下達するようにデータ・キャッシュ・メモリ・イ
ンタフェースとそのモジュール上のレジスタ・ファイル
間のデータ転送を取り扱う。
°モジュール選択は第２３図に図式化して示されている
。マルチプレクサ２３４０はモジュール１０に対してど
の入力を使用するかを選択する。デコード・ロジック２
：ｌｌＯ（これはモジュール１３０または１３０゜にあ
るＣＰ拡張ロジックの一部である）はその特定モジュー
ルでのスイッチ設定値と突き合せて、同報通信されたモ
ジュール・アドレろをテストする。修飾ロジック２３２
０はそのテスト結果に応じて、下達するように、局所Ｗ
Ｃ５拡張部分からの各種マイクロ命令フィールドを修飾
する。
制御レジスタ 制御プロセッサ・モジュール１１０は、次のレジスタに
読み書きすることができる。
転送制御レジスタ：転送制御レジスタは保持レジスタ４
２０（データ・キャッシュ・メモリ・インタフェースに
ある）からレジスタ・ファイル４３０に転送されるデー
タ転送に影響を与える制御信号を一ケ所に収集するもの
である。ハードウェアの負担を軽くするために、他の信
号もいくつか収集される。
使用される制御信号には、次のものがある。
軒ｊＬ世■１工υ−：このフィールドは保持レジスタ群
の８レジスタのうちのどれを最初に転送するかを選択す
る。これはマイクロ命令の一部として指定することも、
データが取り出されたデータ・キャッシュ・メモリ・ア
ドレスに基づいて自動的に指定させることも可能である
。
転ｉ１遇」Ｌ１υ−：このフィールドは、保持レジスタ
とレジスタ・ファイル間で転送する語の数を指定する。
最大８語まで転送が可能である。
転’＊（ｆｆ（１：このビットは転送が保持レジスタと
レジスタ・ファイル間で行なわれるのか（０）、保持レ
ジスタからＦＰモジュールのＷＣＳバイブライン・レジ
スタに行なわれるのか（１）を選択する。
後者の機能はＦＰモジュール・メモリの並列ロード時に
使用される。
ループバック制御（ｌ：このビットは、書込み保持レジ
スタ内のデータを、レジスタ・ファイルに先に書き込む
ことなく、直接に読取り保持レジスタに複写することを
可能にする。これの主な用途は診断および状態格納と復
元操作である。
操作選択（１）：このビットはハード布線機能がなく、
ＦＰのシーケンサに対してテストが可能である。このビ
ットを使うと、制御プロセッサ・モジュール１１０は、
現在実行中のルーチン内の２つの操作の１つを実行する
ようにＦＰに通知することができる０例えば、このビッ
トは、偶数アドレスにあるデータ（奇数アドレスにある
データではなく）を計算で使用するように指定するため
に使用できる。
命令レジスタ′択（１）：このビットはＷＯ２にあるマ
イクロ命令フィールドでなく命令レジスタ（後述）を使
用させて、浮動小数点＾Ｌｕと乗算機構の動作を制御す
るものである。
マスク・エラー（ｌ）：このビットはＦＰエラー条件（
ＦＰマイクロコードによって判断される）が制御プロセ
ッサ・モジュール１１０のシーケンサに割込みを引き起
すのを禁止する。禁止されても、ＦＰエラー状況は通常
条件コード選択プロシージャでテストすることが可能で
ある。
行なわれるときは、ホスト・コンピュータはＦＰのサブ
ルーチン・スタックにアクセスする必要がある・スタッ
クへのアクセスが可能であるときは、このフィールドが
どのスタック項目を読み取るかを選択するために使用さ
れる。アクセスされるスタック項目はスタック・ポイン
タが指している位置を基準にしたものであることに注意
されたい。
ＦＰ制御レジスタ：ＦＰ制御レジスタは並列マイクロコ
ード・ロード制御、割込みマスキング、クロック制御お
よびマイクロアドレス選択フィールドを一ケ所に収集す
る。
２　ｏ　ｙ　ｌ　＊ｔ　８２　：このフィールドを使用
すると、制御プロセッサ・モジュール１１０はＦＰのク
ロックを制御することができる。　ＦＰクロックは動作
させたままにすることも、停止させることも可能である
。クロック制御フィールドにある追加ビットは、ＦＰマ
イクロコード・クロックが制御プロセッサ・モジュール
１１Ｇのマイクロコード・クロックを使用して、ＦＰを
制御プロセッサ・モジュール１１０と同期して稼動させ
ることを選択するために使用されていたものである。
ＦＰマイクロコード・アドレス・ソース（２）：このフ
ィールドにより、制御プロセッサ・モジュール１１Ｇは
ＦＰに使用させるマイクロコード・アドレスを次のうち
の１つにすることを選択できる。
ぜ上：ラニ仁九匿カニこれはＦＰがマイクロコードを実
行させると籾の通常のマイクロアドレス・ソースである
。
開始アドレス・レジスタ：これは並列マイクロコード・
ロード時に開始アドレス・レジスタを選択する。（ＣＰ
モジュール１１０またはホストがＦＰモジュール１１０
にマイクロコードの実行を特定のアドレスから開始させ
ることを指示するときは、別の仕組を用いて開始アドレ
ス・レジスタが選択される。） ム主二之±力ｌｌ：これは、診断とマイクロコード・デ
バッグ時にサブルーチン・スタックへのアクセス権を得
るために制御プロセッサ・モジュール１１０によって使
用される。
割込みマスク：これらの４ビットは、　ＦＰでどの事象
が起きたとき、ＦＰに割込みを引き起すかを制御プロセ
ッサ・モジュール１１０に選択させるものである。これ
らの事象には、中断点、ＣＰｗ＾ＩＴ、ＦＰＷ＾ＩＴ、
レジスタ・ファイル交換、ＦＰエラーがある０割込みが
引き起されると、対応するマスク・ビットは一時的にク
リアされて、割込み要求がリセットされる。
並　マイクロコード・ロード制　５）：このフィールド
には、ＷＣ５書込みイネーブル、胃Ｃ５出カイネーブル
、診断シフト・レジスタ・モード、および信号中のクロ
ックと直列データを制御する個別ビットがある。並列マ
イクロコード・ロードは以下で詳しく説明するように、
制御プロセッサ・モジュール１１０によって制御される
。
浮動　　占　　アクセス・ループ３）：浮動小数点＾Ｌ
ＬＩと乗算機構を通して稼動する直列ループは両チップ
の内部状態をアクセスしたり、ある種の新しい状態情報
をロードしたりするとき使用できるものである。内部レ
ジスタとフラグはすべてこの方法でアクセスができる。
この直列ループを制御するために、制御プロセッサ・モ
ジュール１１０は直列モード、直列データ・イン、直列
クロックの３つの制御信号をもっている。直列クロック
はこのレジスタ・ビットから直接に駆動されるので、必
要とする立上がり縁と立下がり縁を発生するためには制
御プロセッサ・モジュール１１０に切り替えさせる必要
がある。
開始アドレス・レジスタ：制御プロセッサ・モジュール
１１０は、ジャンプ開始アドレス・マイクロコード・ビ
ットが使用されるときＦＰにその実行を開始させようと
するマイクロコード・ルーチンのアドレスを開始アドレ
ス・レジスタにロードする。このレジスタは並列マイク
ロコードの実行時にロードすべきｗＣ５記憶位置のアド
レスを保持するためにも使用される。
ムレタスタ　８ビット　二制御プロセッサ・モジュール
１１ＧはＷＣ５から取り出した浮動小数点＾Ｌｔｌと乗
算機構の命令を無視して、独自の命令を代用することが
できる。命令レジスタ４５１０　（第４５図に図示）は
この命令を保持する。これの利点は制御プロセッサ・モ
ジュール１１０が必要とする特定タイプの計算に合わせ
て汎用マイクロコード・ルーチンをカストマイズできる
ので、非常によく似たアルゴリズムで使用されるｗＣＳ
スペース量を大幅に節減できることである。
状況レジスタ（ソースのみ　：これはＦＰモジュールに
あるある種の内部情報をアクセス亥るために診断とマイ
クロコード・デバッグでのみ使用される。アクセスでき
る状況には、転送時に使用されるレジスタ・ファイル・
アドレスと保持レジスタ開始アドレスおよび問題状況が
ある。
エエ主旦ユニヱ呈辺玉ス ＦＰマイクロコード形式の主要フィールドは第４０図に
その概要が示されている。マイクロコード語の詳しい定
義は下達する。＊印の付いた項目はＷＣ５４７０から直
接に取り出されるので、これらが制御する装置の内部パ
イプライン・レジスタを使用する。フィールド別のビッ
ト数はかっこ内に示されている。
プログラム実行時（例：命令継続）にジャンプする次の
アドレス、条件付きテストが真であるときジャンプする
アドレス、およびジャンプ・サブルーチン命令のサブル
ーチン・アドレスを収容している。
７Ｆｌｚ、Ｆ、（９６：　このフィールドは条件付きテ
ストが偽であるときジャンプする次のアドレスとジャン
プ・サブルーチン命令のサブルーチン・アドレスを収容
している。
読取りアドレスｘ（９）・：このフィールドはデータが
“Ｘ゛ポートら読み取られたり、そのポート上に送出さ
れるレジスタ・ファイル内のアドレスを指定する９ビッ
トを保持している。物理アドレスは９ビットのうちの７
ビットに入れられ、他の２ビットはアドレスをどのよう
に修飾するかを選択する。オプションには、修飾なしく
物理）とソフト２重バッフ１リング（論理とプレビュー
）がある。
読取りアドレスＹ（９）中：こ・のフィールドはデータ
が“Ｙ“ポートから読み取られたり、そのボート上に送
出されたりするレジスタ・ファイル内のアドレスを指定
する９ビットを保持している。物理アドレスは９ビット
のうちの７ビットに入れられ、他の２ビットはアドレス
をどのようにｉｓするかを選択する。オプションには、
修飾なしく物理）とソフト２重バッファリング（論理と
プレビュー）がある。
書込みアドレス（８：このフィールドはデータが書き込
まれるレジスタ・ファイル内のアドレスを指定する８ビ
ットを保持している。物理アドレスは８ビットのうちの
６ビットに入れられ、他の２ビットはアドレスをどのよ
うに修飾するかを選択する。オプションには、修飾なし
く物理）、ソフト２重バッファリング（論理）、ソフト
２重バッファリング（プレビュー）がある、このアドレ
スは偶数アドレスに１つ、奇数アドレスに１つの対のレ
ジスタを選択する。・レジスタの書込みは２個の別々の
書込みイネーブル・ビットによって制御される。（この
機能を使用すると、上述したように、同じ結果をレジス
タ・ファイルの偶数側と奇数側の両方に入れておくこと
ができる。）このアドレスは同じデータをレジスタ・フ
ァイルに入れるために使用される「ループバック」書込
みボートでも使用される。
偶　書゛入みイネーブルｌ）：このビットが活動してい
るとき、データは偶数レジスタ・ファイル・アドレスに
書き込まれる。
書゛入みイネーブル（ｌ：このビットが活動していると
き、データは奇数レジスタ・ファイル・アドレスに書き
込まれる。
′　小　、１．　　（８傘：これは実行したい浮動小数
点または整数演算を指定し、ＦＭＰＹ　４４０とＦＡＬ
ｔｊ４５０の両方で共用される。使用される特定部分別
の命令セットと命令コードの詳細はメーカのデータ責料
に記載されている。
ＦＭＰＹイネーブル［：このフィールドはデータの内部
多重化と、入出力レジスタのローディング、つまり、Ｘ
ボート・マルチプレクサＩＪａじＸ°ボートは最初のオ
ペランド・バス４３１に結ばれたボートである）、イネ
ーブルＸボート・レジスタ・データ・ロード、イネーブ
ルＹボート・レジスタ・データ・ロード（“Ｙ°ボート
は第２のオペランド・バス４３２に結ばれたボートであ
る）、イネーブルＺレジスタ・ロードじＺ”ボートは結
実用バス４３３に結ばれたボートである）を制御する。
ＦＡＬＵ　４５０イネーブル制御（５：このフィールド
はデータの内部多重化と入出力レジスタのローディング
、つまり、Ｘボート・マルチプレクサ制御、Ｙポート・
マルチプレクサ制御、イネーブルＸボート・レジスタ・
データ・ロード、イネーブルＹボート・レジスタ・デー
タ・ロード、イネーブルＺレジスタ・ロードを制御する
。
サイクル長さ（４）：命令のサイクル長さを定義する。
これらは２８ｎｓから９８ｎｓの範囲であり、７ｎｓ刻
みで定義できる。
（以下余白） ＦＭＰＹまたはＦＡＬＵ状況選択（１）会：　ＦＭＰＹ
４４ＧまたはＦＡＬＩＩ４５０のどちらかを選択して状
況バスを駆動する。
条件コード選択（５：テストすべき条件を次の中から１
つ選択する。つまり、真強制（省略時の条件）　、ＦＰ
ｌｆＡＩＴ、桁上げ（ＦＡＬＩＩ）、ゼロニよる割り算
（ＦＭＰＹ）　１問題状況（ゼロによる割り算）、問題
状況活動、ＣＰオプション・ビット、Ｘデータ有効、Ｙ
データ有効、最後に転送されたデータのアドレス（つま
り、偶数か奇数）、マイクロコード・ループ、ゼロ、否
定、割込みフラグ、数字でない（ＮＡＮ）　、丸め、問
題のオーバフロー、問題のアンダフロー、問題の不正確
、問題の無効演算、問題の非正規化、これらのうち最後
の１０個はＦＭＰＹ４４０またはＦＡＬｕ４５０から取
り出すことが可能である。
史逝孟」ｕ：この命令に中断点が設定されていることを
示すために設定される。
υ」旦シｌＬ定」υ−：ＦＰＤＯＮＥ状況フラグが制御
プロセッサ・モジュール１１０インタフエースで設定さ
れると、計算が完了したことが制御プロセッサ・モジュ
ール１１０に通知される。
スワップ（１）：レジスタ・ファイル内のソフト２重バ
ッファを交換することを要求する。この交換は、制御プ
ロセッサ・モジュール１１０と浮動小数点プロセッサ・
モジュール１３Ｇが共にスワップを要求するまでは行な
われない。
スクラッチパッド制　（３）３二のフィールドはスクラ
ッチパッドとそのアドレス・カウンタの動作を制御する
。１つのビットはスクラッチパッド・メモリの書込みイ
ネーブルであり、他の２ビットはアドレス・カウンタ操
作をロード、増分、減分、保留の中から選択する。
果　バス出　′　　（２：このフィールドは結実用パス
４３３を駆動するソースを選択する。ソースとなり得る
ものには、ＦＡＬＵ％ＦＭＰＹ　４４０％スクラッチパ
ッド・メモリ・データ、スクラッチパッド・メモリ・ア
ドレスがある。
１４）３二３つ虱」ＬＬヒ：このスタック制御フィール
ドは戻りアドレスがブツシュ、ポツプまたは保留される
ようにサブルーチン・スタック・ロジックを制御する。
ループバック書　みイネーブル（ｌ）：このビットはル
ープバック・ボート４３０Ｅを通してレジスタ・ファイ
ル４３０で書込みサイクルをイネーブルする。これによ
り、最初のオペランド・パスにあるデータが書込みボー
ト４３００で指定されているアドレスに複写される。奇
数と偶数の書込みイネーブルはレジスタ・ファイル４３
０のどちらのバンクにデータを書き込むか、あるいはそ
れを両方に書き込むかどうかを選択する。
ｆＬ”ｌ　　　’ｑｕｉｌｌ（２）：このフィールドは
このサイクルで生成された状況を問題状況に組み入れる
か、問題状況をクリアするか、保留するかを選択する。
倍　　データ転′　（２：これらの２ビットはＦＡＬＩ
Ｉ４５０とＦＭＰＹ　４４０内のＸとＹレジスタに送り
込まれるデータの多重化とＺボートから送り出される倍
精度結果の多重化を制御する。
旧人６の使用：このビットはすべてのボートのレジスタ
・ファイルに対する最上位アドレス・ビットが隣接サイ
クルの間開じままであるときマイクロコード・アセンブ
ラによってセットされる。これはこのような場合のサイ
クル時間を短縮するために使用される。
プログラム流れの例 以下は疑似コードで書かれた簡単なプログラム例である
。この例は、新規な機能がどのように実行効率を向上さ
せるかを示したものである。
この例の動作図は第４２図に示されている。この例で注
意すべきことは次の通りである。
大かっこで囲んでまとめて示されている命令は並列に実
行されるものである。
通常、乗算はルーチンを通るパスごとに行なわれる。し
かし、これはルーチンを簡略化するために４つに減らさ
れている。
２重バッファリングはマイクロコードから見えない。
実行される計算式はＣ［ｎｌ−＾［１１１＄８　［ｎｌ
である。
ただし、ｎは０．、．３の範囲であり、８個のオペラン
ドと４個の結果はレジスタ・ファイル内の固有アドレス
におかれる。これらの参照の１つにある°　（初期値）
は対応する要素の反対の要素、つまり、バッファが交換
される前に２重バッファの反対側にある要素を示す。
乗算ルーチンは別表に示す通りである。
（以下余白） 利 表 ＭＵＬＥ：　（Ｒｅａｄ　Ａ［１１ａｎｄ　Ｂ［１１ｆ
ｒｏｍ　ｒｅｇｍｔｅｒ　ｆｕｅ。
ＭＵＩＪ：　（Ｒａａｄ　Ａ［２１ａｎｄ　Ｂ［２１ｆ
ｒｏｍ　ｒｅｇｉｓｔｅｒ　Ｉｎｅ。
Ｄｏ　ｃａｌｃｕｌａｔｉｏｎ、ｒｅｍｌｔ珂１１−屓
ｌ１０玖１１゜ａｔ （−１３３ａｎｄ　Ｂ［３１−一細飄 Ｄｏ　−一−４Ｒ［２１−Ａ［２１°Ｂ［２１゜Ｗｒｉ
ｔｅ　ｖａｌｕｅ　ｄｒｅｍｌｔ　Ｒ［１］　１ｎｔｏ
　ｒｅｇｉｓｔｅｒｆｉｌｅ　ａｔ　Ｑｌｌ。
ｅｓｔ （順ａｌｅｕｌａｔｉｏｎ、ｒａｓｕｌｔ　Ｒ［３］　
−Ａ［３］　”　Ｂ［３］。
Ｗｒｉｔｅ　ｖａｌｕｅ　ｄｒｍｍ　Ｒ［２１ｋｔｏ　
ｒｔｇ）ｍｙ　ｆｉｌｅ　ａｔ　Ｑ２１（Ｗｒｉｔｅ　
ｖａｌｕｅ　ｄ−１Ｒ［３１ｉｎｔｏｒｅｌｌｊｍｗ　
ｆｉｌｅ　ａｔ　Ｃ［３］８ｅｔＦＰＤＯＮＢ　ａｎｄ
ｍａｐ　ｂｕｆｆｗｓＴｅｓｔ　ＦＰＷＡｒｒ　ｋｇ、
　Ｋ　ｔｒｕｅ　ｊｕｍｐ　ｔｏ　ＭＵＩｊ！　ｅｌｓ
ｅ　ｊｕｍｐＭＵＬＩＳ：　（Ｒｅ−に［０１ａｎｄ　
Ｂ’［０］　−ｒｅｇｉｓｔｅｒ　ｆｌｌａ。
Ｄｏｓ！ａ山鏡に噛、ｒｗｕｌｔ　Ｒ［３１−７４１１
６斑３］。
ｖａｌｕｅ　　　　　　　　　’　　　ａｔ（Ｒｅａｄ
　Ａ’［１］　ａｎｄ　Ｂ’［１］　ｅｍｎ　鳴−ｄｆ
ｉｌｅ。
Ｄｏ　ｅｓＪｅｕＷＪａｎ、　ｒｅｓｕｌｔ　Ｒｏ［０
１−Ａ’［ＯＪ　”　Ｂ’［０］。
Ｗｒｉｔｅ　ｖａｌｕｅ　ｄ　ｔｅａｍ　Ｒ［３１ｋｓ
ｍ　ｒｅ−酩ｓｒ　ｆｉｌｅ　ａｔ　Ｑ３１８ｅｔ　Ｆ
ＰＤＯＮＩ　ａａｄ　−市−ＭＵＩ＆　（Ｒ１！−に［
０］　ａｎｄ　］ｌｌ’［ＯＪ　−ｒａｇ）ｍｙ　ｆｉ
ｌｅ。
Ｗｒｉｔｅ　ｗｍｈａ　ｄ　ｒｅｓｕｌｔ　Ｒ［３］　
５ｎｔｔｓ　ｒｅｄｍｅｒ　ｆｌｌｅ　ａｔ　Ｑ３］８
ｅｔ　ＦＰ■片３ａｎｄ　ｔｗａｐ　ｂｕｆｆｅｒｓ。
鋤 ＦＰベクトル乗　ルーチン（疑　コードこのルーチンに
ついて注目すべき点がいくつかある。
このルーチンはすべてのサイクルでＦＰＵが使用中であ
ることを保つように最適化されている（ただし、そのた
めのデータがあることが条件）、もっと単純で効率が劣
る版には、命令ＭｕＬ５とそれ以上が備わっていない。
８対の数を乗算するようにこれを拡張するために、ＭＵ
Ｌ４にある命令はレジスタ・アドレスが変わるたびに４
回繰り返される。
すべてのサイクルでＦＰＵを動作状態に保つためには、
交換を行なわないで２重バッファの反対側からデータを
アクセスする必要がある。これは命令ＭＵＬ５とそれ以
上で使用される。
次の組のデータが用意されている限り（つまり、ＦＰＷ
ＡＩＴが偽である）、制御プロセッサ・千ジュール１１
０と同期をとる時間の無駄がない。
デバッグ・ハードウェア 浮動小数点プロセッサ・モジュール１３０上のデバッグ
・ハードウェアは制御プロセッサ・モジュール１１θや
ブタ転送プロセッサ・モジュール１２０に含まれるもの
よりも機能に制約があるが、これはそこで実行されるマ
イクロコードが非常に単純化されているからである。
レジスタ・ファイルへのアクセスは局所転送バス４２２
を通して行なわれるので、モニタ・マイクロコードによ
って読み書きができるようになっている。　ＦＭＰＹ　
４４０とＦＡＬＵ　４５０は直列走査ロジックが組み込
まれているので、このロジックによって内部パイプライ
ン・レジスタと状況／モード・レジスタがアクセスでき
る０次のマイクロコード・アドレスは開始アドレス・レ
ジスタ４７９をアクセスすることによって制御プロセッ
サ・モジュール１１０がアクセスできる。
中断点ロジックはマイクロコード語の中のあるビットを
使用して、中断点を定義する。中断点ビットが設定され
た命令が現れると、クロック発生機構は中止され、制御
プロセッサ・モジュール１１０のインタフェースにある
中断点状況信号がセットされる。中断点から継続するた
めに、制御プロセッサ・モジュール１１０はクロック発
生機構に送り込まれた中断点入力をクリアする。中断点
直後に十分な内部状態が格納されると、制御プロセッサ
・モジュール１１０はある浮動小数点プロセッサ・モジ
ュール１３０のマイクロコードの実行を開始しく開始ア
ドレス・レジスタの仕組を通して）直接アクセス状況と
スクラッチパッド・メモリをアクセスする。
マイクロコードは、１ステツプ進めるルーチン内のすべ
ての命令で中断点ビットをセットすることによってのみ
１ステツプ進めることができる。
デバッグ機能をサポートするもう１つの特徴は、サブル
ーチン・スタックを読み取ることができることである。
（以下余白） アプリケーション向きプロセッサ・モジュール１３０゜ 第９Ａ図はアプリケーション向き数値処理モジュール１
３Ｇ’を備えた数値高速化サブシステムの概要図である
（これは「アルゴリズム高速化機構」とも呼ばれる）、
用意されている強力な制御ツールを使用すると、制御プ
ロセッサ１１０は１つまたは２つ以上の数値処理モジュ
ール１１０と１つまたは２つ以上のアルゴリズム高速化
機構１３Ｇ’とを任意に組み合せた形で制御することが
できる。
汎用浮動小数点機構１３０を１つまたは２つ以上のアル
ゴリズム高速化機構１３０°と組み合せると、特に利点
が得られる。この種の結合システムでは、汎用浮動小数
点演算を必要とするいう制約から解放されて、アルゴリ
ズム高速化機構１３０°を設計することができる。従っ
て、アルゴリズム高速化機構は必要ならば、高度にアプ
リケーション向きの設計にすることができる。
特に利点のある組合せは、複合演算モジュールをモジュ
ール１３０°の１つとして含めることである。
アプリケージジン向ぎプロセッサはアプリケーション向
き数値プロセッサであることが好ましい、しかし、アプ
リケーション向きプロセッサは任意的に（好ましさの点
では劣るが）、記号プロセッサ（つまり、ＬＩＳＰまた
はＰＲＯＬＯＧを高効率で実行させるとき必要になる追
加のデータ通路を備えたプロセッサ）や中立ネットワー
ク・マシンなどの特異なプロセッサにすることも可能で
ある。
複数の数値プロセッサ・モジュール１３０（アルゴリズ
ム高速化機構を含む）の制御について以下説明する。
ＦＦＴ゛化モジュール 第９Ｂ図はアルゴリズム高速化機構１３０°の１例のア
ーキテクチャが汎用浮動小数点モジュール１３０のそれ
とどのように異なるかを図式化して示したものである。
図示のモジュールは離散的積分変換操作を行なうように
特に最適化されている０例えば、このモジュールは高速
フーリエ変換（ＦＦＴ）アルゴリズムを高速に実行する
。このアルゴリズムの実行例について以下検討すること
に１−る。
第９Ｂ図の実施例では、レジスタ・ファイル９１０はレ
ジスタ・ファイル４３０よりも高度化された多重ポート
を備えている。レジスタ・ファイル９１０は４個の読取
りポートと４個の書込みポートのほかに、キャッシュ・
バス１４４とのインタフェースとなる広幅両方向ポート
９１０＾を備えている。
読取リボ−）−９１０８として示されている４本の線は
実際には折り返されている。実行される乗算は乱数乗算
でないのが代表的であるが、係数（これはデータ語はど
に変化することが少ない）による乗算であるので、サイ
クルの大部分ではサイクル当たり１つだけの複合語の入
力が必要である。
（しかし、このことは最終サイクルでは該当しない、） ４つの乗算機構９２０は整数または浮動小数点機構にす
ることが可能である。これらは上述した乗算機構と同じ
にするのが最も好ましいが、勿論他の計算機構の使用も
可能である。これらの機構は新しい係数の読取り指示が
あるまで、係数をレジスタに保持している。
従って、４つの乗算機構９２０と加算機構９３０で完全
な複合乗算機構９１１を構成することができる。？３１
合乗算機構９１１は２つの複合アドレス９１２とバイブ
ライン化されている。
２つの複合加算機構９１２に対する入力には、複合乗算
機構９１１の出力だけでなく、遅延ブロック９４０経出
で送られてきた読取りポート９１０Ｃからのデータが含
まれる。（この遅延ブロックは任意的にレジスタ・ファ
イル９１０上のポート９１０Ｂと９１０　Ｃを共用する
ために使用することもできる。） 複合加算機構の出力は書込みポート９１００に結ばれて
いる。
従って、この構造によると、バタフライ計算を非常に効
率よくパイプライン化することができる。
データ・キャッシュ・メモリ・モジュール１４０データ
・キャッシュ・メモリは高バンド（帯域）幅の大容量メ
モリである。記憶容量は現在では２Ｍｌ１であり、バン
ド幅は毎秒：１２０ＭＢである。このメモリは多重ボー
トを備えているので、外部世界とのデータ転送を浮動小
数点計算と並行に行なうことができる。計算が「調歩」
式で行なわれて、浮動小数点プロセッサ・モジュール１
３Ｇが長時間アイドルになるのを防止する。
第５図はデータ・キャッシュ・メモリ・モジュール１４
０の主要機能を示している。このモジュールの中心とな
るのは、大きなメモリ・ブロック５１０である０本好適
実施例では、このメモリ・ブロック５１０は８個のシン
グル・イン・ライン・モジュールで構成され、各々は８
個の３２Ｋｘ８　ＳＲＡＭ５を備えているので、総計２
メガバイトのメモリになっている。しかし、当業者なら
ば容易に理解されるように、このメモリ構成は高度半導
体部品の供給変化や特定アプリケーションの要求に応じ
て変更することが可能である。
特に、ある種のアプリケーションでは１、メモリ容量を
大きくすると利点が得られる。このメモリ、バンク５１
０でｘ２５６構成を使用すると、少なくとも完全な並列
アクセスの場合には、アドレス空間の使用効率が向上す
る。従って、本好適実施例では、２４ビット・アドレス
情報がアドレス人力５１１にあるメモリ・バンク５１０
に人力される。書込みイネーブル人力５１２は実際には
８ビット幅であるので、１つの２５１ｉビット・メモリ
・ブロック内の個々の３２ビット話が書込みのために選
択できる。これは下述するような利点が得られる。デー
タ・ボート５１３は２５６ビット幅である。ブロックの
機能には、まだモジュール１４０全体がもつような多重
ボート機能を備えていない、この多重機能を実装するた
めのロジックとメモリ・バンク５１０をアクセスするた
めのロジックについて、次に説明する。
第５図の下方に示したのは制御プロセッサ１１０に結ば
れた３２ビット幅データ・バス（ＣＤバス目２）と、デ
ータ転送プロセッサ１２０に結ばれた３２ビット幅バス
（ＴＤパス１２２）である、これらのバスの各々はまず
保持レジスタ・バンク５６０に送り込まれる。レジスタ
・バンク５６０の各々は並列の８個の３２ビット幅レジ
スタ５６１を備えている。（本好適実施例では、これら
のレジスタ５６１の各々は実際には、書込み保持レジス
タ５６１°が読取り保持レジスタ５６１“と並列になる
ように構成された４個の７４＾ＬＳ６５２装置を使用し
て構成されている。レジスタ・セット５６０＾、５６０
Ｂ、４２０の構造は第４２図に詳細が示されている。
メモリ・バンク５１０がアクセスされるには、アドレス
をボート５１１から得る必要がある。このアドレスはマ
ルチプレクサ５２０を通して、Ｃ＾ババス１１　　（こ
のバス上には制御プロセッサから出されたアドレスが送
られる）からか、Ｔ＾ババス２１　　（このバス上には
データ転送プロセッサ・モジュール１２０から出された
アドレスが送られる）から与えられる０選択人力５２１
はこれらの入力のどちらをアドレス・ボート５１１に送
るかを選択する。
マルチプレクサ５２０に対する選択人力５２１は仲裁ロ
ジック５３０によって生成される。この単純なロジック
は、ＤＴＰがアクセスを要求し、ＣＰがアクセスを要求
していない場合だけ、ＤＴ１１モジュール１２０へのア
クセスを許可する。選択信号５２！はアドレス・マルチ
プレクサ５２０にだけでなく、書込みマスク・マルチプ
レクサ５３０とＤＴＰ転送ロジック５４０にも送られる
。
下述するように、書込みマスク人力５１２はＴＤババス
２２またはＣＤバス１２２からの書込みのときに非常に
利点がある。書込みイネーブル人力５１２は分解能が８
ビットであるので、各メモリ・ブロック５１０内の８個
の３２ビット語は、１回の完全並列書込み操作時に個別
的に書込みイネーブルさせることができる。従って、例
えば、制御プロセッサ１１０が８未満の語をメモリ・バ
ンクのある行に書き込むことを要求したときは、必要と
する語位置のレジスタ５６１に必要とするデータ値がア
ップ・ロードされる。さらに、８ビットが書込みマスク
線５５１に送出されて、レジスタのどちらにアドレス５
１１　　（Ｃ＾ババス１１からの）で指定された行にあ
るメモリ・バンク５１０の対応する語に書き込むべきか
を示している。（上述したように、Ｃ＾バス１１１から
マルチプレクサ５２０へのアドレス転送はＩＰＩＩ　３
４０め出力によって制御される。）第２５図は書込みマ
スク・ロジックを別の見方で見たものである。同図にお
いて、ＦＰ書込みマスク・ロジック２５１Ｏ１ＣＰ書込
みモニタ・ロジック２５２０、およびＤＴＰ書込みモニ
タ・ロジック２５３０は３つの別ブロックに分割されて
、マルチプレクサ５３０に対する人力となっている。第
２６図は書込みモニタ・ロジック・ブロックの動作をも
つと詳しく示したものである。ロジック２６１Ｏに対す
る人力には、レジスタ選択、全部書込み、ＤＣＭ書込み
、保留レジスタ・ロードなどがある。出力は８個のフラ
グ・ビットであり、レジスタ２６２０に格納されている
。
転送ロジック５４０はデータ転送プロセッサ１２０内の
マイクロコード命令列の一部であるマイクロコード命令
フィールド５４２によって駆動される。
同様に、ＣＤ転送ロジック５５０は制御プロセッサ・モ
ジュール１１Ｇのシーケンサ２１Ｇによって駆動される
マイクロコード命令の一部であるマイクロコード命令ビ
ット５５２によって駆動される。（実際には、このシー
ケンサによって駆動されるマイクロコードの一部は分散
しておくのが好ましい、つまり、マイクロ命令のフィー
ルドの一部は制御記憶機構２２０から切り離して保管さ
れるが、シーケンサの出力である一連のマイクロ命令ア
ドレス２１１によってクロックがとられている。これに
より、システムから見て大幅な利点が得られるが、これ
については下述する。） 転送ロジック５４０と５５０の他の出力５４３と５５３
には、それぞれのレジスタ・バンク５６０の制御といっ
た制御機能があるが、この中にはクロッキングと出力イ
ネーブルが含まれる。（レジスタ・バンク５６０の各々
は、レジスタ・バンクの両側に２つの出力イネーブルと
、２組のクロックをもっている。また、ＣＰ転送ロジッ
ク５５０によって制御される機能の１つとして、メモリ
・バンク５１Ｇの出力イネーブルｆｉ５１４がある。） キャッシュ・バンク５１０へのアクセスを要求するため
にＦＰモジュール１３０からの直接入力はないが、これ
は、この種のアクセスは制御プロセッサ・モジュール１
１０によって制御されるからである。こうすると、下述
するように、大幅な利点が得られる。
メモリ構成 高速化サブシステムは広幅メモリ・アーキテクチャを採
用している。データ・キャッシュ・メモリ１４０をアク
セスするたびに、２５６ビットが読み書きされる。これ
はサイクル当たり８個の浮動小数点語に相当する。
データ・キャッシュ・メモリ１４０は３ポートで制御プ
ロセッサ・モジュール１１０．浮動小数点プロセッサ・
モジュール１３０、およびデータ転送プロセッサ・モジ
ュール１２Ｇに結ばれているが、制御プロセッサ・千ジ
ュール１１０と浮動小数点プロセッサ・モジュール１３
０によるアクセスは制御プロセッサ・千ジュール１１０
のマイクロコードによって制御されるので、仲裁とアド
レス多重化は２通りの方法だけで行なわれる。
データ・ボート データ・キャッシュ・メモリと結ぶボートは３つある。
ＦＰモジュールにつながるボートは２５６ビット幅であ
り、制御プロセッサ・モジュール１１０とデータ転送プ
ロセッサ・モジュール１２０の各々からはそれぞれ３２
ビット幅ボートとして見える。
３２ビット幅ボートに対するデータ経路と記憶装置はデ
ータ・キャッシュ・ブロック１４Ｇの一部に含まれてい
る。
メモリ配列から３２ビット・バスの１つに送られる２５
６ビット・データの多重化は３２個の両方向レジスタを
通して行なわれ、これらのレジスタは４個ずつ８群に配
置されている。各群は読取り方向に３２ビット（つまり
、浮動小数点語の１語）を、書込み方向に３２ビットを
格納する。これは保持レジスタと呼ばれる。各レジスタ
を特定して名前を付けると、インタフェースのプロセッ
サ側から見て、読取り保持レジスタおよび書込み保持レ
ジスタとなる。
データがメモリ配列から読み取られるときは、２５６ビ
ット全部が保持レジスタに格納され、これらのレジスタ
の出力イネーブルは必要とする浮動小数点語を選択して
３２ビット・ボートに送出するように制御される。
データがメ千り配列に書き込まれるときは、３２ビット
・ボートから更新されたレジスタだけが格納される。こ
れは書込みマスク・ロジックによって制御され、各群ご
とに１つの割合で８個の書込みイネーブルを使用して達
成される。
３２ビット・ボートは両方ともデータ経路と記憶装置ロ
ジックが同じになっている。
浮動小数点プロセッサ・モジュール１３（ｌにつながる
２５６ビット・ボートは３２ビット・ボートと同じよう
なロジックを備えているが、浮動小数点プロセッサ・モ
ジュール１１０上に置かれている。データ・キャッシュ
・メモリを、モジュールを使用して将来拡張できるよう
にするために、アドレス・バス（２４ビット）と書込み
イネーブル（８）はモジュール・コネクタ３８１Ｇ　（
第３８八図と第３２１Ｂ図に図示）に結ばれている。
肛見】目仁乙ム２ ＣＰ転送ロジックはＣＰ保持レジスタ（またはＦＰ保持
レジスタ）とデータ・キャッシュ・メモリ間のデータ転
送を担当する。
保持レジスタにあるデータはＣＤソース・マイクロコー
ド・フィールドが読取り保持レジスタを選択したときア
クセスされる。　ＣＰアドレス・バスの最下位３ビット
は駆動すべき３２ビット語を選択してバス上に送り出す
、この過程では、データ・キャッシュ・メモリは使用さ
れないが、必要ならば次の組のデータをアクセスするこ
とが可能である。
データを書込み保持レジスタに書込むときは、ＣＤ宛先
マイクロコード・フィールドは保持レジスタをグループ
として選択し、ＣＰアドレス・バスＣＡＩＩＩの最下位
３ビットは更新すべき３２ビットを選択する。書込み保
持レジスタが更新されるときは、対応する書込みフラグ
がセットされる。従って、データ・キャッシュ・メモリ
に対する書込みが行なわれるときは、制御プロセッサ・
モジュール１１０によって更新された保持レジスタだけ
が実際にメモリ配列に書き込まれる。対応する保持レジ
スタが更新されていないメモリ配列内の語は変更されな
い、データ・キャッシュ・メモリに書込みが行なわれる
と（データ・ソースが制御プロセッサ・モジュール１１
Ｇである場合）、書込みフラグはすべてリセットされる
。制御プロセッサ・モジュール１１０がデータ・キャッ
シュ・メモリへの書込みと同じサイクル時に書込み保持
レジスタの１つを更新していた場合は、その書込みフラ
グはセットされたままである。
例えば、メモリをある定数値にクリアするときこの選択
的書込みメカニズムをバイパスすると好都合の場合があ
る。その場合には、制御プロセッサ・モジュール１１０
は選択的書込みを無視して、すべての語を更新させるこ
とができる。この選択的書込み機能を使用しないと、デ
ータ・キャッシュ・メモリの書込み動作は非常に遅くな
り、データ・ブロック（２５６ビット）を読取り保持レ
ジスタに読み込み、変更すべきでない語を書込み保持レ
ジスタに転送し、書込み保持レジスタを新しいデータで
更新してから、データ・キャッシュ・書込みサイクルを
実行することになる。現アーキテクチャでは、データを
読取り保持レジスタから書込み保持レジスタに複写１−
るには、１諸当たりｌサイクルが必要である。
書込みフラグの状態はマイクロコードのデバッグ時に状
態格納のために、制御プロセッサ・モジュール１１０に
状態を壊さないで抽出させることが可能である。
読取り保持レジスタは書込み保持レジスタとは別になっ
ているので、書込み保持レジスタの内容を壊さないで複
数の読取りサイクルを実行することができる（逆の場合
も同じ）。
保持レジスタ・セットとデータ・キャッシュ・メモリ間
のデータ転送を制御するときは、次のようなビットが使
用される。
データ・キャッシュ・アクセス（１）：このビットは制
御プロセッサ・モジュール１１０が自身で使用するため
に、あるいは浮動小数点プロセッサ・モジュール１３０
との間でデータをやりとりするためにデータ・キャッシ
ュ・メモリへのアクセスを要求すると、活動化する。ア
クセス・フラグはパイプライン化されていない、従って
、データ転送プロセッサ・モジュール１２０からの要求
との仲裁は要求が行なわれたサイクルが始まる前に解決
することができる。
データ・キャッシュ書′みイネーブル（ｌ）：このビッ
トはデータ・キャッシュ・メモリで書込みサイクルを生
成する。
データ・キャッシュ書　みオールＣ１：このビットはデ
ータ・キャッシュ・メモリ内の語を選択的に更新する通
常の書込みイネーブル・ゲート操作を無効にして、すべ
ての語を書き出すようにする。これは、メモリをブロッ
ク単位で定数値にセットするとき便利である。
データ・キャッシュ・ボート選　（１）：このビットは
データ・キャッシュ転送のソースまたは宛先として、Ｆ
Ｐ千ジュール保持レジスタか制御プロセッサ・モジュー
ル１１Ｇ保持レジスタのどちらかを選択する。
モード・レジスタには保持レジスタを制御する３ビット
がある。２ビットは保持レジスタを使用するか、バイパ
スするかを選択する。３番目のビットはデータ・キャッ
シュ・メモリがＤＣＭを駆動するのを禁止して、書込み
保持レジスタと読取り保持レジスタの間にループバック
・データ通路がセットアツプされるようにする。これら
の機能が存在するのは、状態格納および復元マイクロコ
ードがデータ・キャッシュ・メ千りの書込み操作を最初
に行なわないで書込み保持レジスタとさらにより正確な
診断情報をアクセスできるようにするためである。
制御プロセッサ・モジュール１１Ｇは次の２通りの方法
でデータ・キャッシュ・メモリを使用することができる
。
最初の方法は広幅メそす・アーキテクチャを無視して、
それが丁度３２ビット幅であるものとして扱うことであ
る。この場合は、ＣＰモジュール！１０はすべての読取
りアクセスの前とすべての書込みアクセスのあとでアク
セス・サイクルを要求するだけである。この方法を使用
すると、データ・キャッシュ・メモリをデータ・アクセ
スがパイプライン化されたメモリと見ることができる。
この方法はデータ・キャッシュ・メモリの使用をｉ！Ｊ
単にするが、データ転送プロセッサ・モジュール１２０
のボートにサービスできるメモリの能力を効率よく使用
で鯉ない、また、この方法によると、制御プロセッサ・
モジュール１１０が順次データをアクセスするとぎに非
効率が生じる。しかし、非順次データ・アクセスの場合
は、次の方法は使用できないので、この最初の方法を使
用せざるを得ない。
制御プロセッサ・モジュール１１０が順次メモリ・アク
セスを行なうとき、メモリ・バンク５１０をアクセスす
るたびに、すべての保持レジスタ５６１に対する読み書
きに８サイクルが必要である。データ・キャッシュ・メ
モリ・アクセスは保持レジスタ・アクセスとパイプライ
ン化できるので、８サイクルのうち７サイクルをデータ
転送プロセッサ・モジュールが自由に使用することがで
きる。
データ・キャッシュ・メモリ・アクセスは自動的に行な
われないので、マイクロコードで８サイクルごとにアク
セス・サイクルを指定できる。この種の転送は、外部イ
ンタフェースとの間の大出力転送が性質上順次であるの
が通常であるので、データ転送プロセッサ・モジュール
１２０でよく行なわれる。
制御プロセッサ・モジュール１１０はデータ・キャッシ
ュ・メモリとＦＰモモジュール上保持レジスタ間のデー
タ転送も担当する。その場合には、基本制御はデータ・
キャッシュへの書込み時にあるブロック内のどの語を更
新するかを判断する場合以外は同じである。その場合、
上述したように書込みフラグに対して別の方法が取られ
る。
違いのいくつかの要因を挙げると、次の通りである。
ＦＰのレジスタ・ファイルと保持レジスタ間のデータの
流れを制御する転送ロジックにはある種の制約があるの
で、制御プロセッサ・モジュール１１０で使用されてい
るより汎用的マスク生成機構は不要である。
ＦＰのレジスタ・ファイルからの通常のデータ転送はデ
ータ・ブロック単位（つまり、ベクトルの一部）で行な
われ、これが１転送サイクルで行なわれるときは、いく
つかの書込みマスク・ビットを制御プロセッサ・モジュ
ール１１０の場合のように個別的にではなく、並列にセ
ットしなければならない。
１つのＦＰ書込みマスク生成機構は複数のＦＰモジュー
ルと競合しなければならない。
ＦＰ書込みマスクは更新すべき語と最初の語からの連続
語の個数を指定することによって生成される。開始位置
はＣＰアドレスの最下位３ビットによって与えられ、長
さはマイクロコード命令のフィールドとして保存されて
いる。
ＤＰＴ転゛ロジック５４０ データ転送プロセッサ・モジエール１２Ｇの転送ロジッ
クはデータ転送プロセッサ・モジュール１２０のデータ
・バス（ＴＣバス１２２）とメそり配列間のデータ転送
を担当する。これは次の点を除けばＣＰ転送ロジックと
ほぼ同じである。
浮動小数点プロセッサ・モジュール１２０に関連する部
分がない。
出力信号は仲裁ロジックの結果によって修飾される。
仲裁ロジック５３５ 仲裁ロジックはサイクル単位で誰にデータ・キャッシュ
・メそりをアクセスさせるかを判定する。競合する２ポ
ートには、ＣＰ／ＦＰとデータ転送プロセッサ・モジュ
ール１２０がある。　ＣＰ／ＦＰはデータ転送プロセッ
サ・千ジュール１２０より優先権があるので、データ転
送プロセッサ・モジュール】２０が空きメモリ・サイク
ルを待たされることになる。データ転送プロセッサ・モ
ジュール１２０は制御プロセッサ・モジュール１１０に
割込みをかけることによって、ｔｌＪｅｌＪプロセッサ
・モジエール１１Ｇに空きメモリ・サイクルを手放させ
ることができる。
データ・キャッシュ・メモリの仲裁は両方のボートのア
クセス要求（ＣＰ／ＦＰの場合は要求）を同期化するこ
とによって単純化されている。これは同じクロック生成
機構を制御プロセッサ・モジュール１１０とデータ転送
プロセッサ・モジュール１２０間で共用させることで達
成される。この程度の同期化がないと、データ転送プロ
セッサ・モジュール１２０がアクセスを始めたばかりの
場合もあるので、制御プロセッサ・モジュール１１０が
あるサイクル時にアクセス権があると想定できなくなる
。
サイクル単位の仲裁は仲裁ロジックで行なわれる。仲裁
ロジックはＣＰ要求とＤＴＰ要求の２つの要求信号を受
は取る。これらは共に、そのポートがデータ・キャッシ
ュ・メモリをアクセスすると主張されるマイクロコード
・ビットである。これらのマイクロコード・ビットはレ
ジスタに格納されないので、仲裁はアクセスが行なわれ
る前にモのサイクルで解決される。これにより、データ
転送プロセッサ・モジュール１２０の許可信号は、シー
ケンサのＦＬ＾６人力のバイブライン化によって起こる
余分のサイクル遅延を引き起さないで、十分な時間的余
裕をもってデータ転送プロセッサ・モジュール１２０に
テストさせることができる。
２つの出力信号として、データ・キャッシュ・メモリへ
のアクセス権があることをデータ転送プロセッサ・モジ
ュール１２０に知らせるＤＴＰ許可信号と、アクセスと
書込みイネーブル・マルチプレクサを制御する信号とが
ある。
ＣＰ／ＦＰは、データ・キャッシュ・メモリをそれが１
ボート装置であるものとしてアクセスする。
しかし、データ転送プロセッサ・モジュール１２０はア
クセスを要求するたびに、以下のプロシージャに従わな
ければならない、このプロシージャは疑似コードで書か
れている。
（保持レジスタに書込みを実行） （アクセスがＷ＾ＩＴへのジャンプに失敗した１ｆＡＩ
Ｔ：場合は、データ・キャッシュ・メモリへの書込みア
クセスを要求、そうでなければ、継続） （他の作業の実行） この例に関して注目すべき点をいくつか挙げると、次の
通りである。
このロジックは大量の作業を並行に続行させることがで
きる。
アクセスが失敗すると、書込み（または読取りアクセス
での保持レジスタのローディング）は自動的に禁止され
る。
テスト結果には、アクセスが成功したか否かが示される
。失敗した場合は、データ転送プロセッサ・モジュール
１２０は、アクセスする命令をループさせることによっ
て再試行する。
この例から明らかなように、データ転送プロセッサ・モ
ジュール１２０はアクセスが許可されるまで待たされる
ことになる。しかし、通常はいくつかのサイクルの間だ
け待たされることになる。アクセスがそれでも許可され
ないと、ＤＴＰは制御プロセッサ・そジ、１−ル１１０
に割込みをかけることになる。制御プロセッサ・モジュ
ール１１０が割込みサービスを行なっている数サイクル
の期間、データ・キャッシュ・メモリは空きになるので
、データ転送プロセッサ・モジュール１２０がアクセス
することができる。
コマンド・メモリ１９０ コマンド・メモリ１９０を通して、制御プロセッサ・モ
ジュール１１０とデータ転送プロセッサ・モジュール１
２０は相互に連絡し合うことかできる。
双方はこのメモリに対しては平等のアクセス権をもって
いる０本好適実施例では２重ポートＲＡＭが使用されて
いる。コマンド・メモリは３２ビット幅ｘ２に奥行であ
る。
第１５図はこのメモリ構成の重要な機能のいくつかを示
したものである。コマンド待ち行列の動作について、以
下第１５図を参照して詳しく説明するが、そこではＣＰ
モジュールとＤＴＰモジュール間のプロセッサ・インタ
フェースについてもａ明する。しかし、このメモリ構成
のいくつかの主要機能についてここで説明しておく。
これらの２重ボートＲＡＭは、２アドレスが異なるとき
は、両ポートが無制約にアクセスできるようにする。２
アドレスが同じであり、両方の側が古込みを行なう場合
は、結果がどうなるか分からない。下述するように、２
プロセッサ間の通信プロＩ−コルは、両方が同じアドレ
スに書ぎ込むことがないようになっている。
制御プロセッサ・モジュールｌｌＯとデータ転送プロセ
ッサ・モジュール１２０がコマンド・メモリをどのよう
に使用するかはソフトウェアで制御される。本好適実施
例では、割振りは次のようになっている。つまり、ＣＰ
モジュール１１０に対するコマンド待ち行列（例：メそ
り・スペースの約１２ｘ）ＤＴＰモジュール１２０に対
するコマンド待ち行列（例：メモリ・スペースの約３８
ｔ）、状態格納と復元データ構造（例：メモリ・スペー
スの約５０％）。
状態格納と復元データ構造はマイクロコード・デバッグ
・モニタが制御プロセッサ・モジュール１１０と浮動小
数点プロセッサ・モジュール１３０の状態情報（ある種
のコマンド構造と共に）を保管しておくために使用する
ために予約されている。
ポスト・インタフェース・ロジック１６０第６図は、第
鵞図にその全体がブロック＋６０で示されているホスト
・インタフェース・ロジックの主要構成要素を示してい
る。好適実施例では、システム・バスはＶＭＥバスであ
るので、このインタフェース・ロジックは本明細書中で
はｒ　ＶＭＥインタフェース」と呼ぶ場合もある。しか
し、当業者なら明らかなように、他のシステム・バスを
幅広く使用することも可能であり、開示されている新ｆ
ｉ事項はこの種のシステムに容易に適用することが可能
である。
バス・コントローラ６５０はＶＭＥバス・サービス線と
のインタフェースとなって、バス許可、バス要求、リセ
ットといったインタフェース信号を出力する。
割込みロジック６８０は割込み処理で使用され、ホスト
に割込み通知を行なう、（これらの割込みはＶＭεバス
・サービス１９６００Ｂ上に送出される。）本好適実施
例では、これは下述するように、ＰＡＬを用いて構築さ
れている。
さらに、ＤＭＡコントローラ６４０も用意されているこ
とが好ましい。これはＶＭＥバスとＰＩＦＯ６７０間の
データ処理を低レベルで制御するもので、途中に介入す
るステップをデータ転送プロセッサ・モジュール１２０
に監視させる必要がない０本好適実施例では、ＤＭＡコ
ントローラは下述するように、ＰＡＬを用いて構築され
ている。
ＶＭＥインタフェースは主に、次の４つのサービスをホ
スト・プロセッサに提供する。
３１１類のプロセッサ・モジュールとの直列走査ループ
・インタフェース経由のマイクロコード・ローディング
。
コマンド起動と状況監視 ＤＭＡによるホスト・メモリへのアクセスによりＶＭＥ
アドレス空間との間のデータ転送（これにより、サブシ
ステムは独自のデータを転送できる）デバッグ（ハード
ウェアとソフトウェア）機能。
このインタフェース・ロジックの内部接続にはデータ用
のＴＯババス２２　とアドレス情報用のＴ＾バス１２１
％ＣＰマイクロアドレス・バス２１１８＆ＤＴＰマイク
ロアドレス・バス３１１Ｂ、直列マイクロ命令ループ２
２５、および多数の割込み線と状況線がある。
木実施例では、外部接続はＶＭＥバスとの接続である。
このバスの線は第６図にアドレス線６００＾、データ線
６００Ｂ、およびバス・サービス線（状況線と制御線を
含む）　ａｏｏｃとして別々に示されている。
本好適実施例はＶＭＥインタフェース規格の電気的定義
に準拠している。この規格はＩＥＥＥ標準Ｐ１０１４１
０１．２およびＩＥＣ１１２１として知られている。
インタフェース・ブロック１６Ｇは３２または２４ビッ
ト・アドレスと３２または１６ビット・データを受は付
ける０本好適実施例では、アドレス指定とデータ・ルー
チンを単純化するために、使用できるアクセスのタイプ
に若干の制約がある。
別の方法によれば、他のバス構造を幅広く使用すること
も可能である０例えば、必要ならば、ＶｅｒｓａＢｕｓ
、　ＦｕｔｕｒｅＢｕｓ、　Ｍｕｌｔｉｂｕｓ　ＩＩ、
　Ｎｕｂｕｓなどを簡単にシステムに組み入れる設計に
することが可能である。高速コンピュータ・システムの
場合には、光ファイバに変調固体素子レーザを使用して
光バスを使用すると利点が得られる。
物理バス線とのインタフェース ＶＭＥバスと直接インタフェースとなるロジック・ブロ
ックについて最初に説明する。そのあとで他のロジック
とメモリ・ブロックについて説明する。最後に、レジス
タ・ブロック６１２について説明する。このレジスタ・
ブロックは、他のブロックの動作を分かりやすくするた
めに、かなり詳しく説明されている。
バス・コントローラ６５０ バス・コントローラ６５Ｇはバス・サービス線６００Ｃ
とのインタフェースとなり、ボード・アドレス・デコー
ダ６５２からその特定ボードがアドレスされているかど
うかを示す出力を受は取る。
デコーダ６５２はＶＭＥバスのボード・アドレス線を絶
えず監視して、このデコード出力を送出する。ホスト・
システムによって指定されたサブシステムのアドレスは
、ＤＩＬスイッチを用い°て導入時にユーザによってセ
ット・される。アドレスと機能コードの実際のデコート
はＰＡＬの中で行なわれるので、サブシステムは目標Ｖ
ＭＥシステムに合った構成に１−ることができる。
バス・コントローラ６５０はＶＭＥ制御プロトコルに従
って、両方向データ・バッファ６２０または両方向アド
レス・バッファ６３０にイネーブル信号を送る。
バス・コントローラ６５０はＤＭＡコントローラ６５０
とＶＭＥ割込みロジック６８０（および以下で詳しく説
明するように他のロジック・ブロックからの）からの状
況情報を受は取るようにも接続されている。また、バス
・コントローラ６５０はＤＭＡコントローラ６４０、Ｖ
ＭＥ割込みロジック６８０、および他の多くブロック（
下述する）に制御信号を送るようにも接続されている。
バス・コントローラ６５０の状況と制御接続は広範囲に
わたっているので、混乱を避けるために個別的には示さ
れていない。
しかし、これらの接続は当業者には容易に理解されるは
ずである。
本好適実施例では、これはＶＭＥバス・コントローラ装
Ｂ　（Ｓｉｇｎｅｔｉｃｓ　５ＣＢ６８７２）として構
成されている。これはマスク・インタフェースとバス・
エラー・サイクルを含むすべてのバス・プロトコルを取
り扱う。
マスタ・モードとスレーブ・モード ＶＭＥインタフェースは２つの別個のインタフェース、
つまり、スレーブ・インタフェースおよびマスク・イン
タフェースと考えることができる。
マスク・モードでの動作について、ＤＭＡコントローラ
６４０と関連づけて以下説明する。
スレーブ・モードはスレーブ・アドレス・デコーダ６３
２を使用して行なわれる。高速化サブシステムがスレー
ブ・モード（これはバス・コントローラ６５Ｇによって
デコードされたＶＭＥコマンドで示される）で動作して
いるときは、コントローラ６５０は両方向バッファ６３
０を通過モードに置いて、スレーブ・アドレス・デコー
ダをイネーブルする。そのあと、スレーブ・アドレス・
デコーダはＶＭＥアドレス１９６００＾から持ち込まれ
たアドレスをデコードして、該当の装置をイネーブルす
る。
この場合も、スレーブ・アドレス・デコーダの出力は広
範囲に渡って接続されているので、個別には示されてい
ない。
スレーブ・アドレス・デコーダはＶＭＥプロトコルに準
拠する必要なりＴＡＣに生成ロジックも備えている。
ＶＭＥプロトコルの下では、現在のバス・マスクがボー
ドをアドレス指定し、そのボードはスレーブ・モードに
あるときだけ応答することができる。というのは、どの
時点でも活動マスクは１つだけが許されるからである。
（バスへのアクセスが許可されるまで、従って活動状態
になるまで待たされているマスクは多数存在することが
あり得る。）そ−のあと、マスクはスレーブがＤＴＡＣ
に　（データ転送受領確認）で応答して、データを受は
取ったこと（書込み操作）またはデータを送ったこと（
ａ取り操作）をマスクに知らせるまで、待たされること
になる。
データ・バッファ６２０ これは両方向バッファであり、ＶＭＥデータ線６００Ｂ
との直接インタフェースとなるものである。
アドレス・バッファ６３０ これは両方向バッファであり、ＶＭＥアドレス線６００
Ｂとの直接インタフェースとなるものである。
ＶＭＥインタフェース・メモリ６６０ このメモリはインタフェース１６０内の大きな記憶ブロ
ックとなるものである。これのいくつかの用途は、ＤＴ
Ｐモジュール１２０の動作と関連づけて上述した通りで
ある。
メモリ・マツプ 各高速化サブシステムは８にＢのＶＭεアドレス空間を
使用する。このアドレス空間のベース・アドレスは８個
のスイッチによって選択される。レジスタ・アドレスは
このベース・アドレスからのオフセットとして与えられ
る。高速化サブシステム用のメモリ・マツプは２つの区
域に分割できる。
サイズが２にｘ　３２ビット語のメモリ区域、このメモ
リ区域の使用法はソフトウェアで制御される。この区域
に納められるデータ４み造のいくつかは以下に挙げる通
りである。
メモリ・スペースの下方部分を占有するレジス久区１．
この区域は、詳しく下達するように、多くの重要な機能
用に使用される。
メモリ区域はマイクロコード・デバッガと通常の実行時
インタフェース間で共用される。
デバッガ区域には、モニタ・マイクロコードがメモリ、
１ｌＦｏなどを読み取れるようにするコマンド待ち行列
の他に、サブシステムの状態格納情報が収容される。
実行時インタフェースは主に装置ドライバがそこにコマ
ンドを追加して、Ｂ１１ｔｚマイクロコードがそこから
コマンドを削除できるコマンド待ち行列から構成されて
いる。
ハードウェアをアクセスする仕方にはいくつかの制約が
ある。これらの制約は主にハードウェアを単純化して、
それでもなお、１６または３２ビット・データ・バス・
インタフェースを可能にするためのものである、制約と
は、バイト・アクセスがサポートされないこと、ビット
・アクセスは長語（３２ビット）境界で行なう必要があ
ることである。
メモリａＯＯとデータＦＩＦＯ６７０は３２ビット幅で
ある。ホスト・システムが１６ビット・システムである
場合は、上位１６ビットはアクセスができない。
１６ビット・システムがメそす内の連続アドレスに書込
みを行なう場合は、アドレスを４ずつ増やして行って、
次の記憶位置にＢる必要がある。
好適なサブシステムで使用されるＶＭＥメモリ・マツプ
は次のようになっている。
レジスタ　　　　　　オフセット 制御レジスタ　　　　　０ ストローブ・バッファ　４ 状況レジスタ　　　　　４ ＷＣＳ制御レジスタ０８ ＷＣＳ制御レジスタ１　　１２ ＷＣＳデータ・レジスタ　１６ ＣＰマイクロアドレス　　２０ ＤＴＰマイクロアドレス　２４ データＦＩＦＯ２８ 幅 １１ｉｉｉみ書き １６書込み ８ｔｉ取り １６読み書き ８ａみ書き １６ｆｉみ書き １６ｆｉみ書き ６！４み書き ３２読み書き １Ｆメモリ６６０　　　　　４０９６　　　３２読み書
籾データＦＩＦＯ６７０ データＰＩＦＯ６７０はデータ転送操作における重要な
機能を備えている。
通常の動作モードでは、ＤＭＡコントローラがデータＦ
ＩＦＯを排他的に使用するので、データＦＩＦＯがホス
トによってアクセスされることはない、ホストは制御レ
ジスタ内のＦＩＦＯアクセス・ビットをリセットするこ
とでデータＦＩＦＯへのアクセスが可能になる。
ＰＩＦｏ　８７０で示されたブロックは物理的に２個の
ＦＩＦＯで構成され、両方向ＦＩＦＯの機能をもってい
る。これらのＦＩＦＧの一方はホストによりて読み取ら
れ、他方はホストによって書込まれる。　ＦＩＦＯの他
の終端はＤＴＰによってアクセスされる。（従って、−
船釣に、ホストがＦＩＦＧに書き出したあとでＦＩＦＯ
を読み取る場合は、読み取られたデータ線書き出された
データと異なることになる。）ホストがＦＩＦＯをアク
セスするときは、ＦＩＦＯ状況をモニタして、ＦＩＦＯ
が空のときに読み取られたり、−杯のときに書き込まれ
たりしないようにしなければならない、（ホストはこれ
らのＦＩＦＯを診断目的で、あるいはＤＭＡでなくポー
リングされた入出力が必要である場合にアクセスする必
要があることがある。） ■Ｌ■込ｌヱ！」ヱ」堕 ＶＭＥプロトコルはいくつかの割込みを用意している。
これらの割込みはＤＴＰモジュール１２０によって引き
起すことができる。
ＤＴＰモジュール１２０は割込みベクトルも定義してい
る。ベクトルは割込み理由に応じて変更することができ
るが、割込み原因をＶＭＥインタフェース・メモリ６６
０に格納しておけば、１つのベクトルを使用することも
可能である。
ＤＭＡコントローラ６４０ データＦＩＦＯ６７０とＶＭＥバス間の順次またはブロ
ック・モードの転送がＤＭＡコントローラ６４Ｇによっ
てサポートされている。（このコントローラはより通常
の単語転送もサポートしている。）ＤＭＡアドレスは完
全な３２ビットであり、転送時に使用されるＶＭＥアド
レス修飾子とＬＯＮ−信号はすべて転送が開始される前
にＤＴＰモジュール１２０によってレジスタにセットア
ツプされる。
ＰＩＦＯ６７０の反対側はＤＴＰモジュール１２Ｇによ
って一杯または空にされる（通常はデ・−タ・キャッシ
ュ・メモリ１４０の中に）、１６ビット転送が使用され
るときは、ＤＴＰマイクロコードは３２ビット内部形式
との間でデータをパックまたはアンバックする。
この部分がＤＭＡコントローラとも呼ばれるのは、ＤＴ
Ｐモジュール１２０からの１個の高水準コマンドを受け
てＰＩＦＯＢ２Ｏとの間でブロック・データ転送を行な
うことができるからである。しかし、この機能がもつ機
能は商用化されているＤＭＡコントローラ・チップの機
能とは同じでない０通常のＤＭＡコントローラは、活動
時にＤＭＡアクセスで使用するものと同じパスからデー
タとアドレス情報を受は取る。しかし、ＤＭＡコントロ
ーラ６４０はそのアドレス情報をＤＴＰモジュール１２
０から受は取り、・この情報を使用してＶＭＥバスとの
アドレスおよびデータ・インタフェースを制御する。
本好適実施例では、ＤＭＡコントローラ６４０は実際に
は４個の＾５２９４０　ＤＭ＾ビット・スライス・チッ
プに実装され、ある種の関連ロジックは下達するように
ＰＡＬに実装されている。
ＤＭＡコントローラのセットアツプはＤＴＰモジュール
１２０によって行なわれ、データはＶＭＥバス線６００
ＢとデータＦＩＦＯ６７０との間で転送される。
３つのアドレス指定モードが使用可能である。
これらのどれが使用されるかは、転送の種類またはシス
テム構成によって決まる。
７Ｆ乞人定盈皇１．このアドレス指定モードはＤＭＡが
ＶＭＥメモリにアクセスするとき同じＶＭＥアドレスを
保存しておくもので、これは人出力ボートをアクセスす
るとき使用される。
アドレスを２ずつ　　　または減　　、このアドレス指
定モードはアクセスされるＶＭＥメ千りが１６ビット幅
だけのとき使用される。この場合は、ＤＴＰはデータを
内部で使用される３２ビット語と外部で使用される１８
ビット語の間で分割またはマージする。
アドレスを４ずつ増　（または減分）、このアドレス指
定モードはアクセスされるＶＭＥメモリが３２ビット幅
であるとき使用される。
勿論、当業者によく知られているように、複数の状況信
号を使用すれば、ＦＩＦＯに対するデータの扱い方を制
御することができる０例えば、この種の状況信号には、
ＦＩＦＯ空、　ＦＩＦＧ半満杯などがある。
マイクロコード・ロート制　　ロジック６１０このロジ
ックはマイクロアドレス・バス２１１Ｂと３１１８およ
び直列ループ２２５とのインタフェースとなるものであ
る。（より正確には、第２８図に示すように、このロジ
ックは１つの直列出力線２２５Ａを備え、４つの帰還線
２２５Ｂ、２２５Ｇ、　２２５Ｄ、　２２５Ｅを備えて
いる。）このブロックの構成要素とそれが実行する機能
について、第２７．２Ｂ、およ沙２９図を参照して以下
説明する（直列ループ・インタフェースの動作と関連付
ながら）。
このロジックはレジスタ・ブロック８１２にあるＣＰと
ＤＴＰマイクロアドレス・レジスタをアクセスする必要
がある。さらに、ＷＣ５指定子制御レジスタもアクセス
する。これらのレジスタはレジスタ・ブロック６１２に
示されているが、制御ロジックの一部と見ることも可能
である。
このロジックはフリップフロップ２７２０．ステート・
マシン２７４０．マルチプレクサ２７１Ｏ１およびＷＣ
Ｓデータ・レジスタ２７３０　（これはシフト・レジス
タである）から構成されている。
レジスタ・ブロック６１２ 多数の有用なレジスタがレジスタ・ブロック６１２に集
約されて示されている。このブロックに含まれる機能と
信号について以下説明する。
拳御レジスタ・ビット ホストは制御レジスタを使用して、サブシステム・ハー
ドウェアの基本的動作を制御する。これらには主にハー
ドウェア・リセット機能とクロック制御が含まれる。制
御ビットは次の通りである。
ＣＰシーケンサ・リセット：このビットはセットされる
と、Ｃ１ｌシーケンサ２１０にアドレス０までジャンプ
させ、内部シーケンサ状態をリセットする。
ＤＴＰシーケンサ・リセット：このビットはセットされ
ると、ＤＴＰシーケンサ３１０にアドレスＯまでジャン
プさせ、内部シーケンサ状態をリセットする。
ＤＴＰ　リセット：このビットはクリアされると、ＤＴ
Ｐを安全状態に置くので、すべてのバスは３状態になる
。これが主に使用されるのは、違法マイ。
クロコード命令でバス競合が起こるのを防止するマイク
ロコードをロードするときである。
ＣＰリセット：このビットはクリアされると、ＣＰを安
全状態に置くので、すべてのバスは３状態になる。これ
が主に使用されるのは、違法マイクロコード命令でバス
競合が起こるのを防止するマイクロコードをロードする
ときである。
ＦＰリセット：このビットはクリアされると、ＦＰを安
全状態に置くので、すべてのバスは３状態になる。これ
が主に使用されるのは、違法マイクロコード命令でバス
競合が起こるのを防止するマイクロコードをロードする
ときである。
ＶＭＥ　ＦＩＦＯリセット：このビットはクリアされる
と、　ＶＭＥデータＦＩＦＧを空の状態にセットする。
データ・パイプＦＩＦＯ：　このビットはクリアされる
と、データ・パイプＦＩＦＧを空の状態にセットする。
ＧＩＰ　ＦＩＦＯリセット：このビットはクリアされる
と、ＧＩＰインタフェースＦＩＦＧを空の状態にセット
して、ＧＩＰインタフェースを初期設定する。
自走クロック：このビットはＣＰとＤＴＰマイクロコー
ド・クロックを制御し、クロックを自走または停止させ
る。クロックが停止されたときは、ホストから１ステツ
プ進めることが可能である。
クロック・ディスエーブル：このビットはパイプライン
・レジスタに対するクロックを除き、ＣＰとＤＴＰのす
べてのマイクロコード・クロックをディスエーブルする
。これが必要になるのは、例えば中断点を設定するとき
ＣＰまたはＤＴＰの状態を壊さないでマイクロコードが
読み書きされるようにするためである。
自走ＦＰクロック：このビットはＦＰマイクロコード・
クロックを制御し、クロックを自走また亘停止させる。
ＦＩＦＧアクセス：このビットはＶＭＥデータＦＩＦＧ
へのアクセスを制御する６通常のオプションは内部ＤＭ
Ａコントローラに排他的アクセス権と制御権をもたせる
が、診断時またはＶＭＥスレーブのみ環境では、ホスト
がこのビットをセットすることでこれらのＦＩＦＯの制
御権を受は取ることができる。
マイクロコード・ループ：このビットはテストをマイク
ロコード・レベルで繰り返すために診断機能だけが使用
する。
ストローブ・バッファ ホストはストローブ・バッフ１を使用して、サブシステ
ムを縁またはパルス面から制御する。ストローブ・バッ
ファに書き込みが行なわれる場合は、セットされている
すべてのビットについて対応するストローブ線にパルス
が現れる。この自動ストロービングにより、ホストはス
トローブ線のセットとリセットによるストローブ線の切
替えから解放される。この操作は書込みモードのときだ
け使用される。ホストがこのバッファを読み取ると、あ
る種の代替状況情報がホストに送り返されることになる
。
ストローブ線には、次のものがある。
１ステップ：これは！サイクルの間にＣＰとＤＴＰマイ
クロコード・クロックを１ステツプ進めるものである。
これは、ハードウェアがＷＣ５を１ステツプを進めてロ
ードしたり、読取りや変更するとき使用される。
ＦＰパイプライン・クロック：ＦＰパイプライン・クロ
ック信号は、ＦＰのＷＣ５の内容を読み戻すときだけ直
列マイクロコード・ループ制御の一部として使用される
。　ＦＰ内の実行時バイブライン・クロックは通常ＦＰ
マイクロコード・クロックと同じである。
ぜコ’Ｃｏ１１　’Ａ　６　（＊ニスＡ：この信号はＣ
Ｐマイクロアドレス・レジスタに指定されているアドレ
スから直列ループに以前にロードされたデータでＦＰの
ＷＣ５４７０に書込みを行なう、　ＣＰマイクロアドレ
ス・レジスタが使用されることに注意されたい。
ＷＣ５４７０への書込みはロードｗＣＳマスクによって
修飾されるので、選択されたＦＰだけのｗＣ５が更新さ
れる。
肚ヱバニグ見込及：このストローブはＣＰに割込みを引
き起すものである。これは、ＤＴＰをデバッグ・モニタ
に戻すためにマイクロコード・デバッグ・モニタによっ
て使用される。
ＤＴＰ割込み：このストローブはＤＴＰに割込みを引き
起すものである。これは、コマンドがそのコマンド待ち
行列にロードされたことをＤＴＰに通知するために装置
ドライバによって使用される。
佐又乞乏スｌ 状況レジスタは読取専用であり、主にホストがＶＭＥデ
ータＦＩＦＧをアクセスできるときにホストにＶＭＥデ
ータＦＩＦＯを判断させるために使用される。
状況ビットには次のものがある。
■１．１ＦＩＦｏ旦μ：このＦＩＦＯから出される状況
ビットには、満杯、半満杯、空の３つがある。これらの
状況ビットは、ホストがそこから読取りを行なうＦＩＦ
Ｏに対するものである（そのアクセスが可能である場合
）。
ｖＭＥ　、ｌ　　ｐｌＦｏａμ：このＦＩＦＯから出さ
れる状況ビットには、満杯、半満杯、空の３つがある。
これらの状況ビットは、ホストがそこに書込みを行なう
ＦＩＦＯに対するものである（そのアクセスが可能であ
る場合）。
ＨＥＲＥ：　この状況ビットはＦＰモジュールが存在す
るかどうかをホスートに判断させるものである。これを
行なうには、各モジュールのアドレスをＷＣ５制御レジ
スタｌに書き込み、この状況ビットをテストする。その
アドレスにモジュールがあれば、この状況ビットはクリ
アされ、モジュールがなければ、セットされる。
肛と興！上乏λｌ 冒ＣＳインタフェース番±２つのレジスタを使用して制
御される。最初のレジスタはＣＰ、　ＤＴＰ内およびＦ
Ｐモモジュール上ある各種マイクロコード・メモリの読
み書籾を制御する。これらの信号の機能と用法の詳細は
マイクロコード・ローディングの個所で説明されている
。
このレジスタにおける制御信号には次のものがある。
直１１ループ出　８号：これは３ビット・フィールドの
最上位ビットであり、直列ループの並列通路のどのブラ
ンチを戻り路として働かせるかを選択するものである。
このフィールドの他の２ビットは冒Ｃ５制御レジスタｌ
にある。
ＦＰ　ＷＯ２出　イネーブル：このビット出力は、通常
のマイクロコード実行とマイクロコード読み戻し時にイ
ネーブルにする必要があるが、マイクロコードのロード
時にディスエーブルする必要があるデータをイネーブル
してＦＰマイクロコード・メモリから取り出すものであ
る。
ＦＰバイブライン出　イネーブル：木好適実施例では、
ＦＰ　ＷＯ２４７０はマイクロコード・ローディングを
最適化するために２つのバンクに分割されている（下達
する）、この信号はこれらの２バンクの出力とのインタ
フェースとなるパイプライン・レジスタ４７６を制御す
る。
ＦＰ　１ｆｃｓモード：これは直列ループ・モードを制
御し、ループを回ってデータをシフトさせるか、ＷＯ２
との間でデータを転送するかを選択する。
ＣＰとＤＴＰパイプライン・レジスタ出　イネーブル：
これはマイクロコード命令をディスエーブルして、すべ
てのビットを高レベルにするときだけ使用される。
ＣＰ　ＷＯ２出　イネーブル：このビット出力は通常の
マイクロコード実行とマイクロコード読み戻し時にイネ
ーブルにする必要があるが、マイクロコードのローディ
ング時にディスエーブルする必要のあるデータをイネー
ブルしてＣＰマイクロコード・メそりから取り出すもの
である。類似の信号はＤＴＰ　ＷＣ５３２０の出力イネ
ーブルを制御する。
ｃｐ　ｗｃｓモード：これは直列ループを制御し、ルー
プを回りでデータをシフトさせるか、ＷＯ２との間でデ
ータを転送するかを選択する。
ＤＴＰ　ＷＣＳモード：これは直列ループを制御し、ル
ープを回ってデータをシフトさせるか、ＷＯ２との間で
データを転送するかを選択する。
ＣＰマイクロコード゛択：これはＣＰのシーケンサにそ
のアドレス・バスを３状態にさせて、その代わりにＣＰ
マイクロアドレス・レジスタをイネーブルしてバスを駆
動させるものである。
ＦＰマイクロアドレス　　：これはＦＰのＷＯ２のアド
レス・ソースとしてＣＰマイクロアドレス・バスを使用
させるものである０通常、　ＣＰマイクロアドレス選択
は、ホストがマイクロコード・アドレスをＣＰに、従っ
てＦＰに送るようにセットアツプされている。
■ｑ　：　ＦＰ　ＷＯ２は並列ロード機能ではデータ経
路指定が必要になるので、読取り時は２半分として扱う
必要がある。このビットは下位６４ビットか上位４０ビ
ットを選択する。
１ループ　帰′　尺２）：直列ループ戻り路は４つのソ
ースの１つから選択できる。（これはＷＯ２の内容が直
列ループを通して読取られるときそのソースを選択する
ようにセットアツプされていなければならない、）ソー
スとなり得るものには、ＣＰ内部（ベース・ボードだけ
にある）、ｃｐ郊外部ベース・ボードとＦＰモジュール
にある）　、　ＤＴＰ、およびＦＰがある。
直１１ループ・モード２）：これらのビットはデータが
ＷＣＳデータ・レジスタから読み書きされるとき直列ル
ープをどのように振る舞わさせるかを制御する。オプシ
ョンには、データ保留、データ・シフト、データ・パル
スがある。これらの効果については、直列マイクロコー
ド・ロードの個所で説明されている。
他方のレジスタはＦＰモモジュール上マイクロコードを
ロードし、読み取ることを制御するフィールドを保持す
る。これを制御するフィールドには次の２つがある。
ｗＣＳロード・マスク：このマスクの各ビットはマイク
ロコードを対応するモジュールにロードすることをイネ
ーブルする。ビットはいくつでもセットできるので、類
似のモジュールに同じマイクロコードを並列にロードす
ることが可能である。
直１１ループ出　イネーブル：これらの残りのビットは
ＷＣ５ｌｌＪｇｌレジスタＯにある３番目のビットと一
緒に使用されて、モジュールのどれに直列ループのＣＰ
外部戻り路とＦＰ戻り路を駆動させるかを選択する。
ＷＣＳデータ・レジスタ ｗＣＳデータ・レジスタは直列ループ、従ってマイクロ
コード・メモリをアクセスするときホストが読み書きす
るレジスタである。マイクロコードのローディングを効
率化するために、このレジスタはＷＣ５制御レジスタ０
内の直列ループ・モード・フィールドがどのようにセッ
トアツプされているかに応じて異なった振舞い方をする
。
直列ループ・モードが「保持Ｊにセットされている場合
は、このレジスタは他のレジスタと同じように読み書き
される。
直列ループ・モードが「シフト」にセットされている場
合は、ｗＣＳデータ・レジスタに対し読み書き操作が行
なわれるたびに、レジスタは１６桁だけシフトされ、書
き込まれたデータが直列ループに挿入されると共に、ル
ープ内の「最後の」語がデータ・レジスタにロードされ
る。
直列ループ・モードが「パルス」にセットされている場
合は、レジスタは他のレジスタと同じように読み書きさ
れるが、書込み操作が行なわれると、ある種の制御信号
が自動的に発生されて直列ループを制御する。
ＣＰマイクロアドレス・レジスタ このレジスタはＣＰまたはＦＰモジュールのマイクロコ
ード・ロード時にマイクロコード・ｏ　−Ｆ　ＩＩ御ロ
ジック６１０によって駆動されて、　ＣＰマイクロコー
ド・アドレス・バス２１１Ｂ上に送出されるデータを保
持する。ＣＰマイクロアドレス選択ビットがＷＣ５制御
レジスタ０にセットされている場合は、このレジスタを
読み取ると、そこに最後に書き込まれたデータが返却さ
れる。そうでない場合は、ＣＰのシーケンサが出力中の
アドレスの非同期スナップシ目ットが返却される。
ＤＴＰマイクロアドレス・レジスタ このレジスタはＤＴＰモジュールのマイクロコーツク６
！０によって駆動されて、ＤＴＰマイクロコード・アド
レス・バス３１１Ｂ上に送出されるデータを保持する。
　ＤＴＰマイクロアドレス選択ビットが冒Ｃ５制御レジ
スタＯにセットされている場合は、このレジスタを読み
取ると、そこに最後に書き込まれたデータが返却される
。そうでない場合は、［ＩＴＰのシーケンサが出力中の
アドレスの非同期スナップショットが返却される。
（以下余白） ド・ロード時にマイクロコード・ロード制御ロジデータ
・パイプ・インタフェース・ロジック１５０データ・パ
イプ概念は複数の個別サブシステムを各種のトポロジ形
状に結合させるものである。
この結合は「データ・パイプ」と呼ばれる複数の局所バ
スを使用して行なわれる。また、この結合はバックプレ
ーンから独立しているので、相互に離して結合すること
が可能である。
本好適実施例では、各データ・パイプ局所バスは３２ビ
ット幅で毎秒４０ＭＢの転送することをサポートし、受
取側はＦＩＦＯでバッファリングされる。各サブシステ
ムは２つの人力バイブと１つの出力バイブをもっている
。出力バイブは個別クロックをもっているので、２人カ
バイブにデーシイ接続されているときは、データは各人
力バイブに個別的にも、まとめても送ることができる。
データ・パイプ・インタフェース１５０は第７図に示さ
れている。データ・パイプ出力ボートは３２ビット幅で
ある。このボートは別の高速化ボード４１４０上のデー
タ・パイプ・インタフェースの入力ボート（７１Ｏまた
は７２０）に（またはある種のタイプの、別の装置上の
データ・パイプ・インタフェースに）接続することが可
能である。データ・パイプの受取り側はＦＩＦＯでバッ
ファされている（ＦＩＦＯ７４０または７５０を使用し
て）ので、出力側７３１は電気的にデータをバッファす
るだけである。２つのストローブ７６０が用意されてい
るので、一方のデータ・パイプ・インタフェースが他の
２つのサブシステムに書き込むことができるようになっ
ている。受取り側サブシステムでデータ・オーバランが
起こるのを防止するために、受取り側システムからのＦ
ＩＦＤ満杯フラグ７７０を送り側サプシテムが使用して
モニタリングができる。２つの入力ＰＩＦ０７４０と７
５０が２つの久カポードア１０と７２０にあるので、２
つのサブシステムは１つのサブシステムにデータを送る
ことができる。
ＦＩＦＯ出カイ出御イネーブルＰマイクロコード内のＴ
Ｏソース・フィールドによって制御され、出力ストロー
ブはＴＯ宛先フィールドによって制御される。入力ＦＩ
ＦＯ状況信号７８０は条件コード・ロジックでテストす
ることできるが、割込みを引き起すこともある。
このインタフェース構成を使用すると、複数のサブシス
テムを局所バスで各種トポロジ形状に結合することがで
きる。このようにサブシステムを柔軟に再構成できるこ
とは、アプリケーション向きマイクロスコピック・デー
タ転送アーキテクチャを多くのアプリケーションで使用
すると大きな利点が得られるので、第１図に示すサブシ
テムの場合に特に有利である。トポロジ形状のいくつか
の例が第３４．３５．３６．３７図に示されている。
ある種のアルゴリズムやアプリケーションでは、複数の
サブシステムを並列またはパイプライン構成にすると、
計算作業負荷を分散できる利点が得られる０例えば、高
性能３次元図形ワークステーション構成の１例が第３６
図に示されている。
複数のサブシステムをデーシイ構成で結合すると（第３
７図に図示）、データを共用することができ、その場合
、「マスタ」サブシステム４１５０Ａは例えばホスト・
メモリからデータを入手し、それをデータ・パイプ結合
を通して他のすべてのサブシステム４１５０１１．４１
５０Ｃ１４１５００と共用することができる。この結果
、各サブシステムが独自のコピーをもつのではなく、１
つのサブシステムだけがデータを取り出すことになるの
で、ホスト・バス４１１０のバンド幅が節約される。
データ・パイプはリングに結合すれば（第３５図）、ケ
ンブリッジ・リングと同じような設計構造のトークン・
パッシング・ネットワークを効果的に構築することが可
能である。
データ・パイプ経由で送られるデータの内容と意味はソ
フトウェアで制御されるが、通常はメツセージ・パケッ
トにするのが普通である。
データ・パイプはシステム間通信用に設計されているが
、これらは他の周辺装置と結ぶことも可能である。持続
入出力速度は毎秒４０ＭＢであるが、バースト入力速度
はもっと高速である。バースト入力速度は配線の電気的
特性によって制限されるが、データ・パイプ入力が１つ
のときは、毎秒１６０ＭＢ　　（両方の入力が並列化し
ているときは、適当なバッファ・カードを使用すれば最
高３２０ＭＢまで）にすることが可能である。
このインタフェース機能の主要な利点は、使用できるサ
ブシステム相互接続トポロジが多様化していることであ
る。従って、特に注目すべきことは、図示の構成例は大
幅な柔軟性が得られることを示している。
画像プロセッサ・インタフェース１７０このインタフェ
ースはアプリケーション向きバスとの接続を可能にする
０本好適実施例では、このバスは図形と画像データ向け
に特に最適化されている画像プロセッサと結ばれる。ま
た、本好適実施例では、この画像バスはｒ　ＧＩＳバス
」であり、このバスは１６０本のデータ線からなり、デ
ータ・クロック期間が１２０−２００ｎｓで動作する。
（従って、このインタフェース・ロジックは本明細書の
各所でｒ　ＧＩＰインタフェース」と呼ばれている。）
シかし、他の画像データ・バス標ｉ（好ましさの点で劣
るが）を使用することも可能である。別の方法として、
データ転送要求条件（地震測定や実時間システムなど）
が特殊なアプリケーションの場合には、他のアプリケー
ション向きバスを使用することも可能である。
ＧＩＰインタフェースを通して、ＧＩＰとサブシステム
はデータとコマンドを相互に受渡しすることができる。
このインタフェースは第８図にブロック図で示されてい
る。
ＧＩＰとサブシステム間の連絡はすべて１６ビット幅両
方向ＰＩＦ０８１０を通して渡される。ＦＩＦＯの一方
の側はＤＴＰマイクロコードによって、他側はＧＩＰマ
イクロコードによって制御される。　ＧＩＰインタフェ
ースはマイクロコード拡張ボート・インタフェースを備
えているので、ＧＩＰは実際には、サブシステムに常駐
しているマイクロコード（８ビット）を実行する。　Ｇ
ＩＰマイクロコード拡張バスは前述したＤＴＰマイクロ
コード拡張インタフェースと同じである。
ＧＩＰインタフェースは、ＧＩＰ図形プロセッサがある
種の分散マイクロコードをサブシステムで実行させるた
めに必要なサービスを提供する。これらのサービスには
、ＧＩＰマイクロコード・クロック、ＧＩＰマイクロア
ドレスとデータ・バス、割込みと状況信号、および拡張
ＧＩＰマイクロコードを直列にロードするための手段が
ある。
ＧＩＰインタフェース内の周辺構成要素としては、ＷＣ
５８３０、両方向ＦＩＦＯ（片方向ＦＩＦＯから構成）
および状況ロジック８２０と割込みロジック６４０があ
る。
常駐ＧＩＰマイクロコードにより、ＧＩＰは次のような
機能を実行することができる。
ＰＩＦＯａｌｅからデータを読み書きすること。
状況ロジック８２０を通してＦＩＦＯ状況信号をテスト
して、開コレクタ条件コード・インタフェース信号に基
づいて結果を駆動すること。
割込みロジック８４０によってＧＩＰに割込みを引き起
す条件をセットアツプすること（例えば、ＦＩＦＯが満
杯または空になったとき）。
ＤＴＰに割込みを引き起すこと。
ＤＴＰ側からは、ＦＩＦＯは３２ビット幅でなく１６ビ
ット幅である場合を除き、他のＦＩＦＯのいずれかであ
るように見える。
連絡が行なわれるときの形式と、高速化サブシステムま
たはＧＩＰがマスタ装置であるかどうかの詳細はすべて
２プロセッサで稼動するマイクロコードによって決定さ
れる。３次元ワークステジョン環境では、第３６図に示
すように、ホストをマスクに、サブシステムをスレーブ
に、数値高速化サブシステムをその中間にする階層が好
ましい。
直列ループ・インタフェース 第１図（および他の図）に示す同時並行多重プロセッサ
・システムがもつ利点の１つは、３またはそれ以上のプ
ロセッサの書込み可能制御記憶機構（冒Ｃ５）が直列ル
ープ・インタフェースを介して結ばれていることである
０本好適実施例によるこのループのトポロジ構造は第２
８図に示されている（第２＾、３＾、４Ｃ１および６図
に２２５で示されている線は、第２８図では中断されて
、１つの出力線２２５＾と４つの帰還線２２５８．２２
５Ｇ、　２２５０．２２５Ｅが示されている）。
直列ループと結ぶインタフェースの実装構成は各種プロ
セッサを個別に取り上げて、またＶＭＥインタフェース
と関連づけて上述した通りである。
しかし、これらの機能のいくつかを再びここで検討し直
して、直列ループの高度アーキテクチャを直列ループ・
インタフェースを通してホストは制御記憶機構のすべて
をアクセスしてデータを取り出すことができる。このル
ープの正味バンド幅を最大にするために、各個の９１Ｃ
５（ＷＣ５拡張部分４９０を含む）は直列／並列シャド
ウ・レジスタのバンクを通して直列ループとのインタフ
ェースとなっている。
ＦＰ　ＷＣ５４７０とのインタフェースとなるシャドウ
・レジスタは第２９図と第４Ｃ図にレジスタ４８１＾と
４８１Ｂで示されている。　ＣＰ　ＷＣ５２２０とのイ
ンタフェースとなるシャドウ・レジスタは第２Ａ図にレ
ジスタ２２２　と２２３で示されている。　ＤＴＰ　Ｗ
Ｃ５３２０とのインタフェースとなるシャドウ・レジス
タは第３八図にレジスタ３２２と３２３で示されている
。　ＣＰＷＣ５拡張部分４９０とのインタフェースとな
るレジスタは第４Ａ図にＣＰ拡張部分の一部として全体
が示されているが、個別には示されていない。
これらのレジスタの各々は命令をそれぞれの制御記憶機
構にロードしたり、命令ストリームを小刻みにクロック
をとったり、あるいは単純に命令−スドリームを可能な
限り高速にクロックをとったりすることができる。従っ
て、この線のバンド幅は効率よく使用され、最小限の命
令だけで特定プロセッサの制御記憶機構をアクセスする
ことがで計る。
ループ制御 本好適実施例では、直列ループの制御と経路指定のため
の機能がいくつか追加されているので、幅広い構成と拡
張オプションに適応させることができる。
本好適実施例では、各サブシステムはマイクロコード・
サブシステムを最高６つまで（制御プロセッサ１つ、デ
ータ転送プロセッサ１つ、浮動小数点プロセッサまたは
アルゴリズム高速化プロセッサ４つまで）をもつことで
きる。これらのプロセッサの各々は独自のＷＣ５をもっ
ている。各ｗｃｓはマイクロコードのアップロードのと
きは書込みを行い、診断、中断点設定などのときは読み
取らなければならない。
この機能を利用できるようにする主な機能には、次のも
のがある。
帰還マルチプレクサ：これは２つの内部ソース（制御プ
ロセッサとデータ転送プロセッサ）からと、２つの外部
「帰還バス」　（制御プロセッサの拡張部分と複数の浮
動小数点プロセッサのマイクロコードに対する）からの
直列ループを収集する。
制御プロセッサと浮動小数点プロセッサのマイクロコー
ドが置かれている浮動小数点プロセッサ・モジュールか
らの直列ループを収集する帰還直列バス。帰還ループ・
アドレスはどちらのモジュールに直列帰還バスを駆動さ
せるかを選択する。
各浮動小数点プロセッサ・モジュールはマイクロコード
・ロード・イネーブル・ビットをもワているので、モジ
ュールを任意に組み合せて同時にロードすることができ
る。
データ転送プロセッサの直列ループ拡張部分はジャンパ
とワイヤのリンクによって制御される。
この構成によると、直列ループを回ってデータを転送し
て、ＷＣ５にバックロードするプロトコルが非常に複雑
になる。この種のプロトコルはソフトウェアで実行され
るのが通常である０本好適実施例では、これらのプロト
コルのうち時間のかかる部分はハードウェアに実装され
ているので、マイクロコードのダウンロードが大幅に高
速化する。別の利点として、ソフトウェアのオーバヘッ
ドも軽減される。
本好適実施例では、ホストはマイクロコードを１語ずつ
データ・レジスタに書き込む（または読み取る）。（本
実施例では、データ・レジスタは２つの汎用シフト・レ
ジスタから作られている。
直列ループの残り部分はＡＤＭ社製のＡｍ２９８１８な
どの直列シャドウ・レジスタを使用している。）あらか
じめ選択された直列モードによって、次の３つのいずれ
かが行なわれる。
「保持」モードが選択された場合は、データ転送はメモ
°すへの転送と同じように行なわれる。
「シフト」モードが選択された場合は、読取りまたは書
込みサイクルが終ると直ちに、データが直列ループの中
に（または外から）シフトされる。これが行なわれてい
る間は、使用中信号によって、ホストによるデータ・レ
ジスタへの追加アクセスが先に延ばされることになる。
「パルス」モードが選択された場合は、書込みアクセス
が終った約５ＯＯｎｓ後に、直列データ・クロック・パ
ルスが発生して、シャドウ・レジスタが必要とするモー
ドにセットされる。
ループ・トポロジ 第２８図は直列ループの大規模接続関係を示したもので
ある。
信号出力線２２５＾はＶＭＥインタフェース１６Ｇにあ
るマイクロコード・ロード・ロジック６１０によりて駆
動される。（これは１本の物理線だけにする必要はなく
、例えば、４ビット幅パスのようなバスにすることも可
能である。）この線は３つの書込み可能制御記憶機構２
２０．３２０．および４７０の各々の周辺にあるシャド
ウ・レジスタの各々に適用される。（ＣＭＩＣ５拡張部
分４９０は出力線２２５＾に直結されないで、−次１１
１Ｃ５２２Ｇの下流側の線２２５Ｃに接続されているこ
とに注意されたい。）４本の帰還線が設けられているが
、これらはマルチプレクサ２７０１によって選択が可能
である。これらの帰還線は主にデバッグのとき使用され
る。
「スネーキングＪ　（ｓｎａｋｉｎｇ）が殆どないこと
に注意されたい、つまり、一方のＷＣＳ側の直列シャド
ウ・レジスタの直列出力が他方のＷＣＳのインタフェー
スへの入力として使用されるケースは２つしかない、こ
れらのどちらのケースの場合も、直列ループの下流側に
あるＷＣＳは事実上上流側ＷＣＳの拡張部分である。つ
まり、独立プロセッサを直列ループ内に直列接続するこ
とは回避されている。これの利点は、異種プロセッサ・
モジュールに対する独立マイクロコード・プログラムを
１つに結合する必要がないことである。この結果、プロ
グラマは上述したアルゴリズムの分割をフルに利用する
ことができる。また、これはローディングを高速化する
上で役立つ、さらに、幅と奥行が異なるＷＣＳを目標と
したプログラムをマージするときにも問題が起こらない
。
ループ・トポロジの並行性の利点は、並行ロードが簡単
に行なえることである６例えば、共通のマイクロコード
列をＦＰモジュール１３０の各々にロードしようとする
場合は、ＦＰモジュールのすべてにあるシャドウ・レジ
スタのすべてを同時にイネーブルさせることができるの
で、各々は線２２５＾上の直列データとバス２１１Ｂ上
のマイクロアドレスに従ってロードされることになる。
第２８図から明らかなように、ループ・トポロジは複数
の並列分岐を備えている。
肚光隻：出力線２５５はＣＰ−次ＷＣ５２２０側シヤド
ウ・レジスタ・インタフェースへの入力となるものであ
る。シャドウ・レジスタ・インタフェースか６ＣＰ　Ｗ
ＣＳ　２２０　（線２２５Ｃ）　ヘノ帰還はマルチプレ
クサ２７１Ｏにフィードバックされる。
ＣＰ拡張部　サブブランチ：　ＣＰ　ＷＣＳ　２２０と
のインタフェースの下流側には、ＣＰ　ＷＣ５拡張部分
４９Ｇのすべてにあるシャドウ・レジスタ・インタフェ
ースへの人力となる帰還線２２５Ｃも設けられている。
シャドウ・レジスタ・インタフェースからＷＣ５拡張部
分４９０への帰還はすべて帰還線２２５Ｄに結ばれてい
るので、マルチプレクサ２７１０にフィードバックされ
る。（帰還は並列に接続されているので、直列出力コマ
ンドは個々のモジュール・アドレスで修飾すれば、帰還
線２２５Ｄ上の競合が防止される。） 虹り欠亙：出力線２２５はＤＴＰ　ＷＣＳ　３２０にあ
るシャドウ・レジスタ・インタフェースに直列入力を送
るようにも接続されている。シャドウ・レジスタ・イン
タフェースからＷＣＳ　３２０（線２２５Ｂ）への帰還
はマルチプレクサ２７１Ｇにフィードバックされる。
ＤＴＰ拡長部長部ブブランチ：　ＤＴＰ　ＷＣＳ　３２
０とのインタフェースの下流側には、帰還線２２５Ｂが
オフボード出力として利用できるようになっている。
この接続は必要ならばユーザが開発してＤＴＰ拡張ロジ
ックを得ることができる。かかるロジックの動作は以下
に詳しく説明する。
■光煎：出力線２２５は数値プロセッサ・モジュール１
３０または１３０’の各々にあるＷＣ５４７Ｇ側のシャ
ドウ・レジスタ・インタフェースへの直列人力としても
使用できる。シャドウ・レジスタ・インタフェースから
の帰還はすべて線２２５Ｅに結ばれているので、マルチ
プレクサ２７１Ｏにフィードバックされる。（帰還は並
列に接続されているので、直列出力コマンドを個々のモ
ジュール・アドレスで修飾すれば、帰還線２２５Ｅでの
競合が防止される。） 第２７図はマイクロコード・ローディング制御ロジック
６１０の構成要素の詳細図である０重要な構成要素の１
つはフリップフロップ２７２０であり、これは帰還直列
データを再同期化するものである。
ｗＣ５が分散されているときは、シフト・レジスタ・ク
ロックとシャドウ・レジスタのＤクロック間のクロック
・スキューを制御することは、直列ループ構成が多種類
であるので、非常に困難である。このフリップフロップ
が含まれていると、フリップフロップがクロック・スキ
ューの制御を担当１°る（スキューが制御ロジックを駆
動する基本クロック期間を越えない限り）、ステート・
マシン２７４０はホストからデコード化信号を受けると
Ｄクロック出力を発生する。
ホストとのループ・インタフェース 第６図と第２７図に関連させて上述したように、マイク
ロコード・ローディング制御ロジック６１０は直列ルー
プ２２５上のデータを読み書きできる。
また、　ＣＰとＤＴＰマイクロアドレス・バス２１１Ｂ
と３１１Ｂに対しても読み書きができる。
ＤＴＰマイクロコード拡張ループ 本好適実施例によれば、オフボードで拡張して別の直列
インタフェース・ループを構築することもできる。この
ループとの接続は第２８図に２８４０で示されている。
任意的に、ＤＴＰモジュール１２０はＣＰ　ＷＣ５拡張
部分４９０と同じようなりＴＰ　Ｗ（１：Ｓ拡張部分を
追加の構成要素に組み入れることによって２オフボード
で拡張することが可能である。これらのＷＣ５拡張部分
からは、ＤＴｆ’マイクロアドレス・バス３１１Ｂで選
択されたマイクロ命令出力が得られる。これらのＤＴＰ
拡張部分の制御は、［ｌＴＰ拡張部分が比較的高範囲に
わたる環境で使用されることがあるので、ＣＰ拡張ロジ
ックよりも若干ゆるくするのが好ましい。ＤＴＰ拡張ロ
ジックは密結合高速入出力装置で利用されることを目的
としている。
この拡張オプションが使用される場合は、ＤＴＰ拡張部
分（いずれかが使用される場合）はすべてＤＴＰ自身と
直列になっている。これは競合を防止するためである。
並　マイクロコード・ローディング 上述したように、本好適実施例では、マイクロコードは
２通りの方法で浮動小数点プロセッサにロードされる。
１つはホストの制御の下で直列ループによる方法であり
、もう１つは制御プロセッサの制御の下で並列に行なう
方法である。マイクロコードの並列ローディングは、浮
動小数点プロセッサで使用できる書込み可能制御記憶機
構（“ＷＣ５”）の数に制限があるので（４にまたは！
６に命令）、好都合である。浮動小数点プロセッサのル
ーチンが多すぎて、−度にｗＣ５に収まらないときは、
ある種のオーバレイ手法が必要になる。直列ループを使
用してオーバレイをロードすることはホストが命令をロ
ードできる速度が遅いので（ディスクへのアクセスによ
って、　１００ｍ５から３ｍ５）、実用的でない。
本好適実施例によって提供される並列ロード機能は広幅
データ・キャッシュ・メモリを使用してマイクロコード
命令全体（現在は１０４ビット）を保管しておき、それ
を１サイクルで浮動小数点プロセッサ書込み保持レジス
タに転送する。そのあと、これは通常の出力ポートを通
って、直列ローディングで使用される診断シスト・レジ
スタ（例ＡＭＤ　２９１３１８）に転送される。これら
の装置には、マイクロコード・ビットをバイブライン化
する出力ポート（これは必要ならば、入力ボートとして
も使用できる）を備えている。しかし、本好適実施例で
は、この機能は遅すぎるので使用されない。
チップの多くはマイクロコードをなんらかの方法で内部
レジスタに格納している。）このことは、上述した並列
ロードのルートが直列並列レジスタがもつこの機能を使
用しても、速度や機能が犠牲にならないことを意味する
。並列ロード時間は命令当たり約５００ｎｓであり、こ
れは直列ロード時間よりも大幅に向上している。
もう１つの重要な点は、浮動小数点プロセッサでマイク
ロコードをオーバレイすることがホストによる監視を必
要としてないで、完全に制御プロセッサによって制御さ
れることである。逆に、マイクロコード・オーバレイが
まだデータ・キャッシュ・メモリに存在しない場合は、
制御プロセッサはデータ転送プロセッサがホスト・メモ
リにＢつで、そこからそれを取り出すように指示するこ
とができる。
本好適実施例では、各サブシステムはマイクロコード・
プロセッサを最高６つまでもつことができる（制御プロ
セッサ１つ、データ転送プロセッサ１つ、浮動小数点プ
ロセッサまたはアルゴリズム高速化プロセッサ４つまで
）。これらのプロセッサの各々は独自のｗＣ５をもって
いる。各ＷＣ５はマイクロコードをアップロードすると
きは、書込みを行ない、診断や中断点を設定するときは
、そこから読取りを行なう必要がある。
（以下余白） モジュール拡弓長オプション すでに上のいくつかの個所で説明したように、第１図に
図示のシステムをモジュール単位で拡張するためのオプ
ションがいくつか用意されている。以下では、これらの
オプションのいくつかを要約することにする。
キャッシュ・バス１４４に接続できるモジュールは次の
２種類がある。
算術演算処理型、これの代表例として、浮動小数点プロ
セッサ・モジュール１３０とアルゴリズムまたはアプリ
ケーション高速化機構１３０°がある。
高速データ（Ｈ２Ｏ）モジュール、これはデータ・キャ
ッシュ・メモリまたは高速入出力チャネルを拡張するた
めに使用されるのが代表例である。このメモリを拡張す
る方法は、　ＤＴＰマイクロコード拡張バス２８２４を
通して高速化サブシステムとのインタフェースとなる大
容量メモリ・サブシステムを使用することとは全く異な
る。　Ｈ２Ｏ法はデータ・キャッシュ・メモリ１４０と
同じバンド幅をサポートするが、大容量メモリ・サブシ
ステムはどの容量は得られない。
多重モジュール構成にすると、浮動小数点プロセッサ・
モジュール１３０型のモジュールを４つまで、Ｈ５Ｄモ
ジュールを２つまで使用できる。これらの数字はアーキ
テクチャに制約要因があるからではなく、機械的および
電気的理由から選択されたものである。
ＦＰ　１３Ｇモジユールはモジュール選択ビットによっ
て選択される。これらは通常制御プロセッサ・千ジュー
ル１１Ｇの制御下に置かれるが、ＶＭＥインタフェース
はこれらのビットを無視することができる。これが使用
されるのは、マイクロコードをダウンロードするときや
デバッグを行なうときだけである。モジュール選択ビッ
トはリセット（これはリセット信号で制御される）を除
き、モジュールの動作をすべての面で制御する。
Ｈ５Ｄモジュールはデータ・キャッシュ・アドレス・バ
スをデコードすることによって選択される。
千ジュール接続 モジュールとの接続について以下要約して説明する。接
続を論理区域別に分類して挙げて、２種類のモジュール
のどちらがこれらの接続を使用するかを示しである。
接続は６個の９６ウエイＤＩＮコネクタを使用して行な
われる。第４０Ａ図と第４０Ｂ図は本好適実施例の物理
的接続構成を示したものである。
本好適実施例では、モジュール接続には次のようなもの
がある。
データ・キャッシュ転送用：２５６ビット・データ、２
３ビットＤＣＭアドレス、８個の書込みイネーブル、保
持レジスタＯＥビット、遅延アクセス信号（例えば、低
速メモリを受は入れるためのクロック・サイクル延長の
ため）、および保持レジスタＣにビット。
ＣＰインタフェース用＝３ビット・アドレス、１６ビッ
ト・データ、１６ビットＣＰシーケンサ・アドレス、Ｃ
Ｐマイクロコード・クロック、ＣＰバイブライン・クロ
ック、ＣＰ書込みゲート・クロック、１つの割込み線、
および１つの条件コード。
マイクロコートのローディング用：　ｃｐ　ｗｃｓ出カ
イネーブル別の線、ＣＰパイプライン出カイネーブル、
ＣＰ　ＷＣ５書込みイネーブル、ＣＰモード、ｃｐ直列
データ・アウト、ＣＰ直列データ・イン、ＦＰ　ＷＣ５
出カイネーブル、ＦＰバイブライン出カイネーブル、Ｆ
Ｐバイブライン・クロック、ＦＰ　ＷＣ５書込みイネー
ブル、ＦＰモード、ＦＰマイクロアドレス選択、ＦＰ上
位／下位ＷＣＳ選択、ＦＰ直列データ・アウト、ＦＰ直
列イン、６個の直列クロック／ＷＣＳロード・マスク信
号、および３ビット直列ループ帰還選択。
汎用目的用：モジュール選択の３ビット、リセット、シ
ングル・ステップ、自走、ＦＰ中断点、マイクロコード
・ループ、　ＦＰリセット、ＨＥＲＥ用の制御信号。
ＤＣ線用二◆５ｖ電源線２１本、−ＳＶ電源線６木、接
地線１６１本。
どのタイプのモジュールもすべての信号をアクセスする
ことができる。
置数値処理モジュール 第１θ図に示すように、各種実施例のうちある非常に有
用な実施例では、複数の数値処理モジュール１３０が使
用されている。この実施例では、モジュール１３０はす
べて制御プロセッサ・モジュール１１０による高度の監
視下に置かれている。　ＣＰモジュール１１０は高度の
監視タスクを実行するだけでなく、数値プロセッサ・モ
ジュール１３０との間で行なわれるすべてのデータ転送
を直接に制御する。数値プロセッサ・モジュール１３０
はすべてキャッシュ・バス１４４　と並列に結ばれてい
る。数値プロセッサ・モジュール１３０の各々は上述し
たように、ＣＰ拡張ロジック４１０を備えている。デー
タ転送プロセッサ・モジュール１２０は上述したように
、キャッシュ１４０と外部との間のデータ転送を管理す
るものである。
データ・キャッシュ・メモリ１４０と数値プロセッサ・
モジュール１３０または１３０’間は高メモリ・バンド
幅で結ばれているので、多くの場合、複数のモジュール
を並列に稼動できるので、データ欠乏が起こることはな
い。
数値プロセッサ・モジュールをいくつ使用して稼動させ
ることができるかは、アプリケーションやアルゴリズム
がどのような混成になっているかよる所が大きい０本好
適実施例では、４つまでに制限されている。この制限を
設けたのは、主に電気的および機械的理由によるもので
ある。しかし、メモリ・バンド幅すべてが使用されてい
れば、浮動小数点プロセッサ・モジュールの数を増やし
ても利点は得られない。
数値プロセッサは独立に稼動するので、モジュール・イ
ンタフェースに、浮動小数点プロセッサ同士の同期また
はデータ交換のためのプロトコルを含める必要はない。
この結果、仲裁の必要がなくなるので、インタフェース
が非常に単純化される。
命令書込みバスは数値またはアプリケーション向きプロ
セッサ（またはその両方）で共用させるのが好ましい、
また、最上位アドレス・ビットは数値またはアプリケー
ション向きプロセッサ（またはその両方）のいずれかが
個別的にアドレス指定されるように、あるいはこれらの
プロセッサのすべてが−緒にアドレス指定されるように
、あるいはこれらのプロセッサ群の一部（全部でなく）
が−緒にアドレス指定されるように、ロジックに従って
判断させるのが好ましい。
つまり、複数の浮動小数点プロセッサを制御するには、
アルゴリズムを存在する浮動小数点のいずれかで稼動す
ること、あるいはその一部が存在する浮動小数点プロセ
ッサの一部または全部で稼動することがあり得ることを
考慮に入れる必要がある。このためには、制御プロセッ
サと浮動小数点プロセッサとの長期的または短期的な関
係を明確化する必要がある。制御プロセッサはどの浮動
小数点プロセッサを制御すべきか、あるいはどの浮動小
数点プロセッサとの間でデータを転送すべきかをサイク
ル単位で選択することができる。長期的関係の場合は、
これはもつと大局的に定義することも可能である。
本好適実施例では、これはどの浮動小数点プロセッサを
使用すべきかを定義する制御メカニズムをサイクル単位
で選択するマイクロコード・ビットを使用することによ
って達成される。この制御メカニズムは他のマイクロコ
ード・ビットを使用することも、レジスタの内容（これ
はマイクロコードによって事前にロードされている）を
使用することも可能である。マイクロコード命令フィー
ルド内のビットを使用して短期（つまり、サイクル単位
）の定義を行ない、レジスタで長期使用を定義すること
ができる。
これらの２モードの使用例を示すと、次の通りである。
短期−４つの浮動小数点プロセッサでＦＦＴを行なうと
きは、制御プロセッサは１つの浮動小数点プロセッサに
数サイクルを使用して、次のバタフ゛ライのデータをロ
ードし、以前のバタフライの結果を収集してから、別の
バタフライを扱う次の浮動小数点プロセッサに移ること
になる。
長期−ベクトル加算を行なうときは、使用すべき浮動小
数点プロセッサはベクトル加算ルーチン（制御プロセッ
サにある）が呼び出される前に選択される。このことは
、制御プロセッサはこの計算にどの浮動小数点プロセッ
サ（またはどのタイプの浮動小数点プロセッサ）を使用
すべきかを知らなくてもよいことを意味する。
第２３図はモジュール・アドレスがどのようにデコード
されるかを図式化して示したものである。
このデコードが実際にはどうような方法で行なわれるか
は、ＦＰモジュール１３０と関連づけて上述した通りで
ある。
キャッシュ・メモリ拡張 上述したように、大容量の拡張メモリをキャッシュ・バ
ス１４４に直接接続することが可能である。このことは
、物理的構成と使用されるデータ転送プロトコルの別の
利点となっている。この種の構造例は第４３図に示され
ている。
物理的および電　的　装ボード 第３８Ａ図と第３８Ｂ図は本好適実施例の物理的レイア
ウトの主要特徴を示したものである。第３８８図は子ボ
ードであり、第３８Ａ図の主ボードより小さくなってい
る。第３８８図は浮動小数点ブロツセサ・モジュール１
３０のハードウェア（付属制御プロセッサ拡張ロジック
を含む）である。第３８Ａ図はデータ転送プロセッサ１
２０、制御プロセッサ１１０の主要部分、データ・キャ
ッシュ・メモリ１４０、コマンド・メモリ１９０．およ
びインタフェース１５０．１６０．１７０、ｉａｏから
なる構成を示している。２つのボードが一緒になって、
第１図に示すような完全なシステムが得られる。
２つのボードは６個のコネクタ３８１Ｏが同じパターン
になっている。これらのコネクタは雄型と雌型になって
いるので、追加のボードを積層することができる０例え
ば、第９図と第１０図に示している構成は複数の浮動小
数点モジュール１３０またはアルゴリズム高速化モジュ
ール１３０’　（またはその両方）を−緒に積層するこ
とによって得たものである（しかし、将来の改良に備え
て、これらの接続にバックブレーンを使用するとさらに
利点が得られる）、そうすれば、さらに都合のよい機城
的構成が得られる。
コネクタ３８１Ｇはそれぞれ９６ビン幅にするのが好ま
しい、そうすれば、キャッシュ・バス１４４の全幅がこ
れらのコネクタを通る場合であっても、十分なビン数を
予備として残しておくことができる。
データ・キャッシュ・メモリ１４Ｇを拡張するための拡
張メモリも、このパターンのコネクタを使用して積層す
ることが可能である。上述したように、キャッシュ・バ
ス１４４上に追加の拡張メモリを接続すると、高バンド
幅チャネルを利用する非常に短時間のアクセス遅延の間
に比較的大きなメモリ空間が得られる０本好適実施例で
は、１ｅａｎｓ以内に２４０ＭＢ／秒の速度で最高１２
ＭＢまでアクセスができる。
第３８Ａ図は最大の個別構成要素の位置を示すと共に、
他の区域における一部の機能の全体的割振りを示してい
る０本実施例で使用されているボードは３段高さのＥｕ
ｒｏｃａｒｄである。　ＶＭＥインタフェース・ロジッ
ク１６０は全体がボードの縁に置かれ、パックブレーン
のスタブ長さを最小にしている。　　（ＶＭＥインタフ
ェース規格は短長のスタブを規定している。） メモリ・バンク５１０は全体が図面の上方の左隅と右隅
にコネクタ３８１０の近くに置かれている。コマンド・
メモリ１９ＧとＶＭＥインタフェース・メモリ６６０も
この区域に置かれている。
ボード中央部の大部分はＣＰ保持レジスタ５６０＾とＤ
ＴＰ保持レジスタ５６０Ｂが占有している。
ＤＴＰ　とＣＰ　ＩＰｕ　３４０と２４０、ＤＴＰとＣ
Ｐシーケンサ３１０と２１０、およびＣＰアドレス生成
機構２３０はすべて別々に示されている。
ＤＴＰモジュールの書込み制御記憶機構３２０は全体が
図面の左下付近のコネクタ３８１０の下方に示されてお
り、ＣＰモジュールの書込み可能制御記憶機構２２０は
全体が右下付近のコネクタ３８１０の下方に示されてい
る。　ＧＩＰインタフェース１７Ｇ、およびＤＴＰマイ
クロコード拡張インタフェース１８０は全体が左下隅に
示されている。（この区域には、−部のＤＩＮコネクタ
（図示せず）が置かれており、このロジックを使用して
サポートできる物理的接続を提供している。）同様に、
右下隅には、データ・パイプ・インタフェース１５０だ
けでなく、その関連コネクタが搭載されている。
第３８Ｂ図に示す子ボードはもっと小形である。
（第３８Ａ図と第３８Ｂ図は同じ縮尺で作図されていな
い。） 保持レジスタ４２０は右上と左上に示されているコネク
タ３８１Ｏ間に置かれている。これらのレジスタの間に
は、ＥＣＬ周辺３８２０があり、ここにＥＣＬ部品（こ
れらの部品は大量の発熱を放出する傾向がある）が置か
れている。（本好適実施例では、ＥＣＬ部品としては、
転送りロック発生機構４１２とＦＰマイクロコード・ク
ロック発生機構４８０がある。）これらの部品は隔離さ
れているので、ＴＴＬの雑音が雑音の少ないＥＣＬ部品
に入り込むのを防止している。） 以上の説明から理解されるように、レジスタ・ファイル
４３０を作るために使用されるチップは、ＡＬＩＩ　４
５０および乗算機構４４０と同様に大形である（本好適
実施例では、これらのチップの各々はビン格子パッケー
ジに納められている。）ＦＰモジュールのＷＣ５４７０
は全体が図面の左中間部に置かれている。そのすぐ下に
、Ｆ−Ｐモジュールの次アドレス・ロジック４７７が置
かれている。ＦＰモジュールの制御ロジックがスタック
としても使用できるスクラッチパッド・メモリ１６０は
物理的に次アドレス・ロジック４７７に近接している。
ＣＰ拡張ロジックは子ボード１３０または１３Ｑ°の各
々の制御ｍのためにＣＰマイクロコードを拡張するとき
使用されるものであるが、その大部分が図示のようにボ
ードの下縁に置かれている。特に、ＷＣ５拡張メモリ４
９Ｇは左下に示されている。
浮動小数点プロセッサ・モジュールを別々のサブボード
に分散して搭載させると特に好都合である。（また、複
数の浮動小数点プロセッサ・モジエールが使用される場
合は、各プロセッサ・モジュール１３０をそれぞれの独
自のサブボード上に置いて隔離するとよい、）数値プロ
セッサ・モジュール１３０は、高速ロジックがそこに含
まれているので雑音を発生しやすく、また、これらの線
と構成要素はＥＣＬレベルを使用するので、雑音の影響
を非常に受けやすい。
さらに、保持レジスタ４２０１局所転送バス４２２、レ
ジスタ・ファイル４３０、転送りロック４１２がすべて
サブボード上に搭載されている。こうすると、最高周波
数線がすべて共通サブボード上で隔離されるので、利点
が得られる。高速ロジックの各部分をある程度隔離でき
るので、これは特に複数の数値プロセッサ・モジュール
を使用する実施例では有利である。
ハ１ｊ１に 本好適実施例では、以下に挙げるＰＡＬ　（プログラマ
ブル・ロジック・アレイ）が使用されている。
現在使用されているＰＡＬはすべてＴＴＬである。大部
分は１６および３２シリーズからのものであるが、他に
もいくつかが使用されている。
しかし、当業者なら容易に理解されるように、他のＰＡ
Ｌ実装を幅広く使用することも可能である０機能をハー
ドウェア・ブロックに分割することは変更可能であり、
ハードウェアで実装したある機能群を変更することも可
能である。　ＰＡＬに現在実装されている機能の多くは
ＭＳＩロジック部品を使用して実装することも、＾ＳＩ
Ｃまたはセミカスタム集積回路にブロックとして実装す
ることも、ＶＬＳＩロジック・チップをプログラミング
することによって実装することも可能である。しかし、
この実装をここで詳細に示したのは、米国特許法の規定
に従うように、本好適実施例の内容をすべて開示するた
めである。
Ｐ　ＰＡＬ 以下は、制御プロセッサ・モジュール１１０に使用され
ている最も重要なＰＡＬのいくつかを簡単に説明したも
のである。
クロック波≦生　ＰＡＬ　２５０ このＰＡＬはＣＰとＤＴＰによって使用されるタイミン
グ波形を生成する。上述したように、４つのクロックが
発生される。これらは各々４つの事前定義波形列の１つ
に従っている。４つの波形列は異なる期間、つまり、入
力クロック期間の４．５．６および７倍になっているこ
とが特徴である。これは、本好適実施例のように４０　
ＭＨｚオシレータが使用されるときは、１００．１２５
．１５Ｇおよび１７５ｎｓに変換される。マイクロコー
ド・クロックとパイプライン・クロックは同じ波形をも
つが、マイクロコード・クロックはマイクロコードをロ
ードするときは、パイプライン・クロックを動作させた
ままにして禁止することが可能である。マイクロコード
・クロックは常に２サイクル（オシレータの）の間高で
あり、そのあと２．３．４またはサイクルの間低になる
（これらの選択はサイクル長入力によって行なわれる）
。サイクル長はＣＰから要求された最大長さ（２ビット
）とＤＴＰから要求された最大長さ（２ビット）から選
択される。サイクル長はパイプライン・レジスタから駆
動されるので（非レジスタ設計にした方がよいが）、サ
イクル長は可能な限り最後の瞬時にサンプリングされて
、ループを回って伝播する最大時間が得られる。このタ
イミングは出力クロックが生成されたサイクルの直後の
サイクルで活動化するので、最初に現れるときよりも重
要である。
タイム２クロツクはマイクロコード・クロックが動作す
る周波数の２倍で動作し、その立上がり縁はマイクロコ
ード・クロックの縁と同じ時間に現れる。
書込みイネーブル・ゲート信号が低のときＶＭＥインタ
フェース・メモリ６６０からの入力がサンプリングされ
る。この入力がメモリ使用中を示していた場合は、サイ
クル長はこの人力が変わるまで延長される。これにより
、メモリ・アクセス時間に余裕ができるので、アクセス
衝突、オフボード通信などによってアクセス時間を遅く
することがで籾る。（この使用中信号は、ＰＡＬ側から
見たときは、書込みゲートが低のとき余分のサイクルを
挿入したように見えるだけである。） クロックを自走させるか、１ステツプ進めるかの選択は
別の入力によって行なわれる。
ＣＤバス・ソースＰＡＬ このＰＡＬはどのソースにＣＤパス１１２を駆動させ、
該当装置の出力イネーブル線を駆動させるかを選択する
ＣＰマイクロコード・ビットをデコードするものである
。いずれかの１６ビット・ソースが選択されると（アド
レス生成機構２３０など）、このＰＡＬは符号／ゼロ拡
張ＰＡＬ　２１６を活動化させる信号も出力する。リセ
ット信号が活動しているときは、どのソースも選択され
ない。
ＴＤババス２２のデータ・ソース・フィールドのデコー
ドも同じ種類のＰＡＬを使用して行なわれる。
ＴＤババスソースを選択するＰＡＬも、それぞれの対応
するＦＩＦＯ空状況信号でＦＩＦＯ読取りをゲート操作
するロジックを備えているので、空のＦＩＦＯが読み取
られるのを防止する（　ＦＩＦＯ内にエラーを起す原因
になる） Ｕバｌｊ」迂廷 このＰＡＬＧｔＣＤバス１１２上のデータの宛先を選択
するＣＰマイクロコードをデコードして、該当装置の読
取りイネーブル線を駆動するものである。
ＴＤババス２２のデータ宛先ビットのデコードも同じ種
類のＰＡＬを用いて行なわれる。
ソースまたは宛先装置が駆動する必要のあるチップ・イ
ネーブル線をもっていると（例えば、ＶＭＥインタフェ
ース１６０やコマンド・メモリ１９０におけるメモリ）
、それぞれのチップ・イネーブル線が駆動される。
号　ゼロ拡張ＰＡ１２１に のＰＡＬはイネーブル信号およびソース・データの高ビ
ットに応じて、符号またはゼロ拡張機能を実行する。使
用するのが好ましいＰＡＬは８ビット幅だけであるので
、すべての符号／ゼロ拡張操作にはこれらが対で使用さ
れる。このＰＡＬは２個所で使用されている。一方の対
（第２Ａ図にブロック２１６で図示）はＣＤバス１１２
に、もう一方の対（第３Ａ図にブロック３１６で図示）
はＴＤババス２２につながフている。
バス・ソース・ロジックは、　１６ビット・ソースがア
クセスされるとき、イネーブル・ビットを符号／ゼロ拡
張ロジック２１６に送るものである。
第１４Ａ図と第１４Ｂ図はこのＰＡＬの構成と動作を示
している。さらに詳しくは、第１４＾図は若干異なる実
施例を示している。つまり、各符号／ゼロ拡張操作で３
個の８ビット・マルチプレクサが使用されている。これ
により、本好適実施例では不可能である単一バイトの使
用が可能になった。第１４８図は第１４八図のハードウ
ェアで使用されるコマンド構造を示している。
マルチウェイ　　アドレス指　ＰＡＬ　２１７このＰＡ
Ｌはシーケンサ３１０のマルチウェイ分岐機能を実装す
るために使用される。このＰＡＬは３ビット条件コード
を受は取り、それをマイクロコード定数フィールドの最
下位３ビットに挿入する。修飾された定数フィールドは
シーケンサ３１５上にフィードバックされる。シフト・
フィールド入力は結果を左に０％　ｌまたは２桁シフト
するかどうか（つまり、１１２または４をかけるかどう
か）、あるいは入力定数フィールドを未変更のまま送る
かどうかを制御する。別の人力はこのＰＡＬの３状態出
力ドライバをイネーブルする。
第３Ａ図に示すように、このＰＡＬは３状態バツフア３
１１１と並列に接続するのが好ましい、定数フィールド
の最下位８ビットだけがＰＡＬ　３１７に送られる。最
上位８ビットはバッファ３１８に送られる。
（好ましくは、修飾された定数フィールドは相対シーケ
ンサ命令で使用されるが、その使用に注意すれば、絶対
または間接命令で使用することも可能である。）マルチ
ウェイ分岐操作は、第３０図を参照して以下に詳しく説
明する。
データ人力条件コード選択ＰＡＬ このＰＡＬ　（ＤＴＰモジュール１２０に置かれており
、第３図にマルチプレクサ３１２で示されている）はＤ
ＴＰマイクロコード・シーケンサ３１０でテストできる
１組のＦＩＦＯ状況コードを選択する０選択された組の
条件コードはデコードされ、シーケンサ３１０に送られ
て、これらの条件に基づくマルチウェイ分岐が行なわれ
る。これらの条件信号のソースは、４つのバス入力イン
タフェース、つまり、ＧＩＰインタフェース１７０、デ
ータ・パイプ・インタフェース１５０の２つの入力ボー
ト、およびＶＭＥインタフェース１　ｊ　Ｏの１つの中
にあるものが選択される。
打見２銭 以下は、データ転送プロセッサ・モジュール１２０とイ
ンタフェース機構１６０．１７０．１１１０で使用され
ている最も重要な機能のいくつかを簡単に説明したもの
である。
ＶＭＥアドレス・デコードＰＡＬ １つのＰＡＬはＶＭＥアドレスの最下位ビットと５アド
レス修飾ビットをデコードする。その出力はＶＭＥアド
レスとアドレス修飾子が以前に選択されたビットと一致
すると活動化する。（アドレスとアドレス修飾子の組合
わせは最高１６までプログラミングでき、そのうちの１
つは４ビット切替え信号によって選択される。）ＶＭＥ
割込みＰＡＬからの人力もあり、これは割込み承認サイ
クルがいつ進行中であるかを示している。これは出力を
駆動するようにデコードされたアドレスとＯＲがとられ
る。
ＶＭＥアドレス・バスの最上位アドレス・ビット（１Ｂ
−３１）も同じようなＰＡＬを使用してデコードされる
。このＰＡＬでは、アドレスの上位８ビットを使用する
か無視するかが別の入力で選択される。
ＤＭＡ　ＦＩＦＯ状況とクロック制御ＰＡＬこのＰＡＬ
はＤＭＡ　ＦＩＦＯ６７０からのクロックと状況信号の
経路を制御する。また、このＰＡＬはこれらのＦＩＦＯ
のクロックを［１Ｍ＾コントローラ６４０の制御下に置
くか、ＶＭＥインタフェースからデコードするかを制御
する。
ＶＭＥ読取りと書　みデコードＰＡＬ６１１読取りデコ
ードＰＡＬはＶＭＥバスからの８つ）読取りソースをデ
コードする。内部ＶＭＥアドレスはデータ・ストローブ
、書込みイネーブル、およびボード選択信号によってデ
コードされ、修飾される。
書込みデコードＰＡＬはＶＭＥバスからの９つの書込み
ソースをデコードする。内部ＶＭＥアドレスはブタ・ス
トローブ、書込みイネーブル、ボード選択、およびＶＭ
Ｅ書込みイネーブル信号によってデコードされ、修飾さ
れる。　ＶＭＥ書込みイネーブル信号は各種書込みイネ
ーブルまたはクロックのセットアツプと保持条件をνＭ
Ｅバスのタイミングから独立して制御するために使用で
きる。
ＶＭＥスレーブ・アクセス・タイミングＰＡＬこのＰＡ
Ｌはバス・コントローラ６５０においてデータ転送確認
通知のタイミングを発生する。このタイミングは、デコ
ーダ６１１が受は取るのとほぼ同じアドレスと修飾子も
このＰＡＬへの入力となるので、読み書きされるレジス
タまたはメモリに合わせて調整することが可能である。
２重ボートＶＭＥメモリ６６０が使用中であれば、この
タイミングは別の人力によって遅延される。（これが行
なわれると、使用中信号が終了したあとで追加サイクル
が挿入される。） 直列ループがデータのシフトに使用中であれば、タイミ
ングは別の人力によって遅延される。
データが直列ループ・レジスタ８８０に書き込まれると
き、ＶＭＥ書込み信号が高になったあとで３サイクルの
遅延が挿入されるので、直列ループ・ステート・マシン
（別のＰＡＬにある）は余裕をもってデータをラッチ・
インすることができる。
このＰＡＬはＶＭＥインタフェース・メモリ６５０がア
クセスされるときは、イネーブル信号も発生する。
信号ループ制御ＰＡＬ このＰＡＬはマルチプレクサ２７１Ｏとステート・マシ
ン２７４０を実装して、いる。ステート・マシン機能は
直列ループ内の書込み可能制御記憶機構の各々とのイン
タフェースで８１８個の直列／並列レジスタを制御する
ように接続されている。（これらには、ＣＰ　ＷＣＳ　
２２０とＤＴＰ　ＷＣＳ　３２０のほかに、プロセッサ
・モジュール１３０の各々にあるＦＰ　ＷＣＳ　４７０
とＦＰ　ＷＣ３拡張部分４９０が含まれる。）ステート
・マシンはシフト・レジスタと直列データ・クロックを
制御する。シフト・レジスタとの間でデータ転送が行な
われているときは、シフト・レジスタと直列データ・ク
ロックはアクセスのタイプ（つまり、読取りか書込み）
に応じて、またモード信号に従って制御される。直列ル
ープ・モード信号は次の３モードの１つを指定している
。
＋）ＡＴＡ　ＨＯＬＤ　（ＤＯ）　：　　通常のレジス
タと同じように読み書きを行なう。
ＤＡＴＡ　５）！ＴＦＴ（１（１）：通常のレジスタと
同じように読み書きを行なうが、直列データ・クロック
を切り替えている間に直列ループを回って１６ビットだ
けデータをシフトする。
ＤＡＴＡ　Ｐｔ１ＬＳＥ（１１）：通常のレジスタと同
じように読み書きを行ない、直列データ・クロック・パ
ルスを１回発生する。
ＤＡＴＡ　５ＩＩＩＦＴモードでは、ステート・マシン
はあるサイクルでシフトし、次のサイクルで保持するよ
うにシフト・レジスタを制御する。この２サイクル・パ
ターンは１６回繰り返され、その結果、シフト・レジス
タの内容が直列ループ内に挿入される。保留サイクルで
は、直列データ・クロックが主張される。データがシフ
トされている間、使用中信号は活動しており、そのシフ
トが終るまでシフト・レジスタへの以降のＶＭＥアクセ
スを保留にする。
ＤＡＴＡｊｌｌＬＳＥ−［−−ドでは、書込み操作）３
００−４００ｎｓ後に、直列クロックは一度だけ高パル
スになる。このパルスは＠８１８＠シャドウ・レジスタ
内部の内部フリップフロップをアップロードする。
（これらのシャドウ・レジスタの各々は内部フリップフ
ロップを備えており、これはデータをそれぞれに対応す
るＷＣ５にバックロードするときその動作モードを制御
する。このＤクロックがパルスを発生するときは、直列
ループを回ってデータはシフトされない、（この遅延に
より、データは安定化する。つまり、ループを回って伝
わっていく、）この操作時は、使用中信号は活動化され
て直列ループへのＶＭεアクセスを禁止する。
このＰＡＬは４個の直列ループ帰還路２２５Ｂ、　２２
５Ｇ。
２２５Ｄ、　２２５Ｅ、および再同期化フリップフロッ
プ２７２０を収集するマルチプレクサ２７１Ｏも備えて
いる。
ＤＣＭとＤＣＭ　Ｉ／Ｆ　ＰＡＬ 以下は、キャッシュ・メモリ１４０と、　ＦＰモジュー
ル１３Ｇ上に置かれているが、キャッシュ・メモリ１４
０とのデータ・インタフェースを取り扱うＣＰ拡張ロジ
ックで使用される最も重要なＰＡＬのいくつかを簡単に
説明したものである。
ＤＣＭアドレス・デコードＰＡＬ このＰＡＬはマルチプレクサと一緒に第５図にブロック
５６０で示されている。このＰＡＬはデータ・キャッシ
ュ・メモリ・アドレスをデコードする。
２つのアドレス入力が用意されている０人力５１６はＣ
Δババス１１のビット１９−２５に対応しており、人力
５１７はＴ＾ババス２１のビット１９−２５に対応して
いる。仲裁ロジック５３５によって生成される制御線５
２１はどちらのアドレスをデコードするかを選択する。
１）ＣＭ保持レしタスＩＪ御ＰＡＬ このＰＡＬ　（ＣＰとＤＴＰマイクロコード・ストリー
ムによって制御される）はデータ保持レジスタ５６０＾
、５６０Ｂ、および４２０の３つのバンクを制御するた
めに使用される各ｆｊｌｉ制御信号を発生する。マイク
ロコード・ビットはクロックと出力イネーブル信号を駆
動するようにデコードされる。バンク５６０Ａを制御す
る信号はＣＰアクセス信号５３６によって制御される。
バンク５６０Ｂを制御する信号は、ＤＴＰボートの方が
優先度が低いので、ＣＰアクセス信号５３ＢとＤＴＰア
クセス信号５３７の両方によって制御される。
レジスタ・バンク４２ｏ（浮動小数点モジュール上のＦ
Ｐ保持レジスタ）を制御する信号は該当のモジュール選
択信号とＡＮＤがとられる。クロック信号はすべて正の
クロック祿のタイミングを制御するために、書込みイネ
ーブル・ゲート・クロック信号によって修飾される。
別の組の信号はアクセス・サイクルでメモリ出力をディ
スエーブルすることができる。これにより、保持レジス
タはデータ・キャッシュ・メモリに書き込まなくても読
み戻すことができる。（これらの信号は書込みマスク情
報をアクセスするために別のＰＡＬでも同じように使用
される。）（以　下　余　白） ＤＣＭ書　みフラグ・レジスタＰＡＬ 書込みマスク・ロジック５３０（８ビット書込みマスク
信号５１２をメモリ・バンク５１Ｏに送る′）は複数の
ＰＡＬを使用して実装されている。　ＤＴＰインタフェ
ース・レジスタ５６０Ｂに対応するＰＡＬを最初電に説
明する。ＣＰモジュール１１０によフてアクセスされる
他のレジスタ・セット５６０＾の状況の追跡は、同じよ
うなＰＡＬを使用して行なわれる。
このＰＡＬの目的は、保持レジスタ５６０８内の８Ｆ語
のどれにＤＴＰによって書き込まれたかを覚えているこ
とである。データ・キャッシュ・メモリ書込みが必要で
あるときは、このＰＡＬの出力はＤＴＰ保持レジスタか
らの並列書込みにマスクをかける。更新されているＦ語
だけが実際にはデータ・キャッシュ・メモリ・バンク５
１０に書き込まれる。保持レジスタに対する書込みが行
なわれると、対応するフラグ・ビットがＰＡＬ内にセッ
トされる。セットされるフラグ・ビットはこれらの条件
の下でＤＴＰアドレスからデコードされる。フラグ・ビ
ットはデータ・キャッシュ書込みが行なわれるとクリア
される。しかし、操作はパイプライン化されているので
、ＤＴＰは同じサイクルで保持レジスタ５６０Ｂに書き
込むことができる。その場合には、フラグ・ビットはセ
ットされたままになる。
さらに、８フラグ・ビットすべてを同時にセットするこ
とも可能である（マイクロコード・コマンドを受けて）
、これにより、ブロックで書込みを行なうことができる
。リセット信号はフラグをクリアする。ロジックは完全
に同期しており、クロック発生機構２５０によって発生
したマイクロコード・クロックによってクロックがとら
れる。
別の人力信号は読み戻しモードをイネーブルする。この
モードでは、フラグ・レジスタの状態を下位２ビットを
使用して直列に出力することができる。マイクロコード
はこの下位２ビットにあるフラグ・ビットを読み取るこ
とができ、他のフラグ・ビットと入れ替えることにより
、マイクロコードはすべてのフラグ・ビットを読み取る
ことができる。　ＤＴＰアドレスは、３フラグ・ビット
のどれを偶数フラグ・ビットと入れ替え、どれを奇数フ
ラグ・ビットと入れ替えるかを選択する。
ＦＰ書′みマスクＰＡＬ このＰＡＬはＦＰ保持レジスタとデータ・キャッシュ・
メモリ間の転送に対して書込みマスクを・生成する。マ
スク生成を制御するパラメータには、書き込むべきＦ語
の個数と先頭のＦ語がある。
ＦＰ　　ＰＡＬ 以下は、本好適実施例においてＦＰモジュール１３０に
使用されているプログラマブル・アレイ・ｄシック機構
（ＰＡＬ）を簡単に説明したものである。
ＷＣＳロード・イネーブルＰＡＬ このＰＡＬはマイクロコードをＦＰモジュール自身のＷ
Ｏ２４７０に、およびＣＰモジュールの拡張ＷＣＳ４９
０（つまり、ＦＰモジュールに置かれているｗＣ５部分
）またはそのどちらかに、モジュール選択信号でロード
するとき使用される一部を修飾する。
ホスト−ソース・モジュール選択ＰＡＬこのＰＡＬはホ
ストからのモジュール・アドレス入力を局所スイッチ設
定値と比較して、そのモジュールが選択されているかど
うかを確かめるものである。１組の人力でｗＣＳロード
がイネーブルされて行なわれる。
モジュール当たり１ビット・アドレスが用意されている
ので、ＷＣＳ書込みをモジュール１３０のすべてに対し
て独立して制御することができる。
（これと対照的に、上述したように、データ・アクセス
は最大子ジュール数より少ないビットをもつモジュール
・アドレスを使用するので、モジュールのあらゆる組合
わせを選択することができない、） 第２８図に示すように、直列コマンド・ループの好まし
いトポロジは、２つのループ部分２８４０が各数値処理
モジュール１３０に入るようになっている。一方の部分
２２５Ａは入力をそのモジュール自身のＷＯ２４７０に
送り、もう一方の部分２２５Ｃは人力をそのモジュール
上のｗＣ５拡張部分４９０に送るようになつている。従
って、２つの別個の出力コマンドが与えられるので（し
かもモジュール・アドレスによって修飾されて）　、Ｗ
にＳ　４７０とｗＣ５拡張部分４９０はそれぞれの出力
を共通帰還バス２２５Ｅと２２５０　（それぞれ）に送
り出し、モジュールのどれかが選択されたときに、その
モジュールによつて駆動させることができる。
ＣＰモジュール゛　　ＰＡＬ このＰＡＬはＣＰによって選択されたモジュール・アド
レスを、局所保管値と突き合せて比較するものである。
一致するものが見付かると、４つの出力が主張される。
これらの出力のうちの２つは制御信号がクロックをとる
ようにイネーブルするか、保持レジスタ４２０を出力イ
ネーブルする。もう１つの出力信号はＬＥＤを駆動して
、とのＦＰモジュールが選択されたかをビジュアルで表
示する。
最後の出力は主ボードに返される条件コード・ビット（
選択済み）をイネーブルする。この最後の出力はＣＰ拡
張マイクロコードで制御されるロジックに対する修飾信
号であり、マイクロコード・フィールド（またはレジス
タ格納値）で定義された処置が行なわれるようにイネー
ブルするものである。
ＦＰ−ＷＣ５制御ＰＡＬ ２つのＰＡＬがＷＣ５４７０を制御するために使用され
る。これらの２つのＰＡＬは別々の区域に置かれている
が、両方ともＷＣ５に影響を与えるので、相互にインタ
ロックするようになっている。−数的には、最初のＰＡ
Ｌは命令レジスタ（これは上述したようにマイクロコー
ド短縮のために使用される）を制御するために使用され
る。もう１つは並列マイクロコード・ローディングを制
御するために使用される。
最初ノＰＡＬはＷＣ５４７０Ｌある２”Ｍ）ＲＡＭチッ
プの出力イネーブルを制御する６本好適実施例では、Ｗ
Ｃ５４７０は２つのＲＡＭチップを使用して構成され、
インタフェース・レジスタ・セット４２０とマツチして
並列ローディングが行なわれるようにしている。（本好
適実施例では）キャッシュ・バス１４４は６４ビット・
データ通路までに多重化されてＦＰモジュール１３０に
送り込まれるので、ＷＣＳ４７Ｇを２つの部分に分割す
ると、マイクロ命令（本実施例では、１０４ビット長）
の並列ローディングにマツチすることになる。
ホストがマイクロコードをロードするときは、命令レジ
スタはディスエーブルされる。その場合には、命令レジ
スタの出力は必ずディスエーブルされるので、ＲＡＭ出
力はホストによって生成された信号によって制御される
。
２番目のＰＡＬは２つの個別機能を実行する。これらは
ハードウェアによる短縮を実現するときだけ結合される
。
最初の機能はホストによるＷＣ５の読取り時にパイプラ
イン・レジスタ４７６のどちらのバンクをイネーブルさ
せるかを制御するものである。
２番目の機能は転送の長さ、つまり、保持レジスタとレ
ジスタ・ファイル間で転送すべき語の数を調整するもの
である。
パイプライン・レジスタの出力イネーブル信号は２つあ
り、これらは同時に活動することはない、（これらの信
号はレジスタ４７６の２つのバンクをイネーブルするた
めに使用される。他の個所で説明したように、この構成
はｌｌＩＣ５４７０の２バンクに対応している。）バイ
ブライン・レジスタのどちらかを出力イネーブルさせる
ためには、使用中信号が非活動に、モジュール選択とＦ
Ｐパイプライン・レジスタ出力制御（ホストからの）が
活動していなければならない。
転送長さフィールドは、１が転送すべき１語を、２が２
語を（以下同じ）を表すようにコーディングされる。８
語を転送することを指定するときは、０が使用される。
転送りロック発生機構（キャッシュ・バス・インタフェ
ース４６Ｇの一部）は、転送サイクルの回数を知ってい
る必要があり、これはマイナ・サイクルに１を加えた数
である（バイブラインをセットアツプする場合）。
マイナ・サイクルの数は転送長さとその開始位置と共に
変化する。
ハンドシェイク争ロジックＰＡＬ ２つのＰＡＬがハンドシェイク・ロジックを制御するた
めに使用される。最初のＰＡＬは２つの独立機能を実行
する。最初の機能はＣＰとＦＰモジュール１３０間のハ
ンドシェイキングを制御する。（この機能では、第２２
図に状態図を示すようなステート・マシンにこの機能を
もたせている。）もう１つの機能（最初の機能と独立し
て）はレジスタ・ファイル４２０が２！！バツフア・モ
ードで使用されるときバンク選択を制御する。（このモ
ードの動作原理は第２０図に示されており、上述した通
りである。） へンドシェイキング・ステート・マシンはＣＰがＦＰ待
ちにあることを、ＣＰＷ＾ＩＴ出力ＨＬを駆動すること
によって通知する。　ＦＰが待ちにある場合は、ハンド
シェイキング・ステート・マシンはＦＰＷＡＩＴＨＬを
駆動することによってこれを知らせる。
ＣＰＷＡＩＴとＦＰＷＡＩＴが共に８１であり、ＣＰが
その完了信号を主張した最初のプロセッサである場合は
、次のような手順で行なわれる。
１、ＣＰＤＯＮＥが旧であることが見付かったときは、
ＦＰＷＡＩＴはＬＤに駆動される。
２、ＣＰＤＯＮＥが旧ニなるまテｃＰＷＡＩＴはＨｌノ
ままで、制御はその状態のままである。
３、ＦＯＤＯＮＥがＨｌニなると、ＣＰＷＡＩＴはＬＯ
ニ駆動される。
４、ＣＰＷＡＩＴトＦＰＷＡＩＴ信号は、対応すルＤＯ
ＮＥ信号が否定されるまで共にＬＯのままである。
上記手順は、ＦＰがＦＰＤＯＮＥを最初に主張した場合
にも行なわれるが、その役割は反対になる。
ＣＰＤＯＮＥとＦＰＤＯＮＥが共に同時に到来した場合
（つまり、共に同じクロック縁で最初にＨｌでサンプリ
ンクサレル場合）は、ＣＰＷＡＩＴトＦＰＷＡＩＴが共
ＬＬＯｅなる。
このＰＡＬのバンク・スワップ側は上述したＣＰ／ＦＰ
ハンドシェイキングが切り離されている。このステート
・マシンを制御する２人力信号は５ＣＰＢＡＮ１５ＥＬ
とＦＰ５１ＦＡＰ？’　ア！、　５ＣｐＨＡＮＫ５１ｉ
１　ＦＰがスワップ点まできたときＣＰにバンクをどの
ように割振らせるかを指定している。　ＦＰがスワップ
点までくると、そのスワップ点を通り過ぎるまでＦＰＳ
ＷＡＰを活動状態に駆動する。スワップ点はＣＰ／ＦＰ
ハンドシェイキング・ロジックによって同期化される。
　ＦＰＳＷＡＰ点では、５ＣＰＢＡＮＫＳ！Ｌ（Ｆ）状
態ｊｆＢＡＮＫｓＥＬ出力の新しい状態であり、スワッ
プ点の外では、ＢＡＮＫＳＥＬ状態は未変更のままであ
る。
最初のＰＡＬはＦＰと同期して動作するので、もう一方
のＰＡＬはＣＰ千ジュール１１０が終了したこと、また
はバンクの交換を望んでいることを示すＣＰ同期信号を
捕捉するために使用される。
この第２のＰＡＬは３つのハンドシェイク・モード・ビ
ットによって制御される（モジュール選択信号による）
、３ハンドシエイク・モード・ビットは次のように割り
振られている。ビット０と１は００がノー・オペＬ’　
　Ｅ／ｉｉ：／、０１１ｆｉＣＰＯＯＮＥをセット、ｌ
ＯがＣＰＤＯＮＥをクリア、１１がテスト・モードの処
置がとられるようにコード化されている。これとは独立
して、ビット２はレジスタ・バンクを交換することを要
求実る。
ＣＰＤＯＮＥ状態は命令がセットまたはクリア操作であ
る場合を除き、マイクロコード・サイクルにまたがって
未変更のままである。
このＰＡＬはモード・フィールドのビット２の正の縁を
、新しい入力を以前にレジスタ格納されたものと比較す
ることによって検出する。縁が検出されると、これによ
りパンク選択出力の状態が切り替えられる。
皿へｍフ醜 ＣＰＷＡＩＴ、ＦＰＷＡＩＴ　、およびいくつかの割込
み信号でクロック縁を捕捉するために別のＰＡＬが使用
される。エラー割込みは中断点割込みと同じ割込み出力
を共用するが、独自のマスク・ビットをもっている。出
力は対応するマスク・ビットがＬＯに駆動されるとリセ
ットされるが、このマスク・ビットは以後の割込み縁を
検出するために）■に戻しておかなければならない。
マイクロアドレスとクロック制ＰＡＬ このＰＡＬはＦＰマイクロアドレス・ソー、２の制御と
ＦＰクロックの制御の２つの独立機能を実行する。
マイクロアドレス・ソースは２ビットの入力によって選
択され、次のようになっている。　（００）ＦＰ次アド
レス・ロジック４７７、（０１）　ＣＰマイクロアドレ
ス２１１＾：　（１０）開始アドレス・レジスタ４７９
（連り；（１１）スタック４７８の出力、別の入力で２
ビット選択コマンドを無視することも可能である。その
場合には、　ＣＰマイクロアドレスはモジュールがイネ
ーブルされるとイネーブルされる。この人力を使用する
と、ホストはセットアツプやデバッグ時にＷＣＳ　４７
０をアクセスすることができる。
ＦＰクロック生成機構４８０（これは本好適実施例では
ＥＣＬが使用されている）を制御する出力は次ように選
択ができる。　（００）ＦＰマイクロコード・クロック
を自走させる。　（０１）ＦＰマイクロコード・クロッ
クを停止させる。別の論理条件はＦＰクロックを別の入
力によって制御させ、クロックがその主張があったとき
自走するようにする。
直１１　　並すロード゛士 このＰＡＬはマイクロコードをホストまたはＣＰからＦ
ＰモジュールのＷＣＳ　４７０にロードすることを制御
する。ホストによってロードされるマイクロコードは直
列ループを使用する必要があるが、ＣＰはマイクロコー
ドを並列にロードすることができる。注目すべき点をい
くつか挙げると、次の通りである。
１、Ｗｃｓ　４７０に使用されているパイプライン・レ
ジスタは個別の出力イネーブルをもっていないので、こ
れらはデータ・バスでの競合を防止するために別々に使
用される。
２．２つの直列データ・クロック信号の依存性はホスト
またはＣＰが選択されたかに応じて切り替えられる。
３、ホストが直列ループを制御する場合は、モード信号
は両方のデータ・クロックを一緒に駆動させるか（通常
データ・シフト）、一方だけを駆動させるか（別の信号
で選択されたもの）を選択する。直列データ・クロック
はＷＣＳ　４７０からデータを読み戻すときもこれと同
じように制御される。
肚ｉへ及ブ三：ぽヱ杜 このＰＡＬはＷＣ５拡張部分４９０にあるマイクロコー
ド・フィールドをデコードして、レジスタ４２０のどち
らをアクセスするかを選択するものである０選択された
レジスタには、ＲＣＲＥＧＤＩＲがＬＯのときだけ書き
出される。　ＸＦＲＥＧ、　ＦＰＲＥＧ、　ＬＩＡＲＥ
ＧまたはＭＲＥＧの中から１つ選んでそこに書き込むこ
とのほかに、実行される機能には他に２つある。
１、ＣＤバス・トランシーバ４４４に対する方向と出力
イネーブル制御が生成される。
２、中断点をクリアするマイクロコード・ビットは書込
みゲート・クロックで書込みイネーブル・ゲートがとら
れる。ここで短パルスが使用されているのは、再始動直
後に現れる中断点を見失うのを防止するためである。（
これは、新しい中断点が現れたときＣＰがまだ前の中断
点をクリアする信号を低に維持していると問題を起すこ
とおそれがある。）従って、この信号はそれを短時間に
保つクロックでＯＲをとるようにしている（活動−低へ
Ｎ１））。
クロック／ストローブはすべてＣＰＭＣＣにおよびＣＰ
ＭＣＣＫＷＧによって修飾されて、マイクロコード・サ
イクル内でタイミングを設定するが、モジュールが選択
されていなければディスエーブルされる。
ｃｐ読取りデコードＰＡＬ このＰＡＬはＣＰマイクロコード・フィールドをデコー
ドして、レジスタ４８０のどちらをアクセスするかを選
択するものである０選択されたレジスタはＲＣＲＥＧＤ
ＩＲが旧のときだけ読み取られる。
保持レジスタ制御ＰＡＬ　４６１ ２つのＰＡＬが保持レジスタ４２０からの出力を制御す
るために使用される。
最初のＰＡＬは各月のレジスタ４２０に対するクロック
をイネーブルするために使用される転送シーケンス波形
を発生するものである。各転送サイクルは転送長さで指
定された通りに、１〜４マイナ・サイクルの間持続する
。（「マイナ・サイクル」期間は上述したように、転送
りロック４１２によって発生する。）各マイナ・サイク
ルで対のＦ語が転送されるが、そのうちの１語は別のＰ
ＡＬによって禁止されることがある。転送シーケンス波
形は４つの線上に「遊歩ＬＯＪとして現れる。
循環列内で最初に主張される線はＸＦＨＲ５Ｔ＜ｌ：２
＞によって制御され、ＸＦＩＮＩＴが旧のときだけ現れ
る。　ＸＦＩＮＩＴは最初のサイクル時だけ活動し、後
続のサイクルでは現在のシーケンス波形が次の線を制御
するために使用される。　ＩＩｃＸＦＤＩＲは転送方向
が保持レジスタ４２０からレジスタ・ファイル４３０へ
のとき、ＬＯＯＰＢＡＣにモードが働いていなければ、
）ＩＲＣＫＥＮＰ＊＜０：３＞をディスエーブルする。
　ＩＩＲｃＫＡＬＬは通常の開始および長さ制御を無視
して、すべてのクロック・イネーブルを同時に活動化さ
せるので、１回のサイクルでデータを４コピーしてすべ
てのレジスタ対に入れることができる。
ＸＦＴＹＰＥ入力は波形列が通常の転送サイクルに対す
るものか、並列マイクロコード・ロード・サイクルに対
するものかを選択する。後者の場合には、常に２つのマ
イナ転送サイクルがあり、そのタイミングが若干具なる
ことがある。この人力は保持レジスタに対するすべての
クロックを禁止することができる。
第２のＰＡＬは各レジスタ対を出力イネーブルするため
に使用される転送シーケンス波形を生成するものである
。これらの２つのＰＡＬは相反する転送方向で使用され
る。
「クロック・マスクＪ　ＰＡＬは、保持レジスタ４２０
を構成する８個の３２ビット・レジスタ（Ｆレジスタ）
に書き込みを行なうことを制御するために使用される８
個のクロック・イネーブルを生成でるものである。１回
の主転送サイクルで、８個までのＦ語をレジスタ・バン
ク４２Ｇの８個の別々のレジスタに送り込むことができ
る。入力は更新する必要のある最初のレジスタ（０，、
，７）　と更新すべきＦレジスタ（１，、，８）の個数
を示し゛ている。
ＰＡＬはそれに応じて、更新すべきすべてのレジスタに
対してビットがセットされたマスクを生成する（主転送
サイクル内で）、転送方向が保持レジスタ４２０からレ
ジスタ・ファイル４３Ｇへのときは、すべてのマスク・
ビットは）ＩＩにセットされるので、保持レジスタへの
書込みは一切防止される。同様に、マイクロコード・ロ
ード・サイクルが現れている場合は、クロックはディス
エーブルされる。すべての保持レジスタがクリアされる
場合（もう１つの信号によって指示された通りに）は、
イネーブルは低にセットされるので、すべての保持レジ
スタが更新される。
保持レジスタ開始アドレスＰＡＬ このＰＡＬは４：１マルチプレクサとそのあとに続くレ
ジスタからなっている。マルチプレクサへの人力となる
ものには、レジスタからの保持レジスタ（ＨＲ）開始ア
ドレス、マイクロコード命令からのＨＲ開始アドレス、
ＣＰアドレス・バスからのＦＲ開始アドレス、前のＨＲ
開始アドレスの４つがある。
モジュールが選択されない場合は、前のＨＲ開始アドレ
スが残される。
レジスタ・ファイルＷＥ　　御 このＰＡＬはレジスタ・ファイル４３０に対する書込み
イネーブルを制御する。マイナ・サイクルで１個または
２個のＦ語がレジスタ・ファイルに書込むことができる
。開始位置と長さの６ビットはクロック・イネーブル・
マスクが生成されるとき同じ方法で書込みイネーブル・
マスクを生成するために使用される。マスクからの該当
２ビットはどちらのマイナ・サイクルが進行中であるか
に応じて、下半分書込み信号または上半分書込み信号か
ら順序付けられる。ループバック・モードが活動してい
るときは、書込みイネーブル・マスクはディスエーブル
される。別の信号はすべてのマイナ・サイクルで両方の
語を強制的に書き込むために使用できる。
下半分書込み信号と上半分書込み信号は転送方向が正し
くないか、転送タイプがマイクロコード・ロード機能で
あると、ディスエーブルされる。
人力信号はレジスタ・ファイルの読取りまたは書込みモ
ードを選択するためにもコード化される。
使用中信号線は保持レジスタ・データ・パス４２２が使
用中であることを指示するものである。
レジスタ・ファイル・アドレス　飾ＰＡＬこのＰＡＬは
そジュールが選択されたときレジスタ・ファイル・アド
レスをレジスタに格納する。
そうでない場合は、前のアドレスが保持される。
アドレスの最上位ビットはソフト２重バッファリングが
行なわれるように修飾される。２ビット信号はどのタイ
プの修飾を最上位ピッ・トに対して行なうかを選択する
。オプションには次のものがある。
１．入力ビットの使用、これは物理アドレス指定モード
である。
２．８ＡＮＫＳＥＬの使用、これは２重バッフトモード
である。
３．８ＡＮＫＳＥＬの反転値の使用、これはプレビュー
・モードであり、ＣＰまたはＦＰはパンクを交換し合わ
なくても２重バッファの反対側にあるデータがアクセス
できる。
レジス・ファイル・アクセス増　機構 このＰＡＬ　　（イネーブルされているとき）はレジス
タ・ファイルのポインタを増分する。従って、アドレス
は各マイカ・サイクル（転送りロックの）ごとに増分し
て、レジスタ・ファイル４３０から次の対の番号を取り
出したり、次の対を書き込んだりすることができる。制
御入力は、保持レジスタ４２０からレジスタ・ファイル
４３０への転送の最初のマイカ・サイクル期間アドレス
定数を保持することを可能にする。これが必要なのは、
データ通路がパイプライン化されているからである。
データ有効性制御ＰＡＬ このＰＡＬはレジスタ・ファイル４３０の偶数側と奇数
側に対するデータ有効性信号を制御する。マイカ・サイ
クルで、１個または２個のＦ語をレジスタ・ファイルに
書き込むことができる。開始アドレスと長さに応じて、
データの１語または２語がこのマイカ・サイクルで有効
になる。２つの出力（ＥＶＥＮＶＡＬＩＤ＊と０ＤＤＶ
ＡＬＩＤりはどちらの語が有効であるかを示している。
この機能はレジスタ・ファイルからの転送ではディスエ
ーブルされる。
マイクロ命令アドレス指定ＰＡＬ このＰＡＬは次のマイクロ命令アドレスが真アドレス・
フィールドからのものか（つまり、レジスタ４７４の出
力）、偽アドレス・フィールドからのものか（つまり、
レジスタ４７５の出力）を選択する。内部のｒ常に真」
状況は無条件ジャンプのとき選択できる０両方共開始ア
ドレス・レジスタ４７９がマイクロアドレス・バス４７
３を駆動できるように、あるいは５ＴＡＣＫＰＯＰまた
はＲＥＡ［１ＳＴＡＣＫ＊信号がスタック操作進行中を
示しているときディスエーブルさせることができる。（
５ＴＡＣ）ＩＰＯＰはＦＰマイクロコードから得られる
が、ＲＥＡＤＳＴＡＣＫはＣＰによって制御される。） 上述したように、ＦＰモジュール１３０はＣＰモジュー
ル１１０とＤＴＰモジュール１２０で言うような個別の
シーケンサをもっていない、事実、このモジュールは個
別のプログラム・カウンタでさえもっていない、その代
わりに、レジスタ４７４の真と偽の出力がこの機能を果
している。
＾ＬＵ問題状況ＰＡＬ このＰＡＬは浮動小数点状況ビットの１つがいつ「問題
状況」状態を示したかを記憶している。
（本好適実施例で「問題」状況が使用されているのは、
基本的エラー処理メカニズムから切り離しである種の障
害状態をモニタするためである。）例えば、オーバフロ
ーのテストは各要素の計算のたびでなく、ベクトル演算
の終了時に行なうことができる０乗算機構４４０と＾Ｌ
ｌｌ　４４Ｇは各々問題状況を表すビットをいくつかも
っている（オーバフロー、アンダフロー、無効演算、そ
の他の類似エラーを示すビット）、２つのマイクロコー
ド・ビットは問題状況レジスタの更新とクリアをサイク
ル単位で制御する。
類似のＰＡＬはＦＭＯＹ状況に対してこの機能を実行す
る。これらのＰＡＬにあるロジックもコード化された出
力で各種問題状況状態を示すようになっている。クロッ
ク・タイミングの使用により、問題状況ビットが存在す
るかどうかが１サイクルで検査される。
スタック制御ＰＡ１３９１０ このＰＡＬは、サブルーチン・スタック・アドレス指定
の制御とテーブル・アドレス・カウンタの制御の２つの
別個の機能を実行する。
第３９図は浮動小数点プロセッサ・モジュール１３０内
のスタック・レジスタ４７８の好適実施例を示している
。　ＰＡＬ　３９１０は多重レベル・パイプライン・レ
ジスタ３９ｚＯを制御する。（本好適実施例では、これ
は＾ＭＤ　２９５２０が使用されている。）この多重レ
ベル・レジスタ３９２ｏは４つのパイプライン化レジス
タ３９２１を含んでいる。しかし、出力マルチプレクサ
３９２２にこれらのレジスタのいずれかを選択させて、
直接出力を得ることも可能である。
このマルチプレクサの出力はＦＰモジュール１３０のマ
イクロ命令アドレス・バス４７３に結ばれている。
ＰＡＬ　３９１Ｇは制御人力を多重レベル・レジスタ３
９２０に提供して、このレジスタをＬＩＦＯ（後入れ先
出し）メモリとして機能させる。これにより、メモリは
スタックとして動作する。　ＰＡＬ　３９１Ｇはパイプ
ライン化レジスタ３９２１に対して転送信号３９１２（
これはマイクロコード・クロックと八ＮＯがとられる）
を供給する。また、選択信号３９１３をマルチプレクサ
３９２２に供給する。
ＰＡＬは通常のブツシュとポツプ機能を備えているほか
に、コマンドを受けて読取りスタック・モードに入って
、スタック状況を壊すことなくどのスタック・レベルで
も読み取ることができる。
レジスタ・ファイル・アドレス　　　ＰＡＬこのＰＡＬ
はＦＰレジタス・ファイル・アドレス・フィールドの最
上位ビットを、アドレス修飾コードと２ｆｆｉバツフ２
の現在選択されているバンクに応じて修飾する。修飾す
べきアドレス・フィールドは３つあり（Ｘ％Ｙ％Ｔ）（
これらは第１オペランド・バス４３１．第２オペランド
・バス４３２．および結実用バス４３３に対応している
）、ロジックはこれらの各々に対して同じである。これ
らのアドレスの１つについてそのロジックを以下説明す
る。
修飾最上位アドレス・ビットは入力アドレスの最上位ビ
ット、２ビット修飾コード、およびバンク選択信°号か
ら求められる。アドレス・ビットに対する修飾は次の通
りである。
１、修飾なし−これは物理アドレス指定モードである。
２、バンク選択信号の反転−これは２重バッフ１構成で
通常のアクセスに使用される「論理」モードである。バ
ンク選択は、データがレジスタ・ファイルと保持レジス
タの間で転送されるとき使用されるものと反対であるこ
とに注意されたい。
３、バンク選択信号と同等−これはプレビュー・モード
である。上述したように、このモードにあるときは、Ｆ
Ｐはバンクを交換し合わなくても２重バッファの反対側
にあるデータをアクセスできる。この機能は浮動小数点
パイプラインを一杯に保つことができる。
３つの修飾アドレス・ビットは外部レジスタに格納され
、「旧人６」ビット（各アドレスに１ビット）としてフ
ィードバックされる。これらは、「旧人６使用」コマン
ドが主張されたと台これらのビットの「計算で求めた値
」を置き換えるために使用される。この機能は、アドレ
ス・モードが数サイクルの間未変更のままであるときア
ドレス・セットアツプ時間を短縮する。
実用バス制御ＰＡＬ このＰＡＬは結実用ソース・マイクロコード・フィール
ドをデコードして、必要とする装置（例えば、第１図の
構成では、ＦＭＰＹ　４４０．　ＦＡＬＩＩ　４５０、
またはスクラッチパッド・メモリ１６１０）を出力イネ
ーブルする。このＰＡＬは必要時にスクラッチパッド・
メモリにチップ・イネーブル信号も送る。
叩ＥＩＪｉとゑヱ銭 このＰＡＬはＶＭＥ割込みプロトコルをステート・マシ
ンの形で実現している。ＧＥＮＶＭＥＩＮＴが活動状態
（高）になると、ＩＲＱＥＮは次の正のｖＣに縁で高に
駆動される。　ＩＲＱＥＮは割込みが受は付けられるま
で活動状態のままであるので、割込みの原因はＣＬＲＩ
ＲＱＦＦ番を低に駆動することによって除かれる。　Ｖ
ＩＡＣＫ参とＶ！ＡＣＫＩＮ中信号がモニタされ、割込
み受付はサイクルが引き起された割込みで検出されると
、内部割込み受付はサイクルが開始される。
正しいＶＭＥ割込み受付はサイクルはこれらの信号が活
動状態になり（ＶＩＡＣＫＩＮφはデイジ一連鎖の一部
である）　、ＶＭＥＩ＾＜０１：０３＞が割込みが引き
起されたときと同じレベルにセットされることによって
識別される。内部割込み受付はサイクルはＶＭＥＩＤＳ
が主張されるまで待ったあとで、数サイクルの間に割込
みベクトルをイネーブルしてデータ・バス（ＩＶＯＥつ
上に送出し、ＩＶＤＴＡＣＫをセットし、ＩＲＱＥＮを
取り除く、シばらくしたあと、ＶＭＥＩＤＳは非活動状
態になり、割込みベクトルとＩＶＤＴＡＣにが除かれる
１割込み受付はサイクルが現れると、ＶＩＮＴＡＣにが
主張され、そのあと割込みベクトルをバス上に送り出す
スレーブ・サイクルでＢＩＩＳＣＯＮを始動する（アド
レス・デコードＰＡＬを通して）。
割込み受付はデイジ一連鎖は、未処理の割込み要求がな
いときこのＰＡＬに支障なく渡される。
ＤＭ＾／ＶＭＥステート・マシン このＰＡＬはＶＭＥバスとデータＦＩＦＯ間のデータ転
送だけを取り扱う。転送の方向はステート・マシンから
は見えないので、クロックと状況は外部で切り替えられ
る。　ＤＭＡＲ５ＴＡＲＴが活動状態になると、ステー
ト・マシンはＤＭＡ転送を開始する。まず、同期ＦＩＦ
Ｏ状況（ＳＤＭＡＦＳＴＡＴ＊）がＦＩＦＯに１回の転
送分のデータまたは余地があることを示し、ＳＤＭＡＤ
ＯＮＥがＤＭＡカウンタが準備状態にあることを示すま
で待っている。ＤＭＡＣＫは低に駆動されて、データが
ある場合にＦＩＦＯを出力イネーブルする。
ステート・マシンはバス要求（ＬＢＵＳＲＥＱりを出し
て、その要求が許可（ＳＬＢＧＲＡＮＴりされるまで待
っている。バスが許可されると、ＤＭＡＡＳＩとＤＭＡ
ＤＳ中がＶＭＥバス・セットアツプ時間に従って主張さ
れる。これらの２信号はＶＭＥスレーブ装置がデータ転
送受付け（ＳＬＤＴＡＣＫ牟）を返してくるまで保留さ
れ、そのあとＤＭＡＣＫは高に駆動される。１サイクル
のあと、ＤＭＡＡＳＩとＤＭＡＤＳ傘は除かれ、正の縁
がＤＭＡＣ０１ｌＮＴ”ｔ−駆動される。転送モード（
ＤＭＡＲＢＬＯＣＫ）が単一転送である場合は、ＬＢＵ
ＳＲＥＬが主張されてバスが解放され、上で述べた手順
が繰り返される。転送モードがブロック（順次）転送で
ある場合は、バスは、ブロックの終りまできているか（
ＢＬＯＣＫＥＮＤで示される）、ＦＩＦＯが満杯／空で
あるか（ＳＤＭＡＦＳＴＡＴす、ＤＭＡカウントが尽き
たか（ＳＤＭＡＤＯＮＥ）、あるいはＤＭＡがＤＭＡＲ
５ＴＡＲＴの否定によって途中で打ち切られた場合以外
は、解放されない、ブロック転送のときは、ＤＭＡＡＳ
中はＢＬＯＣＫＥＮＤによって解放されるまで保留され
ている。
５ＬＢＩＪＳＥＲＲＩ入力は、ＤＭＡアクセスの結果バ
スにエラーが起こると、活動状態になる。このエラーが
起こると、現在の転送は打ち切られ、ＤＭＡＢＥＲＲが
駆動される。ステート・マシンはＤＭＡＴＳＴＡＲＴが
否定されてＤＭＡＢＥＲＲがクリアされるまでこの状態
のままである。最後の入力ＤＭＡＴＥＳＴはどのＶＭＥ
サイクルが現れなくてもＤＭＡが行なわれることを可能
にする。これは、ステート・マシンの基本動作をテスト
するときに便利であり、またバス・エラーが起こったと
きにＦＩＦＯの人力を停止させる手段として利用できる
。
リセット状態はＤＭＡＲ５ＴＡＲＴ、　ＤＭ＾ＲＢＬＯ
ＣにおよびＤＭＡＲＴＥＳＴの未使用の組合わせを使用
することによって強行させることができる。
（以　下　余　白） ＤＭＡアドレス制御 アドレス・ビット（ＶＭＥＩＡ　＜０１：０１＞は、２
５６ハイト境界までにいつ達する直前にあるかを検出す
るためにモニタされるので、ブロックＤＭＡ転送を瞬時
に中断させて、ＶＭＥ仲裁を可能にする。（これにより
、ＶＭＥ規格における最大ブロック転送長さの制約に準
拠することができる。）このことはＢＬＯＣＫＥＮＤで
示される。　ＰＡＬの残り部分はＤＭ＾アドレス増分の
処理を担当する。転送サイズ（１６または３２ビット）
に応じて、ＤＭＡアドレスはＤＭＡＩＮＣが高になると
、それぞれ１か２だけ増分される。
ＤＭＡアドレスの増分は、ＤＭＡＣＮＴＥＮφがマイク
ロコード・クロックの１または２サイクルの間活動して
いるかどうかを選択するＤＭＡＲＬＯＮＧＩＮＣによっ
て制御される。　ＣＬＲＥＦ傘は、ＤＭＡＣ０ＩＪＮＴ
１７）縁を捕捉シタフリップフロップをリセットする。
　ＶＭＥＩＲ５Ｔ拳は必要ならばＰＡＬをリセットする
ために使用できる。
凱点立員■韮 コ（７）ＰＡＬはＧＩＰＩＥＭＰＴＹＩ、ＶＭＥＩＦＥ
ＭＰＴＹ拳、ＤＰＩＩＥＭＰＴＹ拳、　ＶＴＰＩＮＴＤ
およびＶＴＰＩＮＴテ正の縁を捕捉し、ＧＩＰＯＥＭＰ
ＴＹ会とＶＭＥＯＦＥＭＰＴＹＩで負の縁を捕捉する。
これにより、割込・み信号を縁でトリガさせ、そのあと
マイクロコード・クロックと同期させることができる。
縁が検出されると、対応する出力は低に駆動される。縁
捕捉フリップフロップは対でリセットされる。つまり、
ＴＰＩＮＴＧＩＰ中は２つのＧＩＰ縁をり（’　ツトし
、ＴＴＩＶＭＥＦ＊は２−Ｍ）ＶＭＥＭをリセットし、
ＴＰＩＮＴＶＭＥ＊は２ツノＶＴＰｆｉをリセットし、
ＴＰＩＮＴＤＰＩＰＥ傘は２つのＤＰ縁をリセットする
。
ＧＩＰマイクロコード・デコード このＰＡＬは３つのマイクロコード信号ＵＧＩＰＲＤＩ
。
ｕｔ；ｔｐｗｎ＊およびＵＧＩＰＦＩＩをデコードして
、出力イネーブル、　ＦＩＦＯ読取りおよび書込みクロ
ックおよびレジスタ・クロックを発生する。ＦＩＦＯＩ
取りクロックはＦＩＦＯの空の状況（ＧＩＰＯＥりによ
りてゲートされて、ＦＩＦＯ内の誤りを生じる空のＦＩ
ＦＯの読取りを組上する。クロックタイプの信号はＧＩ
ＰＣＩまたはＧＩＰＦＲＤＣにで資格づけされる。
ＧＩＰ　ｌ更森ａＶＸ之 このＰＡＬは２つの機能を実行する。まず第１に７つの
割込み発生源となり得るものの中から４つを選択し、必
要な場合には選択的に反転して割込み処誼が正の縁にな
るようにする。４割込み発生源は２組が許され、　ＧＩ
ＰＳＥＬＩはそのどちらかを選択する。第２の機能は選
択した組に４マスク・ビット（ＧＩＰＩＭ　＜０：３＞
）でマスクをかけてから、結果を駆動してＧＩＰＩＮＴ
　＜０：３＞として出力するものである。　ＧＩＰＩＡ
ＣＫ中信号は単純に反転されるだけで、ＧＩＰＩＡＣに
が得られる。
（以下余白） ＧＩＰ割′みステート・マシン このＰＡＬは割込み入力（ＧＩＰＩＮＴ＜０：３＞）の
正の縁を探し、１つまたは２つ以上が現れると、ＧＩＰ
ＩＮＴが駆動される。特定の割込みはマイクロコード・
フィールドＵＧＩＰＣＣ５＜Ｏ：　ｌ＞でそれを選択し
て、ＵＧＩＰＣＬＡＩを主張することによってクリアさ
れる。
すべてのフリップフロップはＧＩＰＲ５Ｔ＊によるリセ
ットでクリアされる。縁は割込みを１サイクルだけ遅ら
せ、遅延されたものと遅延されなかったものを比較する
ことにより検出される。遅延されなかったものは、この
ステート・マシンがラン・オフしているＧＩＰＣＩクロ
ックとすでに同期がとられている。
ホスト・コンピュータ 第１図に示すようなシステムは広範囲にわたるコンピュ
ータ・アーキテクチャで使用できる０本好適実施例では
、第１図のシステムは数値高速化サブシステムとして使
用されている。ホスト・コンピュータはＶＡＸ　１３８
００を使用し、ＶＭＥオペレーティング・システムが稼
動して、ＶＭＥインタフェースとＶＭＥバス４１１０を
通して第１図のシステムと通信するようになっている。
しかし、他の構成も幅広く使用することも可能である０
例えば、使用できるＵＮＩ）ｖ’レシン、Ｓｕｎ　Ｍｉ
ｃｒｏｓｙｓｔｅｓｓ社提供の装置を含む様々なものが
ある。
さらに、他のシステム・バス構造を使用することも可能
である０例えば、第１図のサブシステムをＶＭＳが稼動
するＶＡＸで使用し、インタフェース・ボックスを経由
してリンクで結ぶことができる。このサブシステムはＭ
Ｓ−００５が稼動するパーソナル・コンピュータで使用
し、イーサネット（例えば）を経由して単純なＶＭＥバ
ス・インタフェース・ボックスと通信させることさえ可
能である。
さらに注目すべきことは、第１図のサブシステムは３２
ビット・アーキテクチャが中心になフているが、このサ
ブシステムを６４ビット語や４８ビット語で使用できる
という利点があることである。この機能を得る１つの要
因は、わずか２サイクルで６４ビット演算が行なえる浮
動小数点プロセッサ・モジュール１３０に内部データ通
路を使用したことである、もう１つの要因は、キャッシ
ュ・バス！４４を広幅にして、複数の６４ビット語を数
値プロセッサ・モジュール１３０と並行して転送できる
ようにしたことである。従って、６４ビット計算は語の
ほぼ半分の速度で（つまり、はぼ同じビット速度）３２
ビット演算として実行することが′ｅきる。
さらに、本明細書に開示されている多数の新規事項を様
々なシステムに適応させることも可能である。これらの
新規事項は本好適実施例のバス標準と全く異なるバス標
準をもつシステムに適応させることも可能である。実際
には、ＶＭＥパス・インタフェースは、特別には利点が
ないので（総バンド幅を妥当なものにすることとは別に
）、発明者の開示義務に従うために開示したにすぎない
。
ホストとのバス・インタフェース 上述したように、本好適実施例では、ホストと結ぶ主要
インタフェースとしてＶＭＥバスを使用している。この
バスは上述したようによく知られている。
他のバス構成を幅広く使用することも可能である０例え
ば、ＶｅｒｓａＢｕｓ、　ＦｕＬｕｒｅ［ｌｕｓ、また
はＮｕＢｕｓを必要ならば、システムに組み入れる設計
が簡単に実現できる。超高速計算システムの場合は、光
学バスを使用し、光ファイバに変調固体素子レーザを使
用すると利点が得られる。
画像プロセッサ・サブシステム １つの実施例によるシステムは第１図（または９＾か１
０）に図示のような１または２以上のサブシステムと通
信するホストを使用しているだけでなく、特殊な図形プ
ロセッサである追加サブシステムを使用している。ここ
で使用されている好適画像プロセッサは°ＧＩＰ’プロ
セッサとも呼ばれ、英国にｉｎｇｓｔｏｎ−ｕｐｏｎ−
Ｔｈａｓａｓ在のｂｅｎｃｈＭａｒｋ　Ｔｅｃｈｎｏｌ
。
ｊｉｅｓ　Ｌｔｄ　　社から提供されているものである
。
第４１図は１つの構成例であるが、勿論、広範囲にわた
る他のトポロジやシステム・アーキテクチャを使用する
ことも可能である。ホスト・コンピュータ４１００は画
像プロセッサ・サブシステム４１４０および少なくとも
２つの数値高速化サブシステム４１５０　（これは例え
ば、第１．９．１０図に示すものと同じにすることがで
きる）と、ＶＭＥバス４１７０を経由して通信する。　
ＶＭＥバス４１１０を経由して、主メモリ４１６０、大
容量記憶装置４１７０　（例ニハード・ディスク）、お
よび任意的に、１つまたは２以上の装置インタフェース
４１８０　（これは出力装置、ゲートウェイ、他の記憶
装置などにすることができる）をアクセスすることも可
能である。
本実施例では、追加バスが２つ使用されている０画像デ
ータ・バス４１３０は図形プロセッサと結ぶアプリケー
ション仕様インタフェースとなる。
（これは広幅であり、画像または図形伝送で使用すると
特に便利である。）この実施例の構成例では、これはｒ
ＧＩＰバスＪ　（ｂｅｎｃｈＭａｒｋ　Ｔｅｃｈｎｏｌ
ｏｇｉｅｓ社提供）が使用されている。このアプリケー
ション向きバスは画像処理サブシステムの広バンド幅入
出力要求に非常にマツチしている。これは広幅バスであ
り、１６０データ線からなっている。
もう一方のバックブレーン・バスはデータ・パイプ・バ
ス４１２０である。このバスを使用すると、複数の数値
高速化サブシステムを第３４．３５．３６．３７図に示
すようなトポロジ構成で結ぶことかできる。この実施例
の構成例では、このバスは３２データ線からなっている
。
システムの動作 本発明を色々な角度から見たいくつかの重要な使い方と
、開示されているシステム・アーキテクチャのいくつか
の使い方について以下説明する。
以下で説明するいくつかの方法はそれぞれ個別発明を構
成するものである。
サンプル動　の アーキテクチャの簡単な使用例について以下説明する。
この例、では、ホスト・プロセッサ４１００は数値高速
化サブシステム４１５０　（第１．９または１０図に示
すものと同じ）に対してコマンドを出して２つの配列を
一緒に乗算して（配列要素単位で）その結果を第３の配
列に入れておくものである。
３つの配列はすべてＶＭＥメモリ空間（例えば、主メモ
リ４１６０）に置かれている。コマンドが出される前は
、サブシステムは遊休状態にあり、コマンドが実行され
ると、再び遊休状態になる。これは図式化して第４２図
に示されている。
コマンド・シナリオは２種類が示されている。
最初のシナリオは使用されるメモリ空間が物理空間だけ
のシステムを詳しく説明している。（この極のアーキテ
クチャは、ホストが可能な限りの作業量を高速化サブシ
ステムにオフロードすることが望ましい場合に使用でき
る。）第２のシナリオはＶＭＳが稼動するＶＡＸやＵＮ
ＩＸコンピュータに見られるような仮想メモリをもつシ
ステムに対するものである。この第２シナリオでは、動
的メモリ割振りとディスクとのデータのページ・インと
ページ・アウトがどのように処理操作で取り入れられて
いるかが示されている。
第１５図はコマンド・メモリ１９０がどのような構成に
なっているかを示している。また、やりとりされるコマ
ンドと割込みタイプのいくつかも示されている。注目す
べき重要点は、２つのコマンドＦＩＦＯが含まれるよう
にコマンド・メモリ！９０をソフトウェアで分割すると
好ましいことである。　ＣＰコマンドＦＩＦＯ１５２０
はＣＰモジュール１１０にアドレスを旨定されたコマン
ドをバッファするものであり、ＤＴＰコマンドＦＩＦＯ
１５１０はＤＴＰモジュール１２０にアドレス指定され
たコマンドをバッファ′するものである。
コマンド・インタフェース、やりとり、および作業のス
ケジューリングはソフトウェアによって制御されるが、
必要に応じて変更することが可能である。従って、以下
の例はシステムをどのように使用する必要があるかを明
確化していない、システムが使用できる態様を示したに
すぎない。
環メモリ・モデル　ＣＰ１０７ｐ　　のやりとりこの例
では、ホスト・プロセッサは高速化サブシステムに対し
てコマンドを出して、２つの配列を一緒に乗算して（配
列要素単位で）、その結果を第３の配列に入れておくた
めのものである。３つの配列はすべてＶＭＥメ、モリ空
間に置かれている。コマンドが出される前は、高速化サ
ブシステムは遊休状態にあり、コマンドが実行されると
、再び遊休状態になる。これは図式化して第４２図に示
されている。
コマンドの実行時には、次のようなステップで行なわれ
る。
（１）ホストはベクトル乗算コマンドを高速化サブシス
テムのコマンド待ち行列（これはＶＭＥインタフェース
・メモリに電かれている）に入れる。
その際、コマンドで配列内の要素の数、２つのソース配
列のアドレス、および結果配列のアドレスを指定しおく
、コマンドとそのパラメータが待ち行列に追加されると
、ホストはデータ転送プロセッサ・モジュール１２０に
割込みを引き起す、これにより、ホストは解放されるの
で、他の仕事を行なうために使用できる。
（２）ホストから割込みを受は取ると、データ転送プロ
セッサ・モジュール１２０はコマンドとそのパラメータ
のコピーをとって、コマンド・メモリにあるソフトウェ
ア管理のＣＰコマンドＦＩＦＤに入れておく０割込みが
制御プロセッサ・モジュール１１０で引き起されて、コ
マンドが存在するとの通知を受ける。データ転送プロセ
ッサ・モジエール１２０は遊休状態に戻る。
（３）割込みを受けると、それに応えて制御プロセッサ
・モジュール１１Ｇは遊休状態から出で、コマンドとそ
のパラメータをコマンド・メモリ１９０内のＣＰコマン
ドＰＩＦ０１５２０から読み取る。コマンドで指定され
たアドレスが検査され、オフボード（つまり、データ・
キャッシュ・メモリ１４０にではなく）に置かれている
ことが判明する。従って、この例では、２つのデータ取
出しコマンドと”ＩＮＴＥＲＲＵＰＴ　ＣＰ　ＷＨＥＮ
　ＤＯＮＥ“コｖンＦがコＶンＦ・メモリ１９Ｇ内のＤ
ＴＰコマンドＰＩＦ０１５１０に書き出される。各デー
タ取出しコマンドは配列のソース・アドレス、その長さ
、データ・キャッシュ・メモリ内のその宛先アドレスを
記述している。データ転送プロセッサ・モジュール１２
Ｇに割込みが起こり、制御プロセッサ・モジュール１１
０は遊休状態に戻る。
（４）割込みを受けると、それに応えてデータ転送プロ
セッサ・モジュール１２Ｇは遊休状態から出て、最初の
コマンド（とそのパラメータ）をＤＴＰコマンドＦＩＦ
Ｏｌ５ｌｅから読み取る。データ転送ブロセッサ・モジ
ュール１２０はデータを取り出すべきアドレスをチエツ
クして、それがＶＭＥアドレス空間に置かれていること
を確認する０次に、データ転送プロセッサ・モジュール
１２０はＶＭＥインタフェース１６Ｇ内のＤＭＡコント
ローラが配列を取り出して、それをＶＭＥインタフェー
ス１６０内のデータＦＩＦＯ６７０を書き込むようにセ
ットアツプする。
（これは実際にはコマンド待ち行列ＦＩＦＯ１５１０お
よび１５２０と異なり、ハードウェアＦＩＦＧであり、
先入れ先出し機能はソフトウェアにもたせていることに
注意されたい、）このデータが到着すると、データ転送
プロセッサ・モジュール１２０はデータＦＩＦＯ６７０
からデータを読み取り、それをデータ・キャッシュ・メ
モリ１４０に書き込む、転送が完了すると、ＤＴＰコマ
ンドＦＩＦＧが検査されて、次のコマンドはなにか（も
しあれば）が確かめられる。
この場合、別のデータ取出しコマンドが見付かると、最
初の取出しコマンドと同じ方法で実行される。これが終
ると、次のコマンドが読み取られ、実行される。このコ
マンドは制御プロセッサ・モジュール１１０に割込みを
引き起す、　ＤＴＰコマンドＰＩＦ０１５１０はこれで
空になり、データ転送プロセッサ・モジュールは遊休状
態に戻る。
（５）この割込みにより、制御プロセッサ・モジュール
１１０は、要求した２つの配列がデータ・キャッシュ・
メモリに格納されたことを知る。結果配列の宛先アドレ
スはオフボードにあるので、制御プロセッサ・モジュー
ル１１Ｇは結果を入れておく一時的配列をデータ・キャ
ッシュ・メモリ１４Ｇ内に割り振る。　ＣＰモジュール
１１０は計算処理を開始する二計算処理のとき、中間デ
ータ・セットがキャッシュ・メモリ１４０から取り出さ
れて、ＦＰモジュール１３０（ＣＰモジュール１１０の
制御下にある）のレジスタ・ファイルに移される。　Ｆ
Ｐモジュール１３０は独自のマイクロコードを稼動させ
、同期点でＣＰモジュール１１０とインタフェースにな
って、数値演算を実行する。中間データ・セットはＦＰ
モジュールのレジスタ・ファイルからキャッシュ・メモ
リ１４０（ＣＰモジュール１１０の制御下にある）に移
される。従って、ベクトル乗算が完了したときは、結果
は、ＣＰモジュール１１０によって以前に割り振られた
キャッシュ１４０内の配列に残っている。
（６）次に、制御プロセッサ・モジュール１１０はデー
タ保管コマンドと”ＩＮＴＥＲＲＵＰＴ　ＨＯ５Ｔ　Ｗ
ＨＥＮＤＯＮＥ“コマンドをＤＴＰコマンドＰＩＦ０１
５１０に書き出す。データ保管コマンドは、データ・キ
ャッシュ・メモリ内の結果配列のソース・アドレス、宛
先アドレス（下のコマンドで指定されたもの）、および
配列長さを指定している。データ転送プロセッサ・モジ
ュール１２０に割込みが起こる。　ＣＰコマンドＦＩＦ
Ｏが空ならば、制御プロセッサ・モジュール１１０は遊
休状態に戻る。
（７）割込みを受けると、それに応えてデータ転送プロ
セッサ・モジュール１２０はその遊休状態から出て、最
初のコマンド（とそのパラメータ）をＤＴＰコマンドＦ
ＩＦＯから読み取る。データ転送プロセッサ・モジュー
ル１２Ｇはデータを保管すべきアドレスを調べて、それ
がＶＭＥアドレス空間に置かれていることを確認する０
次に、データ転送プロセッサ・モジュール１２０は、Ｖ
ＭＥインタフェース！６０内のＤＭＡコントローラ６４
０が正しい個数のＦ語をデータＰＩＦＯ８７ＧからＶＭ
Ｅ主メモリに転送するようにセットアツプする。データ
転送プロセッサ・モジュール１２Ｇはデータをデータ・
キャッシュ・メモリから読み取り、それをデータＦＩＦ
Ｏ６７０に書き込む、結果配列がデータＦＩＦＯに転送
されると、データ転送プロセッサ・モジュール１２０は
ＤＭＡコントローラにそのことを通知し、ＤＭＡコント
ローラがＶＭＥメモリへの転送を終えるまで待っている
。
（８）　ＤＴＰコマンドＦＩＦＯが空でなければ、次の
コマンドが読み取られ、実行される。これは”ｔＮｔＥ
ｎｎｕｐｒ−Ｈｏｓｔ−ｗｎＥＮ−ＦｔＮＩｓｕＥｏ″
コマンドテする。このコマンドを受けると、完了したば
かりのコマンドの状況がＶＭＥインタフェース・メモリ
内のコマンド待ち行列に書き出され、ホスト割込みが引
き起される。この割込み通知を受けて、ホストはそのベ
クトル乗算コマンドが終了し、その状況をＶＭＥインタ
フェース１６０内の状況レジスタから読み取ることがで
きることを知る。そのあと、データ転送プロセッサ・モ
ジュール１２０は遊休状態に戻り、これで操作を終了す
る。
上記処理の途中のいつでも、ホストは新しいコマンドと
そのパラメータをコマンド待ち行列に書き込んで、デー
タ転送プロセッサ・モジュール１２０に割り込むことが
可能である。そうすると、ＤＴＰモジュールは割込み要
求を制御プロセッサ・モジュール１１Ｇに対して出して
、新しいコマンドを通知する。可能ならば、その実行は
上述したように開始されることが好ましい、これを行な
うと、制御ブロセ４ツサ・モジュール１１Ｇとデータ転
送プロセッサ・モジュール１２０はコマンドの処理に専
念できるが、望ましくないやりとりがコマンド間で行な
われないようにする配慮が必要である。
データ・アドレス割当てはかなり柔軟性をもたせている
。インタフェース１５０％１８０．１７０（と局所デー
タ・キャッシュ・メモリ１４０）の各々には、そこを通
してアクセスできるアドレスが範囲で割り当てられてい
る。これにより、データ転送プロセッサ・モジュール１
２０は異なるデータ・ソースや宛先の場所ごとに別コマ
ンド定義をしなくても、コマンドのデータ要件を満足す
るように正ししλインタフェースを制御することができ
る。
上述の例では、コマンドはＶＭＥバスを経由してホスト
から送られてきたが、これらのコマンドは前述の説明内
容に殆んど変更を加えなし）で、インタフェースのどれ
からでも簡単に出すことができる（あるいはコマンド・
リストの一部として保管しておくことがで診る）　ＶＭ
Ｅホストは１つの例として選ばれたも、のである。
コマンドに必要な総記列サイズがデータ・キャッシュ・
メモリ内の空き記憶域を越えるときは、制御プロセッサ
・モジュール１１Ｇはコマンドをいくつかの小さな演算
に分割することによりて、使用可能な記憶スペース内で
コマンドを処理することを試みる。しかし、ある種のコ
マンドの場合は、これは不可能であるので、ホストにコ
マンドが失敗したことが通知される。
ホストがコマンドを送るのが早すぎる場合は、内部ソフ
トウェアＦＩＦＯが一杯になることがある。
これが全体の演算に影響するのを防止するために次のよ
うな配慮がなされている。第１は、ＤＴＰコマンドＦ夏
Ｆ０１５１０がＣＰコマンドＰＩＦ０１５２０の奥行の
少なくとも３倍になっていることである。１つのホスト
・コマンドは３つ以上のデータ転送コマンドになること
は稀にしかないので、ＤＴＰコマンドＦＩＦＧがホスト
・コマンドの結果として一杯になることはない。
ＣＰコマンドＦＩＦＯはほぼ満杯マークまでくると、Ｖ
ＭＥインタフェース内の状況ビットがセットされる。
仮相メモリ・モデル 仮想メモリを採用する場合は、ホスト側の作業量が増加
するというやっかいな問題がいくつか生じる。これらの
問題が起こるのは、アプリケーションが物理メモリより
はるかに大きい仮想アドレス空間をアクセスできるから
である。仮想アドレス空間全体はディスク上にだけ存在
し、活動中のソフトウェアがそのとき必要とするアドレ
ス空間部分は実行時に必要に応じて主メモリにページ・
インされる。このことは、次のような種類の問題をいく
つか起こす原因になっている。
配列、または配列の部分がディスク上にだけ存在し、物
理メモリに存在しないことがある。さらに、高速化サブ
システムが必要とする配列部分がシステムで稼動中の他
のタスク用のスペースを作るために、スワップ・アウト
されることがある。
配列に割り当てられる物理アドレスは、コンビエータ始
動以後のすべての処理活動記録と共に変化するので、予
、測ができない。
各仮想メモリ・アドレスは変換処理を受けて、特定のデ
ータ項目をアクセスするための物理アドレスが決まる。
この結果、配列がメモリ内で非連続になったり、分散し
たりする。
これらの問題を回避するには、データ転送プロセッサ・
モジュール１２０が配列をデータ・キャッシュ・メモリ
との間で転送している間、配列を物理メモリにロックし
ておく必要がある。理想的には、配列が連続しているの
が望ましい、配列を連続にできない場合は、データ転送
プロセッサ・モジュール１２０は転送の過程で分散／収
集操作を行なう必要がある。しかし、データが物理メモ
リのどこに分布しているかを知るには、分散／収集テー
ブルが必要になる。
高速化サブシステムとの間のデータ転送を組織化し、そ
れに伴なうメモリ管理機能を扱う仕事をアプリケーシヨ
ン・ソフトウェア（ホスト上で稼動する）にもたせるの
が好ましい、（実際には、アプリケ−シラン・ソフトウ
ェアは、Ｍ＾丁■ライブラリ・ルーチン、と装置ドライ
バがこれらの問題を扱うので、その大部分から解放され
ている。業界標準配列プロセッサ・ライブラリ・ルーチ
ンはデータを配列プロセッサとの間で受は渡しすること
（ライブラリ・ルーチンを使用して）をユーザ側に任せ
ている。）ソフトウェア階層について以下説明するが、
ここではその違いについては触れないことにする。
上述した配列乗算例では、アプリケーション・ソフトウ
ェアは次の７ステツプを受は持っている。
ｌ）配列Ａを高速化サブシステムに転送し、それをアド
レス＾＾に保管する（高速化機構によって実行）。
２）配列Ｂを高速化サブシステムに転送し、それをアド
レスＢＢに保管する（高速化機構によって実行）。
３）高速化サブシステムが転送を終えるまで待りている
（高速化機構によって実行）。
４）アドレスＡ＾と■にある配列を一緒に乗算してその
結果をＣＣに、保管する（高速化機構によって実行）。
５）高速化サブシステムが乗算コマンドを終えるまで待
っている（ホストによって実行）。
６）アドレスＣＣにある配列をホスト・アドレス空間に
転送する（高速化機構によって実行）。
７）高速化サブシステムが転送を終えるまで待っている
（ホストによって実行）。
この処理順序に関して注目すべき点をいくつか挙げると
、次の通りである。
複数のコマンドを高速化サブシステムに送ることができ
る。これらのコマンドは待ち行列に置かれてから、処理
される。
ホストは転送と乗算との間の同期点を出して、すべての
データがデータ・キャッシュ・メモリに存在するまで乗
算が開始されないように配慮する。
高速化サブシステムを待たなくても、ホストが解放され
ているので他の仕事ができる。しかし、ホストのオペレ
ーティング・システムは、高速化サブシステムとの同期
をとるためには明示の待ち操作が必要になるのが普通で
ある。
ステップＣとｅは、転送と計算操作の同期化がオプショ
ンとして高速化サブシステム内で簡単に行なえるので、
省略してもよい、しかし、そうすると、業界の事実上の
標準と互換性を失うことになる。
データ・キャッシュ・メモリのメモリ割振りはＣＰマイ
クロコード監視ルーチンよりも高いレベルで扱われる。
配列はメモリ内でロックされ、データ断片化の問題はア
プリケーションと高速化サブシステム間のインタフェー
ス・ソフトウェアによって取り扱われる。同期（待ち）
点が頻繁に現れると、メモリ・ブロックは短期間ロック
されるので、多重ユーザや多重タスク処理環境に与える
ストレスが軽減される。
コマンドの実行は次のようなステップで行なわれる。
（１）　ホストは、コマンド・タイプと対応する数のパ
ラメータを指定して、コマンド（転送または計算）を高
速化サブシステムのコマンド待ち行列（ＶＭＥインタフ
ェース・メモリに置かれている）に入れる。コマンドと
そのパラメータが待ち行列に追加されると、ホストはデ
ータ転送プロセッサ・モジュール１２０に割込みを引き
起す、これでホストは解放されるので、他の仕事に使用
できる。
（２）ホストから割込みを受けると、データ転送プロセ
ッサ・モジュール１２０は現在の活動（遊休中かある種
の転送）を−時中止して、コマンドのタイプを調べる。
コマンドには次のようなタイプがある。
コマンドが制御プロセッサ・モジュール１１０に対する
ものならば（つまり、計算）、コマンドとそのパラメー
タはコピーされて、コマンド・メモリ１９０内のｃｐコ
マンドＰＩＦ０１５２０に入れられる。
制御プロセッサ・モジュール１１０で割込みが起こり、
そのコマンドが通知される。データ転送プロセッサ・モ
ジュール１２０は前の活動に復帰する。
コマンドが同期化コマンドならば、未処理のコマンドす
べてが完了するまで以後のコマンドは待ち行列から取り
出されない、これは、”冒＾ＩＴ　ＦＯＲ＾ＬＬ　ＡＮ
Ｄ　Ｎ０ＴＩＦＹ　ＨＯ５Ｔ”コマンドをＤＴＰコマン
ド待ち行列に挿入することによって行なわれる。
（３）遊休状態にある間、データ転送プロセッサ・モジ
ュール１２０は絶えずＣＰコマンドＦＩＦＯを調べてい
る。この待ち行列が「空でない」状態になると、コマン
ドはそこから取り出され、燻作が行なわれる０例えば、
ホストからデータ・キャッシュ・メモリへの転送の場合
には、データ転送プロセッサ・モジュール１２０はＶＭ
εインタフェース内のＤＭＡコントローラが配列を取り
出し、それをデータＦＩＦＯに書き込むようにセットア
ツプする。転送が終ると、ＤＴＰモジュール１２０はコ
マンドをＤＴＰコマンド待ち行列から取り除く、別のコ
マンドがＦＩＦＯにあれば、そのコマンドが実行され、
ＤＴＰコマンド待ち行列が空ならば、データ転送プロセ
ッサ・モジュール１２０は遊休状態に戻る。
（４）割込みを受けると、それに応じて制御プロセッサ
・モジュール１１０は遊休状態から出て、コマンドとそ
のバ、ラメータをコマンド・メモリ内のソフトウェアＣ
ＰコマンドＦＩＦＯから読み取る。アドレス＾＾とＢＢ
にある配列のベクトル乗算が完了すると、その結果の配
列はデータ・キャッシュ・メモリ内のアドレスＣＣに残
されている。コマンドの実行が終ると、そのコマンドは
ＣＰコマンドＦＩＦ０１５２Ｇから除かれる。他にコマ
ンドがなければ、制御プロセッサ・モジュール１１Ｇは
遊休状態に戻る。
上記説明において注目すべぎ点をいくつか挙げると、次
の通りである。
制御プロセッサ・モジュール１１０とデータ転送プロセ
ッサ・モジュール１２０間の内部制御と同期化が物理メ
モリ・モデルに比べて大幅に減少する。データ転送プロ
セッサ・モジュール１２０は制御プロセッサ・モジュー
ル１１０よりも・制御機能（またはコマンド経路指定機
能）が強化されている。
待ち行列はホスト連絡用に１つ、ＤＴＰの作業用に１つ
、ＣＰの作業用に１つの３つが活動している。
高速化サブシステム側でデータ・キャッシュ・メモリに
残っている以上の記憶域が必要になる計算の場合には、
その計算を小さな部分に分割する仕事はホストが行なう
。
ＣＰとＦｊＪｉＪのやりとり 制御プロセッサ・モジュール１１０と浮動小数点プロセ
ッサ・モジュール１３０はアルゴリズムを実行するため
に、非常に緊密な関係でやりとりする。制θ１１プロセ
ッサ・モジュール１１０はアドレスを計算し、データ・
キャッシュ・メモリと浮動小数点プロセッサ・モジュー
ル１３０間のデータ転送を取り扱うのに対し、浮動小数
点プロセッサ・モジュール１３０はデータ計算を行なう
、このやりとりは制御プロセッサ・モジュール１１０、
データ転送プロセッサ・モジュール１２０およびホスト
・コンピュータ間のインタフェースのタイプから独立し
ている。
ベクトル乗算コマンドでは、浮動小数点プロセッサ・モ
ジュール１３０はベクトル乗算を一度に８個の要素ずつ
行、なう、従って、配列が大きいときは、制御プロセッ
サ・モジュール１１０と浮動小数点プロセッサ・モジュ
ール１３Ｇとの間でやりとり（同期点とも呼ばれる）が
数千回行なわれることもあり得る。同期点は、この例で
は、４００ｎｓごとに現れるので、これらを効率よくす
ることは非常に重要である。
大抵の場合、制御プロセッサ・モジュール１１０は浮動
小数点プロセッサ・モジュール１３０がデータ計算を行
なうよりも、アドレス計算とデータ転送を高速に行なう
能力をもっている。その逆の場合には、待たされる方が
反対になる。
２つのフラグ（ＣＰＷＡＩＴとＦＰＷＡＩＴ）が両プロ
セッサ間の同期を制御することは上述した。　ＦＰＷＡ
ＩＴフラグは次の組のデータを浮動小数点プロセッサ・
モジュール１３０との間で転送すると、制御プロセッサ
・モジュール１１Ｇによってクリアされる。このフラグ
をテストすることにより、浮動小数点プロセッサ・モジ
ュール１３０は同期点まで進むことができるか、制御プ
ロセッサ・モジュール１１Ｇを待つ必要があるかを知る
ことができる。　ＣＰＷＡＩＴフラグはデータ計算を終
えると、浮動小数点プロセッサ・モジュール１３０によ
つてクリアされ、制御プロセッサ・モジュール１１０に
よってモニタされる。ハードウェアは、フラグがクリア
されてプロセッサが同期点まで進むことが可能になると
、同期点を通過した直後にフラグが自動的にセットされ
る構成になっている。
第２２図はＦＰＷＡＩＴ、　ＣＰＶＩＡＩＴ、ＦＰＤＯ
ＮＥ、およびＣＰＤＯＮＥフラグがＣＰモジュール１１
０とＦＰモジュール１３０間のデータ・インタフェース
を調整するためにどのように使用されるかを状態図で示
したものである。
プロセッサ間のハンドシエイキング・ロジックとセマフ
ォは多種類のものが実現されているが、第２２図に示す
状態図が非常に利点があり、新規なものである。
制御プロセッサ・モジュール１１０と浮動小数点プロセ
ッサ・モジュール１３０間のデータ転送は２重バッファ
になっているので、浮動小数点プロセッサ・モジュール
１３Ｇがある組のデータを処理している間、制御プロセ
ッサ・モジュール１１０は別の組のデータを処理するこ
とができる。２重バッファリングは上述したようにソフ
トウェアで行なわれる０両プロセッサはバッフ１の交換
を制御する信号をもっており、これらは“ＡＮＤ“がと
られて両プロセッサが活動しているときだけ交換が行な
ねれるようにしている。
ベクトル乗算は以下のステップで行なわれる。
（同じ番号をもつステップは並列に行なわれるものであ
る。）これらのステップを図式化してフローチャートで
示したのが第３３図である。
（１）制御プロセッサ・モジュール１１０はＦＰＷ＾Ｉ
Ｔフラグをセットして、ベクトル乗算マイクロコードが
実行される浮動小数点プロセッサ・モジュール１３０を
始動する。浮動小数点プロセッサ・モジュール１３０は
ＦＰＷＡＩＴフラグがクリアされるまで待たされる。
（２）制御プロ、セッサ・モジュール１１０は最初の８
要素を両配列から２重バッファ（これは物理的には上述
したように、レジスタ・ファイル４３０の２バンクから
構成されている）に転送する。ＣＰモジュールは次に、
２重バッファを交換して、浮動小数点プロセッサ・モジ
ュール１３０がデータをアクセスできるようにして、Ｆ
ＰＷＡＩＴフラグをクリアする。
（３）制御プロセッサ・モジュール１１０は次の８要素
を両配列から２重バッファに転送して、ＦＰＷ＾ＩＴフ
ラグをクリアする。そのあと、ＣＰＷＡＩＴフラグがク
リアされるまで（浮動小数点プロセッサ・モジュール１
３０によって）待たされる。
（３ｂ）浮動小数点プロセッサ・モジュール１３０はＦ
ＰＷＡＩＴフラグがクリアされていることを見つけると
、２重バッファの浮動小数点プロセッサ・モジュール１
３０側に保管されている８対の要素に対するベクトル乗
算の計算を開始する。８個の結果は２重バッファに書き
戻され、ＦＰＷＡＩＴフラグがクリアされる。この例で
は、制御プロセッサ・モジュール１１０はすでに終えて
、ＦＰＷＡＩＴフラグをクリアしているので、浮動小数
点プロセッサ・モジュール１３０はバッファを交換して
、即時に次の組の計算を開始することができる。
（４ａ）制御プロセッサ・モジュール１１Ｇは８個の結
果を２重バッファからデータ・キャッシュ・メモリに転
送し、そのあと次の８個の要素を両配列から２重バッフ
ァに転送して、ＦＰＷ＾ＩＴフラグをクリアする。その
あと、ＣＰｗ＾ＩＴフラグがクリアされるまで（浮動小
数点プロセッサ・モジュール１３０によって）待たされ
る。
（４ｂ）浮動小数点プロセッサ・モジュール１３０はＦ
ＰＷＡＩＴフラグがクリアされているのを見つけると、
２重バッファの自分側に保管されている８対の要素に対
するベクトル乗算の計算を開始する。
８個の結果は２重バッファに書き戻され、ＣＰ冒＾ＩＴ
フラグがクリアされる。この例では、制御プロセッサ・
モジュール１１０はすでに終えて、　ＦＰＷＡＩＴフラ
グをクリアしているので、浮動小数点プロセッサ・モジ
ュール１３０はバッファを交換して、次の組の計算を開
始することができる。
（５）ステップ（４ａ）と（４ｂ）がベクトル計算全体
が完了するまで繰り返される。
（６）　ステップ（５）が終わったとき、最後の組の結
果はまだ２重バッファのＦＰ側に残っているので、制御
プロセッサ・モジュール１１０はバッファを交換して、
最後の結果をデータ・キャッシュ・メモリに転送する。
第１図に示すようなシステムを動作させるときは、実行
時ソーフトウエア環境全体をいくつかのレベルに分割す
ることが好ましい、これらのレベルのうちあるものは、
異なるプロセッサで実行される個々のコード・モジュー
ルとして存在し、他のレベルは必要とされるインタフェ
ースをいくつかのレベルに分割する形で存在している。
これらのレベルすべてとレベル間インタフェースはソフ
トウェア制御下に置かれ、アプリケーション要件に合っ
ていなければ、変更が可能である。
このソフトウェア構成は一般的に従来からあるものであ
る。シ、かじ、本明細書に記載の新規事項の望ましい使
い方を分かりやすくするために、以下で説明しておくこ
とにする。
第４４＾、４４Ｂ１　および４４Ｃ図は第１図に示すよ
うなシステムのプログラミング環境を示したものである
０図示の機能別ブロックの多くは他の図に示されている
八−ドウエア要素のそれと同じ番号で示されているが、
第４４＾、４４Ｂ、および４４Ｃ図はプログラマから見
た機能別ブロック間の関係を示すことを目的としている
。従って、これらの図は必ずしも現実の電気的および論
理的接続に正確に対応していないことに注意されたい。
アプリケーションとライブラリ・ソフトウェア以下の説
明では、アプリケーション・ソフトウェアが例えば、Ｆ
ＯＲＴＲＡＮや°Ｃ°のような高水準言語で書かれてお
り、標準ライブラリ・ルーチンを呼び出して、高速化サ
ブシステムを使用するものと想定している。これらの呼
出しは業界の事実上の標準に準拠している（つまり、全
体的に浮動小数点システムからのプロダクト命令セット
と互換性がある）、これらには、アプリケーション・デ
ータ区域と高速化サブシステムのデータ・キャッシュ・
メモリ間でデータを転送するルーチン、広範囲にわたる
計算、ある種の同期化ルーチンが含まれている。
このレベルでのソフトウェアはホスト・コンピュータ・
システム上で稼動し、必要とするアプリケーションを実
施する機能をもっている。これはライブラリとリンクさ
れて、高速化サブシステムをアクセスする。
ライブラリはアプリケーション・ソフトウェアから見て
、高速化サブシステムと結ぶインタフェースの働きをす
る。ライブラリは数百に及ぶ共通算術演算／アルゴリズ
ム・ルーチン群と、高速化サブシステムを初期設定し、
アプリケーションの配列やデータ・セットのデータ転送
を開始するルーチン群から構成されている。大部分のラ
イブラリ・ルーチンは入力パラメータと機能番号を装置
ドライバに渡すだけの機能しかないが、ある種のパラメ
ータ有効性検査が必要ならば組み入れることも可能であ
る０本好適実施例では、装置ドライバとのインタフェー
スはシステム呼出しくＳｙｓｔｅｍＣａｌｌｓ）を経由
する。しかし、ある種のオペレーティング・システムで
は、呼出しタスクが再スケジューリングのために受渡し
されるので、呼出しに大きなオーバヘッドがかかってい
る。
装置ドライバ 装置ドラ゛イパはオペレーティング・システムの一部と
考えることができ、アプリケーション・ソフトウェアよ
りも高度の特権レベルで実行される。装置ドライバの主
な役割は次の通りである。
ｌ）コマンドとパラメータをライブラリ・ルーチンから
高速化サブシステムのＶＭＥインタフェース・メモリに
置かれているコマンド待ち行列に転送すること。
２）転送すべきデータ（仮想メモリ・システムにある）
がメモリにロックされていることを確かめること、この
ためには、転送が連続ブロックに分割されていて、小さ
く分割した複数の転送が実際に行なわれているか、分散
／収集テーブルが作られていて、高速化サブシステムに
渡されていることが必要である。
３）マイクロコードを複数のプロセッサにロードし、−
数的にはハードウェアとマイクロコードを既知の状態に
まですること（電源投入後か、新しいアプリケーション
がそれを使用する準備状態に置くため） ライブラリと装置ドライバを新しいホスト上に移植する
最も困難な問題の１つは、装置ドライバである。これら
は非常にオペレーティング・システムに依存する傾向が
あるので、ホスト・システムの詳しい知識が要求される
。任意的には、この種の問題を避けるために、物理メモ
リへのアクセスが許される場合には、ライブラリを直接
′にハードウェアとのインタフェースにすることが可能
である。こうすれば、ドライバの必要性が回避される。
この方法で高速化サブシステムをアクセスすると、装置
ドライバを使用する場合よりも高速化される。しかし、
特に複数ユーザ環境では、安全保護が低下することにな
る。
マイクロコード監視ルーチン マイクロコード監視ルーチンは、高速化サブシステムに
おける転送と計算以外の残りのタスクを取り扱うもので
ある。その主なタスクは、ホストとの連絡、制御プロセ
ッサ・プロセッサ・モジュール１１０とデータ転送プロ
セッサ・モジュール１２０間の作業分担、および内部と
外部の同期化である。
監視ルーチンは装置ドライバとは反対側の待ち行列の最
後に置かれており、作業を待ち行列から取り出す、（こ
れを行なうには、作業が空の待ち行列から取り出されな
いようにするためのある種の待ち行列管理が必要になる
。） どの程度複雑になるかは、どのプロセッサが使用される
かによって決まり、また、ホストにどれだけの仕事をさ
せるか、あるいは高速化サブシステムに負担させるかに
大きく左右される。物理メモリと仮想メモリ・モデルの
個所で行なったベクトル乗算コマンドの説明から明らか
なように、監視ルーチンはいろいろな手法を採用するこ
とができる。
物理メモリ・アーキテクチャでは、監視ルーチンはデー
タ転送プロセッサ・モジュール１２Ｇと制御プロセッサ
・モジュール１１０の間で分割される。データ転送プロ
セッサ・モジュール１２０の部分は、ホストと制御プロ
セッサ・モジュール１１０は直接にデータをやりとりで
きないので、コマンドの経路指定を行なうだけである。
制御プロセッサ・モジュール１１０は作業の分散化とハ
ンドシェイキングを組織化する。
この分割は任意的である。別のく好ましさの点で劣るが
）アーキテクチャでは、制御プロセッサ・モジュール１
１０をデータ転送プロセッサ・モジュール１２０のスレ
ーブ・プロセッサ（その反対でなく）として働かせるこ
とも可能である。
仮想メモリ・モデルでは、データ転送プロセッサ・モジ
ュール１２０がマスクであり、制御プロセッサ・モジュ
ール１１０がスレーブになっていた。
制御はその殆どがホスト側で取り扱われるので、監視ル
ーチンのＤＰＴ部分はコマンドの経路指定だけを扱えば
よい、制御プロセッサ・モジュール１１０が待ち行列管
理に関与するのはわずかである。
マイクロコード転　ルーチン（ＤＴＰ これらのルーチンは外部インタフェースの１つとデータ
・キャッシュ・メモリ間のデータ転送を取り扱う、イン
タフェースは主にＶＭＥバス（とホスト・メモリ）に対
するものである。
ホスト・・メモリとデータ・キャッシュ・メモリ間の転
送の大部分は、連続ブロック転送、分散／収集転送、ｎ
番目の語ごと、行／列２次元配列アクセスといったよう
に、転送の種類が狭い範囲に限られている。
上記種類のいずれにも属さないタイプの転送はいずれも
、必要時に追加することができる。ここで注目すべき重
要な点は、ベクトル加算がベクトル乗算と同じ転送ルー
チンを使用することである。これが便利なのは、上述し
たように、データ転送ルーチン（計算ルーチンと異なり
）はベクトル加算とベクトル乗算を区別する必要がない
からである。
マイクロコード転送ルーチン（ｃｐ） これらのルーチンはデータ・キャッシュ・メモリの１つ
と浮動小数点プロセッサ・モジュール１３０の高速レジ
スタ・ファイル間のデータの転送を取り扱う。
この場合も、データ・キャッシュ・メモリとレジスタ・
ファイル間の転送の大部分は、１ベクトル・インと１ベ
クトル・アウト、２ベクトル・インと１ベクトル・アウ
ト、１ベクトル・インとスカシ・アウトといったように
、転送の種類が狭い範囲に限られている。これらの転送
タイプはデータ型（タイプ）に応じてさらに分類するこ
とがでざる。ベクトルは単純または複素数データ型に分
けることができ、もつと特殊化された転送タイプもいく
つかある（ＦＦＴ、　畳み込みなど）。これらは汎用ル
ーチンが使用されない場合に効率が向上する。
ここで注目すべき重要な点は、異なる演算で同じルーチ
ンが使用できることである。つまり、ベクトル加算は、
例えばベクトル乗算と同じ転送ルーチンを使用する。
マイクロコード　　ルーチン（ＦＰ） 各計算タイプごとに、（例えば）８つの加算、減算また
は必要な演算を行なうルーチンが用意されている。この
種のルーチンによって制御されるデータ転送は、高速レ
ジスタ・ファイル４３０、乗算機構４５０．加算機構４
４０、およびスクラッチパッド１６１０を含む密結合デ
ータ通路内で行なわれるものだけである。（このデータ
通路には、いくつかの局所バスもあり、その中には第１
オペランド局所バス４３１、第２オペランド局所バス４
３２、結実用局所バス４３１、ループバック接続４３４
が含まれる。）この場合も、必要となるルーチンの多く
はいくつかの標準データ形式別に分類される。この分類
の１例として、ダイアシック・ベクトル演算（２ベクト
ル・インと１ベクトル・アウト、例：ベクトル加算また
はベクトル乗算）がある、従って、標準テンプレートを
あるカテゴリ内の各計算タイプごとにセットアツプする
ことが可能である。これにより、ＦＰマイクロコードを
高速に生成して、基本ベクトル演算の多くを取り入れる
ことができる。
上述したように、レジスタ格納演算指定子はマイクロコ
ード演算コマンドを補強するために使用できる。これに
より、ある計算タイプのカテゴリ内の個々のルーチンす
べてを、１つのルーチンとして書くことができる。その
場合は、制御プロセッサ・モジュール１１０は計算タイ
プを指定するために演算レジスタをロードしなければな
らない。
短縮マイクロコード 上述したシステムは短縮マイクロコードを使用する機能
を備えているので、レジスタに格納されている演算指定
子をマイクロコード命令の残り部分と結合することがで
きる。これは実際には、本好適実施例では、上述したよ
うにＦＰモジュール１３０で使用されている。
この種の短縮マイクロコードは多重プロセッサ・システ
ムの数値処理部分で使用すると、特に利点が得られる。
その場合には、演算、指定子短縮マイクロコードを使用
すると、演算をオーバレイさせる必要がなくなる。
従って、例えば、２つの配列を３個目の配列上にマツピ
ングする演算の場合（例：Ｃ１−＾ｌ◆Ｂｉ）には、命
令レジスタに演算指定子（例：″＾０口″）をロードし
てから、この種の演算列を開始させることができる。こ
の演算列は、演算を直接に指定しなかったコードで記述
されることになる。
従って、この機能を実時間拡張マイクロコードで使用す
ると、多重プロセッサ・システムにおける２つのマイク
ロコード・プロセッサ間のインタフェースにさらに高度
の柔軟性をもたせることができる。
また、命令を数値処理部分にロードするとき要求される
バンド幅を単純化することも可能になる。従って、アル
ゴリズム切替えやタスクの再分割がもっと効率よくなる
。
ヱ土天皇土工遣釆 第３Ａ図および第３Ｂ図を参照して上述したように、本
発明はマイクロコード・システムのマルチウェイ分岐に
全く新しい機能をもたせている。第３０図は、本好適実
施例においてアドレス境界の制約のないマルチウェイ分
岐を可能にするマイクロコード操作を示した概略図であ
る。
上述したように、本発明はマルチウェイ分岐をアドレス
境界の制約なしで行なうマイクロコード・コンピュータ
・システムの、アーキテクチャを提供するものである。
さらに、代替宛先間の増分を可変にしている。相対アド
レス指定機能をもつシーケンサが使用されている。
本好適実施例では、プログラム・カウンタがジャンプ宛
先の人力として使用されている。これはマルチウェイ分
岐を取り入れて、ベース宛先アドレスが異なるソースか
ら求められる多くの公知システムとは異なるものである
。
離散フーリｚ　　　　　　（Ｉｓ　ｌｅｍｅｎｔａｔｉ
ｏｎ）第３１図は、新規な方法で実現した離散フーリエ
変換の主要機能のいくつかを示す概略図である。
この例では、実現しようとする変換は高速フーリエ変換
（ＦＦＴ）である。
図示の例は１６点基数２複素数ＦＦＴである。勿論実世
界のＦＦＴはより多くのデータ点を使用して実・現され
ているが、この例では、いくつかの重要な点を示してい
る。ｎＪａＦＦＴには、ｌｏｇ　２ｎ２テージが必要で
あるので、１０２４点ＦＦＴには１Ｇステージが必要に
なる。各ステージでは、ｎ／２バタフライ計算を行なう
必要がある。
バタフライ計算は次式で与えられる。
ｒｅ　　−ｒ４　　＋　　（（ｆ６＊ｒ８）］　　＋　
　（ｒ７＊ｒ９）］ｒｌ　＝　ｒ５　＋　　［（ｆ７傘
ｒ８）］　　−（ｒトｒ９）］ｒ２　＝　ｒ４−　　［
（ｆ６＊ｒ８）］　　＋　　（ｒ７＊ｒ９）］ｒ３　　
＝　　ｒ５　−　　［（ｆ７＊ｒ８）］　　−（ｒ６番
「９）Ｊただし、 「Ｏと「ｌは結果Ｃの実数部と虚数部である。
「２と「３は結果りの実数部と虚数部である。
「４と「５は入力Ａの実数・部と虚数部である。
「６と「７は入力Ｂの実数部と虚数部である。
「８と「９は係数にの実数部と虚数部である。
（角かっこ［］内の式は形式的には同じであり、大かっ
こ（）内の式も形式的には同じであることに注意された
い、） 第３１図は４ステージＦＦＴ演算を図式化して示してお
り、各々の円は１つのバタフライ計算を表している。各
回の左側と結ばれている線はバタフライ計算に対する複
素数入力サンプル（ＡとＢ）がどこから得たものかを示
し、右側と結ばれている線は複素数の結果（ＣとＤ）が
どこに書き出されるかを示している０円内の数は複素数
フェーズ係数”ｋ“である。
本方法の好適実施例では、ＦＦＴアルゴリズムは第１図
に示すようなアーキテクチャにおいて、制御プロセッサ
・モジュール１１０と浮動小数点プロセッサ・モジュー
ル１３０間で分割することによって実現されている。第
３１図に示すように、アドレス計算は、特に非常に多数
のデータ点が必要になる場合は、意味がない、制御プロ
セッサ・モジュール１１０はアドレス計算を実行して、
バタフライ計算のための正しいデータ・サンプルとフェ
ーズ係数の流れを作り出す、バタフライ計算は実際には
浮動小数点プロセッサ・千ジュール１３Ｇによって実行
される。
各ステージでデータ点のいくつかに付いている陰影バー
は、この実施例で得られる新規なデータ処理を示してい
る。各ステージで示されている陰影パーは１つの中間デ
ータ転送のセットを示している。従って、例えば、プロ
セスの開始時には、入力データの８複素数語（０語）が
ロード・インされている。このデータ量だけでも、４つ
のバタフライ計算を実行するのに十分な入力となる。
（係数も与える必要がある。）陰影バーは最初の組の４
つのバタフライに対して、ｃｇｘｏ、ＸＩ、Ｘ２、×３
、Ｘ４、Ｘ８、Ｘ９．Ｘｌ０１Ｘｌｌがロード・インさ
れることを示している。４つのバタフライ計算が実行さ
れ、８個の０語からなる結果が転送される。さらに、正
しい組のフェーズ係数をロードするには、追加の転送が
いくつか必要である。（最初のステージでは１つだけの
フェーズ係数が使用されているが、異なるフェーズ係数
の個数は各ステージと。
とに２倍になることに注意されたい、従って、各組の４
バタフライには少なくともパス１４４の４サイクルが必
要になる。２サイクルは８個の０語の入力を持ち込むた
めのものであり、２サイクルは０語の結果を再移動する
ためのものである。（さらに、係数を転送するために５
番目の主サイクルが必要になる。） ８個の０語は５１２ビット、つまり、１６個のＦ語に相
当するので、これけ意味のあるデータ・ブロックとなる
。しかし、この方法は本好適実施例で提供される高バン
ド幅を利用できるという利点が′ある。
さらに、データをこのサイズのブロック単位で転送する
と、同期点で使用されるＣＰ／ＦＰハンドシェイキング
・ロジックにとって好都合であることが実証されている
。
従って、ＦＦＴは次の２つの部分に分割されている。
制御プロセッサ・モジュール１１０は複素数データのア
ドレスとテーブル・シーケンス内のフェーズ係数位置を
、ステージとバタフライ数を関数として計算するソフト
ウェアを実行させる。アドレスが計算されると、制御プ
ロセッサ・モジュールで稼動中のプロセスは浮動小数点
プロセッサ・モジュール１３０に送り込まれるデータの
転送も制御する。浮動小数点プロセッサ・モジュール１
３０がバタフライ計算を完了すると（そして同期点にあ
ることを示すようにフラグをセットすると）、制御プロ
セッサ・千ジュール１１Ｇは結果を読み取って、それを
保管する。制御プロセッサ・モジュール１１０はバタフ
ライ計算が行なわれていることを知らない、同期点で浮
動小数点プロセッサ・モージュール１３０とデータをや
りとりするだけである。
ＦＰモジュール１３０は、式が上で定義したようにコー
ディングされている単純なリニア命令列によってバタフ
ライを計算するソフトウェアを実行する。このルーチン
は正しい入力データと係数を得るために必要な複雑なア
ドレス計算を知らなくてもよい、従って、このルーチン
はＣＰモジュール１１０で稼動するソフトウェアから完
全に切り離して書くことができる。
この分割が利０点としてもつ特徴は、各ステージのＦＰ
プロシージャが最後の２つのステージまでそっくり同じ
にできることである。（最後の２ステージで実行される
バタフライ計算はより密に結合した０語入力を使用する
ので、ある種の中間結果を、レジスタ４３０に保持され
ているデータとしてＦＰ内で前送りできる。） この例は、プロセッサ間を独立にできることも示してい
る。　ＦＰモジュール１３０によって実行されるプロシ
ージャは非常に単純に定義されているので、浮動小数点
プロセッサ・モジュール１３Ｇが異なる計算機構チップ
・セット上に再設計された場合は、この単純なバタフラ
イ・ルーチンだけを変更すればよいことになる。このこ
とは再アセンブルする場合も同じである。
ＣＰとＦＰのソフトウェアの実行は並列に行なわれ、ア
ルゴリズムが実行される速度が最も遅い部分で決まるよ
うにバイブライン化されている。
ＦＰ命令列はこのバタフライ計算を実行するに当たり、
ＦＦＴにおける最後の２つのバタフライを除くすべてに
ついて同じままである。従って、例えば、１０２４点の
複素数ＦＦＴでは、ＦＰモジュールは最初の８ステージ
の計算を行なうために、同じ命令列５１２を実行するこ
とになる。そのあと、ＦＦＴが最後の２ステージに対し
て異なる命令列の実行を開始する。
重ＦＰモジュールイ・きＦＦＴ もう１つの特に魅力のある構成は、４個のＦＰモジュー
ル１３０を備えた第１Ｏ図に示すようなシステムである
。
性能に影響を与える主要要因は、バタフライ計算時間と
「バタフライ・カルキュレータ」　（例えば、ＦＰモジ
ュール１３０）に対するデータ転送バンド幅の２つがあ
る。得られる性能はこれらのパラメータのどちらが満足
されなかったかによりて決まる。以下の計算例はＩＫ複
素数ＦＦＴ、基数２に関するものである。
バタフライ計　スループット 基数２のＦＦＴバタフライ計算式は、部分結果が再使用
可能であるとき１０回の演算（４回の乗算と６回の加算
／減算）からなっている、第１図（または第１Ｇ図）に
示すようなシステムでは、この計算は、式が＾ＬＵと乗
算機構を並列に使用することに役立たないので、１Ｇサ
イクルを要する。　４２ｎｓサイクル時間を使用すると
、バタフライ計算には４２０ｎｓが必要になる。実際の
サイクル時間は６回のＡＬＵ演算では５２ｎｓ、　４回
の乗算では４２ｎｓ　（総計３３０ｎｓ　）を必要とす
るが、同期化、バイブライン始動、などのオーバヘッド
を含めると、４００ｎｓになる。従って、ＦＰモジュー
ルは４００ｎｓでバタフライを計算することができる。
輯ｊｌ宸仁り幅 各基数２のバタフライ計算には、２個の複素数サンプル
と複素数係数（または反復係数）が必要である。この計
算からは、２個の複素数結果が得られる。総計では、５
個の複素数または１０個の浮動小数煮詰をバタフライご
とにデータ・キャッシュ・メモリ１４０とＦＰＩＩの間
で転送する必要がある。キャッシユ・メモリのバンド幅
は毎秒３２０ＭＢつまり、８０Ｍ浮動小数点語である。
このデータ速度は８個の連続、する語が１つのメモリ・
サイクル（１００ｎｓ　）で転送できるときだけ達成さ
れる。しかし、ＦＦＴを実行させるときは、これは常に
可能である。メモリのバンド幅を最も効率よく使用する
方法は、メモリ・サイクル当たりに４バタフライのデー
タを転送することである。従って、４回のバタフライ計
算には５回のメモリ転送サイクルが必要になる。
１に複素数ＦＦＴ（基数２）は５１２０個のバタフライ
からなっている。このＦＦＴに対してデータ転送速度で
許容される最小時間は、従って、（５１２０／４）６５
６１００ｎｓ＝６４０マイクロ秒によって与えられる。
しかし、このスループット見積値は、最後の２ステージ
の効果を考慮に入れると、修正する必要がある。ステー
ジｎ−２で４個のバタフライ計算の組から得た結果の各
データ・セット（８個の０語）は、中間結果をメモリに
戻さなくても、ステージｎ−２の４バタフライとステー
ジｎ◆１の４バタフライを計算するのに十分である。し
かし、追加の組の係数が第２ステージで必要になる。こ
の正味の結果は６メモリ・サイクルだけで８バタフライ
を計算することができる。（この手法はＬ９Ｒａｂｉｎ
ｅｒとＢ、Ｇｏｌｄ共箸「デジタル信号処理の理論と応
用」のｐ、５７７〜ｐ、５９９に詳しく説明されている
。） １に複素数ＦＦＴ（基数２）は５１２０個のバタフライ
からなるので、この２ステージＦＦＴアルゴリズムでデ
ータ転送速度によって規制される最小時間は次の通りで
ある。
（５１２０／８戸６＊１００ｎＳ−３８４マイクロ秒こ
の時間は見積転送時間である４００マイクロ秒以下であ
る。従って、使用可能なメモリのバンド幅は４つのＦＰ
千ジュールを組として一緒に稼動させるのに適しており
、４００マイクロ秒でＦＦＴが達成される。
必要とされるバンド幅を更に減少するために使用できる
手法は次のようにいくつかある。
（１）あるステージ内で使用される異なる係数の個数は
変化する０例えば、ステージ１はすべてのバタフライで
１つの係数値を使用し、ステージ２は２係数を使用し、
ステージ３は４係数を使用しく以下同じ）、ステージ１
０は５１２係数を使用す・る。
それより前のステージでは、ステージの開始時に（すべ
てのバタフライででなく）係数を初期設定するので、メ
モリ幅が大幅に節約される。
（２）４つのＦＦＴが並列に実行される場合は（その結
果、１つの高速化サブシステムにおける４つのＦＰモジ
ュール１３０の各々は、１つのＦＦＴの１７４ではなく
個々のＦＦＴを計算するために使用される）、係数を４
つのＦＰすべてに同報通信することができる。これによ
り、転送の係数部分で使用されるメモリのバンド幅が節
約される。
（３）２ステーシババタフライ計算は３または４ステー
ジに拡張することが可能であるが、制約要因として、新
しいデータ、現在のデータ、°および中間記憶域を保存
するＦＰのレジスタ・ファイルのサイズがある０例えば
、４ステージ・アルゴリズムには１６個のサンプルと８
個の係数が必要であり、３２回のバタフライ計算後１６
個の結果が得られる。
この結果、比率は３２バタフライ当たり１Ｇメモリ・サ
イクルとなり、キャッシュ・メモリのバンド幅で１６０
マイクロ秒ごとにＦＦＴ計算をサポートできる。
これらの考え方はすべて、必要ならば基数４または基数
８のＦＦＴで採用可能である。実際には、広幅キャッシ
ュ・パス・アーキテクチャは基数がもつと大きいアルゴ
リズムで採用すると特に利点が得られる。
さらにｔ１目すべきことは、バタフライ定義とステージ
の関係が異なるとしても、他の整数変換も同じ方法で複
数のバタフライ計算ステージに分割することができるこ
とである。従りて、データ操作に関して上述した事柄は
他の離散整数変換にも応用が可能である。
ヒストグラム・アルゴリズム 第３２図は第１６図に示すようなハードウェアでヒスト
グラム・アルゴリズムを実行させる方法を示したもので
ある。
１Ｊ１６図に示すように、数値プロセッサ・サブシステ
ムの計算部分におけるデータ通路は乗算機構４４０と加
算機構４５０だけでなく、データ通路のこの部分と密結
合しているスクラッチパッド・メモリ１６１０も含んで
いることが好ましい、（このメモリはアドレス・ロジッ
ク１６１１を備えている。）このスクラッチパッド・メ
モリ１６１１があると、千ジュール１１Ｇはアドレスを
計算して、データを局所的に取り出すことができる。こ
のメモリ１６１０がない場合は、　ＦＰモジュール１３
０はＣＰモジュール１１０にアドレスを与える必要があ
り、ＣＰモジュール１１０の方は参照機能を実行して、
その結果をＦＰモジュール１３０に返してやる必要があ
る。このためには、追加のハンドシェイキングが必要に
なるので、効率が非常に低下することになる。従って、
この小規模のデータ通路部分のアーキテクチャを、上述
したように数値処理モジュールとのインタフェースで使
用される大規模のデータ処理アーキテクチャと協働させ
ると、利点が得られる。
本好適実施例では、スクラッチパッド・メモリ１６．１
０は３通りの使い方が可能である。超関数の計算などの
アルゴリズムの場合にテーブル・メモリとして使用する
方法、届所スタックとして使用する方法、結果を収集す
るためにヒストグラム・アルゴリズムで使用する方法で
ある。
このスクラッチパッド・メモリをスタックとして使用で
きることは、サブシステムの計算部分の縁にあるデータ
・インタフェースをアーキテクチャ全体にとって非常に
有利な方法で定義でき、そのインタフェースにあるレジ
スタ・ファイルにスタックとして使用できる機能をもた
せる必要がなくなるので、非常に有利である。
共通高水準言語（ＦＯＲＴＲＡＮなど）で書いたルーチ
ンをマイクロコードにコンパイルすることは、マイクロ
コード・プログラムを生成する重要な手段である。ベク
トル演算を効率のよいマイクロコードにコンパイルする
ことは比較的容易である。
しかし、スカシ演算もかなりの部分が常にあるので、こ
れらをコンパイルすることは非常に厄介である。
スカシ・ルーチンをマイクロコードにコンパイルする作
業は１．スタック・ベースのアーキテクチャが仮想計算
機として使用できる場合には特に行ないやすいことが明
らかにされている。（従来のこれを行なうには、逆ボー
ランド・ロジックに変換する必要がある。） このスクラッチパッド・メモリを使用して結果を累積す
ることは、ヒストグラム・アルゴリズムにとっては好都
合である。ヒストグラム・アルゴリズムを実行させると
台は、ヒストグラム・データをテーブル・メモリに累積
することができる。
これにより、データ・キャッシュ・バスへのアクセス・
ロードを追加することから避けられる。
密結合局所メモリを使用してヒストグラム・データを収
集することは、画像処理アルゴリズムで特に利点がある
。多くの公知画像処理アルゴリズムはヒストグラム計算
を使用しているが、大量のデータを扱う必要があるので
、キャッシュのバンド幅に対する需要が非常に大きくな
る１本発明によれば、ヒストグラム・アルゴリズムを効
率よく使用することが可能になる。
第３２図は、多数の画像処理問題に応用できる比較的代
表的なヒストグラム・プロシージャの簡単な例を示した
ものである。同図から明らかなように、ヒストグラム・
テーブルはこのプロシージャの内側ループが繰り返えさ
れるたびにアクセスされる。従って、ヒストグラム・テ
ーブル用に密結合記憶域を用意すると、この種のプロシ
ージャで要求されるバンド幅を大幅に節約することがで
きる。
プレビュー・モードのパイプライン　式アルゴリズム 本明細書に記載されている重要な開示事項は、プレビュ
ー・モードでソフトウェア制御の２重バッファを使用し
てパイプライン方式アルゴリズムを実行させて、同期点
を通過する平均スループットを維持する方法である。
第３３図は第２０図に示すようなソフトウェア制御２重
バッファを備えたハードウェアでパイプライン方式アル
ゴリズムを実行させる方法を示したものである。
上述したよう、に、ソフトウェア制御の２重バッファを
使用すると、高速計算機構と高度の制御間のクロック境
界を越えるときに非常に好都合である。しかし、注目す
べきことは、ソフトウェア制御の２重バッファの利点を
広範囲にわたるパイプライン方式のアルゴリズムにも生
かすことができることである。
２重バッファリング用の好ましいサブシステムはソフト
ウェアで分割された２重ボート・メモリを使用している
ので、メモリの上半分を一方のプロセッサに割り振り、
下半分を他方のプロセッサに割り振ることができる。（
この割振りは匹１９プロセッサが切替え準備状態にある
ことを示すそれぞれのフラグをセットすると、切り替え
られる。） このメモリをアクセスすると、追加ビットはそのアクセ
スに「物理」、「論理」または「プレビュー」のタグを
付ける。物理アクセスは全メモリ内のリテラル・アクセ
スと解釈され、２重バッファリングは無視される。論理
アクセスは２重バッフアイリング切替え状態によって判
断される追加アドレス・ビットによって補充されている
。
プレビュー・アクセスは読取りだけに使用され論理アク
セスでアクセスされる側とは反亙咥メモリ・バンクにＢ
る。プレビュー・アクセスを使用すると、パイプライン
方式アルゴリズムにおける同期点でのデータ流れの非効
率が避けられるので非常に有利である。
例えば、標準２重バッファリング方式が第１図に示すよ
うなシステムで使用される場合は、スワップを行なうた
びに、それが空になる前にデータ・パイプラインを再び
一杯にする必要がある。この実施例では、サンプルのベ
クトル演算は浮動小数点プロセッサが各バッファ分のデ
ータに対して８回の計算を行なう必要がある。このこと
は、３サイクル分のオーバヘッドが使用されて、８語の
データごとにパイプラインを一杯にし、空にすることを
意味する。その結果、全体の平均処理時間に付加される
割合が高くなることは明らかである。
本明細書に記載されている新規事項の１つは、「ソフト
」２重バッファリングを使用してこの問題を解決したこ
とである。プレビュー・モードを使用すると、一方のボ
ートが他方の半分側にあるデータを調べてから、それを
交換することができる。このモードによると、制御プロ
セッサがその作業を終えて、続行前にバッファ交換を待
っているとき、浮動小数点プロセッサのパイプラインを
常に一杯にしておくことができる。
２Ｊｌｉバツフアリングは、多重プロセッサ・システム
において数値プロセッサと大容量キャッシュ・メモリ間
のインタフェースにあるレジスタ・ファイルで使用する
のが好ましい、レジスタ・ファイルを分割すると、キャ
ッシュ・メモリ１４０でデータ衝突が起こるのを回避で
きる。
この実施例では、５ポート付きレジスタ・ファイル４３
０が２重バッファのメモリとなるように使用されている
。しかし、他の実現方法の使用も可能である。
本発明によれば、ハードウェアで２重バッフ１リングを
行なう従来のシステムよりも柔軟性に富んだシステムが
速度を損なうことなく得られる。
特に、「プレビュー」モードを使用すると、この２重バ
ッファリングを取り入れたシステムを多数のパイプライ
ン環境で汎用インタフェース・アーキテクチャとして使
用することができる。
艷旌級旦１辺 性能最大化の基本的制約要因となる。ものを挙げると、
次の６つがある。
入出力バンド幅（これは本好適実施例では４０Ｍ１ｌ／
秒になっている）。
データ・キャッシュ・メモリ・バンド幅（これは本好適
実施例では３２０１Ｂ／秒になっている）。
浮動小数点プロセッサ・モジュール１３０の保持レジス
タとレジスタ・ファイル間のデータ転送速度、これは現
在はデータ・キャッシュ・メモリ・バンド幅以下になっ
ている。
アドレス計算速度（これは本好適実施例では、毎秒１０
０万回が代表例であるが、実行されるアルゴリズムに非
常に左右されやすい）。
持続浮動小数点計算速度０本好適実施例では、単精度「
加算」の場合、これは２８ｎｓサイクル時間以下である
（より高速の構成要素が利用可能になれば、向上の余地
がある）、単精度乗算の場合は４２ｎｓサイクル時間以
下である。
並列に使用される数値処理モジュールの数。
ｉ旌旦■負 特定のアルゴリズムでその性能を決める要因は以下に挙
げる条件のどれが該当するかによって非常に左右される
。
ソース・データと結果がどこに保管されるか：性能はデ
ータがデータ・キャッシュ・メモリに保管されるとき最
大化される。データがオフボードに保管される場合は、
データ入出力転送が制約要因となる可能性が大きい、達
成可能な入出力速度は通常、関与する周辺装置とサポー
トされる転送の種類（単一かブロックか）によって決ま
る０人出力速度が毎秒４０ＭＢであると、計算速度は３
個の数がすべての計算に関係するような計算では、３．
３ＭＦＬＯＰＳまでである。
データと算術演算との比ＮｊＡ：浮動小数点計算速度ま
たはデータ転送速度がボトルネックとなるかどうかは、
これによって決まる。計算量の割にデータが少ないアル
ゴリズム（例：　ＦＦＴ　）は浮動小数点プロセッサ・
モジュール１３０の速度が制約要因となる。データ転送
に制限されるアルゴリズムの例としては、１回の算術演
算に３個のデータ値を必要とするベクトル加算がある。
データ・キャッシュ・メモリ内のデータのレイアウト：
データ・キャッシュ・メそすと浮動小数点プロセッサ・
モジュール１３０間の最大転送速度が得られるのは、８
個の連続する１語（つまり、各々が３２ビットからなる
浮動小数煮詰）が−緒に転送されるときだけである。あ
るアルゴリズムでのデータがこのブロック転送機能を利
用できない場合は、正味データ転送速度は低下すること
になる。これを表にまとめると、次の通りである。
Ｌ鼠立皿１　　　ｋ区亘ユ ８　　　　　８０　ＭＦ語／秒 ４　　　’　　　　　　　　　４０ 大部分のアルゴリズムはより高速の転送速度を利用する
ことができる（実際には、ＦＦＴでさえも上述したよう
に高速の転送速度を利用できる）。
操作の並行：これにより、オフボード入出力転送を浮動
小数点計算と並行に行なうことができる。アルゴリズム
（またはアルゴリズムの列）がこの機能を使用できる場
合は、入出力転送速度が相対的に遅くても、全体の計算
速度は影響を受けることはない。
複数のＦＰ：アルゴリズムが計算バウンド（束縛）であ
り、メモリや人出力のバンド幅に制限されないときは、
ＦＰを複数にすると、メモリ・バンド幅を越えない限り
、１つの浮動小数点プロセッサ・モジュール１３０の性
能は倍になる０例えば、ＦＰが４つのと籾は、ベクトル
加算性能は向上しないが、ＦＦＴは４倍の速度で計算さ
れる。
以上説明したことから理解されるように、本明細書中に
開示した新規事項は広範囲にわたって応用することがで
、きると共に、広範囲にわたりて改良または変形が可能
である。従って、特許請求の範囲に記載された内容は上
述した各種実施例に制約されるものではなく、またこれ
らの実施例に関する記載に制約されるものでもなく、特
許請求の範囲に明確化された請求事項のみに制約される
ものである。
【図面の簡単な説明】
第１図は新規の３プロセッサ・アーキテクチャをもつ数
値高速化サブシステムの概要を示すブロック図である。 第２八図は本発明の好適実施例における制御プロセッサ
・モジュール１１０のいくつかの主要部分の構成を示す
ブロック図であり、第２Ｂ図は本発明の好適実施例にお
ける制御プロセッサ・モジュールｌｌＯで使用されてい
るマイクロ命令形式のフィールド割振りを示す概略図で
ある。 第３Ａ図は本発明の好適実施例におけるデータ転送プロ
セッサ・モジュールのいくつかの主要部分の構成を示す
ブロック図であり、第３Ｂ図はデータ転送プロセッサ・
モジエールにおいて定数アドレスを選択的に駆動してシ
ーケンサ・バス３１５上に送出するために使用されるロ
ジックの詳細を示すブロック図であり、第３Ｃ図は本発
明の好適実施例におけるデータ転送プロセッサ・千ジュ
ール１２Ｇで使用されているマイクロ命令形式のフィー
ルド割振りを示す概略図である。 第４＾、　４Ｂ、　４Ｃおよび４Ｄ図は本発明の好適実
施例において浮動小数点プロセッサとして使用される数
値処理モジュール１３０のいくつかの主要部分の構成を
示す図であり、第４Ａ図は制御プロセッサ・モジエール
１１０とのインタフェースのいくつかの主要部分を示す
ブロック図、第４Ｂ図は本発明の好適実施例における浮
動小数点プロセッサ内のデータ通路のいくつかの主要部
分を示すブロック図、第４Ｃ図は本発明の好適実施例に
おける浮動小数点プロセッサ内の制御ロジックのいくつ
かの主要部分を示すブロック図、第４Ｄ図は本発明の好
適実施例における数値プロセッサ・モジュール１３Ｇに
使用されているマイクロ命令形式のフィールド割振りを
示す概略図である。 第５図は本発明の好適実施例におけるデータ・キャッシ
ュ・メモリのいくつかの主要部分の構成を示すブロック
図である。 第６図は本発明の好適実施例におけるホスト・インタフ
ェース・ロジックの構成を示すブロック図である。 第７図は本発明の好適実施例におけるデータ・パイプ・
インタフェース・ロジックの構成を示すブロック図であ
る。 第８図は本発明の好適実施例におけるＧＩＰインタフェ
ース・ロジックの構成を示すブロック図である。 第９八図はアブイケーション向き数値処理モジュール（
「アルゴリズム高速化機構Ｊ　）　ｔ３ｏ゛を含む数値
高速化サブシステムの概要図であり、第９Ｂ図はアルゴ
リズム高速化機構１３０’のアーキテクチャが汎用浮動
小数点モジュール１３０のそれとどのような違いがある
。かを示す概略図である。 第１Ｏ図は複数の数値プロセッシング・サブ・サブシス
テムを含むサブシステムを示すブロック図である。 第１１図は本発明の好適実施例における制御プロセッサ
・千ジュール（とデータ転送プロセッサ）の一部である
整数プロセッサ機構（ユニット）のいくつかの主要部分
の構成を示すブロック図である。 第１２図は本発明の好適実施例における制御プロセッサ
の一部であるアドレス生成機構のいくつかの主要部分を
示すブロック図である。 第１３図は本発明の好適実施例における制御プロセッサ
（とデータ転送プロセッサ）の一部であるシーケンサの
いくつかの主要部分の構成を示すブロック図である。 第１４八図は１６ビット・アドレス生成機構（または他
の低解像度サブプロセッサ）が３２ビット・システムで
使用されるようにするために、本発明の好適実施例で使
用されているハードウェアを示す概略図であり、第１４
Ｂ図は低解像度データ・ソースを高速システムで使用す
るために、本発明の好適実施例で使用されているハード
ウェアの各種動作モードで使用される入力を示す表口で
ある。 第１５図は本発明の好適実施例における制御プロセッサ
・千ジュールとデータ転送プロセッサ・モジュール間の
インタフェースを示す概略図である。 第１６図は本発明の好適実施例における浮動小数点プロ
セッサ内の数値演算用の一部データ通路のいくつかの主
要部分の構成を示すブロック図である。 第１７図は非レジスタ格納マイクロコード・ビットのセ
ットアツプ時間を短縮するために、本発明の好適実施例
において浮動小数点プロセッサ内で使用されるロジック
を示すブロック図である。 第１８図は慣例の二重バッファのハードウェア構成およ
び制御の形態を示すブロック図である。 第１９図は外部で制御されるビットの１つで２重ボート
・レジス、り・ファイルが使用される別の公知２重バッ
ファリング手法を示すブロック図である。 第２０図は本発明の好適実施例の新規２重バッフ１リン
グがどのように構成され、どのようにソフトウェアで制
御されて、複数の任意選択゛アクセス・モードが得られ
るかを示す概略図である。 第２１図は２５６ビット幅のキャッシュ・バスとのイン
タフェースとなる保持レジスタと６４ビット幅であるレ
ジスタ・ファイル間をクロック境界にまたがって行なわ
れるデータ転送のために、本発明の好適実施例で使用さ
れるロジックを示１−概略図である。 第２２図はＣＰモジュール１１０とＦＰモジュール１３
０間をインタフェースで結ぶために、本発明の好適実施
例で使用されるハンドシェイキング・ロジックの状態図
である。 第２３図は第９図または第１Ｏ図に示すようなシステム
において複数のＦＰまたは複数のアルゴリズム高速化機
構（またはその両方）から１つを選択するために、本発
明の好適実施例で使用される制御定義を示す概略図であ
る。 第２４．２５および２６図はキャッシュ・メモリとのデ
ータ・インタフェースのアーキテクチャを示すブロック
図である。 第２７図は複数の装置の書込み可能制御記憶機構とのイ
ンタフェースとなる直列ループにおいてマイクロコード
の転送とローディングの制御を効率化するために、本発
明の好適実施例で使用されるハードウェア構成を示す概
略図である。 第２８図は複数のプロセッサのいずれかに、あるいはあ
る特定のプロセッサ群にマイクロコードをロードするこ
とを可能にするために、本発明の好適実施例で使用され
る直列ループ構成を示す概略図である。 第２９図は多重プロセッサ・システムにおける数値プロ
セッサの制御記憶機構に直列にまたは並列に書き込むこ
とを可能にするために、本発明の好適実施例で使用され
るロジックを示す概略図である。 第３０図はアドレス境界の制約なしでマルチウェイ分岐
を可能にするために、本発明の好適実施例で使用される
マイクロコード動作を示す概略図である。 第３１図は離散フーリエ変換アルゴリズムを実行させる
方法を示す概略図である。 第３２図は第１６図に示すようなハードウェアでヒスト
グラム・アルゴリズムを実行させる方法を示すフローチ
ャートである。 第３３図は第２０図に示したようなソフトウェア制御２
重バッファを含むハードウェアでパイプライン・アルゴ
リズムを実行させる方法を示すフローチャートである。 第３４．３５．３６および３７図は、それぞれが第７図
に示すようなデータ・パイプ・インタフェースを備えて
いる第１図に示すような複数のサブシステムの構成を示
す概略図である。 第３ａＡ図は主ボードの好ましい物理的レイアウトを示
す配置図であり、第３８Ｂ図は第３８Ａ図の主ボード上
にホストされた子ボードの好ましい物理的レイアウトを
、示す配置図であり、第３８８図のボードはＦＰモジュ
ール１３◎の主要構成要素が搭載されており、これらの
２ボードが一緒になりて、第１図に示すような完全なシ
ステムが得られることを示している。 第３９図は浮動小数点プロセッサ・モジュール内のスタ
ック・レジスタの好適実施例を示すブロック図である。 第４ＯＡ図は制御プロ・セッサ・モジュール１１０（と
データ転送モジュール１２０）内のシーケンサと共に本
発明の好適実施例で使用される一部の支援ロジックを示
すブロック図であり、第４０ｆ１図はマルチウェイ分岐
操作時に割込みを引き起こすマイクロ命令列を示す概略
図である。 第４１図はホスト・コンピュータと、画像処理サブシス
テムと、少なくとも２つの数値高速化サブシステムとを
備え、これらが主バスと２つの高バンド幅バックレーン
・バスで結ばれているコンピュータ・システムを示す概
略図である。 第４２図は第１図に示すようなシステムにおいて２つの
配列を一緒に（要素単位で）乗算し、その結果を第３の
配列に格納するステップの流れを示すフローチャートで
ある。 第４３図は１つまたは２つ以上の数値処理モジュールと
同じ広幅データ・パス上に高速キャッシュ・メモリを備
えたサンプル・システムを示すブロック図である。 第４４＾、４４Ｂおよび４４Ｃ図はＣＰ％ＤＴＰ、およ
びＦＰのそれぞれのプログラミング環境を示す概略図で
ある。 第４５図は制御記憶機構から取り出したマイクロコード
のフィールドに命令レジスタの内容を代入するロジック
を示すブロック図である。 第４６図は語アドレスの偶数／奇数構造が缶詰転送操作
からどのようにして得られるかを示す説明図である。 第４７図は語アドレスの偶数／奇数構造が缶詰転送操作
から得るとき使用されるタイミング構成を示す信号波形
図である。 手続補正書 （方式） ％式％ １、事件の表示 特願平 １−６９４００号 発明の名称 積分変換方法 補正をする者 事件との関係　　特許出願人 デュポン　ビクセル　システムズ

Claims (1)

  1. 【特許請求の範囲】 １）積分変換演算を実行する方法であって、積分変換を
    実行することが要望される値に対応するデータ・セット
    を入力するステップと、第１プロセッサに対してアドレ
    ス計算を繰返し実行して、前記データ・セットのうちの
    いずれのサブセットを次に演算すべきであるかを決定し
    、それに応じて、前記データ・セットと第２プロセッサ
    との間のデータ転送を制御するステップと、 前記第２プロセッサを前記第１プロセッサと非同期で、
    かつ同時に動作させ、前記第２プロセッサにおいて、前
    記第１プロセッサによつて転送される各サブセットに対
    して、データ計算を繰返し実行するステップと を具え、 前記アドレス計算、前記データ転送および前記データ計
    算は、前記積分変換を変換すべきデータ点の個数の底２
    に対する対数に少なくとも等しい多数のバタフライ演算
    に分割することに対応し、および 前記バタフライ演算の各々において、そのうちの固定さ
    れた少数のバタフライ演算を除いて、前記第２プロセッ
    サによりプログラム演算の同一シーケンスを実行するこ
    とを特徴とする積分変換方法。 ２）前記第２プロセッサは、前記データキャッシュに対
    するほぼすべての読取りアクセスの度毎に少なくとも２
    ５６ビットのデータを読むことを特徴とする請求項１記
    載の積分変換方法。 ３）前記サブセットの各々は、前記データ・セットの８
    語を含み、および前記第２プロセッサによって、２つの
    バタフライ演算を除くすべてのバタフライ演算の間にわ
    たってプログラム演算の同じシーケンスを実行すること
    を特徴とする請求項１記載の積分変換方法。 ４）前記積分変換は離散フーリエ変換であることを特徴
    とする請求項１記載の積分変換方法。 ５）前記データ・セットの各々は１０２４データ点を含
    み、前記第２プロセッサによって、８つの前記バタフラ
    イ演算の間にわたってプログラム演算の同じシーケンス
    を実行することを特徴とする請求項１記載の積分変換方
    法。 ６）前記第２プロセッサ内で計算に用いられる精度のビ
    ット数の少なくとも８倍の個数のデータラインをもつバ
    スを介して、前記第２プロセッサをデータ・キャッシュ
    に接続したことを特徴とする請求項１記載の積分変換方
    法。 ７）前記第２プロセッサをロジックによりデータ・キャ
    ッシュに接続して、前記データ・キャッシュから前記第
    ２プロセッサへの読み出し動作の各々によって、前記第
    ２プロセッサ内で計算に用いられる精度のビット数より
    も４倍以上のビットを前記データ・キャッシュから同時
    に読み出すようにしたことを特徴とする請求項１記載の
    積分変換方法。 ８）積分変換演算を実行する方法であって、積分変換を
    実行することが要望されるデータ・セットを繰返し入力
    するステップと、 第１プロセッサに対してアドレス計算を繰返し実行する
    ステップと、 前記第１プロセッサと非同期で、かつ同時に動作する第
    ２プロセッサに対してデータ計算を繰返し実行するステ
    ップと、 を具え、前記第２プロセッサによって実行される前記デ
    ータ計算が、前記第１プロセッサの制御の下で前記第２
    プロセッサに供給されるデータ・ストリームに対して大
    きく繰返し実行されるように、積分変換演算を規定し、
    および 前記計算の結果を繰返し出力して変換されたデータ・セ
    ットを提供するステップ を具えたことを特徴とする積分変換方法。 ９）前記第２プロセッサは、前記データキャッシュに対
    するほぼすべての読取りアクセスの度毎に少なくとも２
    ５６ビットのデータを読むことを特徴とする請求項８記
    載の積分変換方法。 １０）前記第２プロセッサ内で計算に用いられる精度の
    ビット数の少なくとも８倍の物理的幅をもつバスを介し
    て、第２プロセッサをデータ・キャッシュに接続したこ
    とを特徴とする請求項８記載の積分変換方法。 １１）前記第２プロセッサをロジックによりデータ・キ
    ャッシュに接続して、前記データ・キャッシュから前記
    第２プロセッサへの読み出し動作の各々によって、前記
    第２プロセッサ内で計算に用いられる精度のビット数よ
    りも４倍以上のビットを前記データ・キャッシュから同
    時に読み出すようにしたことを特徴とする請求項８記載
    の積分変換方法。 １２）前記積分変換は離散フーリエ変換であることを特
    徴とする請求項８記載の積分変換方法。
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