JPH0228721A

JPH0228721A - プロセシング・システム

Info

Publication number: JPH0228721A
Application number: JP6939589A
Authority: JP
Inventors: David R Baldwin; デイヴィッド　ロバート　ボードウィン; Kent Osman; オスマン　ケント; Asherliler Yavari; ヤヴァリ　アシシャリラー
Original assignee: DuPont Pixel Systems Ltd
Current assignee: 3DLabs Ltd
Priority date: 1988-03-23
Filing date: 1989-03-23
Publication date: 1990-01-30
Also published as: EP0334627A3; EP0334627A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】著作権の一部放棄本特許出願におけるすべての材料は、英国、米国および
その他の国々の著作権法に基く著作権による保護に服す
る。本出願の最初の有効な出願日を以て、本出願の材料
は未公開の材料として保護される。

しかしながら、この刹料を複写することは、特許書類あ
るいは特許開示が英国あるいはその他の国の公的な特許
出願書類あるいは記録において現れてくるものとして、
だれもがファクシミリ再生することに著作権者は異議を
唱えないという範囲内において、許可される。しかし、
その地点においては、著作権者はどのようなものである
かすべての著作権を留保する。

［産業上の利用分野］本発明は、コンピュータ・システムおよびサブシステム
、およびコンピュータを利用したデータ処理方式に関し
、特にプロセシング・システム、すなわちマルチプロセ
ッサ・アーキテクチャに関するものである。

［従来の技術］高速マルチプロセッサ・アーキテクチャ並列に動作する
複数のプロセッサを使用することは、これまで、非常に
高いスループットを達成するための便利な方法であると
認識されてぎた。

このようなアーキテクチャが数多く提案されている。し
かし、このようなアーキテクチャを実際に実現すること
は非常に困難である。特に、広範囲にわたるユーザの要
求を満足し、技術進歩を取り入れることができるような
、非常に多様性のあるこの種のアーキテクチャを設計す
ることは困難である。

マルチプロセッサ・アーキテクチャに関連する一部の問
題点の概要が、雑誌Ｃｏｍｐｕｔｅｒの１９８８年２月
号の９ページのＤ　ｕｂｏｉｓ他著、”　Ｓ　ｙｎｃｈ
ｒ。

ｎ１ｚａｔｉｏｎ、Ｃｏｈｅｒｅｎｃｅ、ａｎｄ　Ｅ　
ｖｅｎｔ　　Ｏｒｄｅｒｉｎｇｉｎ　　Ｍ　ｕｌｔｉｐ
ｒｏｃｅｓｓｏｒｓ”に示されている。この文υ、は引
用することて木明細書の一部とする。また、ディジタル
信号処理のために最近提案されたマルチプロセッサ・ア
ーキテクチャについて、雑誌Ｃｏｍｐｕｔｅｒの１９８
８年２月号の４７ベーシ、Ｌ　ａｎｇｅ他著、”　Ａ　
ｎ　Ｏｐｔｉｍｕｍ　　Ｐ　ａｒａｌｌｅｌ　Ａ　ｒｃ
ｈｉｔｅｃＬｕｒｅ　ｆｏｒ　　Ｈｉｇｌ＋−５ｐｅｅ
ｄ　　Ｒｅａｌ−Ｔｉｍｅ　ＤｉｇｉｔａｌＳｉｇｎａ
ｌ　　Ｐ　ｒｏｃｅｓｓｉｎｇ　”　に説明されている
。この文似は引用することて木明細書の一部とする。

プロセッサ間データ・ルーティングプロセッサ間て作業を割り振るための２つの船釣な概念
はバイブライニング（パイプライン化）と並列化である
。°′バイブライニング″は般に、１つのデータ・セッ
トが複数のプロセッサによって連続的に操作されるよう
なデータ・ルティングを示す用語として使用される。並
列化（パラレリズム）は、別々のプロセッサによって異
なる操作が同時に実行されるようなデータ・ルーティン
グを示している。もちろん、アルゴリズムの中には、バ
イブライニングまたは並列化の方が他方よりはるかに優
れている場合もある。

パイプラインの速度は、その中でもつとも遅い段階によ
って制限される。さらに、パイプライン・システムの平
均効率は、２つのオーバヘッドによって低下する。それ
は、操作を開始するときにパイプラインを満杯にしなけ
ればならないことと、操作が終了するとぎにパイプライ
ンを空にしなけれはならないことである。これらのオー
バヘットの影響は、１回のラン（実行）でパイプライン
を通じて渡さなければならない要素の数と、パイプライ
ンに含まれる段階の数（パイプラインの長さと呼ぶ）の
比率に応じて異なる。したがって、パイプラインの長さ
がかなり長い場合は（たとえば、各ランての要素の数が
２００であり、パイプラインの段階の数が２の場合）、
これらのオーバーヘットはほとんど考慮する必要がない
。しかし、短いパイプラインの場合には、これらのオバ
ーヘットはスルーブツトに対して重要な要素となる。

アドレス空間とアドレス別算大きい７１−レス空間を持つ仮想メモリ・システムか増
加している中で、３２ビツト以」二の７トレス空間を取
り扱うことかてきる機能はコンピュタ・システムにとっ
て非常に重要になっている（４８ヒツト以上のアドレス
空間を備えたシステムも出現している）。しかし、デー
タとインストラクションに対して同じアドレス空間を使
用するシステムでは、これはプログラム・シーケンスに
対して制約条件となる可能性がある。

非常に高いスループットが必要とされる場合には、通苓
、マイクロコーディングしたシステムを使用する。した
がって、このようなシステムでは、特にプログラム・ア
ドレス計算の速度が重要である。しかし、大きいアドレ
ス空間を使用すると、リアルタイムでアドレスに対して
実行できる計算の範囲が大きく制限される。このような
制限は特に、高速フーリエ変換（ＦＦＴ）のようなアル
ゴリズムでは不便である。ＦＦＴは大量のデータ演算と
アドレス演算を必要とする。

キャッシュ・メモリ・アーキテクチャキャッシュ・メモリは、コンピユーテイング・システム
のスルーブツトを向上するための便利な方法である。す
でにキャッシュに登録されているメモリ・ロケーション
を要求するために何度もメモリ・アクセスか実行される
場合には、キャッシュから読み取るたびに、キャッシュ
・アクセス時間とメイン・メモリ・アクセス時間の差に
等しい時間を短縮できる。したがって、キャッシュ・メ
モリ・システムは通常、キャッシュに対する帯域幅を最
大限に利用しようとする。

入出力管理スーパーコンピュータ・システムやメインフレーム・シ
ステムでは、これまで、インタフェース・コントローラ
と少なくとも１つの他のプロセッサを使用するたりてな
く、独立した人出カプロセッサが使用されてきた。この
ようなシステムは多くの場合、いろいろな特殊作業を処
理するために、多彩な専用プロセッサを使用する。

最近では、このような人出カプロセッサかポド・レベル
の数値処理サブシステムでも使用されるようになってき
た。たとえば、Ｍ　ｅｒｃｕｒｙ　　Ｃｏｍｐｕｔｅｒ　Ｓ　ｙｓｔｅ
ｍｓは、浮動小数点フロセッサと非同期的に動作する、
独立したデータ転送プロセッサを備えたシステム（Ｚ　
１ｐ３２３２）を発表した。

専用ハードウェア・アーキテクチャ多くの専用プロセッサ・アーキテクチャが提案されてお
り、これらのアーキテクチャは特に、特定のアプリケー
ションにとフで便利である。しかし、このような専用ア
ーキテクチャを汎用数値処理アーキテクチャに統合する
方法については、あまり注意が払われていない。また、
アルゴリズム固有のプロセッサのための汎用インタフェ
ース管理についても、あまり注意は払われていない。

アーキテクチャの５揉性スーパーコンピュータ、゛°ミニ・スーパーコンピュー
タ′°、　°°スス−−・ミニコンピユーラダ′および
数値アクセラレータ・ボードのための多彩なアーキテク
チャがｔ是案されている。たとえば、Ｋ　、　　Ｈｗａ
ｎｇおよびＦ　、　　Ｂ　ｒｉｇｇｓ著、Ｃｏｍｐｕｔ
ｅｒＡ　ｒｃｈｉｔｅｃｔｕｒｅ　ａｎｄ　　Ｐ　ａｒ
ａｌｌｅｌ　　Ｐ　ｒｏｃｅｓｓｉｎｇ（１９８５）を
参照されたい。この文献は引用することで本明細書の一
部とする。しかし、これまで提案されている多くの興味
あるアーキテクチャは非常に多様であるため、このよう
な新しい各アーキテクチャを採用するためには、多大な
ユーザ投資が必要となる。このようなアーキテクチャの
多様性は、チップ・レベルの多様性も含めて、多くの要
素によって発生している。半導体メーカーは、新しいシ
ステム設計にとって役立つ集積回路を開発することで激
しく競合しているため、たえず魅力のある新しいチップ
設計が発表されている。しかし、ユーザから見ると、チ
ップ・セットの選択は、通常、アーキテクチャの大きな
部分を決定する。異なるデツプを採用すれば、ビン配列
や必要なルーティングが異なり、命令セットやデータ処
環プロトコルも異なる可能性かある。

［発明の要約］本出願では、多くの革新的教示について述へる。これら
の革新的教示は、第１図に示すようなシステムをもとに
説明する。

本発明について、第１図に示したような特定のシステム
実施例（または、第９Ａ、１０．４１、または４３図に
示す実施例）をもとに説明する。

これらの実施例の機能は、必ずしもすべてが本発明の先
行技術の一部ではなく、好適な実施例を説明する基礎と
なる。

多くの発明事項の中で、ここでは特に、数値処理サブシ
ステムについて説明する。このサブシステムでは、３種
類のプロセッサが同時に独立したプロセスを実行する。

これらのプロセッサの１つはデータ転送プロセッサであ
り、１つは制御プロセッサ、およびもう１つは浮動小数
点プロセッサである。このサブシステムにはまた、少な
くとも１メガバイトのキャッシュ・メモリも含まれてぃ
る。このキャッシュ・メモリは、非常に帯域幅の高いバ
スによって浮動小数点プロセッサにリンクされる。

大部分のアルゴリズムは、４つの独立した部分に分割で
きる。それは制御、データ入出力、アドレス演算、およ
びデータ演算である。好適なアーキテクチャては、これ
らを独立したタスクとして取り扱い、それを３つのプロ
セッサにマツプする。制御とアドレス演算は、制御プロ
セッサ（ｃｐ）モジュール１１０が取り扱い、データ人
出力タスクはデータ転送プロセッサ（ＤＴＰ）モジュー
ル１２０が処理し、データ演算は浮動小数点（または他
の数値）プロセッサ・モジュール（ＦＰ）１３０が処理
する。

３つのプロセッサを使用するということは、浮動小数点
プロセッサがデータ演算を実行している間、制御プロセ
ッサがアドレス演算を実行できることを意味する。さら
に、データ転送プロセッサは、ほかの２つのプロセッサ
のバックグラウンドでデータ・フェッチを実行できる。

したがって、データ演算はほとんど１００％に近い効率
で実行でき、アドレス演算か終了するのを待つ必要はな
い。さらに、データ演算とアドレス演算は、り１部デー
タ・フェッチやセーブの間、必ずしも待つ必要はない。

これは、データ転送プロセッサか制御処理モジュールお
よび数値処理モジュールのハックグウラウントてこれら
の処理の一部を実行てぎるからである。

この方式で機能を分割し、それをそれぞれ独立したプロ
セッサに割り当てることにより、次に示すような多くの
利点が得られる。

１　アルゴリズムの３つのフェーズはすへて、並列また
は同時に実行でき、その結果、高いスルプツトを達成で
きる。処理する問題に応して、並列化はアルゴリズム間
またはアルゴリズムの内部になる。

２　アルゴリズムを分割すれは、プログラミングが容易
になる。これは、問題の各部分を他の部分から独立して
解決できるからである。しかし、この利点が得られるの
は、プログラマか弁護に多くの同期事象を開始する必要
がない場合だけである。

３、各プロセッサのアーキテクチャは、問題全体の一部
だけを解決ずれはよいため、はるかに単純になる。

この結果、このアーキテクチャはマルチプロセッサ　シ
ステムにおけるアルゴリズム・パーティションの一１１
ｘに困難な問題に対して、単純な部分解を求めることに
よってその処理を容易にしている。

木出願で述へる革新的教示を利用し、プロセッサ間のイ
ンタフェースを非常に明確で、単純なものにすれは、多
くの利点を得ることかてぎる。さらに、その結果から、
また利益を得ることがてきる。

１　各プロセッサは、他のプロセッサに影響を与えずに
アップグレートできる。

２　まったく異なるタイプのプロセッサを数値プロセッ
サの１つ（またはそれ以上）と置き換えることかできる
。（この点については、この後詳しく説明する。）３、明確なインタフェースにより、複数のユニットをサ
ボー１−できる。

４　ソフトウェアに対する投資を保護てきる。

プロセッサの１台をリプレースすることによりシステｌ
＼か変更された場合、そのプロセッサ用のソフトウェア
たりを変更しなりねばならない。（多くの場合、新しい
マイクロコード定義によってソフトウェアを再アセンブ
ルするだけで十分である。）浮動小数点プロセッサをデータ・キャッシュにリンクす
るために帯域幅の高いバスを使用することにより、この
アーキテクチャの機能をさらに向上できる。浮動小数点
プロセッサのスループットがその限界に到達するまで、
システム全体のスループットが向上される場合には、浮
動小数点プロセッサでのインタフェースに与える帯域幅
の制限は非常に重要になる。

さらに、このアーキテクチャでは、必要に応して複数の
浮動小数点プロセッサを使用でき、さらに、スループッ
１〜を向上で参る。つまり、アルゴリズム全体のスルー
プットは、算術演算のクリティカル・パスのスルーブツ
トにかなり近くなるまで向上できる。このことは、シス
テム全体のスルプツトを大幅に向上し、しかもＧａ　Ａ
ｓチップや光ライン・トライバなどの新しいデバイス技
術のために多くのコストを費やす必要がないことを不し
ている。

各プロセッサは別個にマイクロコーディングされる。し
たがって、この環境でのプログラミングは、これらの独
立したマイクロコード・ストリムを操作しなければなら
ない。これは、同期ポイントを除き、非同期である。し
かし、プログラミングを単純化し、プログラムを格納す
るのに必要な空間をできるだけ小さくするために、制御
プロセッサとのインタフェースはできるだけ制限し、制
御プロセッサが与えられたタイプのすべての算術演算に
対して同じ命令シーケンスを使用するようにしている。

たとえは、２つの配列を３番目の配列にマツプする操作
ては、すへて、どの操作を個々のスカラー要素に対して
実行するかとは無関係に、制御プロセッサに対して同じ
マイクロ命令シーケンスを使用する。（もちろん、（１
動小数点プロセッサの命令シーケンスは異なっている。

）このアーキテクチャでは、完全に非同期のマルチプロセ
ッサ・アーキテクチャのスルーブツトに関する多くの利
点が提供されるが、マルチプロセッサ・アーキテクチャ
で通常問題になるプログラミングの困難さ（およびプロ
グラミング・サボトの困難さ）の多くは回避されている
。つまり、このアーキテクチャにおける３つ（またはそ
れ以上）のプロセッサは、複数命令／複数データ・スト
リーム（ＭＩＭＤ）システムとして動作するが、プログ
ラミング環境は非常に単純である。

アクセラレータ・サブシステムの速度を算術演算ハード
ウェアで可能な最大の速度に高めるために、アーキテク
チャ上の多くの発明が行われている。たとえば、好適な
本実施例では、数値プロセッサ・モジュール１３０には
、３２ビツトのハトウェア乗算器が含まれている。この
タイプの高速乗算器は、現在ては標準部品として一般に
販売されているか、このようなハードウェアを効率よく
使用するために高速システムを開発する場合の問題は非
常に多い。

このようなアーキテクチャを成功に導くためのいくつか
のキーポイントは、キャッシュの帯域幅に関連している
。キャッシュ１４０の可能なデータ速度は非常に高く、
これはシステム全体のスルーブツトを向上する上で非常
に重要な要素である。しかし、数値処理モジュール１３
０の速度を犠牲にせずに、キャッシュと外部インタフェ
ースの間でデータを効率よく転送することも必要である
。つまり、数値モジュール１３０の内部の高速の実行速
度を利用するには、データ転送を実行している間、演算
プロセスを停止しないようにすることが非常に望ましい
。

もう１つの重要な要素は時間スケールである。

数値処理モジュール１３０は最大速度に設定される。つ
まり、制御機能はかなり単純にしなければならない。高
いレヘルの機能を実現するために、制御プロセッサ・モ
ジュールとデータ転送プロセッサ・モジュールを使用す
れば、この結果、これらのモジュールは低速で実行され
ることになる。

数値処理モジュール＋３０はキャッシュ＋４０をほかの
プロセッサと共有しなｔプれはならないため、数値処理
モジュール１３０の場合におけるインタフェースの一時
的な状態は非常に微妙である。

したがって、データ・キャッシュ・メモリ１４０の構造
と、システム内でのキャッシュ・メモリとほかのブロッ
クとの関係は非常に重要である。

１つの重要な教示は、データ・キャッシュ・メ干す１４
０が幅の広いキャッシュ・バス１４４によって浮動小数
点プロセッサ１３０に接続されていることである。好適
な本実施例では、キャッシュ・バス１４４には、データ
のために確保されている２５６の物理ラインがある。（
データ・ラインのほかに、制御ラインもここに示されて
いるいろいろなブロックをリンクする。）非常に高いメモリ帯域（バンド）幅を実現するために使
用でとる基本方式は次に示す３方式たりである。

１、非常に高速のメモリ・デバイスを使用する。この場
合の問題は、経済性とサイズである。

非常に高速のメモリ・デバイスは非常に高価であり、場
合によっては、低速のメモリ・デバイスの価格の１０倍
もすることがあり、デバイス当たりのストレージ・ビッ
ト数もさらに制限されている。この方式の主な利点は、
メモリ内でのデータ・レイアウトと無関係に帯域幅を改
善できることである（アドレス・ジェネレータが十分高
速であるものと仮定した場合）。

２、インターリーブしたメモリを使用する。インターリ
ーブしたメモリは従来、ダイナミックＲＡＭ　（ＤＲＡ
Ｍ）と組み合わせて使用されてきた。このようなメモリ
では、サイクル時間はアクセス時間より長くなる。この
方式では、２つ以上のバンクをインターリーブし、バン
ク間のタイミングをオフセットすることにより、大きな
利点を得ることがでとる。この方式の問題は、連続した
アクセスで同じバンクをヒラ］・し続ける場合や、（マ
ルヂポート・メモリで）別のポートを通してアクセスし
た結果、バンクの順次アクセスが妨害されるとぎに発生
ずる。この方式はスタティンク・メモリ（ＳＲＡＭ）と
組み合わせて使用できるが、アクセス時間とサイクル時
間か等しい場合には、ＤＲＡＭはと魅力かない。

３　幅の広いメモリ・コー１〜を使用する。通路、メ干
すの幅はワードの幅と同じである。たとえは、３２ビツ
ト・ワードを使用するシステムは、通常、３２ビツトの
メモリ・アーキテクチャを使用する。しかし、ここて説
明するいくっかの発明事項では、キャッシュ・メモリに
対して非常に幅の広いローカル・バスを用いたシステム
か非常に有利であることを示している。

幅の広いメモリ構造は、連続に並んた多くのワードを並
列にアクセスすることにより、帯域幅を向上する。この
ような向上では、インターリーブ方式のメモリ・アーキ
テクチャの場合より必要とされるタイミングかはるかに
単純である。この方式の主な問題点は、順次アクセス以
外の場合、通フルのアーキテクチャと同程度にまて、９
１ｒ域幅が低下するということである。

一部のポートまたはずへてのポートがメモリそのものよ
りはるかに低い１１１：域幅を持つようなマルヂポート
・システムでは、このメモリ・アーキテクチャには別の
利点かある。このような場合、受信側が後て数サイクル
にわたってアクセスするためにデータを収集する目的で
、何らかの中間ストレージ（通常はレジスタ）かある。

このような時間多重化したアクセスを実行している間、
メモリ・システムは帯域幅を必要としない。

もう１つの革新的教示は、マルチプロセッサ数値処理サ
ブシステムであり、このサブシステムでは、数値処理バ
ー１〜ウエアとのインタフェースは、多様な集積回路を
容易に採用できるような方法で制限されている。

本発明では、浮動小数点プロセッサとそのサポート・ロ
ジックかモジュールとして分離されてい３するシステムを提供する。モジュール・インタフェースは
、浮動小数点チップ・セットから独立したものとして定
義される。したかって、異なる浮動小数点ユニットを使
用して新しいモジュールを没計てき、そのとき、システ
ムの他の部分を変更する必要はない。この方式の利点は
次のとおりである。

１、技術の進歩に伴って、より高速な浮動小数点ユニッ
トが提供されるようになる。ここで開示されている革新
的なアーキテクチャを使用すれは、新しいデバイスを採
用するのに必要な作業量はかなり少なくなる。

２、半導体メーカーは、開発時間、デバイス開発の能力
、デバイスの実際の性能に関して非常に楽観視している
。ここに開示されている革新的なアーキテクチャを採用
すれば、システム設語をさらに柔軟にすることができる
。したかって、集積回路メーカーに問題かある場合には
、システム設計者はただちに別のデツプ・セットを利用
てき、そのとき、システム設剖全体を変更する必要はな
い。速度を犠牲にせずに、このようなチップ独立性を達
成するために、キャッシュ・メモリから数値処理サブシ
ステムへのインタフェースで、非割に柔軟で高度にマル
チポート化したレジスタ・ファイルを使用している。ア
ルゴリズムを柔軟にするために、データ・キャッシュ・
メモリから数値処理サブシステムのコントロール・スト
レージへの並列書き込みか可能となっている。

浮動小数点プロセッサ・モジュール１３０ては、はとん
どずへての浮動小数点デバイスを使用てぎる。このよう
な柔軟性は、浮動小数点ユニットをサブシステムの他の
部分から分離し、（レジスタ・ファイルを通して）非常
に単純なインタフェースを提供したことにより達成され
ている。この方式の利点は非常に数多くある。

新しい（さらに高速の）浮動小数点演算ユニット（ＦＰ
Ｕ）か提供されるようになった場合、それを新しいモジ
ュールで採用し、演算中心型アルゴリズムでアクセラレ
ータ・システムの性能を向上てぎる。

ｌ！先端の技術を利用する場合、常にＦＰＬＩのメーカ
ーがその部品の供給に関して問題を起こす可能性がある
という危険性を含んでいる。このような場合には、本発
明の新規な特徴により、ジＩ：・；；。

に簡単に別のＦＰＵに変更できる。

どのアルゴリズムの場合も、浮動小数点プロセッサ・モ
ジュール１３０の部分だけを変更ずれｉＪよいため、ソ
フトウェアに対する投資は保護される。新しい定義によ
って浮動小数点プロセッサ・千ジュール１３０のマイク
ロコードを再度アセンブルすれば、はとんどの変更点を
網羅できる。これがあてはまらない場合には（新しいＦ
ＰＵかまったく異なるものである場合）、マイクロコー
ドを書き直すことが必要である。しかし、浮動小数点プ
ロセッサ・モジュール１３０のルーチンは通常、単純な
算術演算のリストであり、条件制御はほとんど含まれて
いないため、この作業は簡単である。

多くの場合、数値処理モジュール１３０の演算チップを
変更しても、必要となる設計時間は数カ月にすぎない。

つまり、新しい世代のＦＰＵを採用するために、非常に
短期間で製造変更を行うことかできる。

モジュール方式のアプローチと、マルチプロセッサ・サ
ブシステムの他の部分との単純なインタフェースの１采
用により、アルゴリズムによってカストマイズしたモジ
ュールの開発費用はかなり安くなる。このようなアルゴ
リズムによってカストマイズしたモジュールは、性能を
大幅に向上できる。

最大４つのプロセッサ・モジュールを１つのサブシステ
ムに容易に組み合わせることができる。

アルゴリズムの中には、プロセッサによって非常に制限
されているものがあり、２つ以上の数値処理モジュール
の間で作業負荷を分割することによって性能を向上でざ
る。（明らかに、アルゴリズムがキャッシュ・バッファ
のデータ転送速度によって制限されている場合には、複
数の数値プロセッサ・モジュール１３０を使用した構成
を採用しても、性能を向上することはできない。）アル
ボリズム固有のモジュールは、標準的な浮動小数点モジ
ュールと混在することができ、特定の分野では、標準的
な浮動小数点ブロモ・ンサ・二〇ジ５−ルの汎用処理機
能を犠牲にせずに、性能を向上できる。

異なるチップで必要となるルーティングや異なるビン出
力を補正するために、交換可能なサブボードを使用して
、算術演算チ・ンブをマウントする。

（以下余白）好適な本実施例で提供する並列ロード帯域幅は非常に高
いため、これまでは実用的でなかった数値処理モジュー
ルのマイクロコードの動的ベージングも、多くのアプリ
ケーションで実用化することができる。

好適な本実施例では、各サブシステムは最大６つのマイ
クロコーディングしたプロセッサ（１つの制御プロセッ
サ、１つのデータ転送プロセッサ、および最大４つの浮
動小数点プロセッサまたはアルゴリズム・アクセラレー
タ）を含むことができる。これらの各プロセッサは独自
のＷＣ５を備えている。各ＷＣ８には、マイクロコード
をロートするために書き込みが必要であり、また、診断
やブレークポイントの設定などのために読み取りが必要
である。

制御プロセッサにはマイクロコードが分散されている。

つまり、制御プロセッサ・モジュール１１０のマイクロ
命令アドレスとマイクロコード・クロックは、制御プロ
セッサのプライマリ・コントロール・ストア２２０に提
供されるだけでなく（デコーダ・ロジック２６０に適用
されるマイクロ命令をフェッチするため）、同じマイク
ロコード・クロックとマイクロ命令アドレスか２つ以上
の制御プロセッサの各拡張にも適用される（“ＣＰ拡張
ロジック″と呼ふ）。これらの拡張は各数値プロセッサ
・モジュール１３０（またしＪアルゴリズム・アクセラ
レータ１３０）で複写される。このＣＰ拡張ロジックに
は、書き込み可能なコントロール・ストア拡張４９０（
追加マイクロ命令フィールドを含む）とこれらのマイク
ロ命令フィールドをデコートするための一部のデコート
・ロジックも含まれる。　多くのアプリケーションては
、複数の浮動小数点プロセッサが共通のマイクロコード
を使用する。したかって、好適な本実施例でも、個々に
ではなく、同時にマイクロコードをロートする方法を採
用している。この結果、ダウンロード時間を短縮てきる
。

ここで説明するもう１つの革新的教示は、数値処理サブ
システムであり、このサブシステムでは、少なくとも４
つのプロセッサが同時に独立したプロセスを実行する。

このサブシステムには、？！数の数値プロセッサが含ま
れており、これらのプロセッサはすへて、並列に実行さ
れる制御フロセッサによって上位レベルで監視される。

制御プロセッサは上位レベルの監視作業を実行するたり
でなく、数値プロセッサ・千ジュールとの間のすべての
データ転送も直接制御する。数値プロセッサ・モジュー
ルは、非常に幅の広いキャッシュ・バス（２５６ビツト
が望ましい）に並列に接続される。データ転送プロセッ
サは、制御プロセッサおよび数値プロセッサのバックグ
ラウンドで、キャッシュと外部の間のデータ転送を管理
する。

数値プロセッサは、制御プロセッサおよびブタ転送プロ
セッサと非同期に動作する。数値プロセッサがデータ演
算を実行している間、制御プロセッサはアドレス演算を
実行し、ダブル・バッファへのキャッシュ転送を実際に
管理する。したがって、数値処理モジュールのスルーブ
ツトは大幅に向上される。

本実施例は、一部のプログラムが演算中心型繰作を各デ
ータ・セットに対して実行しなりれはならないようなシ
ステムの場合に特に魅力的である。

モジュール１３０は浮動小数点プロセッサであることが
望ましいが、多くの場合、もっと−数的に数値プロセッ
サと呼ぶ。下記に説明するように、種々の他のデータ演
算ユニットは、それぞれ少なくとも１つの独立したプロ
セッサを含んでおり、浮動小数点プロセッサ１３０に置
き換えることができる。

３種類のプロセッサ・モジュールを使用すれば、容易に
タスクを割り当てることができる。主なタスクの分担方
法は次のとおりである。

データ転送プロセッサは、外部インタフェースを通して
外部とのインタフェースを管理し、また、キャッシュ・
メモリと外部との間のデータ転送も処理する。

制御プロセッサ１１０は、アドレス演算を実行し、数値
処理モジュール１３０との間のすべてのデータ転送を制
御する。

数値処理量ジュール１３０はデータ演算を実行する。こ
のにうな作業分担をサポートするために、効率のよい高
速システムを設計するには、いくつかの重大なアーキテ
クチャ上の問題を解決しなりればならない。しかし、本
発明ではこれらの問題を解決し、非常に優れた結果を実
現している。

このようなアーキテクチャを容易に実現可能にするため
に、第１図の実施例には、いくつかの重要なハードウェ
ア機能が含まれている。まず、制御プロセッサ１１０に
は、アドレス演算のための非常に犬粗い演算容量が含ま
れている。好適な本実施例では、第２図に示すように、
このプロセッサにはシーケンサだけでなく、アドレス生
成ロジックと演算ロジック・ユニット（ＡＬＵ）も含ま
れている。

データ転送プロセッサ１２０は、外部インタフェース・
コントローラの操作を監視する。好適な本実施例では、
実際に３つの外部インタフェース・コントローラがある
。このようなコントローラとして、ＶＭＥバス・インタ
フェース１６０か使用されており、また、２つのバック
ブレーン−バスのためのコントローラも含まれている。

（１つのバックブレーン・バスは°“データ・バイブ′
°であり、アクセラレータ間の帯域幅の高いリンクを提
供し、もう１つのバックブレーン・バスは゛ＧＩＰバス
”であり、イメージ・データやグラフィックス・データ
の転送のために最適化されている。）これらの３つのバ
ス・インタフェースにはそれぞれ、独自の制御ロジック
が含まれており、また、コントローラも含まれている。

たとえば、ＶＭＥバス・インタフェースには、高速のブ
ロック・データ転送のためのダイレクト・メモリ・アク
セス（ＤＭＡ）コントローラが含まれている。しかし、
データ転送プロツセッサ１２０は、これらのすべてのイ
ンタフェースに対して上位レベルの監視機能を提供する
。

このアーキテクチャの重要な部分はキャッシュ・メモリ
１４０である。このキャッシュ・メモリには、非常に幅
が広い（２５６ビツト）だＣづてなく、サイズが犬キ＜
（少なくとも２メガバイト）、高速であり（本実施例で
は、アクセス時間は１００ナノ秒であり、さらにそれ以
上に高速にすることもできる）、または効果的にトライ
ポート化することができる。メモリは物理的にはデュア
ル・ポートであり、制御プロセッサ１１０とデータ転送
プロセッサ１２０の間の仲裁は、マイクロコーディング
した命令によって達成される。

また、キャッシュ・メモリ１４０の３つのホトがまった
く異なっている点にも注意しなければならない。一般に
、大部分の数値処理サブシステムでは、キャッシュ・メ
モリと数値クランチング・コンポーネントの間の帯域幅
は非常に重要であった。したがって、好適な本実施例で
は、数値プロセッサ１３０に対するポートは、制御プロ
セッサおよびデータ転送プロセッサに対するポートより
はるかに広い（したがって、帯域幅がはるかに高い）好
適な本実施例では、制御プロセッサとデータ転送プロセ
ッサに対するポートは、わずか３２ビツトの幅である。

さらに３２ビツトポートで完全に並列なレジスタ・セッ
トを使用することにより、キャッシュ・メモリ１４０で
、このようなポートにおけるすへてのアクセスか完全に
並列なものとして見えるようにしている。つまり、２５
６ビツトの並列読み取りまたは並列刊き込みが実行され
るように見える。

このように、このアーキテクチャは以前の多くのアーキ
テクチャが問題としていた点を解決している。従来のア
ーキテクチャでは、数値クランヂングのスループットと
キャッシュの帯域幅か重要なボトルネックになっていた
。好適な本実施例のアーキテクチャは、これらの制限を
排除しでいる。

事実、好適な本実施例には、この目的でさらにもう１つ
の重要なステップも含まれている。数値処理モジュール
１３０に対するインタフェースは、複数のモジュール１
３０を並列に使用することができ、これらのすべてのモ
ジュールが１つの制御プロセッサ１１０の制御のもとで
実行され、すべてが共通のデータ・キャッシュをアクセ
スてきるように定義されている。キャッシュ・バス１４
４の帯域幅が非常に高いことは、この結果を達成するた
めに重要な要素である。

制御プロセッサ１１０とデータ転送プロセッサ・モジュ
ール１２０の間のインタフェースは、キャッシュを効率
よく開発するための重要な機能を提供する。好適な本実
施例では、このインタフェースを改善するためにいくつ
かの重要な機能を採用している。まず、マイクロプログ
ラミングしたプロセッサで一般的に使用されているよう
に、制御プロセッサ１１０とデータ転送プロセッサ１２
０の両方が可変時間命令を使用している。つまり、一部
の命令タイプは、ほかの命令タイプより長いサイクル時
間を必要とする。たとえば、非常に極端な例について考
えてみると、操作なし命令や無条件分岐は、はるかに短
いプロセッサ時間しか必要としない。したがって、プロ
セッサを定義するため″に一般に可変時間クロックが使
用されてきた。この場合、クロック・ジェネレータは実
行中の命令タイプを調べ、そのタイプに応じて、クロッ
ク間隔を調整する。

好適な本実施例では制御プロセッサ１１０とブタ転送プ
ロセッサ＋２０はどちらも、クロックとして共有の可変
時間クロックを使用している。

したがって、制御プロセッサ１１０とデータ転送プロセ
ッサ１２０は、別々の命令ストリームを同時に実行して
いる場合ても同期して実行できる。

明らかに、１つのプロセッサが短いサイクル時間を要求
した場合には、そのプロセッサは、もう方のプロセッサ
か要求した長い時間を生成するために、クロックを一時
的に遅くしたとぎに、少し効率か低下する。しかし、イ
ンストラクションの大部分はもっとも短いサイクル時間
を指定するため、この効率の低下は非常にわずかである
。

さらに、別のレベルの仲裁機能も提供される。

制御プロセッサ１１０には、キャッシュ・メモリ１４０
をアクセスするための優先順位か与えられる。つまり、
データ転送プロセッサ１２０は、キャッシュ・アクセス
を実行する前に、キャッシュ。

アクセスが制御プロセッサ１１０によって割り込まれて
いないかどうかを必ず確認しなければならない。しかし
、ロック・アウトを防止するために、データ転送プロセ
ッサ１２０には、割り込み信号が与えられており、制御
プロセッサ１１０に対して、少なくとも１サイクルの間
だけ、キャッシュ・ポート１４２の制御を解放するよう
に要求することができる。

もちろん、本発明のサブシステムの特徴は、全体として
のコンピュータ・システムの特徴てもある。さらに、こ
こで述へる革新的教示の多くは、第１図に示すような独
立したサブシステムを含まないコンピュータ・システム
にも採用できる。つまり、より単純な構造のスタンドア
ロン・コンピュータ・システムにも採用できる。しかし
、第１図はここに開示された発明の詳細な説明する現在
好適なヘストモートであり、したがって、説明の大部分
は、第１図、あるいは第９Ａ図、１０、または４３図に
示した実施例をもとにしている。

好適な実施例には、数値プロセッサからキャラシュへの
データ・インタフェースを制御するーｒンタフェース・
ロジックにおいて、いくつかの重要な特徴がある。これ
らの特徴については、下記に詳しく説明する。

非常に幅の広いバスと高度にマルチポート化されたレジ
スタ・ファイルを使用すると、コストか高くなるという
問題かある。好適な完全な機能を備えたレジスタ・ファ
イルをバスと同じ幅（２５６ビツト）にした場合には、
コストは非常に高くなる。したかつて、好適な本実施例
では、６４ビツトのレジスタ・ファイルを使用している
。

ホールディング・レジスタ４２０　（２５６ビツト）と
高速レジスタ・ファイル４３０　（６４ビツト）の間の
幅の相違は、これらの２つの要素の間のデータ転送を４
つの部分にシリアル化しなりればならないことを示して
いる。（しかし、多くの場合、特定の計算のために８ワ
ード（つまり２５６ビツト）全部が必要となることはな
いため、処理時間とレジスタ・ファイルの記憶空間は、
必要な部分だりを転送することにより節約てきる。）このインタフェースて使用する転送ロジックは、必要な
データ転送を実現するだけてなく、データ転送の非同期
的な性質も実現する。これは、ホールディング・レジス
タの一方が制御レジスタとデータ・キャッシュ・メモリ
とのインタフェースをとり、もう一方が数値処理ハード
ウェアと同じタイミング領域にあるレジスタ・ファイル
とのインタフェースをとらなければならないからである
。

さらに中間クロック・ドメインを使用して、データ・キ
ャッシュ・メモリ１４０（ＣＰクロック・ジェネレータ
２５０によって制御される）とレジスタ・ファイル４３
０の内部バンク（ＦＰクロック・ジェネレータ４８０に
よって制御される）の間の転送を実現している。この中
間クロック・ドメインは、ＣＰクロック・ドメインと同
Ｘ）］がとられる。

浮動小数点演算ユニットとデータ・キャッシュ・メモリ
の間のクロック境界は非常に重要な境界である。この境
界は、単にクロック・フェーズ境界と交差するたけてな
く、クロック周波数の大幅な差も妨害する。さらに、す
でに述べたように、この境界と交差する転送帯域幅も重
要である。

好適な本実施例では、この境界を２つのステップで橋渡
しする。

レジスタ・ファイル・インタフェースのダブル・バッフ
ァリングは、ＦＰタロツク・ドメインから状態変化クロ
ック・ドメインへの転送を提供する。

高速多重化転送（レジスタ・ファイル４３０の外部バン
クからＦＰホールディング・レジスタ４２００ＦＰイン
タフエースへの転送）は、状態変化クロック・ドメイン
の内部で発生する。

ホールディング・レジスタ４２０からデータ・キャッシ
ュ・メモリ１４０への転送は、完全にＣＰクロック・ド
メインの内部から発生する。

このクロック周波数の差に関して、−数的に注意しなけ
ればならない点を述べる。

小さい転送サイクル時間と最低のＦＰサイクル時間の関
係は偶然的なものではない。すでに述へたように、キャ
ッシュの帯域幅に対する最悪の負荷は、ダイアダクチイ
ック（ｄｉａｄａｃｔｉｃ）操作から発生する。たとえ
は、ベクトル加算では、２つのオペランドと１つの結果
をキャッシュからレジスタ・ファイルに移動しなければ
ならない。レジスタ・ファイルのＦＰＵ側では、２つの
オペランドが並列に読み取られ、（これとのパイプライ
ンにより）結果はレジスタ・ファイルに同時に書き込ま
れる。したがって、最悪のケースでは、演算ユニットの
各演算サイクルに対して、２ワードをレジスタ・ファイ
ル４３０に書き込み、１ワードを書き込まなければなら
ない。すべての操作がｄｉａｄａｃｔｉｃ操作であるわ
けではないが、平均的な転送負荷はそれほど望ましいも
のではない。状態変化クロック・ドメインを使用した実
施例では、すでに述へたように、このことは、小さいサ
イクル当たりに転送されるワード数によフて除算した小
さいサイクル時間が、ＦＰＵにおける演算サイクルの最
小時間に１７２〜１／３を乗算した範囲でなければなら
ないことを示している。

状態変化クロック・ドメインでの転送スルーブツトを最
大限に向上するのに役立つ機能は、高速レジスタ・ファ
イルの一方にだけあるダブル・ワード・インタフェース
である。つまり、レジスタ・ファイルはキャッシュ・メ
モリの側から見ると、６４ビツトの幅であるかのように
見える。しかし、ＦＰＵ側では、３２ビツトの幅である
かのように見える。この結果、ワード・アドレスに奇数
／偶数構造が発生ずるが、この奇数／偶数構造によって
発生する可能性のある問題は、いくつかの新しい機能に
よって回避されている。これらの問題は回避することが
できるため、ダブル・ワド・インタフェースは、制御プ
ロセッサおよびデータ転送プロセッサとキャッシュ・メ
モリの間のインタフェースをとる。好適な本実施例では
、キャッシュは物理的にはデュアル・ポートであるが、
トライポートであるかのように使用されている。

好適な実施例とアーキテクチャは、特定のクラスのアル
ゴリズムを非常に効率よく実行できるように考えられて
いる。しかし一般に、大量の°゛順にならんでいない″
スカラー演算や複雑な条件制御を含むアルゴリズムを実
行する場合には、それほど効率的でない。好適な実施例
のサブシステムは、条件制御をほとんど含まず、動的数
値範囲が大ぎい縁り返し演算シーケンスを含むアルゴリ
ズムを実行するときに、最大の威力を発揮する。このカ
テゴリには、次の操作が含まれる。

ベクトル演算：これらの演算には、２つの配列を加算す
るなどの、数値配列に対する操作と、数値配列間の操作
が含まれている。

信号／イメージ処理：この処理には、回線、ＦＩＲフィ
ルタ、高速フーリエ変換（ＦＦＴ）、および統計などの
操作が含まれる。ヒストグラムとマツピング・アルゴリ
ズムは、浮動小数点プロセッサの整数処理機能を使用す
ることによりかなり効率よく実行できる。

グラフィックス：このアーキテクチャは特に、変換、交
差、透視演算に適している。このアルゴリズムを正しく
分割ずれは、隠面消去やクリッピングなどの複雑な操作
（つまり、条件制御か必要となる機能）も容易に実現で
きる。

好適な本実施例で実現されＣいる顕著な機能と特徴は次
のとおりである。１）現実のアルコリズムに対して非常
に高い浮動小数点性能を備えた数値クランチング・モジ
ュール（５０ＭフロップＬＪ上）、これはかなりの時間
にわたって維持できる。２）独立した高速入出力機能　
浮動小数点演算と並列に実行でき、浮動小数点演算の速
度には影響を与えない。３）容易なマイクロコード・フ
ログラミング。４　）　’ｌｉ！’域幅が高く、大きい
データ・メモリ、データ中心型演算をフル・スピードで
サポートできる。５）多彩なインタフェースが提供され
る。６）このアーキテクチャは、“将来の技術進歩に対
応てきる°°設計てあり、より高速のコンポーネントが
提供されるようになった場合には、そのコンポーネント
を直ちに採用でき、そのとき、ハードウェアとラフ１−
ウェアはほとんど変更する必要かない。７）マルヂアク
セラレータ構成を使用でき、パイプライン方式または並
列（パラレル）方式でサブシステムを追加することによ
り、全体としてのシステム性能を向上できる。

ここで述へるもう１つの革新的教示は、１つまたは複数
の数値プロセッサと、少なくとも１つのアプリケーショ
ン・カス１〜マイズした（アプリケジョン向け）プロセ
ッサ（または゛アルゴリズム・アクセラレータ″°）を
含む’Ａｌ１１サブシステムである。アプリケーション
向け（カストマイズした）プロセッサは、離散フーリエ
変換操作などの部の特定の操作のために特に選択されて
いる。

数的な数値演算に対しては、汎用数値プロセッサを使用
して、かなり高速の処理速度を提供する。制御プロセッ
サはほかのプロセッサと並列に実行され、それらのプロ
セッサから見えない多くのタスクを実行できる（アドレ
ス演算やデータ転送など）。また、独立したデータ転送
プロセッサを使用し、外部インタフェースの条件に対応
する。また、このデータ転送プロセッサは、数値プロセ
ッサやアプリケーション固有のプロセッサとは別に、へ
ツクグラウンドて並列に実行される。

専用コンピュータは、その専門分野ではπに、汎用コン
ピュータより優れた性能を持つことはＪ：く知られてい
る。第１図に示すサブシステムは、それ自体を専用コン
ピュータ（アレイ・プロセッサまたはベクトル・プロセ
ッサ・タイプ）であると考えることができるが、アルゴ
リズム・アクセラレータ（またはアプリケーション・ア
クセラレタ）を追加ずれば、さらに専用コンピュータと
しての機能を向上てきる。アルゴリズム・アクセラレー
タは、汎用浮動小数点プロセッサ・モジュールの代わり
に使用でき、また、汎用浮動小数点プロセッサ・モジュ
ールと組み合わせても使用できる。

アレイ・プロセッサの大部分のユーザは、大量の演算で
構成される１つまたは２つのアルゴリズムを使用する。

このような場合、この特定のアルゴリズムに適した設計
であるハードウェアを使用すれば、汎用浮動小数点プロ
セッサ・モジュールよりはるかに性能を向上できる。た
とえば、高速フーリエ変換（ＦＦＴ）アルゴリズムは、
信号処理とイメージ処理で非箔に重要である。標準的な
浮動小数点プロセッサは、ＩＫの複素数ＦＦＴを１６ミ
リ秒て実行てきるが、本発明の１つの実施例が提供する
ＦＦＴアルゴリズム・アクセラレタは、同じＦＦＴを２
００マイクロ秒で実行できる（同等のコンポーネン１〜
を使用した場合）。

ＦＦＴアルゴリズムは一部のユーザにとって非常に重要
であり、汎用演算機能より重要視されることがある。こ
のような場合には、４つのＦＦＴアクセラレータを使用
して、ＦＦＴ時間を５０マイクロ秒まで短縮てぎる。こ
れは、汎用浮動小数点プロセッサを使用した場合より非
常に大幅な性能の向上である。

アプリケーション用にカストマイズしたプロセッサは、
アプリケーション用にカストマイズした数値プロセッサ
であるのが好適である。しかし、アプリケーション用に
カストマイズしたプロセッサは、シンボリック・プロセ
ッサ（つまり、ＬｌＳＰやＰＲＯＬＯＧを非常に高い効
率で実行するのに必要な特別なデータ・パスを備えたプ
ロセッサ）やニューラル・ネットワーク・マシンなどの
ように、最先端の機能を採用したプロセッサでもかまわ
ない。（しかし、このようなケースはあまり望ましくな
い。）ここで述へるもう１つの革新的教示は、マルチプロセッ
サ数値処理サブシステムであり、このサブシステムは、
ホスト・システムの制御のもとで、新しい方法でばかの
このようなサブシステムと組み合わせて使用できる。こ
のようなサブシステムを２つ以上組み合わせて構成する
場合には、各サブシステムは少なくとも２つの帯域幅の
高い入力ポートを持ち、少なくとも１つの帯域幅の高い
出力ポートを持つ。この結果、高度にバイプライニング
および並列化された多彩なアーキテクチャを容易に実現
できるようになる。この概念を採用すれば、マルチプロ
セッサ・サブシステムは、バックブレーンとは無関係に
、かなり長い距離にわたって、多くのトポロジのいずれ
でも接続することかてぎる。

好適な本実施例では、これらのサブシステム間の各バス
（゛データ・タイプ”とも呼ぶ）は、４０メガバイト／
秒の速度で３２ビツト転送をサポートし、受信側てはＦ
ＩＦＯ方式でバッファに格納される。各サブシステムに
は、２つのデータ・タイプ入力インタフェースと１つの
出力インタフェースが含まれている。出力タイプは独立
したクロックを備えているため、２つの入力タイプにデ
イジー・ヂエーン接続した場合、データは各入力タイプ
に個々にルーティングするか、または同時にルーティン
グすることができる。出力バイブはまた、各入力バイブ
のＦＩＦＯから１つずつ、２つの状態信号を受は付ける
ことかできるため、データ転送が一時停止したときに、
そのことを知ることがで籾る。

部のアルゴリズムやアプリケーションは、このようなサ
ブシステムを並列化またはバイブライン化し、演算の作
業負荷を分散することにより、全体としての性能を向上
てきる。たとえば、このようなバイブライニングしたサ
ブシステムは特に、高性能の３次元グラフィックス・ワ
ークステーションを開発するとぎに役立つ。

直接にデイジー・ヂエーン接続した複数のサブシステム
を使用ずれは、データを共有することかできる。この場
合、゛°マスタ・サブシステム゛°はポスト・メ千りか
らデータを１１又果し、データ・タイプ接続を通して、
そのデータをほかのすべＣのサブシステムと共有する。

このようにすれば、各サブシステムがそれぞれデータを
収集するのではなく、１つのサブシステムだＣづがデー
タをフェッチすればすむため、ホスト・バスの帯域幅を
節約できる。

データ・タイプはまた、Ｃａｍｂｒｉｄｇｅ　　Ｒｉｎ
ｇなどのトークンを受は渡しするネットワークを効果的
に形成するためのリングとして接続できる。データ・タ
イプに送られるデータの内容と意味は、ソフトウェアに
よって制御されるが、データは通常、メツセージ・パケ
ットの形態である。

データ・タイプは特に、サブシステム間通信のために採
用されているが、他の周辺装置に接続する場合にも使用
できる。維持できる入出力速度は４０メガバイト／秒で
あるが、バースト入力速度はもっと速い。バースト入力
速度は、ケーブル接続の電気的特性によって制限される
が、１データ・タイプ入力に対して、最高１６０メガバ
イト／秒まで達成できる（また、両方の入力が並列化さ
れている場合には、適切なバッファ・カードによって、
最高３２０メガバイト／秒を実現できる）。

（以下、第１０１頁に続く）［実施例コ以下、図面を参照して本発明の実施例を計則に説明する
。

（目次）実施例　　　　　、、、、、、、、、、、、、、、、、
、、、、、、、、ｌＩ２概要説明　　　、、、、、、、
、、、、、、、、、、、、、、、、、＋１２設語目１票
　、、、、、、、、、、、、、、、、、、、、、、、、
、、Ｉ２１アルゴリズムの分割　　、、、、、、、、、
、、、、、１２２アーキテクチヤの説明　、、、、、、
、、、、、、、、１２５ｃｐモジユール１１Ｏの概略（第２八図）　　、−、、、、：、、、、、、、、、、
、、、、、、Ｕ６ＤＴＰモジュール１２０の概略（第３Ａ図）　　、、、、、、、、、、、、、、、、、
、、、、、、、Ｉ２８ＦＰモジユール１３０の概略（第４Ａ−４Ｃ図）　　、、、、、、、、、、、、、、
、、、、、、１３１０ＣＭの概略　（第５図）　、、、
、、、、、、、、、、、１３４０Ｍ１９０の概略、、、
、、、、、、、、、、、、、、、、、、、１３７外部イ
ンタフェースの概略、、、、、、、、、、１３９制御プ
ロセツサ（ＣＰ）モジュール１１０　、、、、＋４２整
数プロセッサ機構（Ｉｔ”Ｕ）２４０．、、、、、、、
、．１５０７１−レス生成機構（八Ｇ）２３０、、、、
、、、、、、、．１５２シーケンサ２１０と関連支援ロ
ジック、１５５割込み　　　　　、、、、、、、、、、
、、、、、、、、１５８浮動小数点プロセッサ（一般）
　（＋６１）条件コー１〜・ロジック　　　　　、、、
、、１６３マイクロ・アドレス・バス、、、、、、、、
、、１６８定数フイールド、、、、、、、、、、、、、
、、、、、、、１７０書込み可能制御記憶機構（ＷＯ２
）２２０．、、、、．１７１ＷＣＳインタフエース・レ
ジスタ２２２と２２３　、、、、、、、、、、、、、、、、、
、、、、、−１７２ＦＰ制御ロジツク、、、’、、、、
、、、、、、、、、、、、、、、１７５その他のロジッ
ク　、、、、、、、、、、、、、、、、、、、１７５モ
ート・レジスタ２０３　（１７５１；ＣＤバス・デコー
ド・ロジック（１７６）クロック発生機構２５０、、、
、、、、、、、、、、、、．１７８デバツグ・ハードウ
ェア、、、、、、、、、、、、、、１８４マイクロコ一
ト語の形式、、、、、、、、、、、、、１８５データ転
送プロセツサ・モジュール１２０、．１９８データ転送
の制御　　、、、、、、、、、、、、、、、、２０１整
数プロセッサ機構３４０、、、、、、、、、、、、、．
２０８＋０１シーケンサ３１０と関連支援ロジック　　２０８割込み
　　、、、、、、、、、、、、、、、、、、、、、、、
、２０１１条件コート・ロジック　、、、、、、、、、
、、、２１１マイクロ・アドレス・バス３１１、、、、
、．２１６定数／次アドレス・フィールド　、、、、、
２１Ｇマルチウ工イ分岐、、、、、、、、、、、、、、
、、、、、、２１１＋書込み制御記憶機構（ＷＯ２）３
２０．、、、、、、、、．２２０ＤＭＡコントローラ、
、、、、、、、、、、、、、、、、、、、２２１その他
のロジック、、、、、、、、、、、、、、、、、、、、
２２１モード・レジスタ（２２１）　、ＴＤバスデコー
ト（２２２）、クロック発生機構（２２４）デパック・ハードウェア　、、、、、、、、、、、、２
２４マイクロコ一ド語の形式、、、、、、、、、、、、
、、２２５マイクロコード拡張バス、、、、、、、、、
、、、、、２３３数値プロセツサ・モジュール＋３０、
、、、、、、．２３４浮動小数点算術演算機構（ＦＰＵ
）　、、、、、、、、２３８算術計算機構４４０と４５
０、、、、、、、、、、、．２３９スクラツチバツト・
メモリ１８１０．、、、、．２４４高速レジスタ・ファ
イル４３０、、、、、、、．２４１ｉ２重ハソファリン
グ　、、、、、、、、、、、、、、、、２５２非レジス
タ・ピッ１−のセラ１−フ９プ時間短縮　　、、、、、
、、、、、、、、、、、、、、、、２５９キヤツシユ・
バス・インタフェースと制御　、、、、、、、、、、、、、、、、、、、、、
、、、、、、、２６２保持レジスタ４２０、、、、、、
、、、、、、、、、、、．２６２データ・キャッシュ転
送ロジック　、、、２６３局所転送バス制御ロジック（
２６４）　。

転送りロック発生機構４１２（２６４）制御信号（２６
９）転送の制約条件（缶詰構造）　、−、、、、，２７３保
持レジスタ／転送りロック動作、、、、２７８ＦＰプロ
グラム制御、、、、、、、、、、、、、、、、、、、、
２７９マイクロ命令順序付け（２７９）。

スタック・レジスタ４７８　（２８１）　；サブルーチ
ンの動作（２８３）　、クロック発生機構４８０　（２
８３）　、マイクロコード短縮（２８６）、マイクロコ
ードの並列ロート（２８９）　：ＦＰマイクロコード・
ルーヂン実行の始動（２９１）ＦＰモジュールの選択（２９２）、制御レジスタ（２９
４）マイクロコード語の形式　１４９．。

プログラムの流れの例４４９０．。

デバッグ・ハードウェア９１．。

アプリケーション向きプロセッサ・モジュール１３ＯＦＦＴ高速化モジュール９３１９．。

データ・キャッシュ・メモリ・モジュール１４０メモリ構成データ・ポートｃｐ転送ロジックＤＴＰ転送ロジック５４０・・・・・・仲裁ロジック５
３５コマンド・メモリ１９０　、、、、、、、、、、、、、
、。

ホスト・インタフェース・ロジック１１ｉ０物理的バス
線とのインタフェース１．。

バス・コントローラ６５０　（３４３）　。

マスク・モードとスレーブ・、３０１１０Ｃ、３１４モート（３ＩＩ５）、データ・バッフ７６２０　（：Ｊ
１７）　、アドレス・バッファ１ｉ３０（３４７）ＶＭＥインタフェース・メモリ６６０、、、、、．３４
７メモリ・マツプ、、、、、、、、、、、、、、、、、
、、、、、３４７データＦＩＦＯ６７０，、、、、、、
、、、、、、、、、、、、、、，３５０ＶＭＥ割込ミロ
シック６８０、、、、、、、、、、、、、．３５１ＤＭ
＾コントローラ６４０、、、、、、、、、、、、、、、
．３５１マイクロコード・ロード制御ロジック６１０、、、、、、、、、、、、、、、、、、
、、、、、．３５４レジスタ・ブロック６１２、、、、
、、、、、、、、、．３５５制御レジスタ・ビット（３
５５）。

ストローブ・バッファ（３５８）。

状況レジスタ（３６０）　：ｗｃｓ制御レジスタ（３６
１）　、ＷＣＳデータ・レジスタ（３６６）　；ｃｐマ
イクロアドレス・レジスタ（３６７）。

ＤＴＰマイクロアドレス・レジスタ（３６７）データ・パイプ・インタフェース０シツク１５０　、、、、、、、、、、、、、、、、、
、、、、、、、、、：１６９画像プロセッサ・インタフ
ェース１７０、、、．３７３直列ループ・インタフェー
ス　、、、、、、、３７６制御記憶機構とのループ・インタフェース、、、、、、、、、、、、、、、、、、
、、、、３７フルーブ制御、、、、、、、、、、、、、
、、、、、、、、、、、、３７８ループ・トポロジ、、
、、、、、、、、、、、、、、、、、、３８１ホストと
のループ・インタフェース　　、３８６ＤＴＰマイクロ
コード拡張ループ、、、、、、、、３８１ｉ並列マイク
ロコード・ローディング　　、、３８７モジユール拡張
オプシヨン、、、、、、、、、、、、、、３９１モジュ
ール接続、、、、、、、、、、、、、、、、、、、、、
、３９２多重数値処理千ジュール、、、、、、、、、、
、、、、３９４キヤツシユ・メモリ拡張、、、、、、、
、、、、、、、３９９物理的および電気的実装ボード、
、、、、、、、、、３９９ＰＡＬ実装、、、、、、、、
、、、、、、、、、、、、、、、、、、、、４０５ＣＰ
　　ＰＡＬ、、、、、、、、、、、、、、、、、、、、
、、、、、、、、４０６クロツク波形生成ＰＡＬ２５０
　（４０６）　。

ＣＤバス・ソースＰＡＬ　（４０８）　；ｃｏババス先
１’ＡＬ（４０９）　、符号／ゼロ拡張ＰＡＬ、２１１
ｉ（４１０）　；マルチウェイ分岐アドレス指定ＰＡＬ
２１７　（４１１）　：データ入力条件コート選択ＰＡ
Ｌ（４１２）ＤＴＰとＩ／Ｆ　ＰＡＬ　、、、、、、、
、、、、、、、、、、、、４１２ＶＭＥ　７ドｌ／スー
プコードＰＡＬ（４１３）。

ＤＭ八へＩＦＯ状況とクロック制御ＰＡＬ（，４１３）
、ＶＭＥ読取りと書込みデコードＰＡＬ６１１　（４１
４）　、ＶＭＥスレーブ・アクセス・タイミングＰＡＬ
（４１４）；信号ループ制御ＰＡＬ（４１５）ＤＣＭとＤＣＭ　Ｉ／Ｆ　ＰＡＬ　、、、、、、、、、
、’、、、、、、４１８０ＣＭアドレス・デコードＰＡ
Ｌ（４１８）。

ＤＣＭ保持レジスタ制御ＰＡＬ（４１９）：８０Ｍ書込
みフラグ・レジスタＰＡＬ（４２１）　、ＦＰ書込みマスクＰＡＬ（４２３
）Ｐ　ＰＡＬＷＣＳロード・イネーブルＰＡＬ　（４２３）　。

ホスト−ソース・モジュール選択ＰＡＬ（４２３）　；ｃｐモジュール選択ＰＡＬ　
（４２５）　；ｐｐ−ｗｃｓ制御ＰＡＬ　（４２６）　
。

ハントシェーク・ロジックＩ】Δ１．（４２８）割込み
捕捉ＰＡＬ（４３２）、マイクロアドレスとクロック制
御＋１ＡＬ（４３２）；直列／並列ロート選択Ｔ’ＡＬ　
（４３，３）　；ｃｐ書込みデコートＰへＬ（４３４）
、ＣＰ読取りデコートＰＡＬ（４３５）　、保持レジス
タ制御ＰＡｌｌ１６１Ｆ４３６）　、保留レジスタ開始
アドレスＰＡＬ　（４３９）　、レジスタ・ファイルＷ
Ｅ制御（４３９）、レジスタ・ファイル・アドレス修飾
ＰへＬ（４４１１）；レジスタ・ファイル・アドレス増分機構（４４１）、データ有効性制御ＰＡＬ（４４２
）　、マイクロ命令アドレス選択ＰＡＬ　（４４２）　
、ＡＬＩＩ問題状況ＰＡＬ（４４３）スタック制御ＰＡ
Ｌ３９１０（４４４）レジスタ・ファイル・アドレス修飾子ＰＡＬ　（４４５）　、結実用バス制御ＰＡＬ（
４４７）　、ＶＭＥ割込みＰへＬ（４４８）ＤＭＡ／Ｖ
ＭＥ　ス−ｉ−−１−・７　シン（４４９）ＤＭ八へド
レス制御（４５２）、割込み縁捕捉（４５２）ＧＩＰマイクロコード・デコー１〜（４５３Ａ）　、ＧＩＰ割込みマスク（４５３［１）Ｇ
ＩＰ割込みステート・マシン（４５４）ホスト・コンピ
ュータ、、、、、、、、、、、、、、、、、、４５４ホ
ストとのバス・インタフェース　、、、、ｌｌ５６画像
プロセッサ・サブシステム、、、、、、、、４５７シス
テムの動作　、、、、、、、、、、、、、、、、、、、
、、、４５９サンプル動作の実現、、、、、、、、、、
、、、、、、、、４５９物理メモリ・モデル（ＣＰＺＤＴＰ間のやりとり）　、、、、、、、、、、
、、、、４６１仮想メモリ・モデル、、、、、、、、、
、、、、、、、、４７０ｃｐとＦＰ間のやりとり　、、
、、、、、、、、、、、、、、ｌ１７８ソフトウ工ア階
層、、、、、、、、、、、、、、、、、、、、４８４ア
プリケーシヨンとライブラリ・ソフトウェア、、、、、、、、、、、、、、、、、、、
、、４８６装置トライバ　　　、、、、、、、、、、、
、、、、、４８７マイクロコード監視ルーチン、、、、
、、、４８９マイクロコード転送ルーチン（ＤＴＰ）　
、、４９１マイクロコード転送ルーヂン（（：Ｐ）、、
、、４９２マイクロコード泪算ルーヂン（ＦＰ）１１９
３短縮マイクロコード、、、、、、、、、、、、、、、
、、、４９５マルヂウ工イ分岐、、、、、、、、、、、
、、、、、、、、、４９６離散フーリエ変換実装、、、
、、、、、、、、、、、、、、４９７多重ＦＰモジュー
ル付きＦＦＴ　、、、、、、、、、、、、５０３バタフ
ライ計算スルーブツト（５０４）。

転送バンド幅（５０５）ヒストグラム・アルゴリズム実装、、、、、、、５０９
プレビユー・モートのパイプライン方式％式％本出願の数多くの新規な開示技術について、本発明の好
適実施例に特に関連づけて説明するが、これらの新規開
示技術は、ホスト・コンピュータの指示を受りて稼動し
て高速数値計算を処理するサブシステムの特有の問題に
応用できる利点がある。（この種のサブシステムは一般
に「高速化ボード」と呼ばれている。）しかし、本実施
例は、本明細書に記載されている新規開示技術の多数の
有利な用途の１つの例にすぎないことは勿論である。例
えば、本明細書に開示されている各種アーキテクチャ上
の新規技術は、広範囲にわたるコンピュータ・システム
に任意選択的に応用が可能である。−数的に、本明細書
に記載されている内容は特許請求の範囲に記載の梯々な
発明の範囲を必ずしも限定するものではない。さらに、
記載内容によっては、本発明の特徴事項に適用されるも
のと適用されないものとがある。

概要説明以下では、第１図に示すものと同じシステムの実施例（
または第９Ａ、１０．４１、または４３図に示す代替実
施例）に特に関連つりで本発明を説明することにする。

これらの実施例の特徴事項は本発明の必須事項のすべて
であるとは限らず、好適実施例を説明するために便宜的
に示したものである。

第１図は、数値処理システムのアーキテクチャを示した
概念図であり、通常大型コンピュータ・システムのサブ
システムとして使用されるものである。第１図に示すよ
うなシステムは一般に「高速化ポート」と呼ばれている
。これらは通常サブシステムとして使用されている。つ
まり、監視プロセッサから高水準コマンドがこの高速化
サブシステムに与えられる。例えば、監視プロセッサは
高速化サブシステムにベクトル加算、行列反転、高速フ
ーリエ変換（ＦＦＴ）の実行を命令することができる。

高速化サブシステムはこの命令を受りて監視プロセッサ
が指定した記憶位置からデータを取り出し、数値処理操
作を実行し、その結果を監視プロセッサに返却する。

第１図は、３つの異なるプロセッサ・モジュールかうな
り、そのすべてが異なるタスクを同時並行に実行できる
アーキテクチャを示している。これらの３千ジユールと
は、制御プロセッサ（ＣＰ）モジュール１１０、データ
転送プロセッサ（ＤＴＰ）モジュール１２０、数値処理
モジュール＋３０である。

（この数値処理モジュールは浮動小数点処理モジュール
であることが好ましく、従ってこのモジュールは”ＦＰ
”モジュールと呼ばれることが多い。数値処理モジュー
ルは、以下で説明するように、他にも各種タイプのもの
が使用可能である。）数値処理子ジュール１３０は他の
２つのプロセッサと非同期に、つまり、完全に独立した
クロックで稼動する。さらに、外部インタフェース１５
０．１６０，１７０，１８０にも相当量のロジックが備
わっている。

データ・キャッシュ・メモリ１４Ｇの構造と、システム
内の他のブロックとの関係は非常に重要である。データ
・キャッシュ・メモリ１４０は広幅キャッシュ・バス１
４４を経由して浮動小数点プロセッサ１３０に結ばれて
いる。好適実施例では、キャッシュ・バス＋４４は、デ
ータ用に予約された２５６木の物理線から構成されてい
る。

これらの３種類のプロセッサ・モジュールはタスク割振
りを容易にする。タスク割振りは基本的には次のように
行なわれる。

データ転送プロセッサは、外部インタフェースを通して
外部世界とのインターフェースを管理すると共に、キャ
ッシュ・メモリと外部世界との間のデータ転送を取り扱
う。

制御プロセッサ１１０はアドレス計算を行ない、数値処
理モジュール１３０との間で送受されるすべてのデータ
転送を制御する。

数値処理モジュール１３０はデータ計算を行なう。

このタスク割振りを効率よく、高速にサポートするシス
テムを設計するためには、いくつかの重要なアーキテク
チャ上の問題を解決する必要がある。しかし、本発明に
よれば、これらの問題が解決され、驚異的な成果が得ら
れる。

かかるアーキテクチャの実現を容易にするために、第１
図の実施例では、注目ずへぎバー１−ウェア機構かいく
つか設りられている。第１は、制御プロセッサ１１０に
、アドレスＢ１算操作のための強力な機能をもたせたこ
とである。好適実施例では、第２図に概要を示すように
、このプロセッサはシーケンサだけでなく、アドレス生
成ロジックと算術論理演算機構（ユニット）　（ＡＬＩ
Ｉ）も備えている。

データ転送プロセッサ１２０は外部インタフェース・コ
ントローラの動作を監視する。好適実施例では、外部イ
ンタフェース・コントローラは実際には３つ設けられて
いる。つまり、　ＶＭＥバス・インタフェース＋６０と
、２個のバックブレーン・バスに対する制御装置である
。（一方のバックブレーン・バスは「データ・パイプ」
であり、高速化ボード間を高バンド幅リンクで結ぶもの
である。もう一方はｒ　ＧＩＰバス」であり、画像や図
形データの伝送を最適化するものである。）これらの３
つのバス・インタフェースの各々は、独自の制御ロジッ
クと好ましくはコントローラを備えている。例えば、Ｖ
Ｍｌｉバス　インタフェースはブロック・データ転送を
高速化するために、直接メモリ・アクセス（ＤＭＡ）　
　コントローラを備えている。

しかし、データ中云送フ゛ロセッ４Ｊｉ２０はこれらの
インタフェースを高度に曽視する機能を備えている。上
記アーキテクチャの最も重要な部分はギヤッシＪ−・メ
モリ１／ｌＯである。このキャッシュ・メモリは幅が広
＜　（２５６ビツト幅）、大容量てあり（少なくとも２
メガバイト）、高速であるが（現構成ではアクセス時間
か１００ナノ秒であり、Ｊ：り高速化することか好まし
い）、それだりてなく３つのポートを備えて効率化を図
っている。このメモリは物理的には２ポートだけにする
のが好ましく、制御プロセッサ１１０とデータ転送プロ
セッサ１２０間の仲裁はそれぞれのマイクロコード命令
方式で行なわれる。

さらに７主目すべきことは、キ・ヤッシュ・メモリ１４
０の３ポートが全く異なることである。−数的に、大部
分の数値処理サブシステムでは、キャッシュ・メモリと
数値処理構成機構（ユニット）間のハント幅か非−；：
・、に重要になっている。従って、好適実施例では、数
値プロセッサにつながるボ１−は制御プロセッサとデー
タ転送プロセッサにつながるボー１−よりも幅か広くな
っている（従って、ハント幅か広くなっている）。好適
実施例では、後者のポートはわずか３２ビツト幅である
。さらに、完全並列レジタ群か３２ビツト・ポートで使
用されているので、これらのポートに対するすべてのア
クセスはキャッシュ・メモリ１４０からは完全に並列、
つまり、２５６ビツト並列読取りまたは書込みとして見
えるようになっている。

数値処理モジュール＋３０とのインタフェースは、複数
のモジュール１３０がすべて１つの制御プロセッサの制
御を受けて並列に使用でき、すべてが（好ましくは）１
つのデータ・キャッシュ・メモリ１４０をアクセスでき
るように定義されている。キャッシュ・バスの幅を極端
に広くすることは、この複数モジュール機能を実現する
上で重要な要因となる。

制御プロセッサ１１０とデータ転送プロセッサ・モジュ
ール１２０間のインタフェースにｂ、ギＡ・ノシュを効
率よく利用できる重要な機能を備えている。好適実施例
では、重要な機能のいくつかは、このやりとりの利点を
向上するために使用されている。第１は、多重プログラ
ミング　プロセッサでは普通に行なわれていることであ
るか、制御プロセッサ１１０とデータ転送プロセッサ１
２０か共に可変継続時間命令を使用していることである
。つまり、ある種の命令タイプは、他の命令タイプより
もサイクル時間を大幅に長くする必要がある。

例えば、極端な例として、ノー・オペレーション命令や
無条件ブランチは、乗算命令よりもｃｐｕ時間を大幅に
少なくする必要がある。従って、可変継続時間クロック
を使用してプロセッサの制御を行ない、実行中の命令を
クロック発生装置にチエツクさせて、クロック時間間隔
の継続時間をそのチエツク結果に応して高速に調整する
ことか一般化されている。

木好適実施例では、制御プロセッサ１１０とブタ転送プ
ロセッサ１２０は共に共用可変継続時間クロックにより
クロックがとられる。従って、制御プロセッサ１１０と
データ転送プロセッサは、たとえ別々の命令ス［・リー
ムを同時に実行中であっても、同期して稼動するように
イネーブルされる。

制御プロセッサ１１０にキャッシュ・メモリ１４０への
アクセス優先権が与えられている。つまり、データ転送
プロセッサ１２０は、制御プロセッサ１１０が先にキャ
ッシュをアクセスしていないことを確かめてからキャッ
シュをアクセスする必要がある。しかし、ロックアウト
を防止するために、データ転送プロセッサ１２ｏは割込
み信号を出して、制御プロセッサ１１０が少なくとも１
サイクルの間キャッシュ・ポートの制御権を解放するよ
うに指示することができる。

これらの３種類のプロセッサ・モジュールは、以下の説
明で略語を用いて引用することがある。

例えば、データ転送プロセッサ・モジュール１２０で実
行されるマイクロコードはＤＴＰ　マイクロコードと呼
ぶ場合がある。同様に、制御プロセッサ１１０で実行さ
れるマイクロコードはＣＰマイクロコードと、数値処理
モジュール１３０で実行されるマイクロコードはＦＰマ
イクロコードと呼ぶ場合かある。これらの略語は他の機
能についても用いられている。

設計目標本好適実施例のサブシステムは、小型化され、低コスト
であるが、高度の浮動小数点数値処理性能をもつ設計に
なっているわこのサブシステムを使用するために２つのシステムが目
標となっている。このサブシステムは、広範囲にわたる
汎用ホスト・コンピュータで浮動小数点高速化機構（ユ
ニット）として使用するのに適している（特に、ＵＮＩ
Ｘエンジンと互換性をもたせることが望ましい）。

また、第１図の高速化システムは、特殊画像処理システ
ムで利用すると大きな利点が得られるように意図されて
いる。この種のシステムの例としては、ベンチマーク・
チクノロシーズ社から提供され、ｒ　ＧＩＰシステム」
と呼ばれる図形画像処理システムがある。（ＧＩＰシス
テムは広範囲にわたる図形画像アブリゲーションで高ス
ルーブツトが得られるようにするいくつかの機能を備え
ている。）第１．９Ａ、ＩＱ、４３図などに示されてい
るような高速化サブシステムを備えたこの種のシステム
は、３次元図形アルゴリズムを実行させる上で特に利点
がある。

アルゴリズムの分割以下では、第１図のアーキテクチャについてさらに詳し
く説明するが、その前に、この多重プロセッサ構成がど
のように使用されるかについて説明することにする。

上述したように、大部分のアルゴリズムは４つの独立部
分、つまり、制御、データ入力、アドレス計算、および
データ計算に分けることができる。

これらを個別タスクとして扱い、３つのプロセッサにマ
ツピングするようなアーキテクチャにすることが好まし
い。制御とアドレス計算は制御プロセッサ（ｃｐ）モジ
ュール１１０が取り扱い、データ入出力タスクはデータ
転送プロセッサ（ＤＴＰ）そジコール１２０が取り扱い
、データル１算は浮動小数点プロセッサ（ＦＰ）モジュ
ール＋３０が取り扱う。

アルゴリズムを制御プロセッサ・モジコール１１０　と
Ｆｌ’間でどのように分割されるかは、いくつかの特定
アルゴリズム実装例を示して、以下に詳しく説明する。

１つの好例は、第３１図を参照して下達する高速フーリ
エ変換（ＦＦＴ）実装によるものであるが、このＦＦＴ
アルゴリズムはプログラミング効率が悪いことでよく知
られている。

この例では、ＦＦＴアルゴリズムは、データ・サンプル
とフェーズ係数のアドレス計算を制御プロセッサ・モジ
ュール１１０に割り当て、バタフライ計算を浮動小数点
プロセッサ・モジュール１３０に割り当てることによっ
て、制御プロセッサ・モジュール１１０と浮動小数点プ
ロセッサ・モジニル１３０間で分割されている。

ＦＦＴソフトウェアのうちＣＰモジュール１１０で実行
される部分は、複素数データのアドレスをステージとバ
タフライ数の関数として計算する。複素数フェーズ係数
はテーブルに保持されているので、そのソフトウェア部
分はテーブル内の必要とする位置も、ステージとバタフ
ライ数の関数として８４算する。アドレスが計算で求ま
ると、データと係数が取り出されて、浮動小数点プロセ
ッサ・千ジュール１３０に渡される。浮動小数点プロセ
ッサ・モジュール１３０がバタフライ計算を完了すると
、制御プロセッサ・モジュール１１０はその結果を読み
取り、格納してから次のバタフライのアドレス計算を繰
り返すことになる。注目すべきことは、制御プロセッサ
・モジュール１１０は、実際に行なわれているバタフラ
イ計算を追跡する必要がなく、データを同期点で浮動小
数点プロセッサ・モジュール１３０とやりとりするだけ
でよいことである。また、このソフトウェアは、アドレ
スを計算するだけでなく、キャッシュ・メモリと数値プ
ロセッサ間の実際のデータ転送を制御することも注目す
べきである。

ＦＦＴソフトウェアのうち浮動小数点プロセッサ・モジ
ュール１３０で実行される部分は、各連続ステージでデ
ータ・セットのバタフライ計算を行なうＪ二うに直線的
にコーディングされた単純命令列によってバタフライ割
算を行なう。各スデーシでの正確なデータと係斂をマ“
ｌるために必要な複ｐｉｌｌ　；’；＋ニアトレス削算
は関知しない。従って、データ泪算のためのコートは、
データ転送操作と力１［関係に碧くことができる。事実
、浮動小数点プロセッサモジュール＋３０に別の段別を
採用したい場合（例えば、異なる浮動小数点チップ・セ
ラ１−を使用したり、ＦＦＴにより適した低レベル・デ
ータ通路アーキテクチャを使用したりする目的て）は、
このソフトウェア部分（比較的単純化されている）を変
更するだけでよい。

ＣＰとＦＰソフトウェアの実行は並列に行なわれ、アル
ゴリズム実行速度が低速部分によって決まるようにパイ
プライン化されている。

アーキテクチャの説明第１図のサブシステムの主要部分のいくつかについて、
以下詳しく説明する。なお、ここでは、要約だけを説明
していることに注意されたい。もっと詳しい説明はその
あとて行なう。

（，１）モジュール１１（）の概略（第２Δ図）制御プ
ロセッサ（シＰ）モジュール１１０は、３２ピッ１〜整
数ブロセンジ機構（ユニット）　（ＩＰＵ）２４０、マ
イクロコード・シーケンサ２１０、　アドレス生成機構
（ユニッ１〜）　（ＡＧ）２３０、その他マイクロプロ
グラム・メモリ、クロック発生装置、バス制御といった
機構（ユニッ１〜）から構成されている。

好適実施例では、整数フロセッサ機構２４０はＷｅｉｔ
ｅｋ　ＸＬ８１３７を使用し、シーケンサ２１０はＡｎ
ａｌｏｇＤｅｖｉｃｅｓ社製八〇５Ｐ−１４０１を使用
へ、アドレス生成機構２３０はＡｎａｌａｇ　Ｄｅｖｉ
ｃｅｓ社製ＡＤＳＰ−１４０１を使用している。当業者
ならば容易に理解されるように、これらに代えてその他
の各種構成要素を使用することも、他のブロックに同等
の機能をこれらに代えて組み入れることも可能である。

制御プロセッサ・モジュール＋１０は次の２つの主要タ
スクを受は持つ。

まず、ホストからのコマンドを解釈し、ＤＴＰモジュー
ル１２０に転送を要求し、データ計算を開始する前に浮
動小数点プロセッサ・モジュール１３０を初期化するこ
とによって、ボーＩ〜の動作を’ｄｒ＋Ｊ御することで
ある（高位レベル）、。

次に、データ・ギャッシコ・メモリのア）・レスを生成
し、データ・キャッシュ・メモリとＦＰモジュール１３
０間のデータ転送と紅路な制御することである。この活
動は通苓高位レベル制御操作か完了したあと、実際の数
値処理過程で反復的に行なわれる。ループ制御はシーケ
ンサか取り扱い、アドレス生成機構とＩＰＵがアドレス
生成のために排他的に使用できるようになっている。

他のブロックとの連絡は３２ビツト幅データ・バス（Ｃ
Ｄバス１１２）を通して行なわれ、制御プロセッサ・モ
ジュール＋１０はこのバスを通して、ブタ・キャッシュ
・メモリ１４０、コマンド・メモリ＋９０、およびＦＰ
モジュール１３０の制御レジスタに対する読み書きを行
なう。制御プロセッサ・モジュール１１０はホストによ
って（ＶＭＥインタフェース１６０を通して）、浮動小
数点プロセッサ・モジュール１３０によって、あるいは
データ転送プロセッサ・モジュール１２ｆｌによって割
込みをかりることか可能である。正’７ｉｔ　！ｌ’Ｊ
Ｊ作では（つまり、プログラム開発やデバッグと切り離
されり）、データ転送フロセッサ・モジュール１２０だ
りが割込み発生源となる。

ＤＴＰモジュール１２０の概略（第３八図）データ転送
プロセッサ（ＤＴＰ）モジュール１２０は同じ３２ビツ
ト・プロセッサとシーケンサを使用しているので、プロ
グラマから見たとき同じように見える。顕著に異なるの
はバス制御とインタフェース制御である。制御プロセッ
サ・モシュル＋１０　と異なる特徴がもう１つある。そ
れは、データ転送プロセッサ・モジュール１２０には、
マイククロコード拡張ポートがあり、アットオン・ポー
ト（大容量メモリ・カードやネットワーク・カートなど
）の制御が可能になフていることである。

データ転送プロセッサ・モジュール１２０は次の２つの
タスクを受は持つ。

まず、データ・キャッシュ・メモリと外部インタフェー
ス間のデータ転送を制御することである。（これは、制
御プロセッサ・モジュール１１０（またはホスＩ〜）か
らコマン１−を受けて行なわれる。）次は、外部インタフェースからのコマンドをコマンド・
メ干す１９０に保電されているコマンド待ち行列に転送
し、あとで制御プロセッサ・モジュールが処理できるよ
うにすることである。外部インタフェースはいずれもコ
マンドを出すことができるが、初期状態では、ＶＭＥイ
ンタフェースが主要コマンド発生源であるものと予想さ
れる。適当なソフトウェアでコマンド・リストをデータ
・キャッシュ・メモリ（またはコマンド・メモリ）に入
れておき、あとでマクロとして呼び出される（この手法
は「ベクトル連鎖」とも呼ばれている）。デバッグ環境
では、データ転送プロセッサ・モジュール１２０はデバ
ッグ・モニタ（ホスト側で稼動）とデータ転送プロセッ
サ・モジュール１２０や制御プロセッサ・モジュール１
１０や浮動小数点プロセッサ・モジュール１３０でデバ
ッグ中のマイクロコード間の主要インタフェースとなる
。

また、このデータ転送プロセッサ・モジュールを通して
デハノク・モニタはＶＭＥアドレス空間にマツピングさ
れていない各秤メ干りをアクセスすることができる。

外部インタフェース、データ・キャッシュ・メモリ、コ
マンＩ〜・メモリ、　ＶＭＥインタフェース・メモリ、
およびデータ転送プロセッサ・モジエル１２０間のデー
タとコマンドの転送は３２ビット幅ＴＤバス１２２を縁
由して行なわれる。外部インタフェース】５０．１６０
．１７０はＦＩＦＯ（先入れ先出し）でバッファに入れ
られ、アテンションが必要になったとき、つまりある種
のデータを受は取ったり、なにもなくなりつつあるとき
、データ転送プロセッサ・モジュール１２０に割込みを
かける。別の割込み発生源としては、ホスト（ＶＭＥイ
ンタフェース経由）と、制御プロセッサ・モジュール１
１０がある。

データ転送プロセッサ・モジュール１２０によるデータ
・キャッシュ・メモリへのアクセスは、制御プロセッサ
・モジュール１１０が使用していない＋２９サイクルに制限される。（Ｃ１）モジュール１１０は浮
動小数点ブｒＪセッサ・モジュール１３０への転送１１
、腎や自身のためにメモリを使用していることがある。

）データ転送プロセッサ・モジコール１２０か長時間ア
クセス待ちに置かれた場合は、制御プロセッサ・千ジュ
ールに割込みをかりて、サイクルをスチールすることが
できる。

ＦＰモジュール１３０の概略（第４八−４Ｃ図）浮動小
数点プロセッサ・モジュール１３０は別ボードに置かれ
ており、このポートは主ベース・ボードに差し込むこと
によって使用される。浮動小数点プロセッサ・モジュー
ル１３０の動作は次の２つの部分に分かれて行なわれる
。

（ａ）マイクロコード浮動小数点機構（ユニット）。こ
の部分は浮動小数点計算を受は持つ。この機構は１つの
目標、つまり、可能な限り高速に動作して、浮動小数点
ハードウェア機構の性能を引き出す設計になフている。

これらの設計目標を達成するために、非常に単純化され
たアーキテクチャが採用されている。つまり、浮動小数
点乗算機構、浮動小数点Ａ１．ｌＩ　　（算術論理演算
機構）、高速多重ボー１−・レジスタ・ファイル、Ａ１
純化された高速シーケンサから構成されている。さらに
、スクラッヂバット・メそりが内部データ通路と密結合
され、参照テーブルを保管し、ヒストグラム記憶域を提
供する。浮動小数点算術演算機構は２つの読取りポート
と１つの書込みポートを通してレジスタ・ファイルとの
インタフェースとなる。

もう１つの書込みポートは読取りポートの一方と結ばれ
て、データ・シャツフルと複写機能を提供する。最終ポ
ートは両方向であり、データをレジスタ・ファイルとや
りとりするために使用される。

（ｂ）データ・キャッシュ・メモリ・インタフェース。

ＦＰモジュールのこの部分は、データ・キャッシュ・メ
モリとレジスタ・ファイルの両方向ポート間のインタフ
ェースとなる。レジスタ・ファイルとデータ・キャッシ
ュ・メモリ間には両方向レジスタ群があり、データ転送
のバイブラインとなり、データ多重化と経路指定を取り
扱う。

転送制御は転送ロジックで生成される。この−ｒンタフ
ェースの多くの部分Ｇ：ｌ、物理的にはＦ　ｌ’　％ジ
ュール１３０と同じ場所に置かれているか、ＣＰ　−Ｔ
Ｉ−ジュール１１０　と共にクロックかどられるのて、
（・１）モジュール１３０の一部というよりも、拡張Ｃ
Ｐモジュール１１０　と一般に呼ばれている。

高度多重ポート高速レジスタ・ファイルは、制御プロセ
ッサ・モジュール１１０と浮動小数点フロセッサ・モジ
ュール間のクリーンなインタフニスとなる点て重要な要
素である。このレジスタ・ファイルの一方の側は制御プ
ロセッサ・モシュル１１０と同期して動作し、他方の側
は浮動小数点プロセッサ・千ジュール１３０と同期して
動作する。このようにクロック境界を設けたので、境界
の一方の側に変更を加えても他側が影響されることがな
い。この結果、より高速の、あるいはもっと多くの統合
浮動小数点チップ・セットへの移行が容易になり、従っ
て、浮動小数点機構の独立性を保つことができる。

浮動小数点プロセッサ・モジュール１３０（またはアル
コリズムに合わせて変更されたモジュール１：１０’　
）は、最高４つまでこの種のサブシステムに組み入れる
ことが可能である。第９八図と第１Ｏ図にそのいくつか
の例か示されている。

ＤＣＭの概略（第５図）データ・キャッシュ・メモリ１４０は高バント幅多重ポ
ート・メモリである。このメモリとそのインタフェース
のアーキテクチャは、本好適実施例のシステム全体の性
能を大幅に向上させる利点をもっている。高バント幅が
必要とされるのは、浮動小数点プロセッサ・モジュール
１３０が単純なベクトル計算を実行中のとき、浮動小数
点プロセッサ・モジュール１３０にデータを常時提供す
るためである（そして、その結果を除去するためである
）。例えは、ベクトル「加算」操作には、計算毎に数字
を３回転送する必要がある。浮動小数点プロセッサ・モ
ジュール１３０が２０Ｍｆｌｏｐｓの計算速度に耐えら
れる場合は、それに歩調を合わせるために要求されるメ
モリのバンド幅は毎秒２４０Ｍバイトとなる。

データ・キャッシュ・メ士り幻［ｉ４Ｋ　Ｘ　：１２ヒ
ツト・メモリからなるメモリ　バンクを備え、２Ｍバイ
トのオンボード記憶機構を＃？ｆ載し°（いる。これは
遠隔メモリ拡張ボーＦ４３１０をキャッシュ・バス１１
１４に（＝Ｊ加することにより拡張可能である。（物理
的には、このメモリ拡張モジュールは浮動小数点プロセ
ッサ・モジュール１３０の各種モジュールと同じコネク
タに差し込まれる。）このメモリ拡張モジュールは、オ
ンボード・データ・キャッシュ・メモリと同じバンド幅
になっているので、追加の１２Ｍバイト・メモリを２Ｍ
バイト単位で拡張するように構成することが可能である
。２重容量メモリ・モジュールを使用すると、オンボー
ド記憶機構を４Ｍバイトまで、オフポート記憶機構を２
４Ｍバイトまで増加できる。

データ・キャッシュ・メモリには３つのポートがあり、
各々はプロセッサの各々につながっている。しかし、制
御プロセッサ・モジュール１１０と浮動小数点プロセッ
サ・モジュール＋３０へのデータ転送はすべてＣＰマイ
クロコードによって制御されるので、多くの点て、メモ
リを２重ポートたりをもつものとして扱うことが可能と
されていた。

浮動小数涛プロセッサ・モジュール１３０と制御プロセ
ッサ・モジュール１１０に対するデータ転送は入出力転
送ｊこり優先されているので、データ転送フロセッサ・
千ジュール１２０はメモリ・サイクルに空きが出るまて
待たされることになる。データ転送プロセッサ・モジュ
ール１２０の待ち時間か長い場合は、制御プロセッサ・
モジュール＋１０に割込みをかけて、メモリへのアクセ
ス権を獲得することができる。このことは、制御プロセ
ッサ・モジュール１１０がランダム・アクセスを行なっ
ていない限り、問題となることはない。その場合でも、
ブロック人出力転送では、データ転送プロセサ・モジュ
ール１２０は別のデータ・ブロックを要求する必要が起
こる前に、メモリ・アクセスごとにデータを転送するた
めに８サイクルが必要になる。

妥当なサイクル時間メモリ装置で高メモリ・バンド幅を
得るために、広幅メモリ・アーキテクヂャが採用された
。メモリは２４ビツト幅であるので、１回のアクレス・
サイクルで、３２ハイｌ−（訓話）が転送される。メモ
リのヅイクル期間か１００　ｎｓであれば、メモリ・バ
ンド幅はブロック転送では毎秒３２０Ｍバイト、ランダ
ムＦ語のアクセスでは毎秒４ＯＮ！バイトである。

データ・キャッシュ・メモリは、ＦＰモジュール１３Ｇ
用のマイクロコード・オーバーレイを保管しておくため
にも使用できる。これらは、浮動小数点プロセッサ・モ
ジュール１３０のマイクロコードがＷＣＳサイズを越え
たとき、ＦＰモジュールの書込み可能制御記憶機構との
間で受は渡しされる。この並行ロード機能によるＷＯ２
の再ロードは、ポスト制御による通常のシリアル・ロー
ドよりもはるかに高速に行なわれる。事実、この機能は
マイクロコードを動的にベージングができるだけの高速
になっている。

ＣＭ　１９０の概略コマンド・メモリは小容量（２Ｋ）の３２ビツト幅メモ
リでり、制御プロセッサ・モジュール１１０とデータ中
云送フ゛ロセッサ・モジュール１２０間の２つのボー１
−をもっている。コマンＩ−１制御および状況データは
このメモリに保管されているソフトウェア待ち行列また
はＦＩＦＯスタックを通して、制御プロセッサ・モジュ
ール＋１０とＤＴＰの間で受は渡しされる。

このメモリの半分は制御プロセッサ・モジュール１１０
と浮動小数点プロセッサ・モジュール１３０の状態情報
（一部のコマンド構造と共に）を保存しておくために、
マイクロコード・デバッグ・モニタ用として予約されて
いる。

（以下余白）外部インタフェースの概略好適実施例では、効率のよいインタフェースをいくつか
備えている。その中で最も重要なのがポスト・インタフ
ェース（ＶＭＥインタフェースとも呼ばれる）である、
　ＶＭＥインタフェースは好適実施例によるサブシステ
ムとＶＭＥバスとを結ぶインタフェースであり、ＶＭＥ
バス規格改訂版ｃ１に規定されている電気的仕様とプロ
トコル仕様に準拠している。

ＶＭＥインタフェースは、ＶＭＥポストがマイクロコー
ドをアップロードしているとき、制御または状況レジス
タをアクセスしているとき、ＶＭＥインタフェース・メ
モリ（ＶＩＭ）をアクセスしているとき、あるいはデー
タＦＩＦＯをアクセスしているときはスレーブ・モード
で動作する。スレーブ・モードのインタフェースはバイ
トまたは語アクセスをサポートせず、３２ビツト並列ア
クセスだけをサポートする。しかし、制御および状況レ
ジスタは１６ビツト幅であるので、１６ビツトのホスト
は本好適実施例のサブシステムを制御できる。

ＶＭＥインタフェースは、局所ＤＭＡの制御を受りてデ
ータトＩＦＯとＶＭＥメモリ間でデータを転送するとき
は、マスク・そ−ドで動作する。ＤＭＡの活動は、デー
タ転送プロセッサ・モジュール１２０が割込みサイクル
をＶＭＥバス上で開始することによりこのモジュールに
よって制御され、モニタされる。

データ・パイプ・インタフェースは、高バンド幅バック
ブレーン・バスと結ばれる段組になっている。（物理的
には、これはリボン・ケーブルを使用するだけで構成に
含めることができる。）このバスを使用すると、私用サ
ブシステム間の通信が行なえるので便利である。つまり
、インタフェース・ロジックは２つの受信ポートと１つ
の送信ポートを備えているので、この種のバスを複数短
距離局所バスとして使用して、幅広いデータ流れアーキ
テクチャを実現することができる。このバス上のデータ
転送はＦＩＦＯでバッファリングされるので（受信端側
）、データ転送を高速にかつ低オーバヘッドで行なうこ
とができる。複数のサブシステムを並列にも直列にも（
例えは、バイブラインで）接続てきるので、品性ｆ１に
のシステムをｉ４？＋単に実現することがてきる。

１つの例として、高性能の実時間３次元図形システムヲ
、２つのＱａ化ザブシステムと画像プロセッサをパイプ
ライン構成にすることによって構築することができる。

最初の高速化サブシステムはフレームｎて多角形を変形
してクリッピングし、２番目の高速化サブシステムはフ
レームｎ−１で多角形を描画順に分類しく隠蔽表面除去
の！こめ）、画像プロセッサはフレームｎ−２で多角形
を描画する。

ＤＴＰマイクロコード拡張インタフェースは仮想的にＤ
ＴＰモジュール１２０のマイクロアドレスとデータ・バ
スを拡張したものである。これはＧＩＰマイクロコード
拡張バスと完′全に互換性（物理的および電気的に）が
あるので、ＧＩＰ用に設計され、この種のインタフェー
スを使用するどの拡張カートでも使用できる。外部大容
量メモリ・システムとネットワーク・カートはこのイン
タフニス　ボー１−経由で未実施例のサブシステムと結
ばれる。

画像データ・バス・インタフェース＋７０　（またはｒ
ＧＩｌ＋インタフェース」）は、特に図形と画像ブタ用
に最適化された別のバスに結ばれる。このインタフェー
スは、　ＧＩＰマイクロコード拡張バスとも接続できる
ので、本実施例のサブシステム上のいくつかのインタフ
ェース・ロジックをＧＩＰマイクロコードで制御するこ
とができる。これにより、ＧＩＰと本実施例のサブシス
テム間は両方向１６ビツト幅のＦＩＦＯで結ばれるので
、コマンドとブタをＦＩＦＯ経由で送ることができる。

このインタフェースの各側は他方の側に割込みをかける
ことができる。

制御プロセッサ（ｃｐ）モジュール１１０制御プロセツ
サは、３２ビット整数プロセッサ機構（ユニット）　（
ＩＰＵ）２４０に搭載された３２ビツト・マイクロコー
ド・プロセッサであり、本好適実施例では、Ｗｅｉｔｅ
ｋ　ＸＬ８１３７が使用されている。ＩＰＵ２４０は１
６ビツ１〜・アドレス生成機構（ＡＧ）２３０　　（本
実施例では八ｎａｌｏ）；　Ｄｅｖｉｃｅｓ社ＡＤＳＰ
　＋４１０を使用）および１６ビソト　シーケン＋）２
１０（本実施例−ＣはＡｎａｌｏｇＤｃｖｉｃｃｓ　２
１Δ０５１’　１４０１を使用）にｊ：ッてヅボー１〜
される。制御プロセッサ内の主データ通路はＣＯババス
１２である。

第２Ａ図は本好適実施例における制御プロセッサ１１０
の構造を概要図で示したものである。書込み可能制御記
憶機構（ＷＧＳ）２２０は、マイクロ命令列を納めてい
るメモリである。シーケン＋２１０からマイクロ命令ア
ドレス・コマンドが出されて、制御記憶機構２２０から
マイクロ命令が取り出される。

この方法で制御記憶機構から取り出される命令の流れを
示したのが２２１である。レジスタに格納されない出力
とレジスタ２２２に格納される出力の両方を設けること
が好ましい。レジスタ２２２に格納された出力はデコー
ダ２８０に入力される。レジスタ２２２　と２２３は共
に直列シャドウ・レジスタとして構成され、直列ループ
２２５とのインタフェースとなる。マイクロアドレスの
流れの一部をライン２１１Ａから得て、浮動小数煮干ジ
ュール１３０に通知１　／Ｉ　２するＪ二うにするのが好ましい。この方法をとると、以
下に述へるような利点が得られる。

また、ライン２２１上の流れを両方向にするのが好まし
い。つまり、このラインは書込み可能制御記憶機構から
マイクロ命令を読み出すために使用てきるだけでなく、
ある種の場合には、命令を逆に制御記憶機構に書き込む
ためにも使用できる。

その利点については下達するが、これは重要な機能であ
る。

マイクロコード出力２２１は入力としてデコーダ２６０
に送られる。従来の方法では、このデコーダは最小限の
低レベル・デコード・ロジックを使用して、マイク命令
のフィールドを分割して、必要時にそれらをデコード化
している。本実施例のマイクロ命令形式は第２Ｂ図に示
されているが、これについては以下で詳しく説明する予
定である。デコーダ２６０の出力２６１はアドレス生成
機構２３０、整数処理機構２４０、シーケンサ２１０と
いった主要機能ブロックのすべてに送られる。これらの
ラインはいろいろな個所につながっているので、個別的
には示していない。

シーケンサ２１０は、リンク・レジスタ（トランシーツ
旬２目を経由してＩＰＵ　２４０から送られてくる入力
とシーケンサ局所バス２１５を経由してアドレス生成機
構２３０から送られてくる入力だけでなく、他のいくつ
かの入力も受り取る。

さまざまな割込み線はマルチプレクサ２１３を通して多
重化され、これらの割込みにより、シーケンサ２１０の
プログラム・カウンタ動作がさまざまに変更される。割
込みをそれぞれに応じて処理するシーケンサ・ハードウ
ェアはよく知られている。

別のマルチプレクサ（２１２で示されている）は各種条
件コード信号から１つを選択して、シーケンサ２１０に
入力するために使用される。これらの条件コード信号は
、詳細は後述するように、シーケンサ２１０のロジック
の中でいろいろな使い方をされている。

バッファ２１７は、マイクロ命令のフィールドで指定さ
れている定数を送るために使用される。

さらに、別の人出力かいくつか書込み制御記憶機構２２
０とマイクロ命令バス２２１　に示されている。」込み
イネーブル線は、例えばホストからといったように、外
部から制御される。さらに、２ウエイ・インタフェース
２１１８を通して、ホストはマイクロアドレス・バス２
１１に対して読み書きを行なう。この機能は診断に利用
できるだけでなく、マイクロ命令を制御記憶機構に書き
込むときにも利用できる（後述する）。

クロック発生装置２５０は制御プロセッサ１１０とデー
タ転送プロセッサ１２０の両方からサイクル継続時間入
力を受は取る。現クロック・サイクルの継続時間は、Ｃ
ＰとＤＴＰモジュールから受は取った最も継続時間の長
い指定子から即時に選択される。これは、プログラマブ
ル・ロジック・アレイ（ＰＡＬ）を用いて実装するのが
好ましい。デコーダ２６０の場合と同様に、クロック発
生装置２５０の出力はいろいろな個所に送られるので、
個々には示していない。

第２Ｂ図は本好適実施例におけるマイクロ命令フイール
ドの割当てを示したものである。〔，１）拡張ロジック
におけるフィールドの割当ても示されている。この拡張
ロジックの動作については以下で訂しく説明する。なお
、ここで注意しておきたいことは、この拡張フィールド
内のマイクロ命令の追加ビットと、基本ＷＣ３２２０内
の各命令のこれらの追加フィールドをＷＣ５拡張機構お
よびこれらのマイクロ命令フィールドをデコートして実
行するロジックはすべてサブシステム内の各数値処理モ
ジュール１３０またはアルゴリズム高速化機構にも同じ
ものがあることである。従って、第１０図の実施例には
、３つのＷＣ５拡張機構が設けられるので、ＣＰマイク
ロコード・フィールド全体は１９２ビツトになる。

基本命令内の個々の命令フィールドは整数処理機構２４
０　（３２ビツト）、アドレス生成機構２３０（１０ビ
ツト）、およびシーケンサ２１０（７ビツト）用に割り
振られている。拡張フィールド（これは各ＷＣ５拡張機
構に保管される）では、フィールドはレジスタ選択、条
件選択、および転送制御用に割り振られている。これら
のビットの用法については、あとで訂しく説明する。

他の命令フィールドは従来のマイクロコード・アーキテ
クチャで採用されている方法で割り振られる。例えば、
あるビットは中断点まできたことを示すために使用され
、いくつかのビットは命令タイプを簡単に記述するため
に使用され、２ビツトはクロック制御をコート化するた
めに（上述したように、可変継続時間クロックを可能に
する目的で）使用される。

アドレス・レジスタ２３０はオフ・ザ・シェルフ・アド
レス生成機構である。計算をこの機構で行なえるので、
制御プロセッサ１１０の高速アドレス計算能力が向上す
る。

さらに、整数処理機構（ＩＰＵ）　２４０は算術演算機
能を更に向上させる。ＩＰＵはＣＤバス１１２から読み
書きができると共に、アドレスをＣＡババス出力するこ
ともできる（レジスタ２４１を通して）。これらのアド
レスは、第１図に示すように、キャッシュ・メモリ１４
０とコマンド・メモリ１２０に対する７１〜レス情報と
なるものである。

木好適天ｈ１１Ｌ例において整数処理機構２４０１便川
され用実際の構成要素は高度の躊術演算機能を（Ｎｉ“
Ｉえており、この中には、乗算なバー１〜ウエアで行な
う機能も含まれている。従って、Ｊ８４ｆｌｉｏｏ　と
２４０を一紹に使用すると、算術演算機構の多くをアド
レス生成のために利用することかできる。更に、シーケ
ンサ２１０がマイクロ命令７１−レス生成機能も実行す
るロジックをいくつか備えていることは勿論である。

アドレス生成機構２３０からの出力２３１はバッファに
入れられ、ＣＤバス１１２に送り返される。シーケンサ
２１０は整数処理機構２４０の出力を読み取ることがで
きるが（リンク・レジスタ２１４を通して）　、　ＩＰ
ＩＩ　２４０にコマンドでＣＤバス１１２を駆動させる
こともできる。キャッシュ・メモリ１４０、ＦＴ’モジ
ュール１３０、またはコマンド・メモリ１９０もこれら
の結果がこのバスに送り出された時点て、その結果をア
クセスすることができる。

レジスタ２０３（第２八図の左」二に図示）は使用頻度
の低いいくつかの制御信号を格納する。これらの制御信
号に６Ｊ、診断用信号、１４トＤ制御信号などがある。

整数プロセッサ機構（ＩＰＩＩ）　２４０ＩＰＵ　ＨＯ
は、４ポート・レジスタ・ファイル＋１１０、Ａ１．Ｕ
　１１２０、フィールド・マージ機構１１３０および乗
算／除算機構１１４０から構成されている。これらの構
成機構を簡略図で示したのが第１１図である。２つの外
部データ通路は同図にＤおよびへＤバス１１０１．１１
０２で示されている。制御プロセッサ・モジュール＋１
０では、へＤバス１１０２はレジスタ２４１を通して接
続され、各種メモリへのアドレス・バスとして使用され
る。Ｄバス１１０１はＣＤバス１１２に直結されている
。

ＩＰ口２４０の４つのポート・レジスタ・ファイル１１
１０により、４番目のポート経由によるレジスタへの書
込みに加えて、ｒｌ　−ｒ２　＋ｒ３といった演算が１
サイクルで行なえる。ＡＬＵ　１１２０は通常の算術お
よび論理演算機能のほかに、優先コード化とビットまた
はバイ１−反転命令を備えている。フイ＋４９ルト・マージ機構■１３０は多重ビット・シフトど回転
、可変ピッ１−　フィール１へ抽出、保管とマージ機能
を備えている。乗算／除算機構１１４０はｌ１ｌＬＩ２
４０の他の部分から独立して稼動する。この機構かいっ
たん乗算または除算操作を開始したあとは、他の乗算／
除算以外の命令はいずれもＡＬＵ　１１２０またはフィ
ールド・マージ機構１１３０に実行させることができる
。乗算は３２　ｘ　３２符号付き（８サイクル）で行な
われ、除算は６４　ｘ　３２ビット符号なしく２０サイ
クル）で行なわれる。

レジスタ２４１はＩＰＵ　２４０の外部にあり、Ｃへバ
ス１１１　とのインタフェースでイ吏用される。これに
より、メモリをアクセスするときパイプライン遅延が生
じる。（このレジスタが必要なのは、ここで使用されて
いる特定部分では、へ〇バスはサイクルが開始してから
７５−９０ｎｓ経通するまでは有効にならないためであ
る。）ｌｐｏ　２４０　（”Ｃ”バス１１０３上の）に対する
マイクロコード命令入力は内部的に格納されるので（レ
ジスタ＋１５１）　、マイクロコード命令は直接に書込
み制御記］怠機構（ＷＣ５）から取り出される。

ア１−レス生成機構（八Ｇ）　２：１０木好適実施例で
使用されるア１−レス生成機構２３０の４ｔｌｉ成は第
１２図にその概要か示されている。

主要要素としては、１６ビツ１〜幅のＡＬＵ　＋２１０
．３０個の内部レジスタ（これらのレジスタを機能別に
分りると、１６個のアドレス・レジスタ１２２２．４個
のオフセット・レジスタ１２２４．４個の比較レジスタ
１２２６、および４個の初期設定レジスタ１２２８に分
類される）がある。他にも、アドレス比較機構１２３０
とビット反転機構１２４０がある。内部バス１２５０は
データの経路指定を行ない、”Ｙ”バス１２７０はアド
レス出力２３１を行ない、この出力はＣＤバス１１２に
フィードバックされる（出力バッファ−２３２がイネー
ブルされたとき）。“Ｄ”バス１２６０はシーケンサ・
データ・バス２１５に人出力を行なうように結ばれてお
り、バス２１５はリンク・レジスタ／トランシーバ２１
４　によってＣＤバスから分離されている。

実際の装置は命令デコーダとその他のタイミングおよび
接合ロジック（図示せす）も備えている。

これらの機能により、アドレス生成機構２３０は１サイ
クルで次のことが行なえる。

１６ビツト・アドレスを出力１−ること。

メモリ・アドレスにオフセットを加えることによりメモ
リ・アドレスを修飾すること。

アドレス値がいつ事前設定境界に移動または境界を越え
たかを検出し、条件付きでアドレス値を再初期設定する
こと。

この最後のステップは循環バッファやモジュール・アド
レス指定を取り入れる上で特に有用である。

アドレス生成機構２３０はＩＰＵ　２４０がもつアドレ
ス生成機能を補強するものである。しかし、アドレス生
成機構２３０で使用される特定チップは直接に動作する
場合、１６ビツト・アドレスしか生成できない。（倍精
度アドレスは２サイクルを必要とするが、２個のチップ
をカスケード接続することも可能である。）本好適実施
例では、アドレス生成機構２３０の１６ビツト・アドレ
ス出力はＩｔ’ｌｌ　２４０に渡され、そこでそのアド
レス出力がペース・ア１−レスに加えられ、３２ビット
まで拡張される。

アドレス生成機構のレジスタは１６ビツト幅Ｄボ１−を
通してアクセスされる。゛このポートはシーケンサと同
じ局所部分２１５　とリンク・レジスタ２１４に接続さ
れている。

アドレスはＹポート＋２７０　（第２八図にライン２３
１で示されている）から送出される。アドレスはＣＤバ
スと結ばれる前に、３状態バツフア２３２に渡される。

アドレス生成機構のＤかＹのどちらかが読み取られると
き（つまり、ＣＤバスを駆動するように要求されるとき
）、１６ビツト値はバス幅（３２ビツト）までゼロで拡
張または符号で拡張することができる。これを実行する
ロジックは、あとで詳しく説明する符号／ゼロ拡張ＰＡ
Ｌ　２１６内に置かれている。ゼロ拡張または符号拡張
はＣＰマイクロコードから直接に制御される。（この機
能は、１６ビツト幅ポートのいずれかがＣＤバスを駆動
するために選択されたとき使用可能になる。）アドレス生成機構２３０の命令セットは次のように分類
されている。

ルーピングレジスタ転送論理およびシフト（桁送り）操作制御操作その他の操作アドレス生成機構の入力となるマイクロコード命令は内
部レジスタに格納され、ＷＣ５２２０から直接に取り出
されるようになっている。

シーケンサ２２０と関連　援ロジック本好適実施例では、シーケンサ２１０はＡＤＳＰ１４０
１を採用している。この特定の八〇ＳＰを実装したシー
ケンサの主要要素は第１３図に示されている。

これは、１６ビツト加算機構１３１０．８４　ｘ　８４
ビットＲＡＭ　１３２０、割込みロジック１３３０、割
込みベクトル記憶機構１３４０、および４個のループ・
カウンタが含まれる。

内部ＲＡＭ１３２．０は次の３通りの使い方が可能であ
る。

１つはレジスタ・スタックとしてである。スタックとし
て使用すると、サブルーチンに入ったとぎ最高４個まで
のア１−レスをスタックに入れておくことができる。こ
れらのアドレスは関係命令内の２ビツト・フィールドに
よってアクセス可能である。

次はサブルーチン・スタックとしてである。このスタッ
クはサブルーチンのリンケージと割込みのための通常戻
りアドレスの記憶域となるものである。これは、状況レ
ジスタやカウンタなどの他のパラメータを格納するため
にも使用できる。

最後は間接アドレス記憶域としてである。これは使用願
度の高いアドレスの格納用に予約しておくことができる
。これらはＤポートの下位６ビツトを用いてアクセスさ
れる。

スタック制限レジスタ１３２１はスタック域が他のスタ
ック域を壊したり、スタック・オーバフローやアンダフ
ローが起こるのを防止するものである。これらのどれか
が起こると、内部割込みが起こり、エラー状態にフラッ
グが付けられたり、スタックはオフチップに拡張される
（スタック・ベージング）。

１０個の優先割込みか用意されている。そのうちの２個
は装置内部のもので、スタック・エラーとカウンタ・ア
ンダフローに対するものである。８個は外部である。割
込み検出、レジスタリングおよびマスキングはずへてロ
ジック１３３０によりオンチップでＩＡ埋され、対応す
るヘク）・ルか訓込みヘクトル・ファイル１３４０から
取り出される。

命令セットは非常に豊富であり、ジャンプ、サブルチー
ヂン呼出し、戻りなど幅広く揃っている。これらの命令
の大部分は絶対アドレス、相対アドレス、または間接７
１〜レスを使用して目標アドレスを指定てきる。これら
は選択した条件の１つによって修飾可能である。

無条件。命令を常に実行する。

フラグなし。条件コート入力（ＦＬ八へと呼ぶ）か偽で
あれば、命令を実行し、そうでなければ続行する（通常
失敗命令）フラグ。条件コート入力が真であれば、命令を実行し、
そうでなければ続行する（通常失敗命令）。

７′１号。命令の実行は状況レジスタ内の符号ピッ１−
にｊ：って左右される。

スタック管理、状況レジスタ操作、カウンタ操作、およ
び割込み制御を行なう命令も用意されている。

マイクロコード命令入力は内部レジスタに格納され、マ
イクロコード命令はＷＣＳ　　（レジスタ格納なし）か
ら直接に取り出される。

シーケンサ支援ロジックには、割込み、条件つぎコート
選択、マイクロアドレス・バス、定数／次アドレス・フ
ィールドの４種類がある。

凱込及本好適実施例でシーケンサ２１０用に使用されているチ
ップは４個の割込み入力ビンがあるだけである。従って
、使用可能な割込み数を８個に拡張するために外部マル
チプレクサ２＋３が使用されている。割込みは主に連絡
用とデバッグ・ツールをサポートするために使用される
。

割込み発生源（最も優先度の高い順）は次の通りである
。

テハッグ環境内では、名目的には、モニタ・タスクとユ
ーザ・タスクの２タスクが稼動している。クロー・ロジ
ック（ｃｌａｗ　ｌｏｇｉｃ）は、モニタ・タスクを１
ステツプ進めることなく、ユーザタスクだけを１ステツ
プ進めるものである。クロ・ロジックはユーザ・タスク
の中のある命令か実行されると、モニタ・タスクに「制
御を返却させるノ。ユーザ・タスクに制御を返却させる
命令はクロー割込みを要求する。これは１サイクルたけ
遅れているので、ユーザ・タスクの最初の命令が実行さ
れると割込みが引き起される。従って、ユーザ・タスク
の次の（つまり、２番目の）命令が実行されるまえに、
制御がモニタ・タスクに返却される。

忠亘羞この割込みレヘルはマイクロコード・ビットと直接関係
があるので、割込みが起こるとこのビットがセットされ
る。この仕組を利用すると、中断点を設ける上で便利で
ある。中断点ビットがセラｉ−された命令か実行される
と、制御は中断点処理ルーチンに渡される。中断点はい
くつでも設定が可能である。

ＶＭＥバスＶＭＥバス訓込みは通常デバッグ・モニタをサボＩ・す
る目的だりに使用されるので、正常動作時には使用され
ない。

浮動小数点プロセッサ（中断点）浮動小数点プロセッサ・モジュール１３０がそのＷＣＳ
にセットされている中断点の１つを見つけると、ＦＰク
ロックは停止される。ＦＰモジュールはこのことをこの
割込みを通して、制御プロセッサ・モジュール１１０に
通知する。

ＤＴＰメモリ・アクセスこの割込みは、制御ブロセッ廿・モジュールにデータ・
キャッシュ・メモリへのアクセスを一時的に中止させる
ために使用される。これによりデータ転送プロセッサ・
モジュール１２０はキャッシュ＋４０にアクセスかてぎ
るようになる。

ＤＴＩ＋　（コマンド）この割込みは、ＣＩ＋コマンドＦＩＦ口（コマンド・メ
モリ＋９０内の）にコマン１−があることをデータ転送
プロセッサが制御プロセッサ・モジュール＋１０に知ら
せるために使用される。傘會ＤＴＰ　（データ転送完了）この割込みはデータ転送要求が完了したことを制御プロ
セッサ・千ジュールに知らせるためにデータ転送プロセ
ッサ・モジュール１２０によって使用される。申申浮動小数点プロセッサ（一般）この割込みは、ＣＰＷ八Ｉへ、ＦＰＷ八Ｉへが状態を変
えたり、エラーが起こったり（エラー・タイプはソフト
ウェアで定義できる）、浮動小数点プロセッサ・モジュ
ール１３０に中断点が現れると、引き起される。活動事
象は、ＦＰモジュール１３０上にあって、制御プロセッ
サ・モジュール１１０がロードできるマスク・レジスタ
によって選択される。この割込みは今は使用されず、将
来の使用に備えて予約されている。複数のＦＰモジュー
ル１３０を使用するシステムでは、４個のＦＴ’がこの
割込みを共用する予定である。ｉ；ｅって、割込みサー
ビス・ルーチンは、これらのＦｌ’に正しくサービスす
るためにはどの１・Ｐか割込みを引ぎ起したかを知って
いる必要がある。中注意　ψ印の付いた割込みは通苓の条件コート・ロジッ
クでもテストできるので、これらをボリングした方が好
都合の場合には、そうすることが可能である。

＊傘印のイ」いた割込みの場合は、割込み状態を引き起
したことは、ソフトウェアＦＩＦＯデータ構造内の制御
情報を調べることで検出することができる。これは割込
みが使用されない場合には、ポーリングすることが可能
である。

マルチプレクサ２１３を使用して割込み数を拡張するた
めには、４個の高優先度割込みレベルと４個の低優先度
割込みとの間のタイミング条件を変える必要がある。４
個の高優先度割込みであることを認識するためには、マ
イクロコード・クロックの立上がり縁より２５ｎｓ前に
割込みを引き起す必要がある。低優先度割込みの場合は
、この１１５間制限は立下がり縁より１５ｎｓ前にする
必要かある。

割込みを引籾起ずには、対応する割込み入力は１クロッ
ク期間の間高レベルに保持される。へドウエアによる割
込み認知ザイクルは必要ｔＪいので、割込み生成ハード
ウェア機構は非常に単純化される。

条件コート・ロジックシーケンサはＦＬＡＧと呼ばれる１つの条件コート入力
端をもっており、テスト可能な状況信号はすべて多重化
されてこのビンに入力される。これは内部レジスタに格
納され、通常のセットアツプ時間はＩＲＱにマスク（カ
ウンタ・アンダフロー割込み）がかけられているときは
１ｏｎｓであり、イネーブルされたときは２６ｎｓであ
る。ＦＬＡＧ入力端の極性はシーケンサ内部で変えるこ
とができる。

第４０Ａ図に示すように、ＦＬＡＧ入力端の状態をシー
ケンサ２１０の外部で保存しておくためにいくつかの追
加ロジックを使用することが好ましい。そうすれば、シ
ーケンサ２１θの内部状態を割込みが起キノごあとて完
全１ζ復元することかてきる。

１１八１．４０２１はシーケンサ２１Ｏ（または３ＩＯ
）の内部で内部フリップフロップ４０２０をエミュレー
ｉ−するために使用される。このＩ’ＡＬは従って、「
疑似レジスタ」として動作するだけである。この必要が
起こるのは、第４０１１図に示すような条件のときであ
る。

割込みが発生ずると、シーケンサは割込み処理ルーチン
に制御を渡す。このルーチンが実行されている間、疑似
レジスタＰＡＬは割込み発生前に存在していた状況フラ
グ条件のコピーを保持しているだけである。割込み処理
ルーチンの実行が終ると、マルチプレクサ２１２はこの
ルーチンの指示を受けて、ＰＡＬ４０２１の出力をシー
ケンサ２１０へのＦＬＡＧ入力としてシーケンサに渡す
。これにより、フリップフロップ４０２０の内部状態が
復元される。

この結果、命令の流れは割込みが起こらなかりだ場合と
同じ順序で継続する。これは、割込みに続く命令が条件
付きブランチである場合は特に重要である。内部状態を
正しく復元すれば、この条件イ］もブランチは止しく実
行されることに／ｆる。

勿論、このロジックは、シーケンサによって６Ｊ必要で
１２い場合かあるか、木好適実施例で使用されているに
うな特定シーケンサでは使用した方か好都合である。

テスト可能状況信号には、欧のものかある。

ＩＰＵ　２４０条件コート出力　これは、現命令の状況
を中継するものである。どの条件がこのビン十テｌｐＨ
出力によって指示されるかは、マイクロアドレスによっ
て定義されている。

マイクロコード・ループ　これはＶＭＥインタフェース
制御レジスタの中の状況ビットであり、診断ソフトウェ
アで使用すると便利である。

書込みフラッグ０と１：この２信号はデータ・キャッシ
ュ・メモリ書込みロジックの内部状態をアクセスしやず
くするもので、デバッグ・モニタ内の状態格納と復元マ
イクロコードによってのみ使用される。

保留状態、これは、劃込みから戻るときテス１〜され、
ジャンプによって割込み処理ルーチンに移っだ場合でも
どの条件付ぎジャンプその他か正しく実行されるＪ：う
にする。

ＦＰ状況信号ＣＩＩＷ層１　これは、１１）かその８１
算を終えて、追加データを待っているときクリアされる
。

ＦＰ状況信号Ｆｌ’ＷＡＩＴ　：これは、制御プロセッ
サ・モジュール１１０がその割算を終えて、追加データ
を待っているときクリアされる。

ＦＰ状況信号バンク選択・これは、レジスタ・ファイル
が２重バッファ（論理）モードで使用されているとき、
ＦＰレジスタ・ファイルのどちらの半分が制御プロセッ
サ・モジュール１１０に割り振られているかを知らせる
。

ＦＰ状況信号　直列ループ。これはＦＰ上の浮動小数点
チップを通して実行される直列ループの終りから抽出さ
れる。この直列ループとのインタフニスを通して、制御
プロセッサ・モジュール＋１０はこれらの装置の内部状
況を抽出する（挿入）ことかできる。

１・Ｐ状況イ３号　ｃｐ待ちｇｌ込みとＦＰ待ち割込み
。これらの２つの４人Ｉ兄ビットはそれぞれのイ言号か
高から低に移るとゼッ１−される（マスキングが可能１
１場合）。信４Ｔｒｐｗ八＋ＴとＣＰＷ八Ｉへば、ＣＩ
＋か割込み発生源を突き止める前に再び高に戻ることか
あるので、直接にテストされる。

ＦＰ状況信号川用Ｐ中断点。これは、デバッグ目的たり
に使用され、ＦＰが中断点までくるとセットされる。

ＦＩ’状況信号　ＦＰエラー。これは、エラーが浮動小
数点プロセッサ・モジュール１３０で起こると、セット
される。これは将来の使用に備えて設けられたものであ
る。

ＦＰ状況信号はシーケンサに向う共通線を共用し、実際
にテストされる状況信号はＣＰ拡張マイクロコード部分
によりて選択される。

ＩＰＵ　２４０からの条件出力は１００ｎｓでサイクル
するとぎは、遅れて有効になるのでシーケンサのセット
アツプ時間に間に合わない（特にマルチプレッサによっ
て遅延されるので）。この条件をテストするときは、ク
ロックを１２５ｎｓに延長する必要がある。

ゴｏｒ　１ｏｏｐ”はシーケンサ内部のカウンタの１つ
を使用すると、コーディングしやくなり、１ＰＵ２ｉは
アドレス割算から解放される＋Ｆｏｒ−１ｏｏｐｓはＩ
ＰＵ２４０を用いて行なうこともてきるが、そうすると
、サイクル時間が長くなるので余分なオーバヘットが生
しることになる。

条件コートは８，１マルヂブレクサ２１２を通して多重
化されてシーケンサの”ＦＬＡＧ”入力端に入力される
。シーケンサは選択した条件コート信号の極性を内部レ
ジスタに格納して、その選択を行なう。

マイクロアドレス・バスマイクロアドレス・バス２１１と２１１Ａは、通常プロ
グラム実行時にはシーケンサ２１０から、マイクロコー
ドのロート時にはＶＭＥバスから駆動させることができ
る。ＶＭＥバスはマイクロアドレス・バスの内容を読み
取って、シーケンサがどのアドレスにあるかを確かめる
こともできる。これは、シーケンサ動作と非同期に行な
われ、主に診断て使用される。

マイクロアドレス２１１は、制御ブロセッヅ・千ジュー
ル１１０のＷＣＳの３２ビツトが各トＰ干ジコール上に
置かれているので、ＦＰモジュール（拡張部分２１１八
で示されている）上にも結はれている。マイクロアドレ
ス・バス拡張部分はＦＰ　ＷＣＳを駆動するためにも使
用できる。この機能は次の２つの理由で便利である。

１　）　ＦＰマイクロコードがダウン・ロードされると
きポストからアドレスを与えることができる。

２）ＦＰマイクロコードを制御プロセッサ・モジュール
と同期させて実行させるときに使用できるので、制御プ
ロセッサ・千ジュール内のシーケンサ２１０のアドレス
が内部生成アドレスの代わりに使用できる。（この機能
は本好適実施例では採用されていないが、いつでも利用
できる方法である。）（以下余白）定数フィールドマイクロ命令のｌＯピッ１−幅定数フイールドは主にシ
ーケンサにアＩ・レスを与えるために使用されるが、ア
ドレス生成機構の定数を保持するために使用することも
てきる。

シーケンサ２１０は両方向で私用局所バス（シーケンサ
・データ・バス２１５）と結ばれている。これにより、
ジャンプなどをＣＤバス＋１２を使用する処置と並行に
行なうことができる。シーケンサ・データ・バスは両方
向リンク・レジスタ／トランシーバ２１４を経由してＣ
Ｄバス１１２　とリンクされている。クロックのタイミ
ングとリンク・レジスタ２１４に対する「フィードスル
ー」制御は、送り元と宛先はすべて要求条件が異なるの
で、転送経路と方向に応して変化する。アドレス生成機
構のデータ入力端は、アドレス生成機構２３０がシーケ
ンサと同じタイミング条件でこのバスで転送を行なう必
要があるので、このインタフェースのシーケンサ側に接
続されていることに注目すべぎであこの構成により、次
のような経路指定か可能である。

定数フィールｌｊ−＞シーケンサ（ジャンプ）定数フィ
ールド−＞ＣＤバス（レジスタ・ロード）シーケンサ−
＞ＣＤバス（診断）ＣＤバス−〉シーケンサ（’：ｊｆ算ににるジャンプ）
定数フィールド−〉アドレス生成機構アドレス生成機構−〉ＣＤバス（診断）ＣＤ）＜スー〉
アドレス生成機構（計算によるアドレス）書込み可能制御記憶機構（Ｗ（：Ｓ’）２２０本好適実
施例では、ｗｃｓメモリ・バンクはマイクロコードＳＩ
Ｌモジュールを使用している。これらは８Ｋ　ｘ　３２
　ビット・メモリを備えており、これと共に、マイクロ
コードのロートと診断のための直列シャドウ・レジスタ
２２２　と２２３を備えている。（これらのシャドウ・
レジスタの動作は以下で詳しく説明する予定である。）
このモジュールは２つの種類、つまり、出力がレジスタ
に格納されるものと、レジスタに格納されないものとが
ある。ＩＰＵ　２４０、アドレス生成機構２３０、およ
びシーケンサ２１０４：ｌそれぞれ独自に内部バイブラ
イン・レジスタを持っているので、　ＷＣＳからの非レ
ジスタ格納出力を使用する。

を主１すべきことは、制御プロセッサ・モジュールのＷ
ＣＳは実際には分散されていることである。

図示の基本ＷＣＳ部分２２０（これは物理的にベース・
ボード上に置かれている）のほかに、さらにＷＣＳ２２
０の拡張部分が１つまたは２つ以上ある。これらの拡張
部分はマイクロアドレス・ストリーム’　２１１Ａを受
は入れ、物理的に各ＦＰモモジュール上置かれている。

基本ＷＣ５２２０に格納されている命令セットは各アド
レスに９６ビツトの命令を収容している。ＷＣＳ拡張部
分４９０は各々基本ＷＣ５２２０と同じアドレス範囲に
またがっているが、ｗＣ５拡張部分の各々（数値プロセ
ッサ・モジュールの各々にある）は各アドレスに追加の
３２ビツト命令を収容している。

ＷＣＳインタフェース・レジスタ２２２　と２２３ホス
ト（ＶＭＥインタフェース１６０を通して稼動する）か
制御記憶機構のすべてに刻してｔ３ｃみ書きを行なうと
き使用する直列ループの動作について以下詳しく説明す
る。ここでは、ハートウコーア４ｉ１ｉ成と接続関係に
ついて説明する。

上述したように、レジスタ２２２はレジスタ格納マイク
ロ命令出力をデコーダ２１ｉ０に対して、および他の多
くのロジックとメモリ構成要素に提供する。内部レジス
タに出力を格納する構成要素の場合には、非レジスタ格
納出力も提供される。（例えば、ＩＰＵ２４０は内部命
令パイプライン・レジスタをもっている。また、高度の
内部デコート・ロジックも備えている。ＩＰＬＩ　２４
０はデコーダ２６０からある種のレジスタ格納制御ビッ
ト、例えば、出力イネーブル信号も受は取ることに注目
すべきである。）レジスタ２２２は実際は直列シャドウ・レジスタである
。これはレジスタ可能による並列スルーフットが得られ
るだりでなく、直列アクセス・モトももっている。直列
アクセス・モートは上述する直列ループとのインタフェ
ースのために使用される。

他方の直列シャトつ・レジスタ２２３は非レジスタ格納
出力のシャ１一つとなるものである。完全な命令に対応
する直列出力を得るためには（要求時に）（または、逆
に命令２２１の全幅を制御記憶機構２２０に書キ戻ずた
めには）、すべてのビット・フィールドをアクセスする
必要かある。

勿論、上述したように接続すると、データ・インタフェ
ースだけでＷＯ２２２０と結ぶことができる。つまり、
レジスタ２２２　と２２３にはＷＯ２２２０内の記憶位
置の内容か見えるが、データと明示的に結び付いたアド
レスは見えない。アドレス・インタフェースは両方向接
続２１１Ｂで示されているように、別個の２方向インタ
フエースである。これはＣＰマイクロアドレス・バスで
あり、　ＶＭＥインタフェース内のマイクロコード・ロ
ード制御ロジックと結ばれている。これと同じバスは、
ＤＴＰ制御記憶機構を除くシステム内のすべての制御記
憶機構とのマイクロアドレス・インタフェースとなって
いる。ＤＴＰ制御記憶機構内のマイクロアドレス線はＶ
ＭＥインタフェース内の別のレジスタ／バッファ対に結
ばれている。

１・Ｐ制御ロジックアーキテクチャのもう１つの特徴は、制御プロセッサ・
モジュールが単に監視プロセッサであるだけでノｔ　＜
、浮動小数点プロセッサ・モジ；５．−ルとの間で受り
渡しされるずべてのデータ転送を直接に制御することで
ある。このロジックの大部分はＦｌ”モジュール上に置
かれているか、その制御は制御プロセッサ・モジュール
＋１０のマイクロコトによって行なわれ、ＣＤバスとの
インタフェースとなっている。このロジックはあとで詳
しく説明するが、そこではＦＰモジュールのデータ操作
について検討する予定である。

モード・レジスタ２０３はマイクロコード・ビットを専
用するほど重要でない使用頻度の低い制御信号の値を保
持する。モード・ビットには次のものがある。

読取り保持レジスタ５［ｉｌを通る流れまたはレジスタ
制御。

書込み保持レジスタ５６１を通る流れまたはレジスタ制
御（第５図に５［ｉｌ　として示されているレジスタは
実際には２重になっており、１個の読取りレジスタと１
個の書込みレジスタからなっている）。

保持レジスタ５６０に対するループバック・モト。

２個のＬＥＤ制御信号。

モジュール選択（３ビツト）　このアトスレは複数個の
ＦＰモジュール１３０やアルゴリズム高速化機構１３０
゛の間で選択される。

ＣＤバス・デコート・ロジックデ：ｒ−ダｏｏの機能の１つは、マイクロコードＣＤソ
ース・フィールドをデコードして、ＣＤバスを駆動でき
る装置の出力イネーブルを制御することである。また、
ＣＤ宛先フィールドをデコードして、クロック・ストロ
ーブと書込みイネーブル信号（これらはクロック発生機
構からの書込みゲ−１−　（ｇ　４３によって修ｆｉｉ
される）を発生ずることも機能の１つである。ＣＤバス
上のポートの大部分はＢ。

み書きができるので、ＩＴ’ｌｌ　２１１０にある疑似
レジスタは必要ない。（ＣＤソースと宛先の一部はデコ
ダ２６０にあるデコード・ロジックによってで１２く、
ＣＰ拡張ロジック４１０にあるデコート・ロジックによ
って制御されることに注目すべきである。）ＣＤバス・ソースと宛先として可能なものとして、ＩＰ
Ｕ　２４０、コマンド・メモリ、データ・キャッシュ・
メモリ保持レジスタ５６〇八、モード・レジスタ（８ビ
ツト）、転送制御レジスタ＊＊傘、ＦＰ制御レしスタ＊
＊中、開始アドレス・レジスタ＊＊＊、命令レジスタ（
８ビツト）、状況レジスタ（ソースのみ）傘、アドレス
生成機構アドレス・ポート＊＊、アドレス生成機構デー
タ・ポート傘傘、シーケンサ・データ・ポート峙、定数
／次アドレス・フィールド（ソースのみ）幸傘がある。

中印の付いたレジスタはＦＰモモジュール上置かれてい
るＣＰ拡張ロジックの一部である。これらのレジスタは
、ＷＣ５拡張部分４９０に格納されている拡張ＣＰマイ
クロコード内のフィールドによって選択される。選択さ
れたモジュールだりがデータ転送に応答して、データを
送受する。中中印のイ」いたソースは下位１６ビツトを
駆動させるたりである。これらのビットの１つが選択さ
れると、符号／ゼロ拡張ＰＡＬ　２１６も活動化される
ので、データは３２ビツトのバス幅まで符号またはゼロ
で拡張される。

ソースと宛先はそれぞれ１つだけが選択可能であり、こ
れらは異なっていなければならない。

ＩＰｏ　２４０　ヘ（Ｄデータ転送はＩＰＵ　２４０　
）命令ブイールドの制御の下で行なわれるので、ＣＤデ
ータはそれが別の宛先にロードされているときと同時に
ＣＤバスから取り出すことができる。

クロック　生　構２５０クロック発生機構２５０は制御プロセッサ・モジューＪ
ｌ、１１０　　（ｔｉＪ主でデータ転送プロセッサ・モ
ジュール１２０）を通して使用される基本クロック信号
を発生する。この機構は、制御プロセッサ１１０とデー
タ転送プロセッサ１２０の両方からサイクル継続時間入
力を受り取る。現クロック・サイクルの継続時間は、Ｃ
Ｐと０１’Ｐモジユールから受り取った２つの入力のう
ち長い方の継続時間に従って、即時に選択される。

この発生機構はプログラマブル・ロジック・アレイ（Ｐ
ＡＬ）　　に実装することが好ましい。このＰ　Ａ　Ｌ
はあらかじめ定義された４つの波形列の１つを生成する
。これらの４つの波形列は期間が異なっている。つまり
、入力クロック期間の４．５．６．７倍になっている。

これは、本実施例のように、４０ＭＨｚオシレータが使
用されるときは、１００．１２５゜１５０、および１７
５ｎｓに変換される。

４つのクロック出力が生成される。これらのクロックは
、タイム２クロツクを除き、すべてサイクル継続入力に
応じて同じ継続時間をもつ。これらには、マイクロコー
ド・クロック、バイブライン・クロック、書込みイネー
ブル・ゲート信号、タイム２クロツクがある。

マイクロコード・クロックは２サイクル（オシレータの
）の間常に高レベルにあり、そのあと２．３．４または
５ヅイクルの間（これはサイクル長入力によって選択さ
れる）低レベルになる。

マイクロコード・クロックはシーケンサ、整数処理機構
、アドレス生成機構、レジスタなどを同期させて稼動さ
せるものである。

バイブライン・クロックはマイクロコード・クロックと
波形が同じであるが、マイクロコード・クロックはバイ
ブライン・クロックを動作させたままにして、マイクロ
コードのロード時にディスエーブルさせることが可能で
ある。

書込みイネーブル・ゲート信号はマイクロコード・クロ
ックが高になった１サイクルのあと低になるが、マイク
ロコード・クロックが低に戻る１サイクル前に高に戻る
。

この（ｌはメモリのすべてとレジスタの一部に対する書
込みイネーブルのタイミングをとるものである。

タイプ２クロツクは、マイクロコード・クロックの動作
周波数の２倍の周波数で動作し、その立上がり縁はマイ
クロコード・クロックの縁と同じタイミングで現」する
。これは特殊り［Ｕツクであり整数プロセッサ機構２１
０　と３１１０たりて使用される。Ｉｔ’ｌｌはそれぞ
れの（内部）乗算／除２；曜ロジックのクロックをとる
ためにこのクロックを使用して、これらの多重サイクル
機能で要する時間を短縮する。

クロックのサイクル期間の長さは命令毎に調節され、各
命令に割り当てられる時間かその命令で指定されたデー
タ通路の経路指定で必要になる最小時間になるようにし
ている。各命令のヅイクル継続時間はマイクロコー１〜
・アセンブラに計算させて、命令の一部に含めることが
好ましい。こうすると、サイクル期間の長さか固定して
いる場合よりも性能か向上する。サイクル期間の長さか
固定している場合は、ずへての命令が最も遅い命令と同
じ時間かかってしまうからである。木好適実施例では、
サイクル期間の長さは１００．１２５　１５０および＋
７５ｎｓがサポートされているか、殆との命令は最短の
サイクル期間の長さを使用するようになっている。

クロック・サイクルは「待ち信号」によフて延長するこ
とも可能である。この待ち信号は、例えは、メモリか使
用中であったり、オフボードにあってそれらのアクセス
時間を追加のバッファリングのために延長する必要かあ
るために、メ干すが通瘍のアクセス時間に応しられない
とき使用される。例えば、２ポートを備えたＶＭＥイン
タフェース・メモリはアドレスの衝突が起こると、一方
のポートか待たされることになる。データ・キャッシュ
・メモリ１４０はＦＰモジュールと同じコネクタを使用
するメモリ・ボードに搭載されたキャッシュ・メモリ拡
張モジュールで拡張可能である（第４３図に図示）。し
かし、使用するメモリのタイプによっては、キャッシュ
拡張モジュールへのアクセスが基本キャッシュ１４０へ
のアクセスより遅くなる場合がある。かかる場合には、
待ち状態をクロック発生機構に入力すれば、サイクル期
間の長さは自動的に延長される。この機能を使用すれは
、はるかに低速で安価なメモリを拡張モジュル４３１０
で使用でき、しかも性能の低下をわずかに抑えることか
できる。

ポス１−はＶＭｌｉバス・インタフェースを通してクロ
ック発生機構を制御できる。この制御にＪ：す、ポス１
−はクロック発生機構２５０を自走ざ仕るか、停止させ
るかを選択できる。停止状態にあるとぎは、ホス１〜は
クロックを１ステツプたり進めることができる。制御プ
ロセッサ・モジュール１１０とデータ転送ブロツセッサ
・千ジュール１２０は共に１ステツプたけ一緒に進めら
れる。

クロック発生機構に最後に入力される制御は、パイプラ
イン・クロック（これは正割動作する）を除くすべての
クロックを禁止する制御である。

これは、ＷＯ２のロード（または読取り）時に使用され
るが、これらの処置をとっても、制御プロセッサ・モジ
ュール１１０やデータ転送プロセッサ・モジュール１２
０の内部状態が壊されることかない。これの使用例とし
ては、マイクロコード・デバッグ・セツションで中断点
がＷＯ２に設定された場合がある。

デバッグ　ハートつｊ−ア制御ブロセソセ・モジコール１１０に含まれるデバッグ
・ハードウェアの殆どはすでに本明細書の各所て触れた
通りである。以下では、主要機能を要約する。

ホストは、読取り時と書込み時にマイクロアドレス・バ
ス２１１の制御権を受は取ることができる。

ポストはＷＯ５２２０をロートし、再びそれを読み戻す
ことができる。

制御プロセッサ・モジュール１１０はＶＭＥ発生割込み
（つまり、ホストからの割込み）を高優先度割込みとし
て受り取る。

ハードウェアによる中断点がサポートされており、中断
点は無制限にいつでも設定できる。

クロー・ロジックにより、ユーザのタスクはモニタ・タ
スクを１ステップ進めないでｌステップ進むことができ
る。

すべてのレジスタは読み書きであるので、多くの通電デ
ータ流れを診断時に反転させることかできる。

クロック制御入力によりマイクロコ−］〜を１ステツプ
進めることがで鮒る。

ずへての割込みは選択的にイネーブル（；’；ＩＪ込み
可能）またはディスエーブル（ｚす込み禁止）させるこ
とができる。

重要なロジック群の内部状態がアクセスできるので、制
御プロセッサ・モジュール＋１０ハードウエアの状態を
完全な形で格納し復元することかできる。

マイクロコード語の形式第２Ｂ図は、ＦＰモモジュール上置かれているＷＣ５２
２０とＷＣ５拡張部分に格納されているマイクロ命令の
構造を示した概略図である。傘印のついた項目はＷＣ５
から直接に取り出され、これらが制御する装置内部にパ
イプライン化されている。他の項目はＷＣ５２２０の出
力側のレジスタに格納される。

＊＊印の付いたフィールドは物理的にはＦＰモジュル上
のＷＣ５拡張部分に保管されているが、ＣＰマイクロコ
ード語の一部になっている。これらのマイクロコ−１・
によるｌＡ置の大部分はモジコール選択ロジックによっ
て修１＋ｌｉされるので、ＦＰ干レジコール選択されな
かった場合はなにも作用しない。

利用できるマイクロコード・ビットの総数は導入された
ＦＰモジュコー当たり９６ビントに追加の３２ヒツトを
加えたビット数である。これらのビットは大部分が使用
されるが、いくつかのビットは予イ荀ビットとして用意
されている。

ｒｐｕ　Ｍ算コート（３２）＊　コ（７）７　イーｊＬ
、ドはｌＰｔ１２４０整数プロセツサのデータ経路指定
と算術または論理演算を制御する。フィールド内のビッ
ト割振りはコーディングされる。すべての命令は下位２
４ビツトがコーディングされる。上位８ビツトはデータ
をＩＰＩＩ　２４０のレジスタ・ファイルに転送すると
きたり使用される。（このフィールドの詳細はＩＰＵに
関するメーカのデータ資料に記載されている。）シーケンサ演算コート（７）中このフィールドは八〇Ｓ
Ｐ　１４０１　による次のアドレス生成を制御する。

（このフィールドの詳細はその部分のメーカのデタ資粗
に記１１ルされている。）定数／次アドレス・フィールド（１６）幸このフィルト
は主にシーケンスにアドレス情報を与えるために使用さ
れるが、１６ビツト定数値をデータ・バス」二に送り出
すためにも使用できる。そのあと、これはこのバス上の
任意のレジスタにロートできる。

アドレス生成機構演算コード（１０）◆このフィルドは
ＡＤＳＰ　＋４１０アドレス生成機構を制御する。

（このフィールドの詳細はこの部分のメーカのデータ資
料に記載されている。）サイクル長さ（２）このビットは選択された命令とデー
タの経路指定に合ったサイクル長さを選択する。

データ・キャッシュ・アクセス（１）＊このビットはデ
ータ・キャッシュ・メモリへのアクセスが自身で使用す
るために、あるいはＦＰとの間でデータをやりとりする
ために、制御プロセッサ・モシュルから要求されると、
活動化する。アクセス・フラグはパイプライン化されて
いないので、デタリ１云送プロセッサ　士ジュール１２
０からのデータ・キャッシコ要求との仲裁は要求が出さ
れたサイクルの開始前に解決される。

データ・キャンシュ書込みイネーブル（１）このピッ１
〜はデータ・キャッシュ・メモリでの書込みサイクルを
発生させる。

データ・キャンシュ書込みオール（１）　このビットは
通常の書込みイネーブル・ゲート操作を無視して、デー
タ・キャッシュ・メモリ内の語の選択的更新を可能にし
、それらをすべて強制的に書き出させる。

データ・キャッシュ・ポート選択（１）　このビットは
ＦＰモジュールの保持レジスタまたは制御プロセッサ・
モジュール１１０の保持レジスタのどちらかを、データ
・キャッシュ転送のソースまたは宛先として選択する。

データ・キャッシュ・メモリ長さ（３）これらのビット
はＦＰＰ持レジスタから取り出して、データ・キャッシ
ュ・メモリに書き込まれる語の個数を指定する。保持レ
ジスタ内の最初の語はデータ・キャッシュ　メ干り　】
制・レスの最下位３ヒツトて指定される。

条件コート選１１＜（３）　このフィール１−は条件イ
」き命令の実行時にシーケンサによってデス１〜される
次に示した条件コー１〜の１つを選択する。条Ｎコート
とは、ＩＰＵ　２４０条件コート出力、Ｆｌ’状況（別
のフイールドによって選択された実際の状況）、Ｆｌ’
中断点、マイクロコード・ループ、フラグ（２項目）、
保留状況である。

ＣＤバス・ソース（３）このフィールドは以下に挙げた
レジスタ、バッファまたは装置の１つを選択して、ＣＤ
バスを駆動する。つまり、ＩＰＩＩ　２４０、コマンド
・メモリ１９０、データ・キャッシュ・メモリの保持レ
ジスタ５６１の１つ＊、モート・レジスタ、ＦＰモモジ
ュール、アドレス生成機構アドレス・ポート、アドレス
生成機構データ・ポート、シーケンサ・データ・ポート
、定数／次アドレス・フィルドである。（＊ソースとし
て使用する特定レジスタまたはバッファが別のフィール
ドで指定されることを意味する。）ＣＤバス宛先（３）このフィール１〜は以下に挙げたレ
ジスタ、バッファまたは装置の１つをＣＤバス上のデー
タの宛先として選択する。つまり、コマン１−・メそり
、データ・キヤツシユ、・メモリ保持レジスタ、モート
・レジスタ、ＦＰモジュール（ソスとして使用する特定
モジコ、−ルは別のフィールドで指定される）、７１−
レス生成機構アドレス・ポート、アドレス生成機構デー
タ　ポート、シーケンサ・データ・ポートである。

ＩＰＩＪ　２４０が含まれていないのは、これはＣＤバ
ス上のデータをいつでも「取得」できるからである（こ
の機能はＩＰＵ命令フィールドによって制御される）。

アドレス・レジスタ制御（２）これらの制御ビ・ントの
一方はアドレス・レジスタのローディングをイネーブル
し、他方のビットは診断とデバッグ・モニタが使用でき
るようにレジスタの読み戻しをイネーブルする。

モジュール選択（３）最上位ビット（同報選択）は残り
の２ビツト（モジュール１０）をどのように解釈するか
を制御する。同報選択か００とき番−１、モジュール（
ＩＤ）はデータ　キヤツシユ・メそりかＣＤバスのどち
らかとのデータ転送に応答させるｉｌモジュールを選択
する。同報選択が１のとかは、モジュールＩＤはどちら
のグループのＦＴ’（またはアルゴリズム高速化機構）
をデータ転送に応答させるかを選択する。これにより、
同じデータを複数の宛先に同時に転送できるので、個々
の書き込みよりも高速化される。これはモジュールへ転
送するとぎだけ有効であることに注意されたい。

というのは、複数の転送をモジュールから行なうと、デ
ータ・バスで競合が起こるからである。

モジュール選択モート（１）選択するモジュールがマイ
クロコード・モジュール・フィールドによって定義され
ているか、モート・レジスタによって定義されているか
を指定する。これにより、モジュールをサイクル単位で
も、あるいはグローバルにも選択できる。グローバル法
は存在するＦＰモジュールのいずれかで作業が行なえる
とぎ使用され、制御プロセッサ・モジュール１１０は転
送／３］算サイクルを開゛始する前に使用すべきＩｉＴ
’を選択する。グローバル機能が使用可能でない場合は
、個々のＦＰモジュールに対応して異なる制御プロセッ
サ・モジュール１１０のルーチンが存在することになる
。

中断点（１）　　（”デバッグ専用←）命令に中断点を
設けるためにデバッグ・モニタによって設定される。命
令の実行中に割込みが起こると、その命令の実行が終っ
たあと、制御権がデバッグ・モニタ・マイクロコードに
渡される。

クロー（１）　　（”デバッグ専用峙）ユーザ・タスク
を１ステツプ進めるとき、クロー・ロジックを始動する
ように設定される。次の命令の実行中に割込みが起こる
と、あるユーザ・タスクの命令が実行されたあと、制御
権がデバッグ・モニタ・マイクロコードに渡される。こ
れにより、ユーザ・タスクはクロックを物理的にオン、
オフに切り替えなくても、１ステツプ進めることができ
る。

割込みＤＴＰ　（１）これは、１６ビツト幅レジスタま
たは装置が読み取られるときのみ効力をもつ。この信号
はデータかゼロ拡張されているかぐピッ）〜１１ｉ−３
１かセロにセント）、符号拡張されているか（ピッｌ−
１６−３１がビット１５と同じにセット）を選択する。

保留状況（１）このビットは、通フ：′；はシーケンシ
２１０内部のＦＬＡＧレジスタの状態に従って更新され
る疑似状況レジスタの更新を禁止する。通常、この疑似
ビットは内部レジスタの状態に従うか、割込みサービス
中は、この疑似ビットは更新されることから禁止される
。これにより、ＦＬＡＧし、ジスタは割込みルーチンか
ら出たとき、正しく復元されることになる。

ｐｐ条件コート選択（３）＊＊これらのビットは制御プ
ロセッサ・モジュール１１０のシーケンサにつながる共
通条件コード線を内部ＦＰモジュール信号のうちのどれ
で駆動させるかを選択する。選択できるものには、ｃｐ
ｗ八Ｉへ、　ＦＰＷＡＩＴ、バンク選択、直列ループ、
ＣＰ待ち割込み、ＦＰ待ち割込み、ＦＰ中断点、ＦＰエ
ラーがある。

ル」二の内部レジスタ４４／ｌのどれをＣＤバス経由で
言Ｊ、み■：きするかを選択する（］−位１６ビツトの
み）。レジスタとバッファには、転送制御レジスタ、Ｆ
Ｐ制御レジスタ、開始アドレス・レジスタ、命令レジス
タ（８ビツト）、状況レジスタ（ソースのみ）がある。

レジスタ方向（１）＊Φこのビットはレジスタを読取る
か、書き込むかを選択する。

ＦＰ中断点クリア（１）峙このビットはＦＰ中断点をク
リアして、ＦＰクロックが動作するようにする。

開始アドレス・ジャンプ（１）　争＊このビットはＦＰ
シーケンサに開始アドレス・レジスタ（制御プロセッサ
・モジュール＋１０によってロードされた）を次に実行
する命令のアドレスとして使用させる。これは「ワンシ
ョット」動作で行なわれるので、ＦＰが開始アドレスに
ある命令の実行を終えると、ＦＰシーケンサはその通常
動作モードに戻る。

転送制御（２Ｑ）＊＊このフィールドは保持レジスタ１
１２０（ＦＰモモジュール上）とＦＰモジュールの高速
レジスタ・ファイル４３０間のデータ転送を制御する。

ここでは各ヅブフィール］−がｔ；ｊ単に説明されてい
るが、これは転送メカニズム全体が明らかになれは、そ
れらの使い方が分かるはすであるからである。

方向（１）このビットは保持レジスタ４２０　とレジス
タ・ファイル４３０間の転送方向を判定する。方向は保
持レジスタからレジスタ・ファイルへと、レジスタ・フ
ァイルから保持レジスタへのどちらかである。

転送イネーブル（１）　このピッ１−は他のマイクロコ
ード・ビットとレジスタ格納制御ビット（転送制御レジ
スタ内の）で定義されている通りに、転送サイクルを開
始する。

レジスタ・ファイル・アドレス（６）ここで指定される
アドレスはデータがそこから読み書きされるレジスタ・
ファイル内の最初の語のアドレスである。

レジスタ・ファイル・アドレス修飾子（２）これらはレ
ジスタ・ファイル・アドレスをどのように修飾して、物
理的、論理的またはプレビュー・ア１−レス指定モー１
・（これらはずへて、レジスタ・ファイルを制御プロセ
ッサ・モジュールｌｌＯとＦＰ間でどのように共用させ
るかと係わりがある）をとり入れるかを指定する。

保持レジスタ開始アドレス（３）これは転送で最初に使
用する保持レジスタを指定する。

保持レジスタ開始アドレス・モート（２）保持レジスタ
開始アドレスは次の３ソースのいずれかから取り出され
るように指定できる。

１、前述したＣＰマイクロコー１〜・フィールドから。

２、ＦＰモジュールの転送レジスタに保持されているフ
ィールドから。

３、キャッシュへの最後のアクセスで使用されたアドレ
スの最下位３ビツトから。

ハンドシェイク・モード（３）ハントシェイク・モート
は制御プロセッサ・モジュール１１０とＦＰとのハント
シェイクをＦＰＷＡＩＴとＣＰＷＡＩＴの仕組とバンク
選択を通して制御する。これらのモードのいくつかは通
常のハントシェイキング・プロシージャを無効にするの
て、主要信号をデバッグ目的に初期設定したり、セラ１
−シたりできる。モー１−に１ｄｃｐｔ＋ｏ旧ミセツト
、レジスターファイル・スワップ要求、ＣＰＵ）ＯＮＥ
セットとスワップ要求、ＣＩ’ＤＯＮ＋−クリア、テス
ト・モー１へ（診断たりに使Ｒ］）、ノーオペレーショ
ンかある。

２重書と込みイネーブル（１）２重書き込みイネーブル
は、長さや開始パラメータで要求するものを転送する代
わりに、２語をレジスタ・ファイルに転送させる。これ
により、有効なデータにはデータ有効主張フラグが付り
られ、無効データにはデータ有効拒否フラグが付番プら
れる。これらのフラグはどのデータ項目が有効であるか
を確かめるために、ＦＰによってテストされる。

全保持レジスタ・クロックこのビットは、データをレジ
スタ・ファイルから保持レジスタに転送するとき、通常
の保持レジスタのクロ・ツク順序付けを無視する。この
ビットが活動しているときは、すへてのレジスタは順次
にではなく、−緒にクロックがとられて、レジスタ・フ
ァイル・データが４コピーされてずぺての保持レジスタ
に格納される。

データ転送プロセッサ・モジュール１２０第３図はデー
タ転送プロセッサ・モジコーール１２０のブロック図で
ある。同図に示ｉ−ように、ＤＴＰモジュール１２０に
アドレス生成機構２３０のような独立のアドレス生成機
構１１０が含まれてし）ない点を除けは、制御プロセッ
サ・モジュール＋１０と非常によく似ている。各ブロモ
・ンサ内の特殊目的機能か使用されない場合は、原理的
には、同じマイクロコード（ソース・レベルの）を両プ
ロセッサで実行させることが可能である。

データ転送プロセッサ・モジュール１２０は１６ビツト
・シーケンサ３１０で制御される３２ビット整数プロセ
ッサ機構（ＩＰＩＩ）　３４０をヘースとした３２ビツ
ト・マイクロコード・プロセッサである。データ転送プ
ロセッサ・モジュール１２０内の主データ通路は転送デ
ータ・バス（ＴＤババス１２２である。

本実施例によるＤＴＰモジュール＋２０構成部分の多く
は制御プロセッサ・モジュール１１０構成部分と非常に
Ｊ：＜似ている。これら類似部分は同じ参照符号て示し
である。従って、シーケンサ３１０は書込み可能制御機
構３２０に苅してマイクロ命令ｊ′１−レス３１１の列
を提供１−る。シーケンサ３］［１はレジスタ３１４を
経由して］Ｄバス１２２　とのインタフェースになるた
りて１１　＜、マルヂブレクザ３１２を通して条件コー
）・を受は取り、マルヂブレクザ３１３を通して割込み
を受は取る。制御記憶機構３２０からアクセスされたマ
イクロ命令は出力３２１　として得られ、レジスタ格納
出力もレジスタ３３２を通して得られる。線３１１１と
２２５はポストからこの書込み可能制御記憶機構３２０
へのアドレスとデータのインタフェースとなる（これは
下達する）。（線３２４は直列アクセスで使用される書
込みイネーブル線である。）直列／並列シフト・レジス
タは非レジスタ格納入力を受は取る装置の内部状態を格
納するシャドウ・レジスタである。１６ビツト・シーケ
ンサ・バス３５からも、１６ビツト入力がシーケンサ３
１０に送られる。この入力はバッファされた入力であり
、これは例えば、リテラル値を入力するために使用でき
る。

マイクロ命令：１２１　はレジスタ格納入力としてデコ
ー１〜・ロジフク：ｌｎＤに送られる（シＱ　トウ・レ
ジスタ３２２紅出で）。このデコート・ロジ・ツクの出
力３６］は制御入力して整数処理機構３４０、シーケン
サ３１０、各種インタフェース１５０．１ｌｉＯ１＋７
０に入力される。特に、デコーダ３６０の出力はＴＤバ
バス２２へのアクセスを制御する。ＴＤババス２２は外
部インタフェースと、キャッシュ・メモリ１４０とのデ
ータ・インタフェースとなっている。デコーダ２６０の
場合と同様に、デコーダ３６０の出力が別に示されてい
ないのは、これらの出力が広範にわたるからである。

整数処理機構３４０は制御プロセッサの場合と同様に、
Ｗｅｉｔｅｋ　ＸＬ８１３７を使用するのが好ましい。

（ただし、データ転送プロセッサでは、アドレス生成は
それ程重要でないので、アドレス生成機構を別に設ける
必要がない。）整数処理機構３４０はＴＤババス２２と
の２ウエイ・インタフェースをもっており、レジスタ３
４１を通してＴババス１２１　にアドレス出力を送り出
すこともてきる。

データ転送の制御ソース・ポートと宛先ポートとの間゛ＣＣザクルごとに
１転送ができるようにするためには、いくつかの要因を
考慮する必要がある。

１、転送のソースまたは宛先はＦＩＦＯてバッファリン
グされることがあるので、転送制御はＦＩＦＯ上の満杯
と空のフラグに応答する必要がある。これらの信号のタ
イミングをシーケンサへの条件コーｉ−入力のパイプラ
イン化と併用すると、転送が１つだけオーバランするこ
とがある。ＦＩＦＯへの転送の場合は、半満杯フラグが
使用されるので、これは問題でない。半満杯フラグを使
用すると、ＦＩＦＯに予備容量が十分にあるので、オー
バランした１語または２語を受は入れることができる。

ＦＩＦＯから読み取るときは、他の方式を使用する必要
がある。”ｅｍｐｔｙ＋１”フラグをもつＦＩＦＯを使
用したり、ＦＩＦＯデータをパイプライン段で遅らせる
オプションは本好適実施例では使用されていないが、こ
れはコスト上の理由とスペース要求量の理由によるもの
である。

この起こり得る問題を解決するために、２つの方法か用
なされている。これらの２方法のどちらを使用するかは
、宛先がメモリであるか、ＦＩＦＯであるかによって決
まる。違いは、書込み操作がメモリでは元に戻せるか、
ＦＩＦＯではできないことである。つまり、ＦＩＦＯか
らメモリへのデータ転送がＦＩＦＯか空になったあとで
１語または２語に対して続けられると、エラー・データ
がメモリに書き込まれることになる。しかし、このデー
タは正しいデータが使用可能になった時点で直ちに重ね
書きすることができる。

ａ、ＦＩＦＯを読み取るときは、読取り信号は論理的に
ＦＩＦＯ空信号によって修飾される。この結果、空のＦ
ＩＦＯを読み取ろうとしても、実際には読取り操作は行
なわれない。これにより、ＦＩＦＯ読取りがオーバラン
しても問題は起こらない。ＦＩＦＯは空のときは自身を
読取りから保護するが、この余分の制御が必要なのは、
オーバラン読取り時にＦＩＦＯの他側に書込みが行なわ
れるおそれがあり、そのためにデータが壊されるからで
ある。従フて、データ転送プロセッサ・千ジュール＋２
０かデータをメそりに転送するときは、ＦＩＦＯが空に
なるとイ９止する。この時点でオーバランがすでに起こ
っている。この場合は、　ＤＴＰモジュール＋２０がア
ドレスを追跡できるので、データがＦＩＦＯで使用可能
になったとき、なにもなかったかのように転送が再開さ
れる。

ｂ、ＦＩＦＯに書き込むときは、書込み操作は元に戻す
ことができない。従って、異なる方法が用いられている
。マイクロコードは、転送を始める前にソースＦＩＦＯ
（と宛先ＦＩＦＯ）からの状況をテストする。このモー
ドでは、転送速度は低下する。しかし、ソースＦＩＦＯ
が半満杯以上になった場合は、マイクロコードは高速転
送モードに切り替わる。この状態が起こフたときは、ソ
ースＦＩＦＯの深さの半分までが空マークを通り過ぎな
いで読み出すことができる。従って、このモードでは、
　ＤＴＰモジュール１２０は状況検査のために停止しな
くても、このサイズのブロックを転送することができる
。受入れ側ＦＩＦＯの状況は、それが半満杯以下てなけ
れは、なお検：ｉ！ｆか必要である。低速転送モードと
高速転送モート間を切り替えるこれと同じ手法をメ千り
にも使用することができることは勿論である。

２シーケンサ３１０　内の３ウ工イ分岐命令（Ｉｌｌ／
ｌＮＣｌと呼ばれる）を使用すると、転送された語数を
記録しておき、ＦＩＦＯ状況信号をテストすることがで
きる。この方法によると、条件付ぎ経路でＩＰ口３４０
を使用しないで済むので、サイクル長さを短縮すること
ができる。

３、データ・キャッシュ・メモリとの間のデータ転送を
最適化するために、ＴＤババス２２どのデータ・インタ
フェースは、３２ビツト・レジスタが８個用意されてい
るレジスタ・バンク５６０Ｂ　（第５図参照）にバッフ
ァされる。これにより、　ＤＣＭから見たとき、読取り
と書込みを完全に並列に行なうことができる。この経路
には２重バッファリングがないので、長い転送（〉８浮
動小数点語）は自動的に中断されることになる。データ
転送プロセッサ・モジュール＋２０は従って、メモリ・
サイクルが現れるまで転送を一時中止することに７．（
る。この中断は連続転送か使用されないで、より多くの
メモリ・アクセス・サイクルか必要であるとぎ、頻繁に
行なわれることになる。

４データ・キャッシュ・メモリの仲裁はＣＩ’モジュー
ルのサイクルの始まりて決定される。データ転送プロセ
ッサ・モジュール１２０か制御プロセッサ・モジュール
１１０と非同期に稼動していた場合（命令依存サイクル
時間を可能にするために）は、データ転送プロセッサ・
モジュール１２０は同期時間が１００ｎｓまで、さらに
アクセス時間か１００ｎｓまで待たされる場合がある（
アクセス時間は、制御プロセッサ・モジュール１１０に
優先権があるので、さらに長くなる可能性があり、ＤＴ
Ｐモジコール１２０は空きメモリ・サイクルを待たなり
ねばならない。）さらに、シーケンサに対するマイクロ
コード命令とＦＬＡＧ入力をバイブライン化すると、さ
らに別の遅延か起こり、その間ＤＴＰモジコ−ルは転送
か終ったかを確かめるためにループすることになる。

これらの遅延を最小にするために、制御プリセツタ　モ
ジコール１１〔１とデータ転送プロセッサ・モジコール
１２０は同じマイクロコード・クロック発生機構を共用
している。両プロセッサはそれぞれの最適サイクル時間
を要求し、クロック発生機構は最も長いサイクル時間を
選択する。これによってどちらかのプロセッサの平均速
度が大幅に低下しないのは、命令の大部分が最短サイク
ル時間で実行されるからである。ループ時の遅延を克服
するために、仲裁は非しジスタ格納マイクロコト要求ビ
ットを用いて行なわれる。

この解決手法の唯一の欠点は、ハードウェアによる単一
ステップを用いるときは、両プロセッサに景三響を与え
ることである。

５、従って、ＦＩＦＯがソースまたは宛先であるときは
、ＦＩＦＯ状況信号（場合によっては、データ・キャッ
シュ・メモリ仲裁信号）を転送時にモニタする必要があ
る。これらの４個の状況信号（ＦＩＦＯ満杯、ＦＩＦＯ
半満杯、ＦＩＦＯ空、キャッシュ・アクセス許可）が−
回のサイクル内てモニタできるようにするために、デー
タ転送プロセッサ　モジ：ｌ−ル１２０は多重ウェイ分
岐機能をもっている。これにより、デス１〜ずへき状況
がジャンプ・ア１−レスに挿入されるので、ジャンプす
る先の７１〜レスはそのサイクル時の状況によって決ま
る。３つのＦ　Ｉ　Ｆ　Ｏ状況状態は２ビツトにコート
化され、仲裁信号は３番目のビットを構成する。これに
より、８ウ工イ分岐が得られる。ＦＩＦＯ状況たりに関
心があるときは、仲裁信号はディスエーブルできるので
、多重ウェイ分岐は４ウエイに減らされる。

６、制御プロセッサ・モジュール１１０　　（またはＦ
’Ｐモジュール１３０）が各サイクルでデータ・キャッ
シュ・メモリ１４０を使用中のときデータ転送プロセッ
サ・モジュール１２０がキャッシュ・メモリからロック
アウトされるのを防止するために、割込みが用意されて
いる。データ転送プロセッサ・モジュールがアクセスを
拒否されると、転送承認信号でループを開始する。この
状態におけるタイムアウトは簡単にテストして調べるこ
とができる。タイムアウトが起こると、データ転送プロ
セッサ　０　Ｇモジ；１−−ル１２０は制御プロセッサ・モジュール１
１０に割込みをかりることかて鮒る。これによりデータ
転送プロセッサ　モジュール１２０はメモリ・アクセス
・モートから出て、再びデータ転送プロセッサ・モジュ
ール１２０はこのモートに入る。

整数プロセッサ機構３４０ＩＰＵ　３４０は、本好適実施例では、すでに述べた制
御プロセッサ・モジュール１１０のＩＰＵ　２４０とほ
ぼ同じである。

シーケンサ３１０と関連支援ロジックシーケンサ３１０は、本好適実施例では、すでに述べた
制御プロセッサ・モジュール１１０のシーケンサ２１０
とほぼ同じである。

シーケンサ支援ロジックには、割込み、条件コード選択
、マイクロアドレス・バス、定数／次アドレス・フィー
ルドの４種類がある。

」族ｉシーケンサは４つの割込み入力ビンをもっているだけで
ある。従って、この数を８に拡張するために、外部マル
チプレクサ３１３が使用される。割込みは主に連絡とデ
バッグ・ツールのサボー１−のために使用される。

割込み発生源（優先度類）は次の通りである。

クロー・ロジックと中断点・この剖込みレベルはクロー
・ロジックと中断点ロジックの間で共用される。これら
の２割込みタイプの機能は、制御プロセッサ・モジュー
ル１１０内のシーケンサ２１０の機能と関連づけて上述
した通りである。

ＶＭＥバス（デバッグ）：ＶＭＥバス割込みは通常デバ
ッグ・モニタをサポートする目的たりに使用されるので
、正常動作時には使用されない。

ＶＭＥバス（コマンド）：この割込みレベルは、コマンドがコマンド・レジスタに
保管されるとセットされる。

制御プロセッサ（コマンド）、この割込みが起こると、
制御プロセッサ・モジュール１１０はコマンドがＤＴＰ
コマンドＦＩＦＯにあることをデータ転送プロセッサ・
モジュール１２０に通知することができる。＊幸ＶＭＥデータＦＩＦＯ：この割込みレベルは、ある種の
データを受り取ったか（入力ＦＩＦＯ）　、データがな
くなったので（出力ＦＩＦＯ）　、　ＶＭＥインタフニ
ス内のデータＦＩＦＯにアテンションが必要であること
をデータ転送プロセッサ・モジュール＋２０に通知する
ために使用される。Φ Ｇ１１’インタ７！−ス：ＧＩＰ割込みはＧＩＰ　ＦＩ
ＦＯ状況信号によって引き起される。＊データ・パイプ・インタフェース　この割込みレベルは
、ある種のデータを受は取ったのでデータ・パイプ・イ
ンタフェース内のＦＩＦＯの１つにアテンションが必要
になったとき、データ転送プロセッサ・モジュール１２
０に通知するために使用される。＊マイクロコード拡張インタフェース：この割込みは拡張
カード（例えば、大容量メモリ・カードやネットワーク
・カード）のいずれかで使用するために予約されている
。

注意：＊印の付いた割込みは通常の条件コード・ロジッ
クでテストできるので、それが望ましい場合はポーリン
グが可能である。

※＊印の付いた割込みの場合は、割込み状態を弓き起し
た事象は、ソフトウェアＩ＋ＩＦＯデータ構造内の制御
情報を調へることで検出することができる。割込みを使
用しない場合は、これをポーリングすることが可能であ
る。

割込み数を拡張するためにマルチプレクサ３１３を使用
する場合は、４つの高優先度割込みレベルと４つの低優
先度割込みとの間でタイミング条件が異なることになる
。高優先度割込みであることを認識するためには、割込
みをマイクロコード・クロックの立上がり縁の２５ｎｓ
前に引き起す必要がある。低優先度割込みの場合は、そ
の期限は立下がり縁の１５ｎｓ前である。

割込みを引き起すために、対応する割込み入力は１クロ
ック期間高に保持される。ハードウェアによる割込み承
認サイクルは必要ないので、割込みを引き起すハードウ
ェアは非常に単純である。

条件コード・ロジックシーケンサはＦＬＡＧと名付りた条件コート入力端を１
つもっているので、すべてのテスト可能状況信号は多重
化されてこのビンに入力される。これは内部レジスタに
格納され、通常セラ１−アップ時間はＩＲＱにマスクが
かけられているときは（カウンタ・アンダフロー割込み
）　Ｉｏｎｓであり、イネーブルされたときは２６ｎｓ
である。ＦＬＡＧ入力端の極性はシーケンサ内部で変更
することが可能である。

（以下余白）＋１１’　＋１モジユールはＣＰモジュールと四扛に、
第４０八図に示すような疑似レジスタ・ロジックを（Ｎ
ｆｉえている。（これは割込み処理から戻るときの問題
を避りるためのものである。）テスト可能な状況信号には、次のものがある。

ＩＰＵ　３４０条件コート出力（（，０ＮＤ）　：この
１３号は現命令の状況を中継する。ＩＰＩＩ　３４０か
このビンから出力する特定条件はマイクロ命令でコーデ
ィングされる。

マイクロコード・ループ：これはＶＭ［ｉインタフェー
ス制御レジスタ内の状況ビットであり、診断ソフトウェ
アでイ吏用されるものである。

以下に挙げたＦＩＦＯに対するＦＩＦＯ状況信号　ブタ
・パイプ入力ＩＮ（半満杯と空）、データ・パイプ入力
＃２（半満杯と空）、データ・パイプ出力＃ｌ（満杯）
＊、データ・パイプ出力＃２（満杯）＊、ＶＭＥデータ
入力（半満杯と空）　、ＶＭＥデータ出力（半満杯と空
）、ＧＩＰインタフェース（入力）（半満杯と空）　、
　ＧＩＰインタフェース（出力）（満杯、半満杯と空）
。＊印の付いた信号は別サブシステム上の受入れＦＩＦ
Ｏから出されるものである。

データ・キャッシュ・メモリ・サイクル承認これはデー
タ・キャッシュ・メモリへのアクセスが許可されたこと
を示す。

マイクロコード拡張インタフェース条件コート信号・こ
れは状況をデータ転送プロセッサ・モジュールのシーケ
ンサ３１０に返却するためにいずれかの拡張インタフェ
ース１８ｏによって使用される。

ＤｋｌＡ　バス・エラー、この状況ヒラ１−は、ＶＭＥ
バス上のＤＭＡ転送がバス・エラー発生が原因で途中で
打ち切られたとき活動化する。このエラーが最も起こり
得る原因としては、存在しないメモリがアドレス指定さ
れた場合がある。

書込みフラグ０と１＝これらの２信号はデータ・キャッ
シュ・メモリ書込みロジックの内部状態をアクセスしや
すくする。これらは、デバッグ・モニタにある状態スレ
ーブと復元マイクロコードだけによって使用される。

保留状況・これは、割込みから戻るとぎテス１−され、
その結果、条件イ」きジャンプなとか、９ｊ込みサービ
ス・ルーチンへのジャンプによってディスエーブルされ
ていても、正しく実行される。

１１’Ｕ　３４０からのＣ０ＮＤ出力は、１００ｎｓで
サイクルするときは、シーケンサのセットアツプ時間に
間に合わない程近れて有効化される（特に、マルチプレ
サクサによって遅延されたとき）。この条件をテス１−
するときは、クロックを１２５ｎｓまで延長する必要が
ある。

“ｆｏｒ　１ｏｏｐｓ”は、シーケンサ内部のカウンタ
の１つを使用すると、とり入れやすくなり、ＩＰＬ１３
４０をアドレス言４算から解放することができる。勿論
ＩＰＵ　３４０を使用しても可能であるが、サイクル時
間が長くなり、それだけ余分のオーバヘッドが生しるこ
とになる。

条件コードは２４・ｌマルヂブレクサ３１２を通して多
重化されて、シーケンサ３１０のＦＬＡＧ入力端に入力
される。シーケンサは選択した条件コート信号の極性を
内部レジスタに格納して、それを選択する。

マイクロアドレス・バス３１１マイクロア１−レス・バス３１）は、２つのソースつま
り、正常プログラム実行時にはシーケンサ３１０から、
マイクロコードのロート時にはＶＭＥバスから駆動させ
ることができる。ＶＭＥバスはマイクロアドレス・バス
３１１の内容を読み取って、シケンサ３１０がどのアド
レスにあるかを確かめることもできる。これはシーケン
サ動作と非同期に行なわれ、主に診断で使用される。こ
のバスの拡張部分は３１１Ｂ線で示されているように、
ホスト・インタフェース・ロジック１６０に結ばれてい
る。

定数／次アドレス・フィールドこれは、シーケンサ２１０に関連して上述したもとのは
全く異なる方法で使用される。ＤＴＰモジュール＋２０
では、マルチウェイ分岐機能を向上するためにいくつか
の新規なロジックが使用されている。このロジック（お
よびマルチウェイ分岐でのその用法）について、以下説
明する。

マルチウェイ分岐第３Ａ図と第３Ｂ図に示す実施例では、マイクロコ−ド
・システムにおけるマルチウェイ分岐に新規な機能がい
くつか追加さ、ｈている。第３０図は、アドレス境界の
制約を受りることなくマルチウェイ分岐を行なうために
本好適実施例で採用されているマイクロコード動作を概
略図で示したものである。

第３八図から明らかなように、定数／次アドレス・フィ
ールド（マイクロ命令フィールドからのもの）はバッフ
ァ３１７に対して設けられただけでなく、マルチウェイ
分岐ロジック３１８に対する入力ともなる。マルチウェ
イ分岐ロジックはマイクロコード・アーキテクチャに新
規な機能をもたせる仕方でこの信号を処理することがで
きる。このマルチウェイ分岐ロジックに対する他の入力
としては、ＰＩＦ状況信号、およびシフト・コマンド（
これはシーケンサ３１０によって実行されるマルチウェ
イ分岐ステップにおいて、代替宛先間の増分を変えるた
めに使用される）がある。

第３Ｂ図は詳細図である。マイクロ命令バス３１１から
の定数フィールド（１６ビツト）は分割されて＋１Ａ１
．３１１１とバッファ３１７に対する入力が得られる。

共通イネーブル信号は、マルチウェイ分岐操作が望まし
いとき、これらの両方を活動化するために使用される。

（勿論、シーケンサ・バス３＋５は他にも用途が多数あ
るので、マルチウェイ分岐操作が必要になるのはまれで
ある。）さらに、定数／次ア１−レス・フィールドは、
単純なジャンプ操作でもよく使用され、そのような場合
には、マルチウェイ分岐操作が必要になる。

第３０図は、マルチウェイ分岐ロジックの内部操作をさ
らに詳しく示している。条件選択／コード化ロジックに
は、各種条件および状況信号が用意されている。これは
これらの条件を選択し、コード化して、分岐で使用でき
る３ビット信号を得るものである。

マルチウェイ分岐ロジックは以下で詳しく説明するよう
に、いくつかのマイクロ命令ビットで制御される。

この種のマルチウェイ分岐ロジックをモジュール１２０
のようなデータ転送プロセッサで使用すると、特に利点
が得られる。その場合には、装置ろ”条件信号を選択／
コード化ロジック３０１０に対する条件入力として使用
できる。そうずれは、データ転送プロセッサはかなり複
雑なインタフェースに対して高度の制御を行なうことが
できる。関心のある状況信号が現れると、マルチウェイ
分岐ロジックはその条件を処理するのに相応しいルーチ
ンに直ちに穆ることができる。マルチウェイ分岐機能に
より、シーケンサは複数の装置の条件を１回のサイクル
でテストすることができる。つまり、ＤＴＰモジュール
１２０は各サイクルごとにデータ転送を行なうことがで
きる。この結果、１つだけの条件コード（ＦＬＡＧ）入
力端をもつシーケンサは複雑な制御を行なうこともでき
る。

本好適実施例では、選択／コード化ロジック３０１０に
対する入力には、下達するように４個のＦＩＦＯからの
状況ビットがある。しかし、他の様々な入力構成を使用
できることも勿論である。

シフト入力はシフトとマージ・ロジックに対するもので
ある。これは、マルチウェイ分岐の宛先間の増分を変え
ることを可能にする。

第３０図の右側はシーケンサ３１０が相対アドレス指定
機能をもつことを概略図で示したものである。この機能
をマルチウェイ分岐機能と併用すると、アドレス境界の
制約を無視できる。これはデータ転送プロセッサでは特
に利点がある。この種のプロセッサはデータ転送を小刻
みに行なえる能力が要求されるので、マルチウェイ分岐
命令を多数含めておくことが望ましい場合がある。アド
レス境界の制約がなくなったので、この種の命令を大量
に使用できる。

本好適実施例では、プログラム・カウンタがジャンプ宛
先に対する入力として使用されている。

これは、従来の多数のマルチウェイ分岐では、宛先ベー
ス・アドレスを別のソースから得ていたものと異なるも
のである。

書込み制御記憶　構（ＷＣ５）　３２０ＷＣ５はマイク
ロコードＳＩＬモジ、ニールを用いて構成されている。

これらは８Ｋ　ｘ　３２ビツト・メモリであり、マイク
ロコードと診断機能をロートするだめの直列走査バ〜ｒ
ブライン・レジスタを（Ｉｉｏｆえている。このモジコ
ールは２種類のものか使用される。レジスタ格納出力と
非レジスタ格納出力である。ＩＰｏ　３４０とシーケン
サ３１０は独自の内部ハイプライン・レジスタをもって
いるので、非しジスタ格納版を使用する。

ＷＣＳインタフェース・レジスタ３２２と３２３は制御
プロセッサ・モジュールの個所で上述したｗｃｓインタ
フェース・レジスタ２２３と２２２と同じ働きをする。

ＤＭＡコントローラＤＴＰモジュール１２０の重要な機能は、ＶＭＥインタ
フェース１６０と、場合によっては、１つまたは２つ以
上の他のインタフェースにある１つまたは２つ以上のＤ
ＭＡコントローラを制御することである。この機能は、
それぞれのインタフェースと共に、以下で詳しく説明す
る予定である。

モート・レジスタ３０３は、使用頻度が低く、マイクロ
コ−１〜・ヒツトを専用させるたりの理由かない制御信
号の値を保持するものである。モー１〜・ビットには、
読取り保持レジスタを通る流れとレジスタ制御、書込み
保持レジスタを通る流れとレジスタ制御、マイククコ−
１〜拡張インタフェスにおいて割込み承認信号を駆動す
る外部割込み承認信号、ＧＩＰ割込み要求、保持レジス
タに対するループバック・モート、２個のＬＥＤ制御信
号がある。

ＴＤババスデコートこのロジック（これはデコーダ３６０の最も重要な機能
の１つである）は、マイクロコードＴＤソースをデコー
ト化し、ＴＤババス２２を駆動できる装置の出力イネー
ブルをその結果に応じて制御する。

また、このロジックはＴＤ宛先フィールド（クロック発
生機構２５０からの書込みゲート信号で修飾されている
）もデコート化して、スロープと書込みイネーブル信号
を発生ずる。ＴＤババス２２上のポートの大部分は読み
書きがてぎるので、ＩＰｏ上の疑似レジスタは不要であ
る。

ＴＤバス・ソースおよび宛先になり１′４るものとして
は、Ｉｔ’１１１１１０、ＶＭＥインタフェース　　メ
モリ、コマン１−−メモリ、データ・ギャソシュ　メモ
リ保持レジスタ５５０１１、モート・レジスタ（８ビツ
ト）、シーケンサ・データ・ポート＊￥、定数／次アド
レス・フィールド（ソースのみ）＊中、ＶＭｌ：データ
ＦＩＦＯ、データ・バイブ１、データ・バイブ２、ＧＩ
Ｐ　Ｆ’ｌＦＯ＊＊、割込みベクトル・レジスタ（８ビ
ツト）　、ＤＭＡ制御レジスタ、ＤＭＡコントローラア
ドレス・カウンタ＊、ＤＭＡコントローラー語カウンタ
傘がある。＊印の付いたソースはＤＭＡコントローラ命
令によってデコートされる。通常のＴＤババス御フィー
ルドの一部としてはデコートされない。＊中印の付いた
ソースは、下位１６ビツトだけを駆動する。これらの１
つが選択されると、符号／ゼロ拡張ＰＡＬ　２１８も活
動化されるので、データは３２ビツトのバス幅まで符号
またはゼロで拡張される。

１つのソースと１つの宛先だけが選択可能であるので、
これらは異なっていなりればならない。

２２　λ ＩＰＩＩ　３４０　ヘ（Ｄデータ転送はＩＰ（１３４０
ｔ７）命令フィールドの制御を受りて行なわれるのて、
データが別の宛先にロー１〜されているのと並行してデ
ータをＴＤバス１２２から取り出ずことかできる。

クロック発生機構上述したにうに、クロック発生機構２５０は、ブタ転送
プロセッサ・モジュール１２０全体を通して使用される
基本クロック信号を発生ずる。

デバッグ・ハードウェアデータ転送プロセッサ・モジュール１２０に含まれるデ
バッグ・ハードウェアの大部分はいくつかの個所で前述
した。これらをここで要約して示すと、次の通りである
。マイクロアドレス・バス３１１（読み取りと書込みの
両方）のポスト制御、ホストによるｗｃｓのローディン
グと読み戻し、ＤＩ’Ｔのアテンションを得るためのＶ
ＭＥ生成割込み、ハードウェアによる中断点サポート（
中断点は数に制限されずに、いつでも設定可能）、クロ
ー・ロジック（これにより、ユーザ・タスクはモ・タス
クを１ステップ進めないで１ステップ進むことができる
）、すべてのレジスタが読み−ｉ＋１とであること、マ
イクロコードを１スデツプ進めるためのハードウェアに
Ｊ：るクロック制御、ずへての割込みが選択的に割込み
可能または割込み禁止できること、重要なロジック群の
内部状態に対するアクセス（これにより、　ＤＴＰモジ
ュールのハトウェア状態を完全に格納し、復元すること
ができる）などである。

マイクロコード語の形式マイクロコード語の形式の概要を示したのが第３Ｃ図で
あり、次のように定義されている。

＊印の付いた項目は直接にＷｃ５から取り出されて、こ
れらが制御する装置内部でパイプライン化される。

使用可能なマイクロコード・ビットの総数は９６ビツト
である。これらのビットは大部分が使用されるが、その
いくつかは予備として以下のフィールドから除かれてい
る。

ｒｐｕ演算コード（３２）＊　　・このフィールドはＩ
ＰＵ３４０整数プロセッサのデータ経路と算術または論
理演算を制御する。フィールド内のビットの割振りはコ
ード化されているか、詳細はＷｃ１ｔｅｋデータ資旧に
記載されている。ずへての命令は下位２４ビツトがコー
ド化されており、上位８ビツトはデータをＩＰＵ　３４
０のレジスタ・ファイルに転送するときだけ使用される
。

シーケンサ演算コード（７）＊　　このフィールドは八
ＤＳＩ’　＋４０１　による次のアドレス生成を制御す
る。

命令セットはデータ資料に記載されている。

定数７次フィールド（＋６）＊　　：このフィールドは
主にアドレス情報をシーケンサに与えるために使用され
るが、１６ビツト定数値をデータ・バス上に送出するた
めにも使用できる。その場合は、これはこのバス上のレ
ジスタのいずれかにロードすることが可能である。

マルチウェイ分岐選択（２）季：このフィールドはマル
チウェイ分岐操作時にＦＩＦＯ状況信号のどちらのセッ
トを使用するかを選択する。選択できるもノニは、ＶＭ
Ｅ入力ＦＩＦＯ１ＧＩＰ入力ＦＩＦＯ、データ・パイプ
１入力ＦＩＦＯ、データ・パイプ２入力ＦＩＦＯ１’）
−２６がある。

マルチウエイ・シフ１−制御（２）：これはマルチウェ
イ分岐状況情報がビット位置Ｏ、ビット位置１、ビット
位置２から挿入されること、あるいは全く挿入されない
ことを選択する。シフト要因は多様化されているので、
マルチウェイ分岐内の各入口点をそれぞれ、１．２また
は４命令の長さにすることができる。

マルチウェイ分岐転送イネーブル（１）　　・このビッ
トはキャッシュ・メモリ・アクセス許可信号をＦＩＦＯ
状況と結合するのを可能にしたり、禁止したりするもの
である。このビットが使用されないときは、マルチウェ
イ分岐は４ウエイであり、使用されるときは、８ウエイ
である。

サイクル長さ（２）：このフィールドは選択された命令
とデータ経路に合ったサイクル長さを選択する。

データ・キヤ・ンシュ・アクセス（１）中・このヒ゛ッ
トは、データ・キャッシュ・メモリへのアクセスがデー
タ転送プロセッセ・モジュール１２０によって要求さす
ると活動化する。

データ・キャッシュ書込みイネーブル（１）・このピッ
１へはデータ・キャッシュ・メモリへのアクセスが許可
されると、データ・キャッシュ・メモリで書込みサイク
ルを発生させる。

データ・キャッシュ書込みオール（１）：このビットは
通常の書込みイネーブル・ゲート操作を無効にして、デ
ータ・キャッシュ・メモリ内の語の選択的更新を可能に
し、すべての語が書き込まれるようにする。これは、ア
クセスが許可されたときだけ、データ・キャッシュ・メ
モリ書込みサイクルを発生させる。これはメモリ・ブロ
ックを定数値にセットするときに便利である。

条件コード選択（５）：このフィールドは条件付き命令
の実行時にシーケンサにテストさせる以下に挙げた条件
コードの１つを選択する。つまり、ＩＰＵ　３４０条件
コード出力、マイクロコード・ループ、書込みフラグ（
２項目）、データ・パイプ入力ＦＩＦＯ＃Ｉ　（半満杯
と空）、データ・パイプ入力ＦＩＦＯ＃２　（半満杯と
空）、データ・パイプ出力ＰＩＦＯ＃１（満杯）、デー
ターバイブ出力Ｆ　ｌ　１・０＃ン（満４；Ｉ；　）Ｖ
ＭＥデータ入力ＦＩＦＯ（半ｔＡ杯とｇ’：）　、ＶＭ
Ｉ：データ出力ＦＩＦＯ（半γ１４杯と空）、ＧＩ＋’
インタフェース（入力）（半満杯と空）、ＧＩＰインタ
フェース（出力）（半満杯と空）、データ・ギャッシュ
メモリ・サイクル承認、マイクロコード拡張インタフェ
ース条件コート・インタフェース、ＤＭＡバス・エラー
、保留状況である。

保留状況（１）°このヒツトは通常はシーケンサ２１０
内のＦＬＡＧレジスタの状態に従う疑似状況レジスタの
更新を禁止する。通常、この疑似ビットは内部レジスタ
の状態に従うが、割込みサービスの実行中は、更新され
るのを禁止される。これにより、ＦＬＡＧレジスタは割
込みルーチンから出たとき正しく復元される。

ＴＤババスソース（４）　　：このフィール１−はＴＤ
ババス駆動させる以下に挙げたレジスタ、バッファ、ま
たは装置の中から１つを選択する。つまり、ＩＰＵ　３
４０、コマンド・メモリ、ＶＭＥＭンタフェース・メモ
リ、データ・キャッシュ・メモリ保持レジスタ、モー１
−　レジスタ、シーケンサ・データ・ホー１〜、定数７
次）′）・レス・フィール１へ、シーケンサ・データ・
ボー１〜、定数／次アドレス・フィルト、ＶＭＥデータ
Ｆｌ＋・０データ・ポート、データ・バイブ２、ＧＪＰ
　ＦＩＦＯ１割込みベクトル・レジスタ（８ヒ゛・ント
）、ＤＭ八開制御レジスタ　ＤＭＡコントローラーア１
〜レス・カウンタまたはＤＭＡコントローラー語カウン
タである。

ＴＤババス先（４）　　　このフィールドは以下に挙げ
たレジスタ、バッファまたは装置の１つをＴＤババス上
データの宛先として選択する。つまり、コマンド・メモ
リ、ＶＭＥＭンタフェース・メモリ、データ・キャッシ
ュ・メモリ保持レジスタ、モード・レジスタ、シーケン
サ・データ・ポート、定数／次アドレス・フィールド、
シーケンサ・データ・ポート、ＶＭＥデータＦＩＦＯデ
ータ・バイブ１、データ・バイブ２、ＧＩＰ　ＦＩＦＯ
１割込みベクトル・レジスタ（８ピッｌ−）、ＤＭ八開
制御レジスタ　ＤＭＡコントローラーアドレス・カウン
タ、　ＤＭＡコントロラー語カウンタである。

１１’ｌｌ　＋＋４０か上に挙げたものの中に含まれて
ぃノｆいのは、これはＴＤバス−Ｌのデータをいっても
「取得」できるからである。この機能はＩＰｌ命令フィ
ールドによって制御される。

アドレス・レジスタ制御（２）　　　これらの制御ヒツ
トの一方はアドレス・レジスタのローディングを可能に
し、他方のビットはレジスタの読み戻しを可能にして、
診断とデバッグ・モニタで使用できるようにする。

中断点（１）　　（＋４デバツグ専用＊÷）、命令に中
断点を設りるためにデバッグ・モニタによって設定され
る。この結果、命令の実行中に劃込みが起こると、その
命令の実行を終えたあと制御権がデバッグ・モニタ・マ
イクロコードに渡される。

クロー（１１（＊＊デバッグ専用＊＊）・ユーザ・タス
クを１ステップ進めるときクロー・ロジックを始動する
ために設定される。この結果、次の命令の実行中に割込
みが起こると、ユーザ・タスクのある命令が実行された
あとで制御権がデバッグ・モニタ・マイクロコードに移
される。これにより、ユーザ・タスクはクロックを物理
的にオン、オフに切り長えなくても１ステップ進むこと
ができる。

割込みＣＰ　（２）　　これは制御プロセッサ・モジュ
ルに３レベルのうちのルベルで割込みを引ぎ起ずもので
ある。これらのレベルは次のように割り振られている。

つまり、ホストから新しいコマンド受信、データ転送終
了、データ・キャンシュ・メモリへのアクセス権解放で
ある。

ゼロまたは符号拡張（１）・このビットは１６ビツト幅
レジスタまたは装置が読み取られるときだけ効力をもつ
。その場合には、データをゼロで拡張するか（ビット１
６−３１がゼロにセット）、符号で拡張するか（ビット
１６−３１がビット１５と同じにセット）が選択される
。

ＤＭＡコントローラ命令（３）、このフィールドはＤＭ
Ａコントローラに対する命令を制御する。命令には、内
部レジスタの読み書か、レジスタの再初期設定、アドレ
スを増分（減分）または語カウンタを減分する通ｎのＤ
ＭＡ動作を扱うものがある。

マイクロコード拡張バスマクロコード拡張バスは基本マイクロ命令１−・サービ
スをオフボードで拡張するものである。これは、拡張周
辺ボード上のある種のインタフニスを制御したり、周辺
ボード全体を制御したりするために使用できる。これら
の使い方の代表例として、大容量メモリ・カードやネッ
トワーク・インタフェース・カートとのインタフェース
となることである。

拡張バス・インタフェースは電気的および機械的にＧ４
Ｐ上の拡張インタフェースと同じであるので、これらは
どの共通拡張カードでも共用することができる。

拡張コネクタは９６ウエイＤＩＮコネクタであり、そこ
に現れる信号には、次のものがある。３ビツト・スライ
ス・クロック［注１］、バイブライン・レジスタ・クロ
ック［１コ、マイクロアドレス・バス３１１Ｂ（１５ビ
ット）［２］、ＴＤババス２２（３２ビツト）［３］、
リセット、ＷＣ５出力制御、バイブライン・レジスタ出
力制御イネーブル、ＷＣ５書込みイネーブル３２４、バ
イブライン・レジスタ・モト制御、直列クロック、直列
データ・イン、直列データ・アウト（マイクロコードの
ローディングで使用）、外部割込み［４］、割込み承認
、条件コート［４］。信号は上で注記したものを除きず
べてＴＴＬレヘレベある。つまり、［１］これらの信号
は差分εＣＬレベルにある。［２］これらの信号は信号
コート化ＥＣＬレベルにある。［３］このバスは３２ビ
ツト幅であるが、目的によっては、２個の１６ビツト・
バス、つまり、−次データ・バスと二次データ・バスと
みなすことができる。

［４］これらの（８号はオーブンしているコレクタ・バ
ッファによって駆動される。

ある種のＥＣＬ信号をこのインタフェースで使用すると
、ボード間のクロック・スキュー効果を最小にするので
好都合である。

数値プロセッサ・モジュール１３０本好適実施例では、数値プロセッサ・モジュール１３０
は浮動小数点プロセッサである。従って、この千ジュー
ル＋３０は浮動小数点プロセッサ・モジュール（または
「ＦＰモジュール」）ともｏ９ばれることがある。しか
し、このモジ：Ｉ−ルは他のブタ型（データ・タイプ）
用に、例えは、複素数算術演算モジュールとして、ある
いは広幅整数演算用モジュールとして構成することも可
能である。このモジュールが広い意味で数値プロセッサ
・モジュール１３０とも呼ばれるのはこのためである。

本好適実施例では、浮動小数点プロセッサ・モジュール
１３０は浮動小数点プロセッサとキャッシュ・メモリ間
のデータ転送を統御する制御／インタフェース・ロジッ
クと非常に密に結合されている。この制御／インタフェ
ース・ロジックは制御プロセッサのマイクロコード・ク
ロックによってクロックがとられるので、制御プロセッ
サのマイクロ命令の拡張部分で制御するのが好ましい。

本好適実施例では、浮動小数点プロセッサ・モジュール
１３０と制御／インタフェース・ロジック（ＣＰ拡張ロ
ジック）は主基本ポート（ここには、キャッシュ・メモ
リ１４０と制御プロセッサ・モジュル１１０の主要部分
が置かれている）に差し込まねる別個のサブボード上に
一部に搭載されている。

追加モジュール１３０が使用される場合は、その各々に
は制御／インタフェース・ロジックの一部が置かれるこ
とになる。

本実施例のアプリケーションでは、この制御／インタフ
ェース・ロジックは制御プロセッサ・モジュール１１０
の拡張と見られているが、この制御／インタフェース・
ロジックがモジュール＋１０の部であるか否かに関係な
く、本アプリケーションでは、このロジックのタイミン
グと制御特性に関して重要な新規事項がいくつかとり入
れられている。

本好適実施例では、３２ビツト・データ構造が使用され
ている。各浮動小数点数は３２ビツトで表されるので、
３２ビツト単位は浮動小数点数（またはｒＦ語」）とも
呼ばれる。本好適実施例では、数の形式は小数部が２４
ビツト、指数部が８ビツトになっている。これは選択的
にＩＥＥＥ形式にすることも、ＤＥＣ形式にすることも
可能である。

浮動小数芦プロセッサ　士ジュールｌ：（０の内部動作
について、まず説明する。そのあとて、制御プロセッサ
・モジコール１１０およびキャンシフメモリ１４０との
インタフェースの機能についＢ’（しく説明する。

第４八図から第４０図まては、数値処理モジュール１３
０の主要部分を示したものである。本好適実施例では、
第４八図は制御フロセッサ・モジュール＋３０　とのイ
ンタフェースとなるために使用されるインタフェース・
ロジック４１０の概略図である。

第４Ｂ図はモジュール＋３０内のデータ通路の主要部分
の一部を示している。第４Ｃ図はマイクロコー１−のア
クセスとデコート化のとき本好適実施例で使用されるロ
ジックを示している。第４Ｄ図は本好適実施例で浮動小
数点モジュールに使用されるマイクロ命令形式を示して
いる。

実際の数値計算か高速で行なわれる浮動小数点算術演算
機構について最初に説明する。そのあと、ＦＰモジュー
ル１３０　と低速モジュール間のクロック境界をまたい
てデータ転送か行なわれる２重バッファリングＩｆｆ：
作について説明する。吹に、ブタ転送の追加段（その大
部分はＣＰモジュール１１０の拡張部分によって制御さ
れる）について説明する。最後に、算術演算機構を統御
するプログラムについて説明する。

浮動小数点算術が■算機構（Ｆｌ’ｔｌ）本好適実施例
の浮動小数点算術演算機構は非児に、！Ｉｉ純化されて
おり、高速で動作する。この通路には、浮動少ｅ！１点
乗算機構、浮動小数点ＡＬＵ　　（算術および論理演算
機構）、高速多重ポート・レジスタ・ファイルが含まれ
、これらはすべて高速で単純化されたシーケンサによっ
て制御される。さらに、スクラッヂパッド・メモリが内
部データ通路と密結合されて、参照テーブルを保存し、
ヒストグラム記憶またはデータ・スタックとして動作す
る。

２レベル・データ通路のトポロジは第１６図に分かりや
すいように示されている。低レベル・データ通路とその
構成要素は浮動小数点算術演算機構（１佳Ｕ）と呼ばれ
るものである。ＦＰＵは、高速レジスタ・ファイル４／
１Ｏ１Ａｌｌ＋　４５０、スクラソヂパッ１〜メモリ１
６１０、局所バス４３１．４３２．４３３．４３４から
構成されている。

算術計算機構４４０と４５０浮動小数点プロセッサ・モジュール１３０で使用される
浮動小数点計算機構には浮動小数点乗算機構ＦＭＰＹ）
　４４０と浮動小数点算術論理演算機構（ＦＡＬＩＩ）
　４５０かある。両方とも、内部アーキテクチャは非常
によく似ている。唯一の違いはデータの扱い方であり（
演算操作が異なることを別として）　、　ＦＡＬＵに累
積演算のための余分のフィードバック通路が設けられて
いることである。

本好適実施例では、［１ｉｐｏｌａｒ　Ｉｎｔｅｇｒａ
ｔｅｄ　Ｔｅｃｈｎｏｌｏｇｉｅｓ　（［１ＩＴ）社提
供の集積回路（浮動小数点チップ・セットとレジスタ・
ファイル）が次のように使用されている。ＢＩＴの部品
番号とこれらに準じるアナログ装置番号は、乗算機構４
４０：８２１１０または八ＤＳＰ７１１０　　ＡＬＩＩ
　４５０：８２１２０または八ＤＳＰ７１２０、レジス
タ・ファイル４３０：８２２１０またはＡＤＳＰ７２１
０である。乗算機構４４０とＡＬＵ　４５０および高速
レジスタ・ファイルは、実際には、εＣＬケートを内部
に使用している。しかし、これらのインタフェースと電
源は１゛「シである。これらの算術演算チップは完全な
６４ビツト・データ通路を内部にもち、外部に３２ビツ
ト・インタフェースをもっている。従って、これらのチ
ップは高速６１ビツト演算を行なう能力をもち、必要に
応して多重化データ転送を利用する。

ＦＭＰＹ　４４０とＦＡＬＵ　４５０はそれぞれ、オヘ
ラント用の２個の３２ビツト幅入カポートＸとＹ（それ
ぞれ局所オペランド・バス４３１　と４３２に結ばれて
いる）と、結実用の３２ビツト幅両方向ポートＴ（局所
結果バス４３３に結ばれている）を備えている。

計算機構の入力ポートの各々はラッチとマルチプレクサ
を備え、出力ポートはマルチプレクサを備えているので
、６４ビツト幅の数を出し人れして転送できるようにな
っている。

２計算機構の結実用ポートは並列に接続されている（結
実用バス４３３に、従って、レジスタ・ファイルの書込
みポート４３０Ｄに）。これにより、計算機構は外部マ
ルチプレクサを使用し！こり、ブタをレジスタ・ファイ
ルあてに送ったりしｌｔ　＜でも、データを交換し合う
ことができる。これは、例えば、積の和を求める計算を
行なうとき便利である。また、この機能を利用すると、
スクラッヂパッド・メモリ１６１０との間で高速にデー
タをやりとりすることができる。しかし、この構成には
、ＦＭＰＹ　４４０とＦＡＬＵ　４５０の両方を同時に
活動化できないという制約がある（ただし、積の和を求
める演算は除く）。これは出力ポートが一緒に結合され
ているからである。これらのポートを別々にしたとして
も、両方の装置はレジスタ・ファイル４３０からの同じ
データ通路を共用するので、入力端に問題が起こること
になる。

実際に使用される算術演算機構は入出力ポートを柔軟に
構成できるので、これらのポートをレジスタしたり、透
過にしたりできる。しかし、本好適実施例では、この機
能は使用されていない。ポートはすべてレジスタされる
。両計算機構の内部データ通路と機能単位はすべて６４
ビット幅であり、車積ＩＲ（！Ｊ　Ｐ　）と倍精度（Ｄ
ＰＩのどちらの演算も行なうことができる。

ＦＭＩ’Ｙ　４４０での機能Ａ１位は４個の算術演算命
令をサボー１〜している。最小サイクル時間（ナノ秒単
位）はどちらの精度の場合も、次の通りである。

見圓虜　　　　　鹿抗鷹乗算　　　　　　　４０５９除算　　　　　　２００　　　　　３００平方根　　　
　　３００　　　　　６００パス　　　　　　　４０５
０整数乗算　　　　　４５ＦＡＬＬＩ　１１５０での機能単位は浮動小数点命令、
整数命令、変換命令といったように幅広くサポートして
いる。詳細については、メーカのデータ資料に記載され
ている。すべての浮動小数点命令（単精度と倍精度）は
最小実行サイクル時間は２５ｎｓであり、整数演算はす
へて１２ｎｓ、変換はすべて２５ｎｓで行なわれる。

最もよく使用される命令には、次のものがある。

浮動小数点、加算と減算（符号付きまたは絶対値）、絶
対値、否定、スケール、マージ、正規化、比較。

変換　ｓｐ−＞ビット整数、符号イ」きまたは７９号な
し。ＳＰ−＞６４ビツト整数、符号イ」きまたは符号な
り。ＳＰ　＜−３２ビツト整数、符号付ぎまたは符号な
し。ＳＰ　＜＝６４ビット整数、符号付きまたは符号ナ
シ。ＤＰ−＞３２ビツト整数、符号（−１きまたは符号
ナシ。ｏｐ−＞６４ヒツト整数、符号付きまたは符号ｆ
ｔ　Ｌ／。ＤＰ　＜−３２ビツト整数、符号付きまたは
符号ｔｔ　Ｌ／。ＤＰ　＜−６４ヒツト整数、符号付き
または符号なし。ＳＰ　−＞ＤＰ、　ＤＰ　−＞ＳＰ。

整数：加算（０，１，桁上げ）、減算（０，１１桁下げ
）、　最大値（符号付きまたは符号なし）、　最小値（
符号付ぎまたは符号なし）、論理、シフト（論理または
算術）、回転、ビット反転。

（以下余白）スクラッヂパソト・メモリ１ｌｉｌＯ第１６図に示すように、スクラッヂパッド・メそり１６
１０はそのアドレス・カウンタ１６１１と共に、結実用
バス４３３につながっている。計算機構４４０と４５０
は両方向ポートでこのバスにつながっているので、マル
チプレクサ４４０、八ＬＬＩ　４５０、またはレジスタ
・ファイル４３０によってデータを直接にこのメモリか
ら読み取ることができる。

アドレス・カウンタ１６１１を通して、いくつかのアク
セス・モードでこのメモリがアクセスできるようになっ
ている。２個のモード・ビットに応じて、アドレス・カ
ウンタは（読取りまたは書込みアクセスが行なわれるつ
と）アドレスを増分し、アドレスを減分し、アドレスを
保持し、あるいはアドレスを指定できるようにする。（
例えば、アドレス増分と減分をいく通りかに組み合わせ
て、スタックとして動作させることも可能である。）カ
ウンタ１６１１のアドレス生成機能を利用すると、ある
条件のときに、メモリ１６１０を１サイクル１回の書込
みの割合で機能させることができる。

このメモリをスタックとして動作さけると、上述したよ
うに、コンパイラでスカシ　プログラミングするとき特
に好都合である。

ヒストグラム・アルゴリズムを実行させるとぎは、以前
のサブト−タル（追跡中のパラメータの）を結実用バス
４３３上に読み出すことかできる。この種の操作の１つ
の？、Ｗ−’ｌ’−な例では、メモリ１６１０は結実用
バス４３３のデータ・ソースとして指定され、マルチプ
レクサ４４０が稼動中に、八１、υ４５０はコマンドを
受けてオペランド値を結実用バスから読み取るようにな
っている。マルチプレクサ４４０が終了すると、その結
果を結実用バス４３３上に送り出し、ＡＬＵはその値を
２番目のオヘラントとして読み込む。そのあと、ＡＬＩ
Ｉはその和を結実用バス４３３に送り出し、その間にメ
モリ１６１Ｏはコマンドを受けてその結果を書き出す。

（その間に、追加のオペランドをマルチプレクサ４４０
にロトすることか可能である。）このテーブルかあると、データ依存ハラメータをそこに
置いておくことかできるので非常に便利である。これは
超関数を５１算するときに特に便利である。

高速レジスタ・ファイル４３０レジスタ・ファイル４３０はデータ・キヤ・ンシュメモ
リ１４０との主インタフェースとなるものである。レジ
スタ・ファイルの一方のバンクはＣＰモジュール１１０
　と部分的に同期して稼動して、局所転送バス４２２（
両方向ボーｈ４３０Ａに結はれている（第１６図））を
通してＦＰ保持レジスタ４２０とのインタフェースとな
る。他方のバンクはＦＰモジュールと完全に同期して稼
動し、オペランド用バス４３１．４３２（読取りポート
４３０Ｂと４３０Ｃ）　、結実用バス４３３（読取りボ
ーｈ４３０Ｄ）、およびループバック接続４３４（書込
みポート４３０Ｅ）　　とのインタフェースとなる。

第４［１図はモジュール１３０内のデータ通路の主要部
分を示している。主キャッシュ・バス１４４（これは２
５６ビツト幅である）は直列の４個のＦＰ保持レジスタ
４２０　と結はれている。（これらの保持レジスタは実
際には対になっており、読取りレジス夕は書込みレジス
タと並列になっている。従って、保持レジスタ４２０は
８個あり、各々かｂ４ビット幅であるのて、両方向２５
６ヒソ１−　インタフニスになっている。）これらの８
保持レジスタ４２０には別々のイネーブル信号が入力さ
れる。従って、このバンク側のレジスタにより、２５６
ビツト幅のキャッシュ・バス１４４を多重化して６４ビ
ット幅の高速レジスタ・ファイル４３０に送り込むこと
ができる。

この多重化が行なわれるのは、主にコストが理由である
。高速レジスタ・ファイル４３０は非常に高価なチップ
である。これらの個数が４倍になると、システムのコス
トが大幅に高くなることになる。さらに、第３８Ｂ図か
ら明らかなように、これらの機構の検証は非常に重要で
あり（ビン数が非常に多いので）これらのパッケージを
４個でなく１６個使用すると、必要とするポート面積が
著しく増大することになる。

実際にはレジスタ４３０はりであり、２個だけではない
、物理的に分離したチップの各々は１６ビノト幅である
ので、これらを４個並列で使用すると、６４ピツ１〜・
インタフェースで局所転送バス４２２　と結ふことがて
きる（このインタフェースは２Ｆ語幅であることに注意
されたい）。

本好適実施例では、レジスタ・ファイル４３０は１８ビ
ット幅ｘＥ４記憶位置奥行の５ポート装置から作られて
いる。従って、６４ビツト側インタフエスで局所転送バ
ス４２２と結ぶためには、４個の装置を並列で使用する
必要がある。（説明を分かりやすくするために、第４Ｂ
図には、３２ビット幅ファイルが２個あるものとしてレ
ジスタ・ファイルが示されている。これにより、下達す
る語アドレス奇数／偶数の状況構造が分かりやすくなる
。また同様に、第１６図には、レジスタ・ファイル４３
０が１個のファイルとして示されている。）本好適実施
例では、これらの装置は実際にはＢＩＴ社提供の８２２
１０から作られている。

レジスタ・ファイルは２５６ビツト幅にして、キャッシ
ュ・バスと直接にインタフェースで結ぶのが理想的であ
るが、そうすると、付加ハードウェア費用が大幅に増加
することになる。木実施例で採用した代替方法では、Ｆ
Ｐ保持レジスタ４２０（関連制御ロジックと共に）を使
用して、キャッシュ・バス１４４との２５６ビツト・イ
ンタフェースを多重化して６４ビット幅ポート４３〇八
に結んでいる。多重化とデータ経路指定は、第４八図と
第４Ｂ図にその概要が示されている転送ロジックによっ
て制御される。これについては、詳しく下達する。

これらのファイル間の接続は次のようにするのが好まし
い。（ポートは第１６図に個々に名前が付りられている
。）これらのファイル４３０の各々は両方向インタフェース
４３０Ａをもっており、これは線４２２を通してレジス
タ４２０に結ばれている。

レジスタ・ファイル４３０の各々は２つの透過データ出
力端をもっている。これらの出力端は個別的にイネーブ
ルさせることができるので、レジスタ・ファイル４３０
内からの異なる語を表すことができる。これらの出力４
３０Ｂと４３０Ｃは局所オペランド・バス４３１　と４
３２を駆動させる。

レジスタ・ファイル４３０の各々は第３局所ブタ・バス
４３３に結ばれた人カポ−１−４３００をもっており、
これは結実用バスと呼ぶことにする。この結実用バスは
計算機構４４０と４５０の出力側に結ばれている。

レジスタ・ファイル４３０の各々はもう１つ入カポ−１
−４３０Ｅをもっているが、これは第１オペランド・バ
ス４３１　につながるループバック接続によって読取り
ポート４３０Ｂと結ばれている。この書込みポートはそ
のアドレスを「結果」書込みポート４３０Ｄから受は取
る。これにより、ＡＬＵ　４５０またはマルチプレクサ
４４０を通らなくてもデータをあるレジスタ・ファイル
のアドレスから別のアドレスにコピーできるので、２サ
イクルの遅れが節約されることになる。このことは、計
算機構４４０と４５０を使用しなくても、従ってこれら
の機構で起こる遅れなしで、データを望み通りに並べ替
えてやりとりできることを意味する。この機能はサブル
ーチンを扱うとき使用すると、特に利点が得られる。

従って、５ポート・レジスタ・ファイル４３０は２つの
読取りポートＤとＥ、２つの書込みポートＢと０１およ
び１つの両方向ポートＡをもっている。読取りポートか
らはオペランドがＦＭＰＹ　４４０とＦＡＬＬＩ　４５
０に送られ、その結果が書込みボー１〜４３００　＜必
要ならば、書込みポート４３０Ｅｌ　を用いて書き戻さ
れる。レジスタ・ファイルはＦ語を１２８語まで保管で
きる。

書込みポート４３０Ｄと４３０Ｅ　（および両方向ポー
ト４３０Ｅの書込み部分）に対するデータ、アドレスお
よび書込みイネーブルはレジスタ・ファイル４３０の内
部に記録される。内部書込みパルスは自動釣に発生する
。

２つの読取りポートはそれぞれのデータ通路をレジスタ
またはラッチすることができ（共に同じであることが必
要）、それぞれのアドレスをレジスタまたはラッチする
ことができる。浮動小数点プロセッサ・モジュール１３
０で使用されている構成では、アドレスがマイクロコー
ドから直接に駆動されたときアドレスをレジスタし、デ
ータ・うッヂを透過に保持するようになっている。デー
タは１・Ｍ１’Ｙ　４４０とＦＡＬＵ　４５０の内部に
レジスタされる。

し／ジスタ・ファイルは、読取りと書込みアドレスが同
じであるときは、「ライト・スルー」モードで動作させ
ることかできる。このモードにあるときは、書込まれた
データは同じサイクルで読取りポートに現れるが、通常
読取り操作より約１０ｎｓ遅れて現れる。これは、再帰
たはスカラ計算で使用すると便利であり、その場合には
、バイブライン段数が減少するという利点が得られる。

読取リポート４３０Ｂ、読取リポート４３０Ｃ１および
書込みポート４３０Ｄに対する個々のアドレスはＦＰマ
イクロコードのフィールドから与えられる。これにより
、バイブライン処理の制約の枠内でｒｌ−ｒ２０Ｐ　ｒ
３型の計算を行なうことができる。

２重バッファリング高度の多重ポート高速レジスタ・ファイル４３０は、制
御プロセッサ・モジュール１１０と浮動小数点プロセッ
サ・モジュール１３０とをクリーンなインタフェースで
結ぶ上で不可欠な要素である。このレジスタ・ファイル
のアドレス空間は２重パンファとしてｌＪＪ＋　＜よう
に区画化されている。どの］）馬点においても、このレ
ジスターファイルの一方のバンクは制御フロセッサ　モ
ジュールとほぼ同期して稼動し、他方のバンクは浮動小
数点プロセッサ・モジュールと完全に同期して稼判する
。（Ｃ１）モジュールとほぼ同期して行なわれる操作に
ついては、下達する。この準同期操作は過渡的クロック
領域を提供するものと考えることができるか、高バント
幅インタフェースを得るときに役に立つものである。〉２バンクの割当てはハンドシェイキング・ロジックの制
御を受けて、同期点て入れ替えられる。

従って、このクロック境界の配置により、境界の方の側
を他方の側に影響しないで変更することが可能である。

このクリーンなインタフェースを通して、より高速でよ
り集積化された浮動小数点ヂッフ・セットに容性できる
ので、浮動小数点機構に独立性をもたせることができる
。（ハントシェイキング・ロジックの機能と使い方につ
いては、に１）そジュルと１１）モジュールとのやりと
りが説明されている個所で第２２図を参照して、さらに
詳しく説明する予定である。）従って、レジスタ・ファイル１１３０は通孔にデータと
結果をやりとりするときは、２重にバッファリングされ
る。しかし、第１８図と第】９図に示すような従来シス
テムでは、この２重バッファリングに柔軟性がない。従
って、制御プロセッサ・千ジュール＋１０と浮動小数点
プロセッサ・モジュール１３０は共に、レジスタ・ファ
イル４３０のどちらかのバンクにあるアドレスのどれで
もアクセスかでざる。アドレスが反対側のバンクからロ
ックアウトされないということは、以下の説明で明らか
にされるように、非常に利点がある。

ハードウェアへのアクセスはカットオフされないので、
レジスタ・ファイルにアクセスするためには（あるレベ
ルて）アドレスの全７ビツト（ＡＤ：Ａ６）を指定しな
かればならない。２重バッファリング操作か使用されて
いる場合は、実際には７１〜レスの６ヒツ１〜か必要で
ある（現在使用ＩＴＪ能なバンク内のアドレスを指定す
る）こめに）。２重バッファリング操作は実際には、最
」ニ位ア［−レス・ヒツトを動的に修飾することによっ
て達成される。モード信号は最上位アドレス・ビットか
どのように修飾されるかを示している。

従って、マイクロコードで指定されたレジスタ・ファイ
ル・アドレスはハードウェアによって自動的に修飾され
る。２重バッファリングは、浮動小数点プロセッサ・モ
ジュール１３０がレジスタ・ファイルのどちらの半分に
アクセスできるか、制御プロセッサ・モジュール＋１０
がどちらの半分にアクセスできるかを判断する「バンク
選択」信号によって制御される。このバンク選択信号は
マイクロコード・フィールドによって直接制御されない
が、制御プロセッサ・モジュール＋１０と浮動小数点プ
ロセッサーモジュール１３０がスワップ（交換）を要求
したときだけ切り替えられる（別のロジックによって）
。

２重バッファリングは、最上位アドレス・ピット（ＡＩ
Ｉ）の区画化を使用している。（これと対１（６的に、
第１０図には、ファイルのｍ語構造を示すために２フア
イルが並んで示されている。これは最下位ア１ヘレス・
ヒラｌ−（ＡＯ）に対応している。）各レジスタ・ファ
イル・７１〜レス（７ビツト）には２ビツト修飾子かイ
づいており、これにより次のアドレス・モートの１つが
選択される。

物理アドレス、これは修飾なしで指定されたアドレスを
使用する。

論理アドレス、これは自動ソフト２重バッファリングが
使用されているとき選択され、アドレスの最上位ビット
はバンク選択ビットによって置き換えられる。制御プロ
セッサ・モジュール１１０のレジスタ・ファイル・アド
レスでは、このビットが反転したものが使用されること
になる。

プレビュー゛これにより、浮動小数点プロセッサ・モジ
ュール＋３０は、バンクを交換し合ったり物理アドレス
指定を使用しなくても、バンク°の他方の側にあるデー
タを調へることができる。同期点を横切るとき語算パイ
プラインを一杯に保っためには、新しいデータへのアク
セスが必要ムご１２る（データが移入済みの場合）。し
かし、通名４はパイプライン化による遅延が起こるので
、現在のバンクに対するずへての結果が書き出されるま
ではバンクを交換し合うことはできない。このアクセス
・千−ドでは、読取りアクセスがレジスタ・ファイルの
反対側のバンクから行なわれてからバンクの交換が実際
に行なわれるので、この遅延は起こらない。これは、ア
ドレスの最上位ビットをバンク選択ビットを反転したも
ので置ぎ換えることによって行なわれる。

第２０図は２重バッファリングでアドレス修飾を行なう
ために使用されるロジックの概要図である。この図の右
側はレジスタ・ファイル４３０とＣＰモジュール１１０
とのインタフェースを示しており、左側はＦＰモジュー
ル１１０の残り部分とのインタフェースを示している。

従って、右側のデータ接続個所はボ”−ト４３０Ａ　（
第１６図に図示）に、従って、ＦＰ保持レジスタ４２θ
とキャッシュ・バス１４４に対応している。左側のデー
タ接続個所はポートｃｏｎ、ｃ、　Ｄ、Ｅ（第１ｂ図に
図示）に、従りて、マルヂフ“レクサ４４０、Ｆへ１．
Ｕ　４５０などに夕４応している。

右側の７トレス入力は、ＣＰマイクロア１−レス・バス
２１１ＡによってＷＣ５拡張部分４９０から呼び出され
たマイクロ命令から抽出されたデータ・フィールドに対
応している。左側のアドレス・フィールドはＦＰマイク
ロアドレス・バス４７３によってＦＰＷＣ５４７０から
呼び出されたマイクロ命令から抽出されたデータ・フィ
ールドに対応している。（レジスタ・ファイル４３０は
アドレス入力に対する内部パイプライン・レジスタをも
っているので、マイクロ命令ビットはレジスタされない
で入力される。）２つのアドレス修飾論理装置２０１０が示されている。

これらは、ＳＥＬおよび５ＥＬ−ｂａｒとの接続が反対
になっていることを除けば、はとんど同じである。従フ
て、ＣＰとＦＰが同じアドレスを論理モードでアクセス
しようとすると、それぞれの論理装置２０１Ｏのアドレ
ス修飾操作が行なわれた結果として、反対のへ６ビツト
出力アドレスが得られるので、２重バッファリング機能
か実現される。ア！・レス論理装置はＣ１１またはＦｌ
’マイクロ＝１−ト　フィルトの１つから取り出した７
ビツ１−・アドレスの上位ビット（八６）も受は取る。

また、２ビン１〜・モート信号も受は取る。

本好適実施例によれば、実際には、−とｊ［のアドレス
修飾論理装置２０１０がＦＰ側に実装されている（ポー
ト４３０Ｂ、４３０Ｃ１４３０Ｄに１つずつ）。

相補バンク選択信号ＳＥＬと５ＥＬ−ｂａｒはポート選
択ロジック２０２０から得られる。これらの２信号は、
ＦＰとＣＰモジュールが肱四バンク交換を要求すると反
対になる。（これを行なうロジックは以下で詳しく説明
する。）非レジスタ・ビットのセットアツプ時間短縮アドレス修
飾ロジック２０２０を実装する際に、第１７図に示すよ
うに、ある種の追加ロジックが追加されている。この追
加ロジックは一般的問題を解決するもので、多くの分野
で使用するのに適したものになっている。

「ビット・スライス」の多くのメーカはそれぞれのＩＣ
にパイプライン・レジスタを組み入れている。しかし、
チップに到達する前にマイクロ命令・ビットに対して行
なわれる処理をチップのセットアツプ時間に加える必要
がある。このような事態は、上述したソフト２重バファ
リング・システムを構築する際に起こっていた。その問
題とはアドレス修飾ロジック２０１０がレジスタ・ファ
イル・アドレスの最上位ビット（”八６”ビット）を処
理して論理的、物理的、およびプレビュー・モードでア
ドレス指定を行なうと、サイクル時間に余分のＩｏｎｓ
が付加されることである。（本好適実施例におけるよう
に）サイクル時間を３０ｎｓ以下にできるときは、これ
は非常に大きなオーバヘッドとなる。

従フて、第１７図に示すようなある種の追加ロジックが
余分のｆａｎｓをサイクル時間（多くのサイクルで）か
ら除くために採用された。これを行なうことができるの
は、アドレス指定モードがあるサイクルから次のサイク
ルまで同じままであるとぎである。その場合には、セッ
トアツプ時間はすでに前のサイクルて代価か支払われて
いる。しかし、マイクロコード・ア）・レスか変って、
新しいデータが書込み可能制御記憶機構（ＷｃＳ）でア
クセスされると、非レジスタ・マイクロコー１〜・ビッ
トは不安定になる。従って、セットアッフ時間が必要以
上に再び発生することになる。

第１７図に示すロジックは修飾アドレス・ビット定数を
別のレジスタ＋７４０に格納している。マイクロコード
から得たものではなく、古いへ〇値（レジスタ１７４０
からフィードバックされたもの）を使用することを選択
するために（マルチプレクサ１７３９を制御するために
フリップフロップ１７２ｏを使用して）、特殊なマイク
ロコード・ビット（”ｕｓｅｏｌｄ八６“と呼へ）が使
用されている。（マイクロコト・アセンブラを使用する
ときは、”ｕｓｅｏｌｄ　Ａ６”マイクロコード・ビッ
トはマイクロコード・アセンブラが自動的にセットする
ので、プログラマはその最適化について気にする必要は
ない。）マルチプレクサ１７３０はアドレス修飾ロジッ
クと同じＰ八りに１答ｌｌｌ１ｉされているので、マル
ヂブレクサは余分の遅延を引き起すことがない。

キャッシュ・バス　インタフェースと制御上述したよう
に、数値プロセッサ・モジュールの動作は多くの面で制
御プロセッサ・モジュール１１０の拡張部分によって制
御される。このロジックの大部分は物理的にＦＰモモジ
ュール上置かれているか、その制御は制御プロセッサ・
モジュール１１０　とＣＤバスとのインタフェースによ
って行なわれる。キャッシュ・バス・インタフェースは
、ブタ・キャッシュ・メモリ１４Ｑ　、ＦＰ保持レジス
タ４２０、およびレジスタ・ファイル４３０間のデータ
転送を管理するためにいくつかの部力に分かれている。

このインタフェースの主要部分は保持レジスタ４２０、
データ・キャッシュ転送ロジック、および局所転送バス
・ロジック２１１Ｏである。

保持レジスタ４２０保持レジスタ４２０は８個の３２ビツト・レジスタから
構成されている。（これらのレジスタは両方向であり、
各レジスタは読取り側と書込み側を備え、内部て並列に
なっている。）これらのレジスりは２５５ピッ１−かデ
ータ・キャッシュ・メモリ側に、６４ビツトだりかレジ
スタ・ファイル側にｌ、（るＪ：うに配置されている。

レジスタ・ファイル側の出力イネーブルは４グループの
レジスタから１つを選択して、レジスタ・ファイル４３
０　につなかる６４ビツト局所転送バス４２２を駆動す
る。（このインタフェースの動作については、あとて詳
しく説明する。）データ・キャッシュ転送ロジッ、クデータ・キャッシュ転送ロジックは主ポート上に置かれ
ており、ＣＰ転送ロジックの一部になっている。ここか
らは、モジュール選択アドレス（３ビツト）、出力イネ
ーブル、およびクロックか得られる。このロジックはキ
ャッシュ・メモリ＋４０と保持レジスタ４２０間の転送
を制御する。このモジュールが選択されると、出力イネ
ーブル信号は活動化されていると、保持レジスタ＋＋２
０　ｔ；イネプルしてデータがキャッシュ・バス１４４
を通って転送される。

局所転送バス制御ロジック局所転送バス制御ロジック２１１０は第２１図に示され
ている。このロジックは保持レジスタ４２０とレジスタ
・ファイル４３０間のデータ転送を受Ｃプ持つ。１つの
転送サイクルは、４つのマイナ・サイクルをもっており
、これらはレジスタ・ファイルとの間で転送できる４対
のＦ語に対応している。

これらのマイナ・サイクルは高速で動作する専用クロッ
クによって発生ずる。

転送りロック発生機構４１２転送りロック発生機構４１２からは、主転送サイクル期
間の間だけ転送りロック出力が得られる。

これは、ＣＰクロックと転送イネーブル・ビットが共に
「進行」条件を示しているときトリガされて動作する。

転送りロック発生機構はｃｐクロック発生機構２５０と
完全にではなく部分的に同期している。高周波数ＥＣＬ
回路が７０ＭＨｚオシレータに接続されており、ＣＰク
ロック発生機構が「進行」条件を示すまでは、高周波数
回路はループを続けているだけである。従って、高周波
数クロックの縁が現れると、「進行」条件がチエツクさ
れる。つまり、「進行」条件が高周波数クリックの多く
て１期間以内に検出されることになる。

進行条件が検出されると、転送りロック発生機構は高周
波発振入力の分割を始めて、主転送サイクルに対する転
送りロック出力を発生ずる。どの主転送サイクルが行な
われているかに応して、２から５までのクロック・ビー
トは主転送サイクル期間に発生する。クロック・ビート
は８個の保持レジスタすべてに結ばれている。これらの
レジスタへの順次アクセスは、上述するように、オーバ
レイされた自走ゼロ・パターンによって「位相」がとら
れる。

第４７図は転送りロック発生機構のタイミング関係の概
略図である。高速可変長クロック４８０は同図の下に示
されているが、これは計算機構４４０と４５０（レジス
タ・ファイル４３０のデータ・ポート４３〇八、４３０
Ｂ、４３０Ｃ１４３Ｈ１４３０Ｅと共に）の動作のクロ
ックをとるものである。その上に示されているのは、転
送りロック４１２の高速ＥＣＬループである。さらにそ
の上は、主転送サイクルで転送りロック発生機構４１２
を始動させる（ＣＰマイクロコード・クロックと共に）
イネーブル信号である。その上は転送りロックである。

その上はＣＰクロック発生機構２５０によって発生され
るＣＰマイクロコド・クロックである。

従って、転送りロック発生機構が働いているときは、中
間クロック・ゾーンが得られるので、ブタ・キャッシュ
・メモリ１４０（これはＣＰクロック発生機構２５０に
よ）て制御される）とレジスタ・ファイル４３０の内側
バンク（これはＦＰクロック発生機構４８０によって制
御される）間の転送が高速化される。

ＦＰＵとデータ・キャッシュ・メモリ間のクロック境界
は非常に重要な境界である。この境界はクロック位相境
界だけでなく、クロック周波数の大きな差にもまたがっ
ている。上述したように、さらに、この境界をまたぐ正
味転送バンド幅も非常に重要である。

本好適実施例セは、この境界は２つのスデッフでまたが
っている。

１・１）クロック領域から過渡的クロック領域への転送
はレジスタ・ファイル・インタフェースの２重バッファ
リングによって行なわれる。

保持レジスタ４２０かデータ・キャッシュ・メモリ１４
０への転送は全体がＣＰクロック領域内で行なわれる。

次に、このクロック周・波数差に関して注目ずへぎいく
つかの一般的事項を挙げておく。

マイカ転送サイクル継続時間と最小ＦＰサイクル時間と
の関係は偶然的なものではない。上述したように、ダイ
アシック演算のときにキャッシュ・バンド幅に最悪の負
担がかかることになる。例えば、ベクトル加算では、２
個のオペランドと１個の結果をレジスタ・ファイルとキ
ャッシュの間で転送しなければならない。レジスタ・フ
ァイルのＦＰＵ側では、２個のオペランドは並列に読み
出され、（これとパイプライン処理されて）その結果は
同時にレジスタ・ファイルに書き戻される。従って、最
悪の場合には、Ｂ１算機構のすべての計算サイクルごと
に、２語をレジスタ・ファイル４３０に書き込み、１語
を読み出さなＬＪればならない。

すへての演算がダイヤシックであるとは限らないが、多
くのアプリケーションでは、平均的にあまり有利とはい
えない。

過渡的クロック領域を使用する実施例では、上述したよ
うに、次のようにすることが最も好ましい。つまり、マ
イカ・サイクル継続時間をマイカ・サイクルごとに転送
される語数で分割して、ＦＰＵにおける計算サイクルの
最小継続時間の１／２ないし１７３倍の範囲にすること
が好ましい。しかし、２段インタフェースで過渡的クロ
ック領域を使用すると、この数値関係が満足されない場
合であっても、その利点が得られる。

過渡的クロック領域の利点は高速数値計算機構が使用さ
れているシステムに応用可能である。上述したクロック
・インタフェース・アーキテクチャによれは、この種の
機構をそれぞれのクロック領域に隔離できるので、可能
な限りの最大速度でクロックを動作させることがてきる
。例え（：Ｉ、このインクフェース　アーキテクチヤは
、高価な高速テクノロジ（ジョセフソン接合やＩＩＩ−
Ｖ装石テクノロジなと）における限られた数の計算機構
を大型コンピュータ・システムに組み入れるとぎに使用
可能である。

制御信号制御信号の数を少なく抑えるためには（入力端と出力側
の両方で）８個のＦ　ＲＤを保持レジスタ４２０からレ
ジスタ・ファイル４３０に転送する仕方にいくつかの制
約がある。これがなぜ必要なのかは、アドレスのことを
考えれは明らかである。Ｆ語が８個のときは、全体の柔
軟性が必要である場合には、８個のアドレスが別々に必
要になる。各アドレスに９ビツトを指定する必要がある
ので、アドレス情報は合計で７２ビツトになる。

入力制御信号には、次のものがある。

ル：データがレジスタ・ファイルから保持レジスタに転
送されるのか、あるいはその逆に転送されるのかを指定
する。

レジスタ・ア１−レス（６ビツ１−）　　これは、ブタ
かそこからレジスタ・ファイルとの間で転送される開始
アＩ−レスを指定する。このアドレスはマイナ転送サイ
クルごとに増分され、６４ビツトまで達すると、折り返
される。ＦＰＵ側からは、レジスタ・ファイル・アドレ
スは、６４ビツト語ではなく３２ピッ１−語を参り、―
するので、７ビツトであることにｔ１目すへぎである。

論理／物理アドレス修飾子　これはアドレスを修飾して
ソフト２重バッファリングを行なうかどうかを選択する
。

転送長さ（３ビツト）・これは転送されたＦ語の個数（
１８）を判断する。

転送開始（３ビツト）：これは８語のうち最初に転送す
るＦ語を指定する。これらのビットはマイクロコード・
フィールドでも、レジスタ・フィールドでも定義できる
が、Ｃへバス１１１の最下位ビットにすることも可能で
ある。転送開始＋転送長さ〉８ならば、Ｆ語の選択は折
り返される。

転送イネーブル・転送に関係する４つの浮動小数、占、
フ”ロセッサ・そジュールを１つ選１ｊくする。

レジスタ・ファイルと保持レジスタに対する制御信号に
は、次のものがある。

保持レジスタ群出力イネーブル（４）：６４ピツ］・・
データ・バスを駆動させるレジスタ２ｔｆを選択する。

転送方向かレジスタ・ファイル４３０から保持レジスタ
４２０に向う場合は、これらのイネーブルはいずれも活
動化しない。

保持レジスタ群クロック（８）：クロック・イネプルは
４つあり、これらはパターン１１１０．１１０１．１０
１１．０１１＋　（ｒ自走低パターン」）の順番になっ
ている。これらの４クロツク・イネーブルは６４ビツト
・レジスタ群を選択する。静的８ビツト・クロック・マ
スクは３２ビツト・レジスタのどの２つを実際にイネー
ブルさせて、局所転送バス４２２をアクセスするかを選
択する。（パターン内の開始位置は転送開始によって決
まり、パターンの数は転送開始と転送長さパラメータに
よって決まることに注意されたい。）ィクルごとに増分し、論理／物理アドレス修飾子に応し
て修０１１１される。

レジスタ・ファイル読取り／書込み制御（２）、各列の
レジスタ・ファイルごとに別の文字があるので、奇数個
の書込みが可能である。これらは転送長さとアＩ〜レス
からデコート化される。

（以下余白）転送の制約条（’Ｉ（７８語構造）上述したインタフェースによると、転送にいくつかの制
約がある。これらの制約を分かりやすく説明するために
、データがデータ・キャッシュ・メモリ１４０、保持レ
ジスタ４２０、局所転送バス４２２、およびレジスタ・
ファイル４３０の間でどのようにマツピングされるかを
明らかにする。

レジスタ・ファイル４３０はある種の缶詰構造になって
いる。つまり、ＦＰＵからは３２ビツト幅に見えるが、
局所転送バス４２２からはレジスタ・ファイル４３０は
６４ビツト幅に見える。

レジスタ・ファイル４３０と局所転送バス４２２間を２
語幅のインタフェースを使用して結び、８個のレジスタ
４２０に印加される転送りロック（実効）を４マイナ・
サイクル以下にすると、転送速度が最大化するので（静
的クロック・マスクが使用できる）非常に有利である。

しかし、ある種の奇数／偶数構造がファイル・アト、レ
ス構造に組み込まれるという副作用が生じる。

これを図式化して示したのが第４６図である。ＦＰ保持
レジスタの幅内の８個のＦ　Ｗ！ｊは相反向ぎに陰影を
イ」りて、どれが偶数で、どれか奇数であるかを示して
いる。２イ８語が転送されると、転送された任意の偶数
Ｆ語（ＷＯ１Ｗ２、Ｗ４．Ｗ６）はレジスタ・ファイル
４３０の左側にマツピングされる。従りて、これらはＦ
ＰＬＩから見ると、偶数レジスタ・ファイル・アドレス
にマツピングされる。これに対応して、転送された任意
の奇数Ｆ語はレジスタ・ファイル４３０の右側にマツピ
ングされるので、ＦＰＬＩから見たとき、奇数レジスタ
・ファイル・アドレスにマツピングされる。

このことは、それ程深刻ではないが、（キャッシュ・メ
モリ１４０からの一連の分散読取りアクセスにおいて）
すべての転送が偶数データ・キャッシュ・アドレスから
の場合には、レジスタ・ファイル４３０内のアドレスの
半分だけが使用できることを意味する。

もっと重要なことは、１個のＦ語（例えば）計算アドレ
スから転送される場合には、データがレジスタ・ファイ
ル内の偶数または奇数アドレスで終結する可能性がある
ので、このデータを正しい側から（ＦＩ’Ｌｌに）アク
セスさせるようなプログラム・ステップを使用する必要
があることである。

本好適実施例によれば、この種の問題を回避するために
ユーザが選択できる５つのオプションか用意されている
。つまり、１、ＣＰ千ジュール１１０はＤＣＭでデータを往復でき
るので、転送されるどのデータもＤＣＭ内の偶数アドレ
スから開始する。

２、転送ロジックは状況ビットをもっており、最後の転
送が偶数アドレスに対するものか、奇数アドレスに対す
るものであるかを示すようになりている。ＦＰロジック
はこの状況ビットをテストできるが、これから得られる
のは、最後の転送に関する情報だけである。

３．２重書込みサイクルをデータ有効フラグと一緒に使
用できるので、語アドレスの偶数／奇数特性をある個所
で無視させることが可能である。つまり、本好適実施例
でレジスタ・ファイル４３０に実際に使用されているメ
モリには、データの１６ビツトごとに２個のパリティ・
ビット記憶位置がある。本好適実施例では、パリティ検
査は採用されていないのて、これらの追加ビットは他の
目的に使用可能である。特に、これらのビットはデータ
と共に「データ有効」フラグを送るために使用できる。

従って、保持レジスタ４２０からの書込みはすべて対の
保持レジスタから対のＦ語をレジスタ・ファイル４３０
の両側に書き込むことになる。

４　、ＣＰモジュール１１０によって書き込まれるレジ
スタ・ビットは現在の語記憶位置の偶数／奇数状況を示
すために使用できる。ＦＰモジュールはこのレジスタ・
ビットをテストして、条件付ぎ分岐を実行することがで
きる。

５、ＣＰモジュール１１０はレジスタ４７８にある開始
アドレスを変更することで、ＦＰに正しい語の偶数／奇
数状況を知らせるようにＦＰプログラミングを変更する
ことができる。

別の方法としては、専用ハードウェアを追加して、語の
交換を即時に行なう方法がある。しかし、この方７去は
、専用へ−１−ウェアによって中云送′１１７に遅延が
増加するので（交換−・）−るか否かに関係なく＞ｔｉ
了ましくなし＼。

この転送制御では、非連続アドレスを１回の主転送サイ
クル内で転送することかできない。例えは、ＷＯとＷ２
を保持レジスタからレジスタ・ファイルに転送するため
には、２つの主転送サイクルが必要になる。しかし、Ｗ
ｌも一緒に転送できるならば（それが使用されない場合
であっても）主転送サイクルは１つだけで十分である。

データをレジスタ・ファイル４３０からキャッシュ・メ
モリ１４０に転送するときも、分散書込みが行なわれる
ときと同じような考慮が必要になる。

この場合の好ましい方法は、レジスタ・ファイルの両側
にデータを同時に書き込むことである。つまり、第４Ｂ
図に示すように、２つの（物理的には別の）レジスタ・
ファイル部分４３０と４０３゛は北メイネーブルできる
ので、結実用バス４３３から書き込まれたデータは偶数
語と奇数話の両方に書き込まれることになる。この重複
データが保持レジスタ４２０に＋ｉＦぎ出されるとぎは
、これらの８個全部に同時に書各込むことかて各る。（
この機能はマイクロコード内の１ｌｌｌ　［：Ｉｏｃｋ
　ＡＬＩＬビットによって活動化される。）保持レジスタ／転送りロックの動作上述したように、多くて４個のビートで転送イネーブル
を行なうクロックは保持レジスタ４２０　とレジスタ・
ファイル４３０間の転送で使用される。

（本好適実施例では、このクロックは実際には主転送サ
イクルごとに５個までのビートをもつことができる。そ
のうち４個のビートは保持レジスタ・バンクのそれぞれ
の対を活動化し、５個目の位相はバイブライン・オーバ
ヘッドの余裕分となっている。実際の動作では、このク
ロックの位相は約３０ｎｓである。従って、主サイクル
は約＋５０ｎｓである。（勿論、これらの時間は変更が
可能である。）このクロック構造には、缶詰転送アーキテクチャをキャ
ッシュ・バス１４４　と保持レジスタ４３０間のインタ
フェースで使用すると、大きな利点が得られる。転送ロ
ジックには保留レジスタ＝１３０は２語幅に見えるので
、転送１榮作を８１多重化てはｌ。

く、４１多重化として扱うことかてぎる。

ＦＰプログラム制御第４Ｃ図は本好適実施例において、ＦＰマイクロコト・
アクセスとデコート化で使用されるロジックを示してい
る。

マイクロ命令の順序付け（シーケンシング）本好適実施
例では、数値処理モジュール１３０は高度に統合化され
た「シーケンサ」を使用していない。その代わり、実行
ずへきマイクロ命令のアドレスを定義し、マイクロ命令
をデコート化する機能が低レベルの統合化によって実装
されて、最大高速化を図っている。書込み可能制御記憶
機構は、マイクロ命令アドレス入力によってアクセスさ
れるマイクロ命令を格納している。マイクロ命令アドレ
スのソースは次アドレス・ロジック４７２によって選択
され、このロジックには条件コート入力がマイクロコー
ド語のデコートによって得た出力と共に入力される。

マイクロア１〜レスは、通常動作時には（つまり制御プ
ロセッサ・モジュールやホストによる介入とは別に）４
つのソースの１つから得られる。これらのソースとは、
「真」アドレス・レジスタ４７４、「偽」アドレス・レ
ジスタ４７５、スタック・レジスタ４７Ｂ、開始アドレ
ス・レジスタ４７９である。

どの命令にも「真」アドレス・フィールドと「偽」アＩ
−レス・フィールドがある。これらの２アドレスを組み
合せることにより、条件付きジャンプが可能になる。「
真」アドレスだけが無条件ジャンプと命令「継続」を可
能にする。

これを行なうには、マイクロ命令４７１のある種のフィ
ールドが２つのレジスタ４７４　と４７５に送り込まれ
る。これらのレジスタは「真」と「偽」アドレスのバッ
ファとなるので、論理テストの結果に応じて、一方また
は他方のアドレスが次のマイクロ命令アドレスとして逆
ロードすることができる。

オンチップ・バイブライン・レジスタを使用しないマイ
クロコード・ビット用として、追加のしラスタ４フロが
用意されている。

スタック・レジスタ４７８スタック・レジスタ４７８はＦｌ＋プログラム制御の機
能を強化するものである。これから得られる出力はマイ
クロアドレス・バス４７３に送出され、入力はマイクロ
命令バス４７１から得られる。これについては下達する
。

しかし、ＦＰモジュールの高速マイクロコー１−・アー
キテクチャで使用されるスタックに要求される条件はい
く分通常とは異なりたものである。本好適実施例による
スタックは必要とする後入れ先出しくＬＩＦＯ）操作を
高速に行なうだけでなく、デバッグに非常に役立つ柔軟
性を備えている。この機能を得るためには、第３９図に
示すように、ある種の新規構造が要求される。

スタック機能を実装するのに都合のよい方法はレジスタ
・ファイルを使用し、その出力イネーブル信号と書込み
イネーブル信号をアドレス・カウンタに結び付けて、”
ｐｏｐ”　（読取り）操作が行なわれるたびにカウンタ
を減分し、”ｐｕｓｈ”（書込み）操作が行なわれるた
びにカウンタを増分することである。

中心部分３９２０は多段パイプライン・レジスタであり
、これはＡＭ１１社から市販されている（八ＭＤ２９５
２０）。この部分は４個のバイブライン化されたレジス
タ３９２１と、出力を得るためにレジスタ３９２１の１
つを選択するために使用できる出力マルチプレクサ３９
２２とを備えている。（この種の装置の通常動作モード
はＦＩＦＯか、一定の遅延を得る動作モトのどちらかで
ある。）図示の実施例では、このレジスタの制御機能はＬＩＦＯ
操作を実現するために、ＰＡＬ　３９１０の制御の下で
使用される。ＰＡＬはコマンド信号を受けてスタックを
ポツプまたはブツシュする。読取りスタック入力も用意
されているので、（主に診断目的）スタックの状態を無
変更のまま読取ることができる。このモードで使用する
ために用意されたのがオフセット入力であり、これは最
上段レベルを基準にしたスタック・レベルを読み出すた
めに使用できる。

スタック・レジスタの出力はマイクロアＩ・レス・バス
１１７３に結ばれている。スタック・レジスタへの入力
は偽アドレスによって得られるが、その理由について以
下説明する。

サブルーチンの動作スタック・レジスタ４７８はサブルーチン動作を強化す
る機能を備えている。サブルーチンを呼び出すマイクロ
コード命令はサブルーチン・アドレスを真フィールドに
、戻りアドレスを偽フィールドに記述する。この命令の
短フィールドには、フッシュ・コマンドも記述されるの
で、スタック・レジスタは「偽」アドレス出力を格納す
る。サブルーチンの実行が終ると、ポツプ・コマンドが
スタック・レジスタをイネーブルして、戻りアドレスを
マイクロ命令バス４７３上に出力させる。

従って、スタック・レジスタ４７８が４レベルであるの
で、サブルーチンを４レベルまでネストすることができ
る。

クロック発生機構４８ＱＦＭＰＹとＦＡＬＵでのサイクル時間は命令が異なると
、サイクル時間も異なる。サイクル時間を命令に応して
調整するＪ：うにすると、８１算時間が最適化されるの
で都合がよい。ＦＡＬＵ演算とＡ１精度乗算との間の差
が最大である（１５ｎｓ）。

ＦＭＰＹには除算や平方根のように実行時間が長い命令
があり、その場合には、実行時間はそれぞれ２００ｎＳ
と３００ｎｓである。これらの実行速度の遅い命令用に
２つのオプションが用意されている。

１つは、サイクル長さを該当する量だけ延長するオプシ
ョンである。

もう１つは、実行時間の長い命令が進行中にＦＭＰＹに
対するクロック・イネーブルをディスエーブルするが、
その命令とデータ・ストリームを通常のデータ速度でＦ
ＡＬＵに送り続けるオプションである。これにより、い
くつかのＦＡＬＵ演算を除算演算の陰に隠すことができ
るので、ある種のアルゴリズムにとっては好都合である
。

クロック発生機構はマイクロコード・クロックとスクラ
ッチパッド・メモリに対する書込みゲートの２つの波形
を発生する。クロック発生機構が発生ずる最小サイクル
時間のＪρざは２１ｎｓてあり、これは１′υ大サイク
ル時間の９８ｎｓまて７１１Ｓ刻みで変えることか回能
である。本好適実施例では、実際の最小サイクル時間の
長さは２８ｎｓである（これはＷＯ３メそり・アクセス
時間か制約要因となっているためである）。ＦＡＬＵ演
算のサイクル時間の長さは２８ｎｓであるか、単精度乗
算演算では４Ｉｎｓである。

クロック発生機構はＥＣＬステー１・・マシンとして実
装されており、入力周波数か１４０ＭＩＩｚで動作して
タイミング分解能を得ている。このＥＣＬステト・マシ
ンをＴＴＬ順序付りロジックおよび高速計算機構と併用
すると、著しい利点が得られる。

（上述したように、レジスタ・ファイル４３０　と計算
機構４４０．４５０は内部にＥＣＬが実装され、周辺に
ＴＴＬが実装されている。）クロック発生機構は以下に挙げた制御入力を受は取るこ
とかできる。つまり、ＶＭＥインタフニスからでも（つ
まりホストから）、ｃｐモジュールからでも受り取るこ
とかてぎる停止または開始コマンド、マイクロ命令バス
４７１からの長さ入力フィール１へ、「待ち状態」　（
またはＣＰが開始アドレス・レジスタを強制的に次のＦ
ｌ’マイクロサイクルに対するマイクロア１〜レス・ソ
ースにするときはもっと長いサイクル）を指示するスト
レッヂ入力、およびクロック発生機構にも結ばれていて
、即時停止を指示する中断点ビットである。

上述したように、ＣＰ拡張ロジックにも転送りロック発
生機構４１２かある。このクロックはクロック発生機構
２８０とは無関係である。（しかし、これらのクロック
発生機構は共にＴＴＬクロック発生機構内にＴＴＬロジ
ック対を駆動するＥＣＬロジックを使用する利点を生か
している。）マイクロコード短縮ＦＰモジュール１３０の動作の注目すべき特徴の１つは
、短縮マイクロコードを使用していることである。つま
り、ＷＯ２４７０とのインタフェースにある種のロジッ
クが用意されており、マイクロ命令のあるフィールドを
以前にレジスタに格納された値で即時に置き換えられる
ようになっている。

本好適実施例では、この方法て置き換えられるフィール
１−は演算指定子である。しかし、他のシステムでは、
他のマイクロ命令フィール１〜をこの方法で置き換える
ことも可能である。

従フて、例えは、２個の配列を３個目の配列上にマツピ
ングする演算（例　Ｃ１・Ａｉ　＋　［ｌｉ）の場合は
、この種の演算列が開始される前に命令レジスタに演算
指定子（例　”八ＤＤ”）をロートすることが可能であ
る。この演算列はそのあと、演算を直接に指定していな
かったコートに記述されることになる。

このロジックは第４５図に示されている。命令レジスタ
４５１Ｏには演算指定子（８ビツト）がロートされる。

この演算指定子はＷＯ２４７０に保管されているマイク
ロ命令のフィールドの１つに対応している。

”Ｕｓｅ　ＩＲ”ビット（これはｃｐモジュール１１０
によってレジスタに書き込まれているので、あまり変更
されることがない）を受けると、ＰＡＬ　５４２０は出
力コマンド４７０Ｂをイネーブルするか、命令レジスり
４５１Ｏをイネーブルするかを選択する。

”　Ｕｓ　ｃ　ｌ　ＩＩ　”ピッ１〜がマイクロ命令の
あるフィール１〜に割り当てられていた場合は、これは
サイクルごとに変わる可能性がある。しかし、この場合
には、どの指定子を使用するかをデコートするときに（
そのあとそれをイネーブルするときの）余分の遅れが生
しるので、変更が行なわれたサイクルではサイクル時間
が長くなる。

ＷＯ２４７０は、本好適実施例では、実際には各々か４
ビツト幅の２６個の集積回路メモリから物理的に構成さ
れている。従って、これらの物理メモリの２つに演算指
定子フィールドの８ビツトが保管される。これらの２メ
モリは部分４７０Ｂで示され、ＷＯ２４７０の残りのフ
ィールドを保管するメモリは４７〇八でボされている。

命令レジスタ４５１Ｏはそれを（ＣＰマイクロコードの
中で）ＣＤバスのソースまたは宛先と指定することによ
って、ＣＤバス１２２から読み書きすることができる。

ＰＡＬ　４５２０には入力の別ビットも送られるので、
そのバイパス操作をマイクロコードのローＦ　ｌｆ４作
時にディスエーブルすることが可能である。

マイクロコードの並列ロート第２９図はＷＣＳ　１１７０がどのように幅広ギャッシ
ュ・バス１４１１　とのインタフェースとなっているか
を図式化して示したものである。６４ビット局所バス４
２２はＦＰ保持レジスタ４２０とレジスタ・ファイル４
３０のポート４３〇八とをホ吉んでいるが、マイクロ命
令データ・バス４７１にふる下がっている直列シャドウ
・レジスタ４８１　にも接続されている。（他の個所で
詳しく説明されているが、これらの直列レジスタは制御
記憶機構４７０とマイクロ命令をホストから送るとき使
用される直列ループとを結ぶインタフェースになってい
る。）この追加の接続は、マイクロコードのオーバレイを非常
に高速に変更できるようにするので、数値プロセッサ・
モジュール１３０で特に利点が得られる。

本好適実施例では、直列シャドウ・レジスタ４８１は実
際には、物理的に分離された２つのレジスタ１１８１八
と４８１１１からなる構成になっている。これらのレジ
スタは制御記憶機構４７０のデータ・ポートと両方向で
結ぶインタフェースになっているたりてなく、局所バス
４２２からのデータも受は取ることができる。上で触れ
たように、ＣＰ拡張ロジック内のマイクロ命令フィール
ドは、局所バス４２２のデータ宛先を示して、この読取
りを指示できるビットが人っている。

上述したように、各ＦＰマイクロ命令は１０４ビツト幅
である。しかし、直列インタフェース・ループを巡回す
るデータの自動シフトに合わせるために、シフト・レジ
スタ４８１は１１２ビツト長になりている。つまり、命
令ビットの数は次の偶数の１６の倍数に丸められて、イ
ンタフェースにあるシフト・レジスタの長さが定義され
ている。本好適実施例では、レジスタ４８１Ａは６４ビ
ット幅であり、レジスタ４８１Ｂは４８ビット幅である
。

レジスタ４８１　にマイクロ命令がロードされると（局
所転送バス４２２の３マイナ転送サイクルで）これらは
命令をＷＣＳ　４７０に逆ロードするように駆２　　Ｑ
　　ｎ動される。このためには、アミルレスな１１）マイクロ
アドレス・バス４７３に送出する必要があり、また書込
みイネーブル信号をＷＣＳ　４７０に送る必要がある。

直列ローディングでは、ホストはＣＰマイクロアドレス
・レジスタを使用して、ロート（または読み取る）べき
ＦＰ　ＷＣＳのアミルレスを格納し、このアドレスをＦ
Ｐ　ＷＣＳあてに送る。（Ｃ１）マイクロアドレス・バ
ス２１１＾からの入力は第４Ｃ図の上方に示されている
バッファからＦＰマイクロアドレス・バス４７３に送り
込まれる。）並列ロード・モードでは、ＣＰは目標アドレスを開始レ
ジスタ４７９に入れる。

ホストとのインタフェースとなる追加のロジックも用意
されている。このロジックにより、マイクロ命令を制御
記憶機構４７０に対して読み書きすることができる。こ
の機能は詳しく下述する予定である。

ＦＰマイクロコード・ルーチン実行の始動ＦＰモジュー
ルが起動するとき、これは下述するＦＩ’Ｗ八［Ｔ／Ｃ
ＰＷＡ１１’ハンドシェイキング・ロジックにＪ：す、
通常待ち状態に入る。ＦＰモジュールで実行されるルー
チンを始動するには、ＣＰマイクロコードのあるビット
を使用して、開始レジスタ４７９に保持されているマイ
クロ命令アドレスをＦＰマイクロ命令アドレス・バス４
７３上の次のアイクロアドレスとして使用させることが
できる。この処置は下述するようにモジュール選択によ
りて修飾される。

ＦＰモジュールの選択最上位レベルでは、浮動小数点プロセッサ・モジュール
１３０を制御するためにはその前に選択しておかなけれ
ばならない。単一モジュール構成では、ＦＰモジュール
は常時選択されているので、以下に述べることの中には
、適用されないものがある。しかし、複数モジュール構
成では、必要とするＦＰモジュール（またはアルゴリズ
ム高速化機構）を先に選んでおかないと、その制御を行
なうことができない。複数のＦＰモジュールを一度に選
んで、データまたは情報をＦＰモジュールのサブセット
に同報ＩＪｉ１信することか可能である。［（）モジ−
フルは次の３通りの方法で選択てぎる。１つは、以前に
制御レジスタに格納されている３ヒツ１〜値を使用する
方法である。２番目は、マイクロコ［−・フィールドを
使用する方法である。最後は、好ましさの点で劣るか、
異なるモジュールの各々にあるＣＰ拡張ロジック部分に
独自のマイクロ命令・ストリームを同期して実行させ、
アクセス仲裁をマイクロコードで行なう方法である。使
用する方法はサイクル単位で変更することが可能である
。

あるＦＰモジュールが選択されると、それを制御する方
法は制御レジスタ（長期的な制御情報かロードされてい
る）と専用マイクロコード・ピッ１〜の間で分割されて
、サイクルごとに制御が行なわれる。サイクル別制御の
殆どは、下述するようにデータ・キャッシュ・メモリ・
インタフェースとそのモジュール上のレジスタ・ファイ
ル間のブタ転送を取り扱う。

モジュール選択は第２３図に図式化して示されている。

マルチプレクサ２３４０はモジュール１０に対してどの
入力を使用するかを選択する。デコー１−・ロジック２
３１０　（これはモジュール＋３０または１３０にある
ＣＰ拡張ロジックの一部である）はその特定モジュール
でのスイッヂ設定値と突き合せて、同報通信されたモジ
ュール・アドレスをテストする。修飾ロジック２３２０
はそのテスト結果に応して、下述するように、局所ＷＣ
５拡張部分からの各種マイクロ命令フィールドを修飾す
る。

制御レジスタ制御プロセッサ・モジュール１１０は、次のレジスタに
読み書きすることができる。

転送制御レジスタ：転送制御レジスタは保持レジスタ４
２０（データ・キャッシュ・メモリ・インタフェースに
ある）からレジスタ・ファイル４３０に転送されるデー
タ転送に影響を与える制御信号を一ケ所に収集するもの
である。ハードウェアの負担を軽くするために、他の信
号もいくつか収集される。

使用される制御信号には、次のものがある。

転送開始（３）、このフィールドは保持レジスタ７１丁
の８レジスタのうちのどれを最初に中云送するかを選択
する。これはマイクロ命令の一部として指定することも
、データが取り出されたデータ・キャッシュ・メモリ・
アドレスに基ついて自動的に指定させることも可能であ
る。

転送長さ（３）：このフィールドは、保持レジスタとレ
ジスタ・ファイル間で転送する詔の数を指定する。最大
８語まで転送が可能である。

転送タイプ（１）：このビットは転送か保持レジスタと
レジスタ・ファイル間で行なわれるのか（０）、保持レ
ジスタからＦＰモジュールのＷＣＳパイプライン・レジ
スタに行なわれるのか（１）を選択する。

後者の機能はＦＰモジュール・メモリの並列ロート時に
使用される。

ループバック制御（１）：このビットは、書込み保持レ
ジスタ内のデータを、レジスタ・ファイルに先に書き込
むことなく、直接に読取り保持レジスタに複写すること
を可能にする。これの主な用途は診断および状態格納と
復元操作である。

１榮作選択［１）　　このピッ１−はハート布線機能か
なく、ＦＰのシーケンサに対してテストか可能である。

このビットを使うと、制御プロセッサ・モジュール１１
０は、現在実行中のルーチン内の２つの１５２作の１つ
を実行するようにＦＰに通知することができる。例えは
、このビットは、偶数アドレスにあるデータ（奇数アド
レスにあるデータではなく）を計算て使用するように指
定するために使用できる。

命令レジスタ選択（１）：このビットはＷＯ２にあるマ
イクロ命令フィールドでなく命令レジスタ（後述）を使
用させて、浮動小数点ＡＬＵと乗算機構の動作を制御す
るものである。

マスク・エラー（１）、このビットはＦＰエラー条件（
ＦＰマイクロコードによって判断される）が制御プロセ
ッサ・モジュール１１０のシーケンサに割込みを引き起
すのを禁止する。禁止されても、ＦＰエラー状況は通常
条件コード選択プロシージャでテストすることが可能で
ある。

行なわれるときは、ホス１−・コンピュータは１・１）
のサブルーチン・スタックにアクセスする必要がある。

スタックへのアクセスが可能であるときは、このフィー
ルドがどのスタック項目を読み取るかを選択するために
使用される。アクセスされるスタック項目はスタック・
ポインタが指している位置を基準にしたものであること
にｄ−意されたい。

ＦＰ制御レジスタ：ＦＰ制御レジスタは並列マイクロコ
ード・ロード制御、割込みマスキング、クロック制御お
よびマイクロアドレス選択フィールドを一ケ所に収集す
る。

クロック制御（２）：このフィールドを使用すると、制
御プロセッサ・モジュール１１０はＦＰのクロックを制
御することができる。ＦＰクロックは動作させたままに
することも、停止させることも可能である。クロック制
御フィールドにある追加ビットは、ＦＰマイクロコード
・クロックが制御プロセッサ・モジュール１１０のマイ
クロコード・クロックを使用して、ＦＰを制御プロセッ
サ・モジュール１１０と同期して稼動させることを選択
するために使用されていたものである。

ＦＰマイクロコード・７１−レス・ソース（２）・この
フィールドにより、制御プロセッサ・モジュール＋１０
はＦＰに使用させるマイクロコード・アドレスを次のう
ちの１つにすることを選択でざる。

ＦＰシーケンサ出カニこれはＦＰがマイクロコードを実
行させるとぎの通常のマイクロアドレス・ソースである
。

開始アドレス・レジスタ：これは並列マイクロコード・
ロード時に開始アドレス・レジスタを選択する。（ＣＰ
モジュール１１０またはホストがＦＰモジュール１１０
にマイクロコードの実行を特定のアドレスから開始させ
ることを指示するときは、別の仕組を用いて開始アドレ
ス・レジスタが選択される。）スタック出力強制：これは、診断とマイクロコード・デ
バッグ時にサブルーチン・スタックへのアクセス権を得
るために制御プロセッサ・モジュール１１０によって使
用される。

割込みマスク・これらの４ビツトは、ＦＴ’でどの事象
が起ぎたとき、［１）に割込みを引き起すかを制御プロ
セッサ・モジュール＋１０に選択させるものである。こ
れらの事象には、中断点、（：ｐＷＡＩ’ｒ、ＦＰＷＡ
ＩＴ、レジスタ・ファイル交換、ＦＰエラーがある。割
込みが引き起されると、対応するマスク・ビットは一時
的にクリアされて、割込み要求かリセットされる。

並　マイクロコード・ロード制御（５）このフィルドに
は、ＷＣ５書込みイネーブル、ＷＣ５出カイネーブル、
診断シフト・レジスタ・モード、および信号中のクロッ
クと直列データを制御する個別ビットがある。並列マイ
クロコード・ロートは以下で詳しく説明するように、制
御プロセッサ・モジュール１１０によって制御される。

浮　小数点直列アクセス・ループ（３）、浮動小数点Ａ
ＬＵと乗算機構を通して稼動する直列ループは両チップ
の内部状態をアクセスしたり、ある種の新しい状態情報
をロードしたりするとき使用できるものである。内部レ
ジスタとフラグはすべてこの方法てアクセスができる。

この直列ループを制御するために、制御プロセッサ・モ
ジュール１１０は直列そ一ト、直列データ・イン、直列
クロックの３つの制御信号をもっている。直列クロック
はこのレジスタ・ビットから直接に駆動されるので、必
要とする立上がり縁と立下がり縁を発生ずるためには制
御プロセッサ・千ジュール１１０に切り替えさせる必要
がある。

開始アドレス・レジスタ・制御プロセッサ・モジュール
１１０は、ジャンプ開始アドレス・マイクロコード・ビ
ットが使用されるときＦＰにその実行を開始させようと
するマイクロコード・ルーチンのアドレスを開始アドレ
ス・レジスタにロードする。このレジスタは並列マイク
ロコードの実行時にロードすべきＷＣ５記憶位置のアド
レスを保持するためにも使用される。

命令レジスタ（８ビツト）　二制御プロセッサ・モジュ
ール１１０はＷＣ５から取り出した浮動小数点ＡＬＵと
乗算機構の命令を無視して、独自の命令を代用すること
ができる。命令レジスタ４５１０　（第４５図に図示）
はこの命令を保持する。これの利点は制御プロセッサ　
モジュール１１０か必要と−・ｊ−る特定タイプの４所
に合わせて汎用マイクロツー１〜ルーヂンをカス１−マ
イズできるので、非児にに＜似たアルゴリズムで使用さ
れるＷＣＳスペース量を大幅に節減てぎることである。

状況レジスタ（ソースのみ）：これはＦＰモシュルにあ
るある種の内部情報をアクセスするために診断とマイク
ロコード・デバッグでのみ使用される。アクセスできる
状況には、転送時に使用されるレジスタ・ファイル・ア
ドレスと保持レジスタ開始アドレスおよび問題状況があ
る。

マイクロコード語の形式ＦＰマイクロコード形式の主要フィール１−は第４Ｄ図
にその概要か示されている。マイクロコード語の詳しい
定義は上述する。＊印の付いた項目はＷＯ２４７０から
直接に取り出されるので、これらが制御する装置の内部
バイブライン・レジスタを使用する。フィールド別のビ
ット数はかっこ内に示されている。

真７１〜レス（１４）：　このフィールドは通祁の順次
プログラム実行時（例６命令継続）にジャンプする次の
アドレス、条イ９イ」きテストが真であるときジャンプ
するアドレス、およびジャンプ・サブルーン命令のサブ
ルーチン・アドレスを収容している。

偽アドレス（９）÷−このフィールドは条件付きテスト
が偽であるときジャンプする次のアドレスとジャンプ　
サブルーチン命令のサブルーチン・アドレスを収容して
いる。

読取りアドレスＸ　（９）　牟このフィールドはデータ
が×”ポートから読み取られたり、そのポート上に送出
されるレジスタ・ファイル内のアドレスを指定する９ビ
ツトを保持している。物理アドレスは９ビツトのうちの
７ビツトに入れられ、他の２ビツトはアドレスをどのよ
うに修飾するかを選択する。オプションには、修飾なし
く物理）とソフト２重バッファリング（論理とプレビュ
ー）がある。

読取りアドレスＹ（９）＊このフィールドはデータが”
Ｙ”ポートから読み取られたり、そのポート上に送出さ
れたりするレジスタ・ファイル内のア１ヘレスを指定す
る９ビツトを保持している。物理アドレスは９ビツトの
うちの７ビツトに入れられ、他の２ビツトはアドレスを
どのように修飾するかを選択する。オプションには、修
飾なしく物理）とソフト２重バッファリング（論■里と
プレビュー）がある。

書込みアドレス（８）・このフィールドはデータか書き
込まれるレジスタ・ファイル内のアドレスを指定する８
ビツトを保持している。物理アドレスは８ビツトのうち
の６ビツトに入れられ、他の２ビツトはアドレスをどの
ように修飾するかを選択する。オプションには、修飾な
しく物理）、ソフト２重バッファリング（論理）、ソフ
ト２重バッファリング（プレビュー）がある。このアド
レスは偶数アドレスに１つ、奇数アドレスに１つの対の
レジスタを選択する。レジスタの書込みは２個の別々の
書込みイネーブル・ビットによって制御される。（この
機能を使用すると、上述したように、同じ結果をレジス
タ・ファイルの偶数側と奇敵側の両方に入れておくこと
かできる。）このアＩ〜レスは同じデータをレジスタ・
ファイルに入れるために使用される「ループバック」書
込みボ１〜でもイ吏用される。

偶数書込みイネーブル（１）このビットが活動している
とき、データは偶数レジスタ　ファイル・アドレスに書
き込まれる。

奇数書込みイネーブル（１）：このビットが活動してい
るとき、データは奇数レジスタ・ファイル・アドレスに
書き込まれる。

浮動小数点演算（８）中：これは実行したい浮動小数点
または整数演算を指定し、ＦＭＰＹ　４４０とＦＡＬＵ
４５０の両方で共用される。使用される特定部分別の命
令セットと命令コードの詳細はメーカのブタ資料に記載
されている。

ＦＭＰＹイネーブル制御（４）、このフィールドはブタ
の内部多重化と、人出力レジスタのローディング、つま
り、Ｘポート・マルチプレクサ制御（”Ｘ”ポートは最
初のオペランド・バス４３１に結ばれたポートである）
、イネーブルＸポート・しジスタ・データ・ロード、イ
ネーブルＸポートレジスタ・データ・ロー１−（”Ｙ”
ポートは第２のオペランド・バス４３２に結ばれたポー
トである）、イネーブルＺレジスタ・ロード（”２”ポ
ートは結実用バス４３３に結ばれたポートである）を制
御する。

ＦＡＬＵ　４５０イネーブル制御（５）・このフィール
ドはデータの内部多重化と人出力レジスタのローディン
グ、つまり、Ｘポート・マルチプレクサ制御、Ｙポート
・マルチプレクサ制御、イネーブルＸポート・レジスタ
・データ・ロード、イネーブルＸポート・レジスタ・デ
ータ・ロード、イネーブルＺレジスタ・ロードを制御す
る。

サイクル長さ（４）：命令のサイクル長ぎを定義する。

これらは２８ｎｓから９８ｎｓの範囲であり、７ｎｓ刻
みで定義できる。

（以下余白）１：　Ｍ　Ｐ　ＹまたはＦＡｌ、Ｕ状況選択（１）傘・
ＦＭＩ’Ｙ４４０またはＦＡＬＵｌ１５０のどちらかを
選択して状況バスを駆動する。

条件コート選択（５）・テストすべき条件を次の中から
１つ選択する。つまり、真強制（省略時の条件）　、　
ＦＰＷ八Ｉへ、桁上げ（ＦＡＬＵ）、ゼロによる割り算
（ＦＭＰＹ）、問題状況（ゼロによる割り算）、問題状
況活動、ＣＰオプション・ビット、Ｘデータ有効、Ｙデ
ータ有効、最後に転送されたデータのアドレス（つまり
、偶数か奇数）、マイクロコード・ループ、ゼロ、否定
、割込みフラグ、数字でない（ＮＡＮ）、丸め、問題の
オーバフロー、問題のアンダフロー、問題の不正確、問
題の無効演算、問題の非正規化。これらのうち最後の１
０個はＦＭＰＹ４４０またはＦＡＬＵ４５０から取り出
すことが可能である。

中断点（１）：この命令に中断点が設定されていること
を示すために設定される。

ＦＰＤＯＮＥ設定（＋）　：ＦＰＤＯＮＥ状況フラグが
制御プロセッサ・モジュール１１０インタフエースで設
定されると、計算が完了したことが制御プロセッサ・モ
ジュール＋１０に通知される。

スワップ（１）：レジスタ・ファイル内のソフト２重バ
ッファを交換することを要求する。この交換は、制御プ
ロセッサ・モジュール１１０と浮動小斂点プロセッサ・
モジュール１３０が共にスワップを要求するまでは行な
われない。

スクラッチパッド制御（３）：このフィールドはスクラ
ッチバットとそのアドレス・カウンタの動作を制御する
。１つのビットはスクラッチバット・メモリの書込みイ
ネーブルであり、他の２ビツトはアドレス・カウンタ操
作をロード、増分、減分、保留の中から選択する。

結実用バス出力選択（２）；このフィールドは結実用バ
ス４３３を駆動するソースを選択する。ソースとなり得
るものには、ＦＡＬＵ、ＦＭＰＹ　４４０、スクラッチ
パッド・メモリ・データ、スクラッチパッド・メモリ・
アドレスがある。

スタック制御（２）：このスタック制御フィールドは戻
りアドレスがブツシュ、ポツプまたは保留されるように
サブルーチン・スタック・ロジックを制御する。

ループバック書　みイネーブル（１）：このビットはル
ープバック・ポート４３０Ｅを通してレジスタ・ファイ
ル４３０で書込みサイクルをイネーブルする。これによ
り、最初のオペランド・バスにあるデータが書込みポー
ト４３０Ｄで指定されているアドレスに複写される。奇
数と偶数の書込みイネーブルはレジスタ・ファイル４３
０のどちらのバンクにデータを書き込むか、あるいはそ
れを両方に書き込むかどうかを選択する。

肌ＭａｔｌＨｍｌ　（２）　：このフィールドはこのサ
イクルで生成された状況を問題状況に組み入れるか、問
題状況をクリアするか、保留するかを選択する。

倍精度データ転送（２）：これらの２ビツトはＦＡＬｔ
１４５０とＦＭＰＹ　４４０内のＸとＹレジスタに送り
込まれるデータの多重化と２ポートから送り出される倍
精度結果の多重化を制御する。

旧へ６の使用　このビットはすべてのポートのレジスタ
・ファイルに対する最上位アドレス・ビットか隣接サイ
クルの間開しままであるときマイクロコード・アセンブ
ラにＪ：ってセットされる。これはこのような場合のサ
イクル時間を短縮するために使用される。

プログラム流れの例以下は疑似コートで書かれた簡単なプログラム例である
。この例は、新規な機能かどのように実行効率を向上さ
せるかを示したものである。

この例の動作図は第４２図に示されている。この例で注
意すべきことは次の通りである。

大かっこで囲んでまとめて示されている命令は並列に実
行されるものである。

通常、乗算はルーチンを通るパスごとに行なわれる。し
かし、これはルーチンを簡略化するために４つに減らさ
れている。

２重バッファリングはマイクロコー１〜から見えない。

実行される計算式はＣ［ｎ］　−八［ｎ］＊［］［ｎ］
である。

ただし、ｎは０．３の範囲であり、８個のオペランドと
４個の結果はレジスタ・ファイル内の固有アドレスにお
かれる。これらの参照の１つにある′　（初期値）は対
応する要素の反対の要素、つまり、バッファが交換され
る前に２重バッファの反対側にある要素を示す。

乗算ルーチンは別表に示す通りである。

（以下余白）３１０　Ａ％’１　　　表ＭＵＬＥ：　（Ｒ８ｎｄ　Ａ［１］　ａｎｄ　Ｂ［１１
ｆｒｏｍ　ｒｅｇｉｓｔｅｒ　ｆｉｌｅ。

Ｄｏ　　　　　　’　　　ｒｅｓｕｌｔ　　Ｏ＝　　　
Ｏ°　　ＯＶ田Ｌ４：　（Ｒａａｄ　Ａ［２］　ａｎｄ
　Ｂ［２１ｔｒａｍ　ｒｅｇｉｓｔｅｒ　ｍｅ。

Ｄｏ　ｃａｌｃｕｌａｔｉｏｎ、　ｒｅｓｕｌｔ　Ｒｏ
ｌｌ　＝　Ｎ１］　”　Ｂ［１１゜Ｗｒｉｔｅ　ｖａｌ
ｕｅ　ｏｒ　ｒｅｓｕｌｔ　　　　１ｎｔｏ　　　’　
　　　ｆｉｌｅ　ａｔ（Ｒａａｄ　Ａ［３］　ａｎｄ　
Ｂ［３］　ｒｒｏｍ　ｒｅｇｉｓｔｅｒ　ｆｉｌｅ。

ＤｏｃａｌｃｔＩｌａｔｉｏｎ、ｒｅｓｕｌｔＲ［２］
＝Ａ［２］”Ｂ［２］。

Ｗｒｉｔｅ　ｖａｌｕｅ　ｏｒ　ｒｅｓｕｌｔ　Ｒｏｌ
ｌ　１ｎｔｏ　ｒｅｇｉｓｔｅｒ　ｆｉｌｅ　ａｔ　Ｃ
［ｌｌ。

Ｔｅ５ｔ　ＦＰＷＡｒｒ　ｉｆ　ｔｒｕｅ　’　　　　
ｔｏ　　　　　　ｅｌｓｅ　ｃｏｎＬｆ＋ｕｅ　”（Ｄ
ｏ　ｃａｌｃｕｌａｔｉｏｎ、　ｒｅｓ＋ｎｔ　Ｒ［３
］　−Ａ［３］　”　Ｅ［３］。

Ｗｒｉｔｅ　ｖａｌｕｅ　ｏｒ　ｒｅｓ＋ｎｔ　Ｒ［２
］　１ｎｔｏ　ｒｅｇｉｓｔｅｒ　ｆｉｌｅ　ａｔ　Ｃ
［２］Ｔｅ５ｔ　ＦＰＷ　　　　Ｋ　ｔｒｕｅ　’　　
　　ｔｏ　ＭＵＬ６　ｅｌｓｅ　ｃｏｎｔｉｎｕｅ　”
（Ｗｒｉｔｅ　ｖａｌｕｅ　ｏｒ　ｒｅｓｕｌｔ　Ｒ［
３］　１ｎｔｏ　ｒａＩＨＬｍｒ　ｆｉｌｅ　ａｔ　Ｃ
［３］Ｓｅｔ　ＦＰＤＯＮＥ　ａｎｄ　ｓｗａｐ　ｂｕ
ｆｆｅｒｓＴｅｓｔ　ＦＰＷＡｒｒ　ｆｌａｇ、　ｉｆ
　ｔｒｕｅ　ｊｕｍｐ　ｔｏ　ＭＵＬ２　ｅｌｓｅ　ｊ
ｕｍｐｔｏ　ＭＵＬＩＭＵＬ５：　（Ｒａａｄに［０］　ａｎｄ　Ｂ’［０］
　ｒｒｏｍ　ｒｅｇｉｓｔｅｒ　ｆｉｌｅ。

Ｄｏ　ｃａｌｃｕｌａｔｉｏｎ、　ｒｅｓｕｌｔ　Ｒ［
３］　＝　Ａｆ３］　”　Ｂ［３］。

Ｗｒｉｔｅ　ｍｕｅ　ｏｆ　ｒｅｓｕｌｔ　　　　１ｎ
ｔｏ　　　’　　　ｆｉｌｅ　ａｔ（−に［１］　ａｎ
ｄ　Ｂ’［１］　＆ｏｍ　ｒｅｇｉｓｔｅｒ　ｆｉｌｅ
。

Ｄｏ　ｃａｌｃｔｌｌａｔｉｏｎ、　ｒｅｓｕｌｔ　Ｒ
’［Ｏ］　＝　Ａ’［Ｏ］　”　Ｂ’［Ｏ］。

Ｗｒｉｔｅ　ｖａｌｕｅ　ｏｆｒｅｓｕｌｔ　Ｒ［３］
　１ｎｔｏ　ｒｅｇｉｓｔｅｒ　ｆｉｌｅ　ａｔ　Ｃ［
３］Ｓｅｔ　ＦＰＤＯＮＥ　ａｎｄ　ｓｗｎｐ　ｂｕｆ
ｆｅｒｓ。

ｏＭＵＬ４ＭＵＬＥ：　（−に［０］　ａｎｄ　Ｂ’［Ｏ］　１１
ｒｏｍ　ｒｅｇｉｓｔｅｒ　ｆｉｌｅ。

Ｗｒｉｔｅ　ｖａｌｕｅ　ｏｒ　ｒｅｓｕｌｔ　Ｒ［３
］　１ｎｔｏ　ｒｅｇｉｓｔｅｒ　ｆｉｌｅ　ａｔ　Ｃ
［３］Ｓｅｔ　ＦＰＤＯＮＥ　ａｎｄ　５Ｗｎｐ　ｂｕ
ｆｆｅｒ４ｔｏＭ′［ＪＬ３ＦＰヘクトル乗算ルーチン（疑似コート）このルーチン
について？１目ずへき意力）いくつかある。

このルーチンはずへてのサイクルてＦＰＵがイ吏用中で
あることを保つように最適化されている（たたし、その
ためのデータがあることが条件）。もっと単純で効率が
劣る版には、命令ＭＩ１１５とそれ以上が備わっていな
い。

８対の数を乗算するようにこれを拡張するために、ＭＵ
Ｌ４にある命令はレジスタ・アドレスが変わるたびに４
回繰り返される。

すべてのサイクルでＦＰＵを動作状態に保つためには、
交換を行なわないで２重バッファの反対側からデータを
アクセスする必要がある。これは命令Ｍ　Ｕ　Ｌ　５と
それ以上で使用される。

次の組のデータが用意されている限り（つまり、ＦＰＷ
ＡＩＴが偽である）、制御プロセッサ・モジュール１１
０と同期をとる時間の無駄がない。

デバッグ・ハードウェア浮動小数点プロセッサ・モジュール１３０上のデバッグ
・ハードウェアは制御プロセッサ・モジュール１１０や
ブタ転送プロセッサ・モジュール１２０に含まれるもの
よりも機能に制約があるが、これはそこで実行されるマ
イクロコードが非常に単純化されているからである。

レジスタ・ファイルへのアクセスは局所転送バス４２２
を通して行なわれるので、モニタ・マイクロコードによ
って読み書きができるようになっている。ＦＭｌ’Ｙ　
４４０とＦＡＬＵ　４５０は直列走査ロジックが組み込
まれているので、このロジックによって内部バイブライ
ン・レジスタと状況／モード・レジスタがアクセスでき
る。次のマイクロコード・アドレスは開始アドレス・レ
ジスタ４７９をアクセスすることによって制御プロセッ
サ・モジュール１１０がアクセスできる。

中断点ロジックはマイクロコード語の中のあるビットを
使用して、中断点を定義する。中断点ビットが設定され
た命令が現れると、クロック発生機構は中止され、制御
プロセッサ・モジュール１１０のインタフェースにある
中断点状況信号がセットされる。中断点から継続するた
めに、制御プロセッサ・モジュール＋１０はクロック発
生機構に送り込まれた中断点入力をクリアする。中断点
直後に十分な内部状態が格納されると、制御プロセッサ
・モジュール１１０はある浮動小数点プロセッサ・モジ
ュール１３０のマイクロコードの実行を開始しく開始ア
ドレス・レジスタの仕組を通して）直接アクセス状況と
スクラッチパッド・メモリをアクセスする。

マイクロコードは、１ステツプ進めるルーチン内のすべ
ての命令で中断点ビットをセットすることによってのみ
１ステツプ進めることができる。

デバッグ機能をサポートするもう１つの特徴は、サブル
ーチン・スタックを読み取ることができることである。

（以下余白）アプリケージ：１ン向きプロセッサ・モジュール＋３０第９八図はアプリケーション向ぎ数値処理モジュール１
３０゛を備えた数値高速化サブシステムの概要図である
（これは「アルゴリズム高速化機構ｊとも呼ばれる）。

用意されている強力な制御ツールを使用すると、制御プ
ロセッサ１１０は１つまたは２つ以上の数値処理モジュ
ール１１０と１つまたは２つ以上のアルゴリズム高速化
機構１３０’とを任意に組み合せた形で制御することが
できる。

汎用浮動小数点機構１３０を１つまたは２つ以上のアル
ゴリズム高速化機構１３０’と組み合せると、特に利点
が得られる。この種の結合システムでは、汎用浮動小数
点演算を必要とするいう制約から解放されて、アルゴリ
ズム高速化機構１３０’を設計することができる。従っ
て、アルゴリズム高速化機構は必要ならば、高度にアプ
リケーション向きの設計にすることができる。

特に利点のある組合せは、複合演算モジュールをモジュ
ール１３０’の１つとして含めることである。

アプリケーション向ぎプロセッサはアプリケジョン向き
数値プロセッサであることが好ましい。しかし、アプリ
ケーション向きプロセッサは任意的に（好ましさの点で
は劣るが）、記号プロセッサ（つまり、Ｌｒ５ｐ’＊た
はＰＲＯＬＯＧを高効率で実行させるとぎ必要になる追
加のデータ通路を備えたプロセッサ）や中立ネットワー
ク・マシンなどの特異なプロセッサにすることも可能で
ある。

複数の数値プロセッサ・モジュール１３０（アルゴリズ
ム高速化機構を含む）の制御について以下説明する。

ＦＦＴ高速化モジュール第９Ｂ図はアルゴリズム高速化機構１３０°の１例のア
ーキテクチャが汎用浮動小数点モジュール１３０のそれ
とどのように異なるかを図式化して示したものである。

図示のモジュールは離散的積分変換操作を行なうように
特に最適化されている。例えば、このモジュールは高速
フーリエ変換（ＦＦＴ）アルゴリズムを高速に実行する
。このアルコソズｌ＼の実行例についてり下栓ｈ」する
ことにする。

第９Ｂ図の実施例では、レジスタ・ファイルｑ１゜はレ
ジスタ　ファイル４３０よりも高度化された多重ポート
を備えている。レジスタ・ファイル９１０は４個の読取
りポートと４個の書込みポートのほかに、キャッシュ・
バス１４４　とのインタフェースとなる広幅両方向ボー
１〜９１０八を備えている。

読取りポート９１０Ｂとして示されている４木の線は実
際には折り返されている。実行される乗算は乱数乗算で
ないのが代表的であるか、係数（これはデータ語はどに
変化することが少ない）による乗算であるので、サイク
ルの大部分ではサイクル当たり１つだりの複合語の入力
が必要である。

（しかし、このことは最終サイクルでは該当しない。）４つの乗算機構９２０は整数または浮動小数点機構にす
ることが可能である。これらは上述した乗算機構と同じ
にするのが最も好ましいか、勿論他の剖算機構の使用も
可能である。これらの機構は新しい係数の読取り指示が
あるまて、係数をレジスタに保持している。

従って、４つの乗算機構９２０と加算機構９３０で完全
な複合乗算機構９１１を構成することができる。複合乗
算機構９１１は２つの複合アｉ・レス９１２とパイプラ
イン化されている。

２つの複合加算機構９１２に対する入力には、複合乗算
機構９１１の出力だけでなく、遅延ブロック９４０経由
で送られてきた読取りポート９１０Ｃからのデータが含
まれる。（この遅延ブロックは任意的にレジスタ・ファ
イル９１０上のボー１−９１０Ｂと９１０　Ｃを共用す
るために使用することもできる。）複合加算機構の出力は書込みポート９１００に結ばれて
いる。

従って、この構造によると、バタフライ計算を非常に効
率よくバイブライン化することができる。

データ・キャッシュ・メモリ・モジュール１１１０デー
タ・キャッシュ・メモリは高ハンｌ”（ＩＦ域）幅の大
容量メ干りである。記憶器量は現在では２Ｍ口であり、
パン１−幅は毎秒３２０１１１である。このメそりは多
重ボー１〜を備えているので、外部世界とのデータ転送
を浮動小数点機構と並行に行なうことができる。ｔｌ’
　ｈｖ−か「調歩」式で行なわれて、浮動小数点プロセ
ッサーモジュール１３０か長時間アイドルになるのを防
止する。

第５図はデータ・キャッシュ・メモリ・モジュル１４０
の主要機能を示している。このモジュルの中心となるの
は、大きなメモリ・ブロック５１０である。本好適実施
例では、このメモリ・ブロック５１０は８個のシングル
・イン・ライン・モジュールで構成され、各々は８個の
３２Ｋｘ８　ＳＲＡＭ５を備えているので、総計２メガ
バイトのメモリになっている。しかし、当業者ならば容
易に理解されるように、このメモリ構成は高度半導体部
品の供給変化や特定アプリケーションの要求に応して変
更することが可能である。

特に、ある種のアプリケーションでは、メモリ容量を犬
粗くすると利点が得られる。このメモリバンク５１（ｌ
てＸ２５６構成を使用すると、少なくとも完全な並列ア
クセスの場合には、アドレス空間の使用効率か向上する
。従って、本好適実施例では、２Ｉｌピッ１−・アドレ
ス情報かアドレス入力５１１　にあるメモリ・バンク５
１０に入力される。書込みイネーブル入力５１２は実際
には８ビット幅であるので、１つの２５６ビツト・メモ
リ・ブロック内の個々の３２ビット語が書込みのために
選択できる。これは上述するような利点が得られる。ブ
タ・ポート５１３は２５６ビツト幅である。ブロックの
機能には、まだモジュール＋４０全体がもつような多重
ポート機能を備えていない。この多重機能を実装するた
めのロジックとメモリ・バンク５１０をアクセスするた
めのロジックについて、次に説明する。

第５図の下方に示したのは制御プロセッサ１１０に結ば
れた３２ビット幅データ・バス（ＣＤバス１１２）と、
データ転送プロセッサ１２０に結ばれた３２ビット幅バ
ス（ＴＤババス２２）である。これらのバスの各々はま
ず保持レジスタ・バンク５６０に送り込まれる。レジス
タ・バンク５６０の各々は並列の８個の３２ビット幅レ
ジスタ５６１を備えている。（木好適実施例では、これ
らのレジスタ５６１の各々は実際には、書込み保持レジ
スタ５６１゛が読取り保持レジスタ５６１°“と並列に
なるように構成された４個の７４ＡＬＳＩｉ５２装置を
使用して構成されている。レジスタ・セット５６〇八、
５６０Ｂ、４２０の構造は第４２図に計則が示されてい
る。

メモリ・バンク５１０がアクセスされるには、アドレス
をポート５１１から得る必要がある。このアドレスはマ
ルチプレクサ５２０を通して、Ｃババス１ｌｌ（このバ
ス上には制御プロセッサから出されたアドレスが送られ
る）からか、Ｔババス１２１　　（このバス上にはデー
タ転送プロセッサ・モジュール１２０から出されたアド
レスが送られる）から与えられる。選択入力５２１はこ
れらの入力のどちらをアドレス・ポート５１１　に送る
かを選択する。

マルチプレクサ５２０に対する選択入力５２１は仲裁ロ
ジック５３０によって生成される。この単純なロジック
は、ＤＴＩ”がアクセスを要求し、ＣＰがアクセスを要
求していない場合だけ、Ｄｌｌ）モジュール１２０への
アクセスを許可する。選択信号５２１はアドレス・マル
チプレクサ５２０にだけでなく、書込みマスク・マルチ
プレクサ５３０とＤＴＰ転送ロジック５４０にも送られ
る。

下達するように、書込みマスク入力５１２はＴＤババス
２２またはＣＤバス１２２からの書込みのときに非常に
利点がある。書込みイネーブル入力５１２は分解能が８
ビツトであるので、各メモリ・ブロック５１０内の８個
の３２ビット語は、１回の完全並列書込み操作時に個別
的に書込みイネーブルさせることができる。従って、例
えば、制御プロセッサ１１０が８未満の語をメモリ・バ
ンクのある行に書き込むことを要求したときは、必要と
する語位置のレジスタ５６１に必要とするデータ値がア
ップ・ロードされる。さらに、８ビツトが書込みマスク
線５５１に送出されて、レジスタのどちらにアドレス５
１１　　（ＣＡババス１１からの）で指定された行にあ
るメ干り・バンク５１０の対応する語に書き込むべぎか
を示している。（上述したように、ＣＡババス１１から
マルチプレクサＩＰＩＩ　３４０め出力ににって制御される。）第２５
図は書込みマスク・ロジックを別の見方で見たものであ
る。同図において、ＦＰ書込みマスク・ロジック２５１
Ｏ、ＣＰ書込みモニタ・ロジック２５２０、およびＤＴ
Ｐ書込みモニタ・ロジック２５３ｏは３つの別ブロック
に分割されて、マルチプレクサ５３０に対する入力とな
っている。第２６図は書込みモニタ・ロジック・ブロッ
クの動作をもっと詳しく示したものである。ロジック２
６１０に対する入力には、レジスタ選択、全部書込み、
ＤＣＭ書込み、保留レジスタ・ロードなどがある。出力
は８個のフラグ・ビットであり、レジスタ２６２０に格
納されている。

転送ロジック５４０はデータ転送プロセッサ１２０内の
マイクロコード命令列の一部であるマイクロコード命令
フィールド５４２によって駆動される。

同様に、ＣＤ転送ロジック５５０は制御プロセッサ・千
ジュール１１０のシーケンサ２１０によって駆動さレル
マイクロコード命令の一部であるマイクロコ！・命令ピ
ッｌ−５５２にＪ：って駆動される。（実際には、この
シーケンサによって駆動されるマイクロ命令１−の一部
は分散しておくのが好ましい。つまり、マイクロ命令の
フィールドの一部は制御記憶機構２２０から切り離して
保管されるが、シーケンサの出力である一連のマイクロ
命令アドレス２１１によってクロックがとられている。

これにより、システムから見て大幅な利点が得られるが
、これについては下達する。）転送ロジック５４０と５５０の他の出力５４３と５５３
には、それぞれのレジスタ・バンク５６０の制御といっ
た制御機能があるが、この中にはクロッキングと出力イ
ネーブルが含まれる。（レジスタ・バンク５６０の各々
は、レジスタ・バンクの両側に２つの出力イネーブルと
、２組のクロックをもっている。また、ＣＰ転送ロジッ
ク５５０によって制御される機能の１つとして、メモリ
・バンク５１０の出力イネーブル線５１４がある。）キャッシュ・バンク５１０へのアクセスを要求するため
にＦＰモジュール１３０からの直接入力はないか、こ、
１１は、この種のアクセスは制御フロセノヅ・モジコー
ル１ｌｔ１によって制御されるからである。こうすると
、ｌ：述するように、大幅な利点か得られる。

メモリ構成高速化サブシステムは広幅メモリ・アーギデクヂャを採
用している。データ・キャッシュ・メモリＮＯをアクセ
スするたびに、２５６ビツトか読み書きされる。これは
サイクル当たり８個の浮動小数点語に相当する。

データ・キャッシュ・メモリ１４０は３ポートて制御プ
ロセッサ・モジュール１１Ｏ１浮動小数点プロセッサ・
モジュール１３０、およびデータ転送プロセッサ・モジ
ュール１２０に結ばれているが、制御プロセッサ・モジ
ュール１１０と浮動小数点プロセッサ・モジュール１３
０によるアクセスは制御プロセッサ・モジュール１１０
のマイクロコードによって制御されるので、仲裁とアド
レス多重化は２通りの方法たりて行なわれる。

データ・ポートデータ・キャッシュ・メモリと結ぶポートは３つある。

ＦＰモジュールにつながるポートは２５６　ビット幅で
あり、制御プロセッサ・モジュール１１０とデータ転送
プロセッサ・モジュール１２０の各々からはそれぞれ３
２ビツト幅ポートとして見える。

３２ヒッ１〜幅ボー］・に対するデータ経路と記憶装置
はデータ　キャッシュ・ブロック＋４０の一部に含まれ
ている。

メモリ配列から３２ビツト・バスの１つに送られる２５
６ビツト・データの多重化は３２個の両方向レジスタを
通して行なわれ、これらのレジスタは４個すつ８群に配
置されている。各群は読取り方向に３２ビツト（つまり
、浮動小数点語の１語）を、書込み方向に３２ビツトを
格納する。これは保持レジスタと呼ばれる。各レジスタ
を特定して名前を付けると、インタフェースのプロセッ
サ側から見て、読取り保持レジスタおよび書込み保持レ
ジスタとなる。

データがメモリ配列から読み取られるとぎは、３２　／
１２５６　ピッ１へ全部か保１、ルシスタに格納され、こ
Ｊ］らのレジスタの出力イネーブルは必要とする浮動小
数点語を選択して３２ヒッ１−・ボー１−に送出するよ
うに制御される。

データがメモリ配列に書き込まれるときは、３２ビツト
・ポートから更新されたレジスタだけか格納される。こ
れは書込みマスク・ロジックによって制御され、各群ご
とに１つの割合で８個の１ｉ！−込みイネーブルを使用
して達成される。

３２ビツト・ポートは両方ともデータ経路と記憶装置ロ
ジックか同じになっている。

浮動小数点プロセッサ・モジュール＋３０につながる２
５６　ビット・ポートは３２ビツト・ポートと同じよう
なロジックを備えているが、浮動小数点プロセッサ・モ
ジュール１１０上に置かれている。データ・キャッシュ
・メモリを、モジュールを使用して将来拡張できるよう
にするために、アドレス・バス（２４ビツト）と書込み
イネーブル（８）はモジュール・コネクタ３８１０　（
第３８八図と第３１１Ｂ図に図示）に結ばれている。

叶転送ロジックＣＰ転送ロジックはＣＰ保持レジスタ（または「Ｐ保持
レジスタ）とデータ・キャッジ：、−メモリ間のデータ
転送を担当する。

保持レジスタにあるデータはＣＤソース・マイクロコー
ド・フィール１−か読取り保持レジスタを選択したとき
アクセスされる。ＣＰアドレス・バスの最下位３ビツト
は駆動すべき３２ビツト語を選択してバス上に送り出す
。この過程では、データ・キャッシュ・メモリは使用さ
れないが、必要ならば次の組のデータをアクセスするこ
とが可能である。

データを書込み保持レジスタに書込むときは、ＣＤ宛先
マイクロコード・フィールドは保持レジスタをグループ
として選択し、ＣＰアドレス・バスＣへＩＩＩの最下位
３ビツトは更新ずへき３２ビツトを選択する。書込み保
持レジスタが更新されるときは、対応する書込みフラグ
がセットされる。従って、データ・キャッシュ・メモリ
に対する書込みが行なわれるときは、制御プロセッサ・
モジュル１１０によフて更新された保持レジスタたりか
実際にメモリ配列に書き込まれる。対応する保＋ｉ’ｉ
レジスタが更新されていないメモリ配列内の詔は変更さ
れない。データ・キャッシュ・メモリに書込みが行なわ
れると（データ・ソースが制御プロセッサ・モジュール
＋１０である場合）、書込みフラグはすべてリセッ］−
される。制御プロセッサ・モジュール１１０がデータ・
キャッシュ・メモリへの書込みと同じサイクル時に書込
み保持レジスタの１つを更新していた場合は、その書込
みフラグはセットされたままである。

例えば、メモリをある定数値にクリアするときこの選択
的書込みメカニズムをバイパスすると好都合の場合があ
る。その場合には、制御プロセッサ・モジュール１１０
は選択的書込みを無視して、すべての語を更新させるこ
とができる。この選択的書込み機能を使用しないと、デ
ータ・キャッシュ・メモリの書込み動作は非常に遅くな
り、データ・ブロック（２５６ビツト）を読取り保持レ
ジスタに読み込み、変更すべきでない語を書込み保持レ
ジスタに転送し、書込み保持レジスタを新しいブタて更
新してから、データ・キャッシュ・書込みサイクルを実
行することになる。現アーキテクヂャでは、データを読
取り保持レジスタから書込み保持レジスタに複写するに
は、１語当たりｌサイクルが必要である。

書込みフラグの状態はマイクロコードのデバッグ時に状
態格納のために、制御プロセッサ・モジュール！１０に
状態を壊さないで抽出させることが可能である。

読取り保持レジスタは書込み保持レジスタとは別になっ
ているので、書込み保持レジスタの内容を壊さないで複
数の読取りサイクルを実行することができる（逆の場合
も同じ）。

保持レジスタ・セットとデータ・キャッシュ・メモリ間
のデータ転送を制御するときは、次のようなビットが使
用される。

データ・キャッシュ・アクセス（１）・このビットは制
御プロセッサ・モジュール１１０が自身で使用するため
に、あるいは浮動小数点プロセッサ・モジュール１３０
との間てデータをやりとりするためにデータ・キャッジ
：Ｉ・メモリへの】′クセスを要求すると、活動化する
。アクセス・フラグはパイプライン化されていない。従
フて、データ転送プロセッサ・モジュール１２０からの
要求との仲裁は要求が行なわれたサイクルが始まる前に
解決することができる。

データ・キャッシュ書込みイネーブル（１）このビット
はデータ・キャッシュ・メモリで書込みサイクルを生成
する。

データ・キャッシュ書込みオール（１）このビットはデ
ータ・キャッシュ・メモリ内の語を選択的に更新する通
常の書込みイネーブル・ゲート操作を無効にして、すべ
ての語を書き出すようにする。これは、メモリをブロッ
ク単位で定数値にセットするとき便利である。

データ・キャッシュ・ポート選択（１）・このビットは
データ・キャッシュ転送のソースまたは宛先として、Ｆ
Ｐモジュール保持レジスタか制御プロセッサ・モジュー
ル１１０保持レジスタのどちらかを彦択する。

モード・レジスタには保持レジスタを制御する３ビット
がある。２ビツトは保１４レジスタを使用するか、バイ
パスするかを選択する。３番目のビットはデータ・キャ
ッシュ・メモリがＤＣＭを駆動するのを禁止して、書込
み保持レジスタと読取り保持レジスタの間にループバッ
ク・データ通路がセットアツプされるようにする。これ
らの機能が存在するのは、状態格納および復元マイクロ
コードがデータ・キャッシュ・メそりの書込み操作を最
初に行なわないで書込み保持レジスタとさらにより正確
な診断情報をアクセスできるようにするためである。

制御プロセッサ・モジュール＋１０は次の２通りの方法
でデータ・キャッシュ・メ干りを使用することができる
。

最初の方法は広幅メモリ・アーキテクチャを無視して、
それが丁度３２ビット幅であるものとして扱うことであ
る。この場合は、ＣＰ千ジュール１１０はすべての読取
りアクセスの前とすべての書込み】′クセスのあとでア
クセス・サイクルを要求するたりである。この方法を使
用すると、データ・キャッシュ・メモリをデータ・アク
セスかパイプライン化されたメモリと見ることかできる
。この方法はデータ・キャッシュ・メそすの使用を簡単
にするか、データ転送プロセッサ・モジコール１２０の
ポートにサービスできるメ干りの能力を効率よく使用で
きない。また、この方法によると、制御プロセッサ・モ
ジュール１１０か順次データをアクセスするときに非効
率か生しる。しかし、非順次データ・アクセスの場合は
、次の方法は使用できないので、この最初の方法を使用
せざるを得ない。

制御プロセッサ　モジュール１１０か順次メモリ・アク
セスを行なうとき、メモリ・バンク５１０をアクセスす
るたびに、すべての保持レジスタ５６１に対する読み書
きに８サイクルが必要である。ブタ・キャッシュ・メ干
り・アクセスは保持レジスタ・アクセスとバイブライン
化できるので、８ヅイクルのうち７サイクルをデータ転
送プロセッサ・モジュールか自由に使用することかてき
る。

データーキャッジ；１．・メモリ・アクセスは自動的に
行なわれないので、マイクロコー１−て８サイクルごと
にアクセス・サイクルを指定できる。この種の転送は、
外部インタフェースとの間の入出力転送が性質上順次で
あるのか通常であるので、データ転送プロセッサ・モジ
ュール＋２０でよく行なわれる。

制御プロセッサ・モジュール１１０はデータ・キャッシ
ュ・メモリとＦＰモモジュール上保持レジスタ間のデー
タ転送も担当する。その場合には、基本制御はデータ・
キャッシュへの書込み時にあるブロック内のどの語を更
新するかを判断する場合以外は同じである。その場合、
上述したように書込みフラグに対シ、て別の方法が取ら
れる。

違いのいくつかの要因を挙げると、次の通りである。

ＦＰのレジスタ・ファイルと保持レジスタ間のデータの
流れを制御する転送ロジックにはある種の制約があるの
で、制御プロセッサ・モジュール１１０で使用されてい
るより汎用的マスク生成機構は不要である。

Ｆｉ＋のレジスタ　ファイルからの通７：モのデータ中
云送はデータ・ブロック単位（つまり、ベクトルの部）
で行なわれ、これが１転送サイクルて行なわれるとぎは
、いくつかの書込みマスク・ビットを制御プロセッサ・
モジュール＋１０の場合のように個別的にではなく、並
列にセットしなりれ（Ｊならない。

１つのＦＰ書込みマスク生成機構は複数のＦＰモジュー
ルと競合しなければならない。

ＦＰ書込みマスクは更新すべき語と最初の語からの連続
語の個数を指定することによって生成される。開始位置
はＣＰアドレスの最下位３ビツトによって与えられ、長
さはマイクロコード命令のフィールドとして保存されて
いる。

ＤＰＴ転送ロジック５４０データ転送プロセッサ・モジュール１２０の転送ロジッ
クはデータ転送プロセッサ・モジコール＋２０のデータ
・バス（ＴＣバス１２２）とメモリ配列間のデータ転送
をｉＬＪ当する。これは次の点を除りばＣＰ転送ロジッ
クとほぼ同じである。

浮動小数点プロセッサ・モジュール１２０に関連する部
分かない。

出力信号は仲裁ロジックの結果によって修飾される。

仲裁ロジック５３５仲裁ロジックはサイクル単位で誰にデータ・キャッシュ
・メモリをアクセスさせるかを判定する。競合する２ポ
ートには、ＣＰ／ＦＰとデータ転送プロセッサ・モジュ
ール１２０かある。ＣＰ／ＦＰはブタ転送プロセッサ・
モジュール１２０より優先権があるので、データ転送プ
ロセッサ・モジュール１２０が空とメモリ・サイクルを
待たされることになる。データ転送プロセッサ・モジュ
ール１２０は制御プロセッサ・モジュール１１０に割込
みをかけることによって、制御プロセッサ・モジュール
１１０に空きメモリ・サイクルを手放させることができ
る。

データ・キャッシュ・メモリの仲裁は両方のボトのアク
セス要求（ＣＩｌ／Ｆｌ’の場合は要求）を同期化する
ことによって単純化されている。これは同じクロック生
成機構を制御プロセッサ・モジコール１１０とデータ転
送プロセッサ・モジュール１２０間で共用させることて
達成される。この程度の同期化がないと、データ転送プ
ロセッサ・モジュール１２０がアクセスを始めたばかり
の場合もあるので、制御プロセッサーモジュール＋１０
があるサイクル時にアクセス権があると想定できなくな
る。

サイクル単位の仲裁は仲裁ロジックで行なわれる。仲裁
ロジックはＣＰ要求とＤＴＰ要求の２つの要求信号を受
は取る。これらは共に、そのポートがデータ・キャッシ
ュ・メモリをアクセスすると主弓長されるマイクロコー
ド・ヒ゛ットである。これらのマイクロコード・ビット
はレジスタに格納されないので、仲裁はアクセスが行な
われる前にそのサイクルで解決される。これにより、デ
ータ転送プロセッサ・モジュール１２０の許可信号は、
シーケンサのＦＬ八八人入力バイブライン化によって起
こる余分のサイクル遅延を引か起さないで、十分な時間
的余裕をもってデータ転送プロセッサ・モジュール１２
０にテストさせることがで参る。

２つの出力信号として、データ・キャッシュ・メモリへ
のアクセス権があることをデータ転送プロセッサ・モジ
ュール＋２０に知らせるＤＴＰ許可信号と、アクセスと
書込みイネーブル・マルチプレクサを制御する信号とが
ある。

ＣＰ／ＦＰは、データ・キャッシュ・メモリをそれが１
ポート装置であるものとしてアクセスする。

しかし、データ転送プロセッサ・モジュール１２０はア
クセスを要求するたびに、以下のプロシージャに従わな
ければならない。このプロシージャは疑似コードで書か
れている。

（保持レジスタに書込みを実行）（アクセスがＷＡＩＴへのジャンプに失敗したＷＡＩＴ
：場合は、データ・キャッシュ・メモリへの書込みアク
セスを要求、そうでなければ、継続）（他の作業の実行）３３　にの例に関し°（（１目ずへき点をいくつか挙げると、次
の通りである。

このロジックは大量の作業を並行に続行させることかで
きる。

アクセスが失敗すると、書込み（または読取りアクセス
での保持レジスタのローディング）は自動的に禁止され
る。

テスト結果には、アクセスが成功したか否かか示される
。失敗した場合は、データ転送プロセッサ・モジュール
１２０は、アクセスする命令をループさせることによっ
て再試行する。

この例から明らかなように、データ転送プロセッサ・モ
ジュール１２０はアクセスが許可されるまで待たされる
ことになる。しかし、通常はいくつかのサイクルの間だ
け待たされることになる。アクセスがそれでも許可され
ないと、ＤＴＰは制御プロセッサ・モジュール１１０に
割込みをかけることになる。制御プロセッサ・モジュー
ル１１０が割込みサービスを行なっている数サイクルの
期間、ブタ・キャッシュ・メモリは空きになるので、デ
ータ転送プロセッサ・モジュール】２０がアクセスする
ことかできる。

コマンド・メモリ１９０コマンド・メモリ＋９０を通して、制御プロセッサ・モ
ジュール＋１０とデータ転送プロセッサ・モジュール１
２０は相互に連絡し合うことがでざる。

双方はこのメモリに対しては平等のアクセス権をもって
いる。本好適実施例では２重ポー１−　ＲＡＭが使用さ
れている。コマンド・メモリは３２ビット幅ｘ　　２に
奥行である。

第１５図はこのメモリ構成の重要な機能のいくつかを示
したものである。コマンド待ち行列の動作について、以
下第１５図を参照して詳しく説明するが、そこではＣＰ
モジュールとＤＴＰモジューコーのプロセッサ・インタ
フェースについても説明する。しかし、このメモリ構成
のいくつかの主要機能についてここで説明しておく。

これらの２重ポートＩＩＡＭは、２アドレスが異なると
きは、両ポートが無制約にアクセスできるようにする。

２アドレスが同じであり、両方の側が摺込みを行ノｆつ
場合は、結果がとうなるか分からない。下述するように
、２プロセッサ間の通イ３プロトコルは、両方か同じ７
１〜レスに書き込むことかｔ２いようになっている。

制御プロセッサ・モジュール１１０とデータ転ｉＸプロ
セッサ・モジュール１２０かコマン１−・メモリをとの
ように使用するかはラフ１〜ウエアで制御される。本好
適実施例ては、制振りは次のように１゜っている。つま
り、ＣＰモジュール１１０に苅するコマンド待ち行列（
例・メ干り・スペースの約１２＊）ＤＴＰモジュール１
２０に対するコマンド待ち行列（例　メモリ・スペース
の約３８豹、状態格納と復元データ構造（例：メモリ・
スペースの約５０君）。

状態格納と復元データ構造はマイクロコード・デバッグ
・モニタが制御プロセッサ・モジュール＋１０と浮動小
数点プロセッサ・モジュール＋３０の状態情報（ある種
のコマンド構造と共に）を保管しておくために使用する
ために予約されている。

ホス１−一インタフェース・ロジック＋６０第６図は、
第１図にその全体がブロック１６０て丁されているポス
１−・インタフェース・ロジックの主要構成要素を示し
ている。好適実施例では、システム・バスはＶＭＥバス
であるのて、このインタフェース　ロジックは本明細書
中ではｒＶＭＥインタフェース」と呼ぶ場合もある。し
かし、当業者なら明らかなように、他のシステム・バス
を幅広く使用することも可能であり、開示されている新
規事項はこの種のシステムに容易に適用することが可能
である。

バス・コントローラ６５０はＶＭＥバス・サービス線と
のインタフェースとなって、バス許可、バス要求、リセ
ットといったインタフェース信号を出力する。

割込みロジック６８０は割込み処理で使用され、ホスト
に割込み通知を行なう。（これらの割込みはＶＭＥバス
・サービス線６００Ｂ上に送出される。）本好適実施例
では、これは下述するように、ＰＡＬを用いて構築され
ている。

ざらに、ＩＩＭ八コシコンーラ１１４０も月１をされて
いルコとがｕｆましい。これはＶＭＩｉ　バスとＦ　Ｉ
　Ｆ　０６７　Ｇ　ｌ’ｆ！１のデータ処理を低レベル
て制御するものて、途中に介入するステップをデータ転
送プロセッサ・モジュール１２０に監視させる必要かな
い。本好適実施例では、ＤＭＡコントローラは下述する
ように、ＰＡＬを用いて構築されている。

ＶＭＥインタフェースは主に、次の４つのサービスをポ
スト・プロセッサに提供する。

３種類のプロセッサ・千ジュールとの直列走査ループ・
インタフェース経由のマイクロコード・ローディング。

コマンド起動と状況監視ＤＭＡによるホスト・メモリへのアクセスによりＶＭＥ
アドレス空間との間のデータ転送（これにより、サブシ
ステムは独自のデータを転送できる）デバッグ（ハード
ウェアとソフトウェア）機能。

このインタフェース・ロジックの内部接続にはデータ用
のＴＯババス２２　とアドレス情報用のＴＡ８ス１２１
　、　Ｃ１１マイクロアドレス・バス２１１８、ＤＴＰ
マイクロアドレス・バス３１１Ｂ、直列マイクロ命令ル
ブ２２５、および多数の割込み線と状況線がある。

未実施例では、外部接続はＶ　ｋｌ　Ｅバスとの接続で
ある。このバスの線は第６図にアドレス線６０〇八、デ
ータ線６００Ｂ、およびバス・サービス線（状況線と制
御線を含む）　６００Ｃとして別々に示されている。

本好適実施例はＶＭＥインタフェース規格の電気的定義
に準拠している。この規格はＩＥＥＥ標準Ｐ１０１４１
０１．２およびＩＥＣ８２１として知られている。

インタフェース・ブロック１６０は３２または２４ビツ
ト・アドレスと３２または１６ビツト・データを受は付
ける。本好適実施例では、アドレス指定とデータ・ルー
チンを単純化するために、使用できるアクセスのタイプ
に若干の制約がある。

別の方法によれば、他のバス構造を幅広く使用すること
も可能である。例えば、必要ならば、Ｖｅｒｓａｌｉｕ
ｓ　　ＦｕｔｕｒｅＢｕｓ、　Ｍｕｌｔｉｂｕｓ　ＩＩ
　　Ｎｕｂｕｓなどを簡単にシステムに組み入れる設計
にすることが可能である。高速コンピュータ・システム
の場合には、光ファイバに変調固体素子レーザを使用し
て光バスを使用すると利点か得られる。

物理バス線とのインタフェースＶＭＥバスと直接インタフェースとなるロジック・ブロ
ックについて最初に説明する。そのあとて他のロジック
とメモリ・ブロックについて説明する。最後に、レジス
タ・ブロック６１２について説明する。このレジスタ・
ブロックは、他のブロックの動作を分かりやすくするた
めに、かなり詳しく説明されている。

バス・コントローラ６５０バス・コントローラ６５０はバス・サービス線６００Ｇ
とのインタフェースとなり、ポート・アドレス・デコー
ダ６５２からその特定ポートがアドレスされているかど
うかを示す出力を受は取る。

デコーダ６５２はｖＭ　Ｅバスのボード・アドレス線を
絶えず監視して、このデコード出力を送出する。ホスト
・システムによって指定されたサブシステムのアドレス
は、ＤＩＬスイッチを用いて導入時にユーザによってセ
ットされる。ア１〜レスと機能コードの実際のデコート
はＰＡＬの中で行なわれるので、サブシステムは目標Ｖ
　Ｍ　Ｅシステムに合った構成にすることができる。

バス・コントローラ６５０はＶＭＥ制御プロトコルに従
って、両方向データ・バッファ６２０または両方向アド
レス・バッファ６３０にイネーブル信号を送る。

バス・コントローラ６５０はＤＭＡコントローラ１ｉ５
０とＶＭＥ割込みロジック６８０（および以下で詳しく
説明するように他のロジック・ブロックからの）からの
状況情報を受は取るようにも接続されている。また、バ
ス・コントローラ６５０はＤＭＡコントローラ６４０、
ＶＭＥ割込みロジック６８０、および他の多くブロック
（下達する）に制御信号を送るようにも接続されている
。バス・コントローラ６５０の状況と制御接続は広範囲
にわたっているので、混乱を避けるために個別的には示
されていない。

しかし、これらの接続は当業者には容易に理解されるは
すである。

木好適実施例では、これはＶＭＩｉバス・コントローラ
装ｆｉ￥（ＳｉｇｎｅＬｉｃｓ　５ＣＩ１６８７２）と
して構成されている。これはマスク・インタフェースと
バス・エラー・サイクルを含むすべてのバス・プロトコ
ルを取り扱う。

マスク・千−ドとスレーブ・モードＶＭＥインタフェースは２つの別個のインタフェース、
つまり、スレーブ・インタフェースおよびマスタ・イン
タフェースと考えることができる。

マスク・モードでの動作について、　ＤＭＡコントロー
ラ６４０と関連づけて以下説明する。

スレーブ・モードはスレーブ・アドレス・デコーダ６３
２を使用して行なわれる。高速化サブシステムがスレー
ブ・モード（これはバス・コントローラ６５０によって
デコードされたＶＭＥコマンドで示される）で動作して
いるときは、コントローラ６５０は両方向バッファ６３
０を通過モードに置いて、スレーブ・アドレス・デコー
ダをイネーブルする。そのあと、スレーブ・アドレス・
デコーダはＶＭＥアドレス線６０〇八から持ち込まれた
アドレスをデコードして、該当の装置をイネーブルする
。

この場合も、スレーブ・アドレス・デコーダの出力は広
範囲に渡って接続されているので、個別にはボされてい
ない。

スレーブ・アドレス・デコーダはＶＭＥプロトコルに準
拠する必要なりＴへＧＫ生成ロジックも備えている。

ＶＭＥプロトコルの下では、現在のバス・マスクがボー
ドをアドレス指定し、そのボードはスレーブ・モードに
あるときだけ応答することができる。というのは、どの
時点でも活動マスクは１つだけが許されるからである。

（バスへのアクセスが許可されるまで、従って活動状態
になるまで待たされているマスクは多数存在することが
あり得る。）そのあと、マスクはスレーブがＤＴ八へＫ
　（データ転送受領確認）で応答して、データを受は取
ったこと（書込み操作）またはデータを送ったこと（読
取り操作）をマスクに知らせるまで、待たされることに
なる。

データ・バッファ６２０これは両刀向バッファであり、ＶＭ＋Ｘデータ線６００
１１との直接インタフェースとなるものである。

アドレス・バッファ６３０これは両方向バッファであり、ＶＭＥアドレス線６００
Ｂとの直１妾インタフェースとなるものである。

ＶＭＥインタフェース・メモリ６６０このメモリはインタフェース１６０内の大ぎな記憶ブロ
ックとなるものである。これのいくつかの用途は、ＤＴ
Ｐモジュール１２０の動作と関連づけて上述した通りで
ある。

メモリ・マツプ各高速化サブシステムは８ＨのＶＭＥアドレス空間を使
用する。このアドレス空間のへ−ス・アドレスは８個の
スイッチによって選択される。レジスタ・アドレスはこ
のベース・アドレスからのオフセットとして与えられる
。高速化サブシステム用のメモリ・マツプは２つの区域
に分割できる。

サイズが２Ｋ　ｘ　３２ビツト語のメモリ区域。このメ
モリ区域の使用法はラフ１〜ウエアで制御される。この
区域に納められるデータ構造のいくつかはり下に挙げる
通りである。

メモリ・スペースの下方部分を占有するレシス１ＶＩＫ
。この区域は、詳しく下達するように、多くの重要な機
能用に使用される。

メモリ区域はマイクロコード・デバッガと通苓の実行時
インタフェース間で共用される。

デバッガ区域には、モニタ・マイクロコードがメモリ、
ＦＩＦＯなどを読み取れるようにするコマンド待ち行列
の他に、サブシステムの状態格納情報が１１又容される
。

実行時インタフェースは主に装置ドライバがそこにコマ
ンドを追加して、Ｑｌｉｔｚマイクロコードがそこから
コマンドを削除できるコマンド待ち行列から構成されて
いる。

ハードウェアをアクセスする仕方にはいくつかの制約が
ある。これらの制約は主にハードウェアを単純化して、
それてもなお、１６または３２ビツト・データ・バス・
インタフェースを可能にするためのものである。制約と
は、ハイド−アクセスかサボー１−されｌｌいこと、ピ
ッ１−・アクセスは長話（３２ビット）境界で行なう必
要かあることである。

メモリＧＯＯとデータＦｌｌ’ｆｌ　６７０は３２ビツ
ト幅である。ホス１〜・システムが１６ビツト・システ
ムである場合は、上位１６ビツトはアクセスかできない
。

１６ビツト・システムがメモリ内の連続アＩ〜レスに書
込みを行なう場合は、アドレスを４すつ増やして行りて
、次の記憶位置に移る必要がある。

好適なサブシステムで使用されるＶＭＥメモリ・マツプ
は次のようになっている。

レジスタ　　　　　　オフセット制御レジスタ　　　　　０ストローブ・バッファ　４状況レジスタ　　　　　４ＷＣＳ制御レジスタ０８ＷＣＳ制御レジスタ１　　１２ＷＣＳデータ・レジスタ　１６ＣＰマイクロアドレス　　２０ＤＴＰマイクロアドレス　２４データＰＩＦ０　　　　　　　２８幅１６言売み書　き１６書込み８読取り１６読み書き８読み書詮１６読み書き１６読み書き６読み書き３２読み書き ■トメモリ６６０　　　　　　４０９６　　　３２読み
書きデータＦＩＦＯ［ｉ７０データＦＩＦＯ６７０はデータ転送操作における重要な
機能を備えている。

１ｉＴｉｉの動作モートでは、ＤＭＡコントローラがブ
タＦＩＦＯを排他的に使用するのて、データＦＴＦＯが
ポストによってアクセスされることはない。ホストは制
御レジスタ内のＦＩＦＯアクセス・ビットをリセットす
ることでデータＦＩＦＯへのアクセスが可能になる。

ＰＩＦＯ６７０で示されたブロックは物理的に２個のＦ
ＩＦＯで構成され、両方向ＦＩＦＯの機能をもっている
。これらのＦＩＦＯの一方はホストによって読み取られ
、他方はホストによって書込まれる。ＦＩＦＯの他の終
端はＤＴＰによってアクセスされる。（従って、−船釣
に、ポストがＦＩＦＯに書き出したあとでＦＩＦＯを読
み取る場合は、読み取られたデータは書と出されたデー
タと異なることになる。）ポストがＦＩＦＯをアクセス
するときは、ＦＩＦＯ状況をモニタして、ＦＩＦＯが空
のときに読み取られたリ、−杯のとぎに９％込まれたり
しないようにしなければならない。（ポストはこれらの
Ｐ　Ｉ　Ｆ　＋１を診断目的で、あるいはＤＭＡでなく
ポーリングされた人出力が必要である場合にアクセスす
る必要かあることがある。）ＶＭＥ割込みロジック６８０ＶＭＥプロトコルはいくつかの割込みを用意している。

これらの割込みはＤＴＰモジュール＋２０によフて引き
起ずことができる。

口ＴＰモジュール１２０は割込みベクトルも定義してい
る。ベクトルは割込み理由に応じて変更することができ
るが、割込み原因をＶＭＥインタフェース・メモリ６６
０に格納しておけば、１つのベクトルを使用することも
可能である。

ＤＭＡコントローラ６４０データＦＩＦＯ６７０とＶＭＥバス間の順次またはブロ
ック・モードの転送がＤＭＡコントローラ６４０によっ
てサポートされている。（このコントローラはより通常
の単語転送もサポートしている。）　ＤＭＡアドレスは
完全な３２ビツトであり、転送時に使用されるＶＭＥア
１ヘレス修飾子とＬＯＮＧ中信号はすへて転送が開始さ
れる前にＤＴＰモジュール１２０によってレジスタにセ
ットアツプされる。

ＰＩＦｏ　６７０Ｇ反対側はＤＴＰ−ＥシュＪｌｚ１２
０によって一杯または空にされる（通常はデータ・キャ
ッシュ・メ干り１４０の中に）。１６ビツト転送が使用
されるとぎは、ＤＴＰマイクロコードは３２ビツト内部
形式との間でデータをパックまたはアンパックする。

この部分がＤＭＡコントローラとも呼ばれるのは、ＤＴ
Ｐモジュール１２０からの１個の高水準コマンドを受け
てＰＩＦＯ８７０との間でブロック・データ転送を行な
うことができるからである。しかし、この機能がもつ機
能は商用化されているＤＭＡコントローラ・チップの機
能とは同じでない。通常のＤＭＡコントローラは、活動
時にＤＭＡアクセスで使用するものと同じバスからデー
タとアドレス情報を受は取る。しかし、ＤＭＡコントロ
ーラ６４０はそのアドレス情報をＤＴＰモジュール１２
０から受は取り、この情報を使用してＶＭＥバスとのア
ドレスおよびデータ・インタフェースを制御する。

本好適実施例では、ＤＭＡコントローラ６４０は実際に
は４個の八ｍ２９４００Ｍ＾ピッ１−・スライス・チッ
プに実装され、ある種の関連ロジックは下達するように
ＰＡＬに実装されている。

ＤＭＡコントローラのセットアツプはＤＴＰモジュール
１２０によって行なわれ、データはＶＭＥバス線６００
Ｂとデータ１４Ｆ０６７０との間で転送される。

３つのアドレス指定モードが使用可能である。

これらのどれが使用されるかは、転送の種類またはシス
テム構成によって決まる。

アドレス定数保存。このアドレス指定モートはＤＭＡが
ＶＭＥメモリにアクセスするとき同じＶＭＥアドレスを
保存しておくもので、これは入出力ポートをアクセスす
るとき使用される。

アドレスを２ずつ増分（または減分）。このアドレス指
定モードはアクセスされるＶＭＥメモリが１６ビツト幅
だけのとき使用される。この場合は、ＤＴＰはデータを
内部で使用される３２ビツト語と外部で使用される１６
ビツト語の間で分割またはマジする。

アドレスを４ずつ増分（または減分）。このアドレス指
定モードはアクセスされるＶＭＥメモリが３２ビツト幅
であるとき使用される。

勿論、当業者によく知られているように、複数の状況信
号を使用すれば、ＦＩＦＯに対するデータの扱い方を制
御することができる。例えば、この種の状況信号には、
ＦＩＦＯ空、ＦＩＦＯ半満杯などがある。

マイクロコード・ロード制御ロジック６１０このロジッ
クはマイクロアドレス・バス２１１Ｂと３１１Ｂおよび
直列ループ２２５とのインタフェースとなるものである
。（より正確には、第２８図に示すように、このロジッ
クは１つの直列出力線２２５Ａを備え、４つの帰還線２
２５８．２２５Ｇ、２２５Ｄ、　２２５Ｅを備えている
。）このブロックの構成要素とそれが実行する機能につ
いて、第２７．２８、および２９図を参照して以下説明
する（直列ループ・インタフェースの動作と関連付なが
ら）。

このロジックはレジスタ・ブロック６１２にあるＣＰと
ＤＴＩ’マイクロアドレス・レジスタをアクセスする必
要がある。さらに、ＷＣ５指定子制御レジスタもアクセ
スする。これらのレジスタはレジスタ・ブロック６１２
に示されているが、制御ロジックの一部と見ることも可
能である。

このロジックはフリップフロップ２７２０、ステト・マ
シン２７４０、マルヂブレクザ２７１０、およびＷＣＳ
データ・レジスタ２７３０　（これはシフ１−・レジス
タである）から構成されている。

レジスタ・ブロック６１２多数の有用なレジスタがレジスタ・ブロック６１２に集
約されて示されている。このブロックに含まれる機能と
信号について以下説明する。

制御レジスタ・ビットホストは制御レジスタを使用して、サブシステム・バー
１−ウェアの基本的動作を制御する。これらには主にハ
ードウェア・リセット機能とクロック制御が含まれる。

制御ビットは次の通りである。

ＣＰシーケンサ・リセッ１−・このビットはセットされ
ると、ＣＰシーケンザ２１０にアドレス０までジャンプ
させ、内部シーケンサ状態をリセットする。

ＤＴＩ’シーケンザ・リセッ１−二このビットはセラ１
〜されると、ＤＴＰシーケンサ３１０にアドレスＯまて
ジャンプさせ、内部シーケンサ状態をリセットする。

ＤＴＰ　リセット　このビットはクリアされると、ＤＴ
Ｐを安全状態に置くので、すべてのバスは３状態になる
。これが主に使用されるのは、違法マイクロツー１−命
令でバス競合が起こるのを防止するマイクロコードをロ
ートするときである。

ＣＰリセット　このビットはクリアされると、ＣＰを安
全状態に置くので、すべてのバスは３状態になる。これ
が主に使用されるのは、違法マイクロコード命令でバス
競合が起こるのを防止するマイクロコードをロードする
ときである。

ＦＰリセット　このビットはクリアされると、ＦＰを安
全状態に置くのて、すべてのバスは３状態になる。これ
か主に使用されるのは、違法マイクロコード命令でバス
競合が起こるのを防止するマイクロコードをロートする
とぎである。

ＶＭＥ　ＦＩＦＯリセット　このビットはクリアされる
と、ＶＭＥデータＦＩＦＯを空の状態にセットする。

データ・パイプＦＩＦＯ・このビットはクリアされると
、データ・バイブＦＩＦＯを空の状態にセットする。

ＧＩＰ　ＦＩＦＯリセット：このビットはクリアされる
と、ＧＩＰインタフェースＦＩＦＯを空の状態にセット
して、ＧＩＰインタフェースを初期設定する。

自走クロック：このビットはＣＰとＤＴＰマイクロコー
ド・クロックを制御し、クロックを自走または停止させ
る。クロックが停止されたとぎは、ホストから１ステツ
プ進めることが可能である。

クロック・ディスエーブル　このビットはバイブライン
・レジスタに対するクロックを除き、ＣＰとＤＴＰのす
べてのマイクロコード・クロックをディスエーブルする
。これが必要になるのは、例えば中断点を設定するとき
ＣＰまたはＤＴＰの状態を壊さないでマイクロコードが
読み書きされるようにするためである。

自走ｌＸ１）クロック、このビットはＦＰマイクロコ１
〜・クロックを制御し、クロックを自走または停止させ
る。

ＦＩｌ’Ｏアクセス　このビットはＶＭＥデータＦＩＦ
Ｏへのアクセスを制御する。通苓のオプションは内部Ｄ
ＭＡコントローラに排他的アクセス権と制御権をもたせ
るが、診断時またはＶＭＥスレーブのみ環境では、ポス
トがこのビットをセットすることでこれらのＦＩＦＯの
制御権を受は取ることができる。

マイクロコード・ループ：このビットはテストをマイク
ロコード・レベルで繰り返すために診断機能だけが使用
する。

ストローブ・バッファホストはストローブ・バッファを使用して、サブシステ
ムを縁またはパルス面から制御する。ストローブ・バッ
ファに書き込みが行なわれる場合は、セットされている
すべてのビットについて対応するストローブ線にパルス
が現れる。この自動ストロービングにより、ホストはス
トローブ線のセットとリセットによるス１−ローブ線の
切替えから解放される。この操作は初込みモードのとぎ
たり使用される。ポストかこのバッファを読み取ると、
ある種の代替状況情報がポストに送り返されることにな
る。

ストローブ線には、次のものがある。

１ステツプ、これは１サイクルの間にＣＰとＤＴＰマイ
クロコード・クロックを１ステツプ進めるものである。

これは、ハードウェアがＷＯ２を１ステツプを進めてロ
ードしたり、読取りや変更するとき使用される。

ＦＰバイブライン・クロック、ＦＰバイブライン・クロ
ック信号は、ＦＰのＷＯ２の内容を読み戻すときだけ直
列マイクロコード・ループ制御の一部として使用される
。ＦＰ内の実行時パイプライン・クロックは通常ＦＰマ
イクロコード・クロックと同じである。

ｃｐ　ｗｃｓ書込みイネーブル：この信号はＣＰマイク
ロアドレス・レジスタに指定されているアドレスから直
列ループに以前にロードされたデータでＦ、ＰのＷＯ２
４７０に仕込みを行なう。ＣＰマイクロアドレス・レジ
スタが使用されることに注意されたい。

ＷＯ２４７０への書込みはロートＷＣＳマスクによって
修飾されるので、選択されたＦＰだけのＷＯ２が更新さ
れる。

ＣＰデバッグ制込み　このストローブはＣＰに割込みを
引き起すものである。これは、ＤＴＰをデバッグ・モニ
タに戻すためにマイクロコード・デバッグ・モニタによ
って使用される。

ＤＴＰ割込み：このストローブはＤＴＰに割込みを引き
起すものである。これは、コマンドがそのコマンド待ち
行列にロードされたことをＤＴＰに通知するために装置
ドライバによって使用される。

状況レジスタ状況レジスタは読取専用であり、主にホストがＶＭＥデ
ータＦＩＦＯをアクセスできるときにホストにＶＭＥデ
ータＦＩＦＯを判断させるために使用される。

状況ビットには次のものがある。

ＶＭＥ出力ＦＩＦＯ状況：このＦＩＦＯから出される状
況ビットには、満杯、半満杯、空の３つがある。これら
の状況ビットは、ホストがそこから読取りを行なうＦＩ
ＦＯに対するものである（そのアクセスか可能である場
合）。

ＶＭＥ入力ＦＩＦＯ状況：このＦＩＦＯから出される状
況ビットには、満杯、半満杯、空の３つがある。これら
の状況ビットは、ホストがそこに書込みを行なうＦＩＦ
Ｏに対するものである（そのアクセスが可能である場合
）。

１１ＥＲＥ：　この状況ビットはＦＰモジュールが存在
するかどうかをホストに判断させるものである。これを
行なうには、各モジュールのアドレスをＷｃｓ制御レジ
スタ１に書き込み、この状況ビットをテストする。その
アドレスにモジュールがあれば、この状況ビットはクリ
アされ、モジュールがなければ、セットされる。

ＷＣＳ制御レジスタＷＣＳインタフェースは２つのレジスタを使用して制御
される。最初のレジスタはＣＰ、ＤＴＰ内およびＦＰモ
モジュール上ある各種マイクロコード・メモリの読み書
きを制御する。これらの信号の機能と用法の９Ｙ細はマ
イクロコード・ローディングの個所で説明されている。

このレジスタにおける制御信号には次のものがある。

直列ループ出力信号、これは３ビツト・フィールドの最
上位ビットであり、直列ループの並列通路のどのブラン
チを戻り路として働かせるかを選択するものである。こ
のフィールドの他の２ビツトはＷＣ５制御レジスタ１に
ある。

ＦＰ　ＷＣ５出カイネーブル、このビット出力は、通常
のマイクロコード実行とマイクロコード読み戻し時にイ
ネーブルにする必要があるが、マイクロコードのロード
時にディスエーブルする必要があるデータをイネーブル
してＦＰマイクロコード・メモリから取り出すものであ
る。

ＦＰパイプライン出力イネーブル二木好適実施例では、
ＦＰ　ＷＯ２４７０はマイクロコード−ローディングを
最適化するために２つのバンクに分割されている（下達
する）。この信号はこれらの２パンクの出力とのインタ
フェースとなるパイプライン・レジスタ４７６を制御す
る。

ＦＩ’　ＷＣＳモート　これは直列ループ・モートを制
御し、ループを回フてデータをシフトさゼるか、ＷＯ２
との間でデータを転送するかを選択する。

ＣＰとＤＴＰパイプライン・レジスタ出力イネーブル　
これはマイクロコード命令をディスエーブルして、すべ
てのビットを高レベルにするときたり使用される。

ｃｐ　ｗｃｓ出カイカイネーブルのビット出力は通常の
マイクロコード実行とマイクロコード読み戻し時にイネ
ーブルにする必要があるが、マイクロコドのローディン
グ時にディスエーブルする必要のあるデータなイネーブ
ルしてＣＰマイクロコード・メモリから取り出すもので
ある。類似の信号はＤＴＰ　ＷＣ５３２０の出力イネー
ブルを制御する。

ｃｐ　ｗｃｓモード：これは直列ループを制御し、ルー
プを回ってデータをシフトさせるか、ＷＯ２との間でデ
ータを転送するかを選択する。

ＤＴＰ　ＷＣＳモード・これは直列ループを制御し、ル
ープを回ってデータをシフトさせるか、ＷＯ２との間て
データを転送するかを選択する。

Ｃ１１マイクロコード選択：これはＣＰのシーケンサに
そのアドレス・バスを３状態にさせて、その代わりにＣ
Ｐマイクロアドレス・レジスタをイネーブルしてバスを
駆動させるものである。

ＦＰマイクロア１−レス選択　これはＦＰのＷＯ２のア
ドレス・ソースとしてＣＰマイクロアドレス・バスを使
用させるものである。通常、ＣＰマイクロアドレス選択
は、ポストがマイクロコード・アドレスをＣＰに、従っ
てＦＰに送るようにセットアツプされている。

ＦＰ　ＷＣ５選択：　ＦＰ　ＷＯ２は並列ロート機能で
はデータ経路指定が必要になるので、読取り時は２半分
として扱う必要がある。このビットは下位６４ビツトか
上位４０ビツトを選択する。

直列ループ復帰選択（２）：直列ループ戻り路は４つの
ソースの１つから選択できるｅ　（これはＷＯ２の内容
が直列ループを通して読取られるときそのソースを選択
するようにセットアツプされていなければならない。）
ソースとなり得るものには、ｌ３３ＣＰ内部（ベース・ポートたりにある）、ｃｐ外部（ベ
ース・ホードとＦＰモジュールにある）、Ｄ刊】、およ
びＦＰがある。

直列ループ・モート（２）これらのビットはブタがＷＣ
Ｓデータ・レジスタから読み書きされるとき直列ループ
をどのように振る舞わさせるかを制御する。オプション
には、データ保留、データ・シフト、データ・パルスが
ある。これらの効果については、直列マイクロコード・
ロードの個所で説明されている。

他方のレジスタはＦＰモモジュール上マイクロコードを
ロートし、読み取ることを制御するフィルトを保持する
。これを制御するフィールドには次の２つがある。

ＷＣＳロード・マスク・このマスクの各ビットはマイク
ロコードを対応するモジュールにロートすることをイネ
ーブルする。ビットはいくつでもセットできるので、類
似のモジュールに同じマイクロコードを並列にロードす
ることが可能である。

直列ループ出力イネーブル　これらの残りのピッ１−は
ＷＣ５制御レジスタ０にある３番目のピッ］・と−紹に
使用されて、モジュールのどれに直列ルブのＣＰ外部戻
り路とＦＰ戻り路を駆動させるかを選択する。

ＷＣＳデータ・レジスタＷＣＳデータ・レジスタは直列ループ、従ってマイクロ
コード・メモリをアクセスするとぎホストが読み書きす
るレジスタである。マイクロコードのローディングを効
率化するために、このレジスタはＷＣ５制御レジスタＯ
内の直列ループ・モード・フィールドがどのようにセッ
トアツプされているかに応して異なった振舞い方をする
。

直列ループ・モードが「保持」にセットされている場合
は、このレジスタは他のレジスタと同じように読み書き
される。

直列ループ・モードが「シフト」にセットされている場
合は、ＷＣＳデータ・レジスタに対し読み書き操作が行
なわれるたびに、レジスタは１６桁だけシフトされ、書
き込まれたデータが直列ループに挿入されると共に、ル
ープ内の「最後の」語がデータ・レジスタにロートされ
る。

直列ループ・モードが「パルス」にセットされている場
合は、レジスタは他のレジスタと同じように読み書きさ
れるが、書込み操作が行なわれると、ある種の制御信号
が自動的に発生されて直列ループを制御する。

ＣＰマイクロアドレス・レジスタこのレジスタはＣＰまたはＦＰモジュールのマイクロコ
ード・ロード時にマイクロコード・ロード制御ロジック
６１０によって駆動されて、ＣＰマイクロコード・アド
レス′・バス２１１Ｂ上に送出されるデータを保持する
。ＣＰマイクロアドレス選択ビットがｗＣ５制御レジス
タＯにセットされている場合は、このレジスタを読み取
ると、そこに最後に書き込まれたデータが返却される。

そうでない場合は、ＣＰのシーケンサが出力中のアドレ
スの非同期スナップショットが返却される。

ＤＴＰマイクロアドレス・レジスタこのレジスタはＤＴＰモジュールのマイクロコード・ロ
ード時にマイクロコード・ロード制御ロジック６１０に
よって駆動されて、ＤＴＰマイクロコト・アドレス・バ
ス３１１１１上に送出されるデータを保持する。ＤＴＩ
’マイクロアドレス選択ビットがＷＣ５制御レジスタ０
にセットされている場合は、このレジスタを読み取ると
、そこに最後に書き込まれたデータが返却される。そう
でない場合は、ＤＴＰのシーケンサが出力中のアドレス
の非同期スナップショットが返却される。

（以下余白）データ・バイブ概念は複数の個別サブシステムを各種の
トポロジ形状に結合させるものである。

この結合は「データ・バイブ」と呼ばれる複数の局所バ
スを使用して行なわれる。また、この結合はバックプレ
ーンから独立しているので、相互に離して結合すること
が可能である。

本好適実施例では、各データ・バイブ局所バスは３２ビ
ット幅で毎秒４０ＭＢの転送することをサボトし、受取
側はＦＩＦＯでバッファリングされる。各サブシステム
は２つの入力バイブと１つの出力バイブをもっている。

出力バイブは個別クロックをもっているので、２人カバ
イブにデーシイ接続されているときは、データは各入力
バイブに個別的にも、まとめても送ることができる。

データ・バイブ・インタフェース１５０は第７図にボさ
れている。データ・バイブ出力ポートは３２ビット幅で
ある。このポートは別の高速化ボード４１４０上のデー
タ・バイブ・インタフェースの入力ポート（７１Ｏまた
は７２０）に（またはある種のタイプの別の装置上のデ
ータ・バイブ・インタフェースに）接続することが可能
である。データ・バイブの受取り側はＦＩＦＯでバッフ
ァされている（ＦＩＦＯ７４０またケア５０を使用して
）ので、出力側７３１は電気的にデータをバッファする
だけである。２つのストローブ７６０が用意されている
ので、一方のデータ・バイブ・インタフェースが他の２
つのサブシステムに書き込むことができるようになって
いる。受取り側サブシステムでデータ・オーバランが起
こるのを防止するために、受取り側システムからのＦＩ
ＦＯ満杯フ満杯フラグセフ０側サブシテムが使用してモ
ニタリングができる。２つの入力ＰＩＦＯ７４０と７５
０が２つの入力ポードア１Ｇと７２０にあるので、２つ
のサブシステムは１つのサブシステムにデータを送るこ
とができる。

ＦＩＦＯ出カイ出御イネーブルＰマイクロコード内のＴ
Ｄソース・フィールドによって制御され、出力ストロー
ブはＴＯ宛先フィールドによって制御される。入力ＦＩ
ＦＯ状況信号７８０は条件コード・ロジックでテストす
ることできるが、割込みを引き起すこともある。

このインタフェース構成を使用すると、複数のサブシス
テムを局所バスで各種トポロジ形状に結合することかで
きる。このようにサブシステムを柔軟に再構成できるこ
とは、アプリケーション向きマイクロスコピック・デー
タ転送アーキテクヂャを多くのアプリケーションで使用
すると大きな利点が得られるので、第１図に示すサブシ
テムの場合に特に有利である。トポロジ形状のいくつか
の例が第３４．３５．３６．３７図に示されている。

ある種のアルゴリズムやアプリケーションでは、複数の
サブシステムを並列またはバイブライン構成にすると、
計算作業負荷を分散できる利点が得られる。例えば、高
性能３次元図形ワークステーション構成の１例が第３６
図に示されている。

複数のサブシステムをデーシイ構成で結合すると（第３
７図に図示）、データを共用することができ、その場合
、「マスタ」サブシステム１１１５０Ａは例えばポスト
・メモリからデータを入手し、それをデータ・バイブ結
合を通して他のすべてのサブシステム４１５０Ｂ、　ｌ
１１５０Ｃ１４１５０Ｄと共用することができる。この
結果、各サブシステムが独自のコピをもつのではなく、
１つのザブシステムだけがデータを取り出すことになる
ので、ホスト・バス４１１Ｏのパン１−幅か節約される
。

データ・パイプはリングに結合すれは（第３５図）、ケ
ンブリッジ・リングと同じような設計構造のトークン・
パッシング・ネットワークを効果的に構築することが可
能である。

データ・パイプ経由で送られるデータの内容と意味はソ
フトウェアで制御されるが、通常はメツセージ・パケッ
トにするのが普通である。

データ・パイプはシステム間通信用に設計されているが
、これらは他の周辺装置と結ぶことも可能である。持続
入出力速度は毎秒４０ＭＢであるが、バースト入力速度
はもっと高速である。バースト入力速度は配線の電気的
特性によって制限されるが、データ・パイプ入力が１つ
のときは、毎秒ｌａｏＭｎ　　（両方の入力が並列化し
ているときは、適当なバッファ・カートを使用すれば最
高３２０ＭＢまで）にすることか可能である。

このインタフェース機能の主要な利点は、使用できるサ
ブシステム相互接続１−ボロンか多汀化していることで
ある。従って、特にｌ主目ずへぎことは、図示の構成例
は大幅な柔軟性が得られることをボしている。

画像プロセッサ・インタフェース１７０このインタフェ
ースはアプリケーション向ぎバスとの接続を可能にする
。木好適実施例では、このバスは図形と画像データ向け
に特に最適化されている画像プロセッサと結ばれる。ま
た、木好適実施例では、この画像バスはｒＧＩＳバス」
であり、このバスは１８０木のデータ線からなり、ブタ
・クロック期間が１２０−２００ｎｓで動作する。（従
って、このインタフェース・ロジックは木明細書の各所
でｒ　ＧＩＰインタフェース」と呼ばれている。）しか
し、他の画像データ・バス標準（好ましさの点で劣るが
）を使用することも可能である。別の方法として、デー
タ転送要求条件（地震測定や実時間システムなど）が特
殊なアプリケジョンの場合には、他のアプリケーション
向きバスを使用することも可能である。

ＧＩＰインタフェースを通して、ＧＩＰ　とサブシステ
ムはデータとコマンドを相互に受渡しすることかてぎる
。このインタフェースは第８図にブロック図で示されて
いる。

ＧＩＰとサブシステム間の連絡はすべて１６ビツト幅両
方向ＰＩＦＯ８１０を通して渡される。ＦＩＦＤの一方
の側はＤＴＰマイクロコードによって、他側はＧＩＰマ
イクロコードによって制御される。ＧＩＰインタフェー
スはマイクロコード拡張ポート・インタフェースを備え
ているので、ＧＩＰは実際には、サブシステムに常駐し
ているマイクロコード（８ビツト）を実行する。ＧＩＰ
マイクロコード拡張バスは前述したＤＴＰマイクロコー
ド拡張インタフェースと同じである。

ＧＩＰインタフェースは、ＧＩＰ図形プロセッサがある
種の分散マイクロコードをサブシステムで実行させるた
めに必要なサービスを提供する。これらのサービスには
、ＧＩＰマイクロコード・クロツり、ＧＩＰマイクロア
ドレスとデータ・バス、割込みと状況信号、および拡張
ＧＩＴ’マイクロコードを直列にロードするだめの手段
がある。

ＧＩＰインタフェース内の周辺構成要素としては、ＷＣ
Ｓ　８３０、両方向ＦＩＦＯ（片方向ＦＩＦＯから構成
）および状況ロジック８２０と割込みロジック８４０か
ある。

常駐ＧＩＰマイクロコードにより、ＧＩＰは次のような
機能を実行することがてきる。

ＰＩＦＯ８１０からデータを読み書きすること。

状況ロジック８２０を通してＦＩＦＯ状況信号をテスト
して、開コレクタ条件コード・インタフェース信号に基
づいて結果を駆動すること。

割込みロジック８４０によってＧＩＰに割込みを弓き起
す条件をセットアツプすること（例えば、ＦＩＦＯが満
杯または空になったとき）。

ＤＴＰに割込みを引き起すこと。

ＤＴＰ側からは、ＦＩＦＯは３２ビット幅でなく１６ビ
ツト幅である場合を除き、他のＦＩＦＯのいずれかであ
るように見える。

連絡が行なわれるときの形式と、高速化サブシステムま
たはＧＩＰがマスク装置であるかどうかの詳細はずへて
２プロセツサで稼動するマイクロコトによって決定され
る。３次元ワークステジョン環境では、第３６図に示す
ように、ホストをマスクに、サブシステムをスレーブに
、数値高速化サブシステムをその中間にする階層が好ま
しい。

直列ループ・インタフェース第１図（および他の図）に示す同時並行多重プロセッサ
・システムがもつ利点の１つは、３またはそれ以上のプ
ロセッサの書込み可能制御記憶機構（ＷＣＳ）が直列ル
ープ・インタフェースを介して結ばれていることである
。本好適実施例によるこのループのトポロジ構造は第２
８図に示されている（第２Ａ、３＾、４Ｇ、および６図
に２２５で示されている線は、第２８図では中断されて
、１つの出方線２２５八ト４ツノ帰還線２２５Ｂ、２２
５ｃ、２２５Ｄ、２２５Ｅが示されている）。

直列ループと結ぶインタフェースの実装構成は各種プロ
セッサを個別に取り上げて、またＶＭＥインタフェース
と関連づりて上述した通りである。

しかし、これらの機能のいくつかを再びここで検討し直
して、直列ループの高度アーキテクチャを直列ループ・
インタフェースを通してホストは制御記憶機構のすべて
をアクセスしてデータを取り出すことができる。このル
ープの正味バンド幅を最大にするために、各個のｗｃｓ
　（ｗｃｓ拡張部分４９０を含む）は直列／並列シャド
ウ・レジスタのバンクを通して直列ループとのインタフ
ェースとなっている。

ＦＰ　ＷＣＳ　４７０とのインタフェースとなるシャド
ウ・レジスタは第２９図と第４ｃ図にレジスタ４８１Ａ
と４８１Ｂで示されている。ＣＰ　ＷＣＳ　２２０との
インタフェースとなるシャドウ・レジスタは第２Ａ図に
レジスタ２２２　と２２３テ示されテいル。ＤＪＰ　Ｗ
ＣＳ　３２０　トノインタフェースとなるシャドウ・レ
ジスタは第３Ａ図にレジスタ３２２　と３２３で示され
ている。ｃＰＷＣ５拡張部分４９０とのインタフェース
となるレジスタは第４八図にＧＰ拡張部分の一部として
全体が示されているが、個別には示されていない。

これらのレジスタの各々は命令をそれぞれの制御記憶機
構にロードしムリ、命令ストリームを小刻みにクロック
をとったり、あるいは単純に命令ストリームを可能な限
り高速にクロックをとったりすることができる。従って
、この線のバンド幅は効率よく使用され、最小限の命令
だけで特定プロセッサの制御記憶機構をアクセスするこ
とができる。

ループ制御本好適実施例では、直列ループの制御と経路指定のため
の機能がいくつか追加されているので、幅広い構成と拡
張オプションに適応させることができる。

本好適実施例では、各サブシステムはマイクロコード・
サブシステムを最高６つまで（制御プロセッサ１つ、デ
ータ転送プロセッサ１つ、浮動小数点プロセッサまたは
アルゴリズム高速化プロセッサ４つまで）をもっことで
きる。これらのブロセッサの各々は独自のＷＣＳをもっ
ている。各ＷＣｓはマイクロコードのアップロートのと
きは書込みを行い、診断、中断点設定などのときは読み
取らなりればならない。

この機能を利用できるようにする主な機能には、次のも
のがある。

帰還マルチプレクサ　これは２つの内部ソース（制御プ
ロセッサとデータ転送プロセッサ）からと、２つの外部
「帰還バス」　（制御プロセッサの拡張部分と複数の浮
動小数点プロセッサのマイクロコードに対する）からの
直列ループを収集する。

制御プロセッサと浮動小数点プロセッサのマイクロコー
ドが置かれている浮動小数点プロセッサ・モジュールか
らの直列ループを収集する帰還直列バス。帰還ループ・
アドレスはどちらのモジュルに直列帰還バスを駆動させ
るかを選択する。

各浮動小数点プロセッサ・モジュールはマイクロコード
・ロード・イネーブル・ビットをもっているので、モジ
ュールを任意に組み合せて同時にロー１・することかて
ぎる。

データ転送プロセッサの直列ループ拡張部分はジャンパ
とワイヤのリンクによって制御される。

この構成によると、直列ループを回ってデータを転送し
て、ＷＣＳにハックロートするプロトコルが詐称に複雑
になる。この種のプロトコルはソフトウェアで実行され
るのが通常である。本好適実施例では、こねらのプロト
コルのうち時間のかかる部分はハードウェアに実装され
ているので、マイクロコードのダウンロートが大幅に高
速化する。別の利点として、ソフトウェアのオーバヘッ
トも軽減される。

本好適実施例では、ホストはマイクロコードを１語ずつ
データ・レジスタに書き込む（または読み取る）。（木
実施例では、データ・レジスタは２つの汎用シフト・レ
ジスタから作られている。

直列ループの残り部分はＡＤＭ社製のＡｍ２９８１８な
どの直列シャドウ・レジスタを使用している。）あらか
じめ選択された直列モートによって、次の３つのいずれ
かが行なわれる。

「保持」モートが選択された場合は、データ転送はメモ
リへの転送と同じように行なわ」する。

「シフト」モートか選択された場合は、読取りまたは書
込みサイクルが終ると直ちに、データか直列ループの中
に（または外から）シフｌ−される。これが行なわれて
いる間は、使用中信号によって、ホストによるデータ・
レジスタへの追加アクセスが先に延はされることになる
。

「パルス」モードか選択された場合は、書込みアクセス
が終った約５００ｎｓ後に、直列データ・クロック・パ
ルスが発生して、シャドウ・レジスタが必要とするモー
トにセットされる。

ループ・トポロジ第２８図は直列ループの大規模接続関係を示したもので
ある。

信号出力線２２５肩士ＶＭＥインタフェース１６０にあ
るマイクロコード・ロード・ロジック６１０によって駆
動される。（これは１本の物理線だけにする必要はなく
、例えば、４ビット幅バスのようなバスにすることも可
能である。）この線は３つの書込み可能制御記憶機構２
２０．３２０、および４７０の各々の周辺にあるシャド
ウ・レジスタの各々に適用される。（ＣＩｌ　ＷＣ５拡
張部分４９０は出力線２２５Ａに直結されないで、−次
ＷＣ５２２０の下流側の線２２５Ｃに接続されているこ
とに７主意されたい。）４木の帰還線が設けられている
が、これらはマルチプレクサ２７０１によって選択が可
能である。これらの帰還線は主にデバッグのとき使用さ
れる。

「スネーキングＪ　（ｓｎａｋｉｎｇ）が殆どないこと
に注意されたい。つまり、一方のＷＣＳ側の直列シャド
ウ・レジスタの直列出力が他方のＷＣＳのインタフェー
スへの入力として使用されるケースは２つしかない。こ
れらのどちらのケースの場合も、直列ループの下流側に
あるＷＣＳは事実上上流側ＷＣＳの拡張部分である。つ
まり、独立プロセッサを直列ループ内に直列接続するこ
とは回避されている。これの利点は、異種プロセッサ・
モジュールに対する独立マイクロコード・プログラムを
１つに結合する必要がないことである。この結果、プロ
グラマは上述したアルゴリズムの分割をフルに利用する
ことがてきる。また、これはローディングを高速化する
上で役立つ。さらに、幅と奥行か異なるＷＣＳを目標と
したプログラムをマージするときにも問題が起こらない
。

ループ・トポロジの並行性の利点は、並行ロドが簡単に
行なえることである。例えば、共通のマイクロコード列
をＦＰモジュール１３０の各々にロードしようとする場
合は、ＦＰモジュールのすへでにあるシャドウ・レジス
タのすべてを同時にイネーブルさせることができるので
、各々は線２２５Ａ上の直列データとバス２１１Ｂ上の
マイクロアドレスに従ってロードされることになる。

第２８図から明らかなように、ループ・トポロジは複数
の並列分岐を備えている。

ｇ分前：出力線２５５はｃｐ−次ＷＣ５２２０側シヤド
ウ・レジスタ・インタフェースへの入力となるものであ
る。シ、ヤドゥ・レジスタ・インタフェースからＣＰ　
ＷＣＳ　２２０　（線２２５Ｃ）への帰還はマルチプレ
クサ２７１０にフィードバックされる。

タフエースの下流側には、ＣＰ　ＷＣ５拡張部分４９０
のすへてにあるシャドウ・レジスタ・インタフニスへの
入力となる帰還線２２５Ｃも設けられている。

シャドウ・レジスタ・インタフェースからｗｃｓ拡張部
分４９０への帰還はすへて帰還線２２５Ｄに結ばれてい
るので、マルチプレクサ２７１Ｏにフィードバックされ
る。（帰還は並列に接続されているので、直列出力コマ
ンドは個々のモジュール・アドレスで修飾すれば、帰還
線２２５Ｄ上の競合が防止される。）ＤＴＰ分岐：出力線２２５はＤＴＰ　ＷＣＳ　３２０　
Ｌ：あルシャトウ・レジスタ・インタフェースに直列入
力を送るようにも接続されている。シャドウ・レジスタ
・インタフェースからＷＣＳ　３２０（線２２５Ｂ）へ
の帰還はマルチプレクサ２７１０にフィードバックされ
る。

ＤＴＰ拡張部分サブブランチ：　ＤＴＰ　ＷＣＳ　３２
０とのインタフェースの下流側には、帰還線２２５Ｂが
オフボード出力として利用できるようになっている。

この接続は必要ならばユーザが開発してＤＴＰ拡張ロジ
ックを得ることかできる。かかるロジックの動作は以下
に詳しく説明する。

社光基：出力線２２５は数値プロセッサ・モジュール１
３０または１３０°の各々にあるＷＣＳ　４１０側のシ
ャドウ・レジスタ・インタフェースへの直列入力として
も使用できる。シャドウ・レジスタ・インタフェースか
らの帰還はすべて線２２５Ｅに結ばれているので、マル
チプレクサ２７１Ｏにフィードバックされる。（帰還は
並列に接続されているので、直列出力コマンドを個々の
モジュール・アドレスで修飾すれば、帰還線２２５Ｅで
の競合が防止される。）第２７図はマイクロコード・ローディング制御ロジック
６１０の構成要素の詳細図である。重要な構成要素の１
つはフリップフロップ２７２０であり、これは帰還直列
データを再同期化するものである。

ＷＣＳが分散されているときは、シフト・レジスタ・ク
ロックとシャドウ・レジスタのＤクロック間のクロック
・スキューを制御することは、直列ループ構成が多種類
であるので、非常に困難である。このフリップフロップ
が含まれていると、フリップフロップがクロック・スキ
ューの制御を担当する（スキューがＲ１１Ｊ御ロジツク
を駆動する基本クロック期間を越えない限り）。ステー
ト・マシン２７４０はホストからデコート化信号を受け
るとＤクロック出力を発生する。

ホストとのループ・インタフェース第６図と第２７図に関連させて上述したように、マイク
ロコード・ローディング制御ロジック６１０は直列ルー
プ２２５上のデータを読み書きできる。

また、ＣＰとＤＴＰマイクロアドレス・バス２１１Ｂと
３１１Ｂに対しても読み書きがで診る。

ＤＴＰマイクロコード拡張ループ本好適実施例によれば、オフボードで拡張して別の直列
インタフェース・ループを構築することもできる。この
ループとの接続は第２８図に２８４０で示されている。

任意的に、ＤＴＰモジュール１２０はｃｐ　ｗｃｓ拡張
部分４９０と同じようなりＴＰ　ＷＣ５拡張部分を追加
の構成要素に組み入れることによって、オフボードで拡
張することか可能である。これらのＷＣＳ拡張部分から
は、ＤＴＰマイクロアドレス・バス３１１０で選択され
たマイクロ命令出力か得られる。これらのＤＴＰ拡張部
分の制御は、ＤＴＰ拡張部分か比較的高範囲にわたる環
境で使用されることかあるので、ＣＰ拡張ロジックより
も若干ゆるくするのか好ましい。ＤＴＰ拡張ロジックは
密結合高速入出力装置で利用されることを目的としてい
る。

この拡張オプションか使用される場合は、ＤＴＰ拡張部
分（いずれかが使用される場合）はすへてＤＴＰ自身と
直列になっている。これは競合を防止するためである。

並列マイクロコード・ローディング上述したように、本好適実施例では、マイクロコードは
λ通りの方法で浮動小数点プロセッサにロードされる。

１つはホストの制御の下で直列ルブによる方法であり、
もう１つは制御プロセッサの制御の下で並列に行なう方
法である。マイクロコードの並列ローディングは、浮動
小数点プロセッサで使用できる書込み可能制御記憶機構
（”ｗｃｓ”）の数に制限かあるので（４Ｋまたは１ｌ
ｉＫ命令）、好都合である。浮動小数点プロセッサのル
ヂンか多才きて、−度にＷＣＳに収まらないとぎは、あ
る種のオーバレイ手法が必要になる。直列ループを使用
してオーバレイをロートすることはホストか命令をロー
トできる速度が遅いので（ディスクへのアクセスによっ
て、１００ｍ５から３ｍ５）、実用的でない。

本好適実施例によって提供される並列ロート機能は広幅
データ・キャッシュ・メモリを使用してマイクロコード
命令全体（現在は１０４ビツト）を保管しておぎ、それ
を１サイクルで浮動小数点プロセッサ書込み保持レジス
タに転送する。そのあと、これは通常の出力ポートを通
って、直列ローディングで使用される診断シスト・レジ
スタ（例ＡＭＤ　２９８１８）に転送される。これらの
装置には、マイクロコード・ビットをバイブライン化す
る出力ポート（これは必要ならば、入力ポートとしても
使用できる）を備えている。しかし、本好適実施例では
、この機能は遅すぎるので使用されない。

チップの多くはマイクロコ−１・をなんらかの方法で内
部レジスタに格納している。）このことは、上述した並
列ロートのルートか直列並列レジスタがもつこの機能を
使用しても、速度や機能が犠牲にならないことを意味す
る。並列ロート時間は命令光たり約５００ｎｓであり、
これは直列ロート時間よりも大幅に向上している。

もう１つの重要な点は、浮動小数点プロセッサでマイク
ロコードをオーバレイすることがポストによる監視を必
要としてないで、完全に制御プロセッサによって制御さ
れることである。逆に、マイクロコード・オーバレイが
まだデータ・キャッシュ・メモリに存在しない場合は、
制御プロセッサはデータ転送プロセッサがホスト・メモ
リに移って、そこからそれを取り出すように指示するこ
とができる。

本好適実施−例では、各サブシステムはマイクロコード
・プロセッサを最高６つまでもつことができる（制御プ
ロセッサ１つ、データ転送プロセッサ１つ、浮動小数点
プロセッサまたはアルゴリズム高速化プロセッザ４つま
で）。これらのプロセッサの各々は独自のＷＣＳをもっ
ている。各ＷＣ５はマイクロコードをアップロートする
ときは、書込みを行ない、診断や中断点を設定するとき
は、そこから読取りを行なう必要がある。

（以下余白）モジュール拡弓長オフ゛ジョンすでに上のいくつかの個所で説明したように、第１図に
図示のシステムをモジュール単位で拡張するためのオプ
ションがいくつか用意されている。以下では、これらの
オプションのいくつかを要約することにする。

キャッシュ・バス１４４に接続できるモジュールは次の
２種類がある。

算術演算処理型。これの代表例として、浮動小数点プロ
セッサ・モジュール１３０とアルゴリズムまたはアプリ
ケーション高速化機構１３０°がある。

高速データ（ＩＩｓＤ）モジュール。これはデータ・キ
ャッシュ・メモリまたは高速人出力チャネルを拡張する
ために使用されるのが代表例である。このメモリを拡張
する方法は、ＤＴＰマイクロコード拡張バス２８２４を
通して高速化サブシステムとのインタフェースとなる大
容量メモリ・サブシステムを使用することとは全く異な
る。Ｈ５Ｄ法はデータ・キャッシュ・メモリ１４０と同
じバンド幅をサポートするが、大容量メモリ・サブシス
テムはどの容量は１（ｌらねない。

多重モジュール構成にすると、浮動小数点プロセッサ・
モジュール＋３０型のモジュールを４つまで、ｌｌ５Ｄ
モジユールを２つまで使用できる。これらの数字はアー
キテクチャに制約要因があるからではなく、機械的およ
び電気的理由から選択されたものである。

ＦＰ　１３０モジユールはモジュール選択ビットによっ
て選択される。これらは通常制御プロセッサ・モジュー
ル１１０の制御下に置かれるが、ＶＭＥインタフェース
はこれらのビットを無視することができる。これが使用
されるのは、マイクロコードをダウンロートするときや
デバッグを行なうときだけである。モジュール選択ビッ
トはリセット（これはリセット信号で制御される）を除
き、千ジュールの動作をすべての面で制御する。

■ＳＤモジュールはデータ・キャッシュ・アドレス・バ
スをデコートすることによって選択される。

モジュール接続モジュールとの接続について以下要約して説明する。接
続を論理図域別に分類して挙げて、２種類のモジュール
のどちらがこれらの接続を使用するかを示しである。

接続は６個の９６ウエイＤＩＮコネクタを使用して行な
われる。第４０八図と第４０８図は本好適実施例の物理
的接続構成を示したものである。

本好適実施例では、モジュール接続には次のようなもの
がある。

データ・キャッシュ転送用、２５６ビツト・データ、２
３ビットＤＣＭアドレス、８個の書込みイネプル、保持
レジスタＯＥビット、遅延アクセス信号（例えば、低速
メモリを受は入れるためのクロック・サイクル延長のた
め）、および保持レジスタＧＫビット。

ＣＰゼインフェース用：３ビツト・アドレス、１６ビツ
ト・デー夕、１６ビツトＣＰシーケンサ・アドレス、Ｃ
Ｐマイクロコード・クロック、ＣＰパイプライン・クロ
ック、ＣＰ書込みゲート・クロック、１つの割込み線、
および１つの条件コード。

マイクロコードのローディング用・ｃｐ　ｗｃｓ出カイ
ネーブル別の線、ＣＰバイブライン出カイネーブル、ｃ
ｐ　ｗｃｓ書込みイネーブル、ＣＰモード、ｃｐ直列デ
ータ・アウト、ＣＰ直列データ・イン、ＦＰ　ＷにＳ出
カイネーブル、ＦＰパイプライン出カイネーブル、ＦＰ
パイプライン・クロック、ＦＰ　ｗｃｓ書込みイネーブ
ル、ＦＰモート、ＦＰマイクロアドレス選択、ＦＰ上位
／下位ＷａＳ選択、ＦＰ直列データ・アウト、ＦＰ直列
イン、６個の直列クロック／ＷＣＳロード・マスク信号
、および３ビット直列ループ帰還選択。

汎用目的用：モジュール選択の３ビツト、リセット、シ
ングル・ステップ、自走、ＦＰ中断点、マイクロコード
・ループ、ＦＰリセット、ＨＥＲＥ用の制御信号。

ＤＣ線用二＋５Ｖ電源線２１本、−５Ｖ電源線６木、接
地線１８１本。

どのタイプのモジュールもすべての信号をアクセスする
ことができる。

多重数値処理モジュール第１０図に示すように、各種実施例のうちある非帛に有
用な実施例では、複数の数値処理モシュル１３０が使用
されている。この実施例では、モジ、：Ｉ−ル１３０は
すへて制御プロセッサ・モジュール１１０による高度の
監視下に置かれている。ＣＰモジュール１１０は高度の
監視タスクを実行するたりでなく、数値プロセッサ・モ
ジュール１３０との間で行なわれるすべてのデータ転送
を直接に制御する。数値プロセッサ・モジュール１３０
はすへてキャッシュ・バス１４４　と並列に結ばれてい
る。数値プロセッサ・モジュール１３０の各々は上述し
たように、ＣＰ拡張ロジック４１０を備えている。デー
タ転送プロセッサ・モジュール１２０は上述したように
、キャッシュ１４０と外部との間のデータ転送を管理す
るものである。

データ・キャッシュ・メモリ１４０と数値プロセッサ・
モジュール１３０または１３０゛間は高メモリ・バンド
幅で結ばれているので、多くの場合、複数のモジュール
を並列に稼動できるので、データ欠乏が起こることはな
い。

数値プロセッサ・モジュールをいくつ使用して稼動さゼ
ることかできるかは、アプリケーションやアルゴリズム
かどのような混成になりでいるかよる所か大きい。本好
適実施例では、４つまでに制限されている。この制限を
設けたのは、主に電気的および機械的理由によるもので
ある。しかし、メモリ・バンド幅ずへてか使用されてい
れば、浮動小数点プロセッサ・モジュールの数を増やし
ても利点は得られない。

数値プロセッサは独立に稼動するので、モジュル・イン
タフェースに、浮動小数点プロセッサ同士の同期または
データ交換のためのプロトコルを含める必要はない。こ
の結果、仲裁の必要がなくなるので、インタフェースが
非常に単純化される。

命令書込みバスは数値またはアプリケーション向きプロ
セッサ（またはその両方）で共用させるのが好ましい。

また、最上位アドレス・ビットは数値またはアプリケー
ション向きプロセッサ（またはその両方）のいずれかが
個別的にアドレス指定されるように、あるいはこれらの
ブロサツサのすべてが一部にアドレス指定されるように
、あるいはこれらのプロセッサ群の一部（全部でなく）
が−緒にアドレス指定されるように、ロジックに従って
判断させるのが好ましい。

つまり、複数の浮動小数点プロセッサを制御するには、
アルゴリズムを存在する浮動小数点のいずれかて稼動す
ること、あるいはその一部が存在する浮動小数点プロセ
ッサの一部または全部で稼動することがあり得ることを
考慮に入れる必要がある。このためには、制御プロセッ
サと浮動小数点プロセッサとの長期的または短期的な関
係を明確化する必要がある。制御プロセッサはどの浮動
小数点プロセッサを制御すべぎか、あるいはどの浮動小
数点プロセッサとの間でデータを転送すべきかをサイク
ル単位で選択することができる。長期的関係の場合は、
これはもっと大局的に定義することも可能、である。

本好適実施例では、これはどの浮動小数点プロセッサを
使用すべきかを定義する制御メカニズムをサイクル単位
で選択するマイクロコード・ピッ１−を使用することに
よって達成される。この制御メカニズムは他のマイクロ
コード・ビットを使用することも、レジスタの内容（こ
れはマイクロコトによって事前にロートされている）を
使用することも可能である。マイクロコード命令フィー
ルド内のビットを使用して短期（つまり、サイクル単位
）の定義を行ない、レジスタで長期使用を定義すること
ができる。

これらの２モードの使用例を示すと、次の通りである。

短期−４つの浮動小数点プロセッサでＦＦＴを行なうと
ぎは、制御プロセッサは１つの浮動小数点プロセッサに
数サイクルを使用して、次のバタフライのデータをロー
ドし、以前のバタフライの結果を収集してから、別のバ
タフライを扱う次の浮動小数点プロセッサに移ることに
なる。

長期−ベクトル加算を行なうときは、使用すべき浮動小
数点プロセッサはベクトル加算ルーチン（制御プロセッ
サにある）が呼び出される前に選択される。このことは
、制御プロセッサはこの計算にどの浮動小数点プロセッ
サ（またはどのタイプの浮動小数点プロセッサ）を使用
すべきかを知らなくてもよいことを意味する。

第２３図はモジュール・アドレスがどのようにデコード
されるかを図式化して示したものである。

このデコードが実際にはどうような方法で行なわれるか
は、ＦＰモジュール１３０と関連づけて上述した通りで
ある。

キャッシュ・メモリ拡張上述したように、大容量の拡張メモリをキャッシュ・バ
ス１４４に直接接続することが可能である。このことは
、物理的構成と使用されるデータ転送プロトコルの別の
利点となっている。この種の構造例は第４３図に示され
ている。

物理的および電　的　装ボード第３８Ａ図と第３８Ｂ図は本好適実施例の物理的レイア
ウトの主要特徴を示したものである。第３８Ｂ図は子ボ
ードであり、第３８八図の主ボードより小さくなってい
る。第３８Ｂ図は浮動小数点プロツセサ・モジュール１
３０のハードウェア（付属制御プロセッサ拡張ロジック
を含む）である。第３８Δ図はデータ転送プロセッサ１
２０、制御プロセッサ１１０の主要部分、データ・キャ
ッシュ・メモリ１４０、コマンド・メモリ１９０、およ
びインタフェース１５０．１８０．１７０．１８０から
なる構成を示している。２つのボードが一緒になって、
第１図に示すような完全なシステムが得られる。

２つのボードは６個のコネクタ３８１Ｏが同じパターン
になフている。これらのコネクタは雄型と雌型になって
いるので、追加のボードを積層することができる。例え
ば、第９図と第１θ図に示している構成は複数の浮動小
数点モジュール１３０またはアルゴリズム高速化モジュ
ール１３０“（またはその両方）を−緒に積層すること
によって得たものである（しかし、将来の改良に備えて
、これらの接続にバックブレーンを使用するとさらに利
点が得られる）。そうすれば、さらに都合のよい機械的
構成が得られる。

コネクタ３８１０はそれぞれ９δビン幅にするのが好ま
しい。そうすれば、キャッシュ・バス１４４の全幅がこ
れらのコネクタを通る場合であっても、十分なピン数を
予備として残しておくことができる。

データ・キャッシュ・メそり１４０を拡張するための拡
張メモリも、このパターンのコネクタを使用して積層す
ることが可能である。上述したように、キャッシュ・バ
ス１４４上に追加の拡張メモリを接続すると、高バンド
幅チャネルを利用する非常に短時間のアクセス遅延の間
に比較的大きなメモリ空間が得られる。本好適実施例で
は、１００ｎｓ以内に２４０ＭＢ／秒の速度で最高１２
ＭＢまでアクセスができる。

第３８Ａ図は最大の個別構成要素の位置を示すと共に、
他の区域における一部の機能の全体的割振りを示してい
る。本実施例で使用されているボードは３段高さのＥｕ
ｒｏｃａｒｄである。ＶＭＥインタフェース・ロジッー
ク１１ｉ０は全体がボードの縁に置かれ、バックプレー
ンのスタブ長さを最小にしている。（ＶＭＥインタフェ
ース規格は短長のスタブを規定している。）メモリーバンク５１０は全体が図面の上方の左隅と右隅
にコネクタ３８１Ｏの近くに置かれている。コマンド・
メモリ１９０とＶＭεインタフェース・メモリ６１ｉ０
もこの区域に置かれている。

ポート中央部の大部分はＣＰ保持レジスタ５８（Ｉ八と
ＤＴＰ保持レジスタ５６０Ｂが占有している。

ＤＴＰ　とＣＰ　ＩＰｏ　３４０と２４０．ＤＴＰとＣ
Ｐシーケンサ３１０と２１０、およびＣＰアドレス生成
機構２３０はすべて別々に示されている。

ＤＴＰモジュールの書込み制御記憶機構３２０は全体が
図面の左下付近のコネクタ３８１０の下方に示されてお
り、ＣＰモジュールの書込み可能制御記憶機構２２０は
全体が右下付近のコネクタ３８１０の下方に示されてい
る。ＧＩＰインタフェース１７０、およびＤＴＰマイク
ロコード拡張インタフェース１８０は全体が左下隅に示
されている。（この区域には、部のＤＩＮコネクタ（図
示せず）が置かれており、このロジックを使用してサポ
ートできる物理的接続を提供している。）同様に、右下
隅には、データ・パイプ・インタフェース１５０だけで
なく、その関連コネクタか搭載されている。

′１ＫＪ３８Ｂ図に示ず子ボー１〜はもっと小形である
。

（第３８八図と第３８０図は同じ縮尺で作図されていな
い。）保持レジスタ４２０は右上と左上に示されているコネク
タ３８１０間に置かれている。これらのレジスタの間に
は、ＥＣＬ周辺３８２０があり、ここにＥＣＬ部品（こ
れらの部品は大量の発熱を放出する傾向かある）が置か
れている。（本好適実施例では、ＥＣＬ部品としては、
転送りロック発生機構４１２　とＦＰマイクロコード・
クロック発生機構４８０がある。）これらの部品は隔離
されているので、ＴＴＬの雑音が雑音の少ないＥＣＬ部
品に入り込むのを防止している。）以上の説明から理解されるように、レジスタ・ファイル
４３０を作るために使用されるチップは、ＡＬＵ　１１
５０および乗算機構４４０と同様に大形である（本好適
実施例では、これらのデツプの各々はビン格子パッケー
ジに納められている。）ＦＰモジュールのＷＯ２４７０
は全体が図面の左中間部に置かれている。そのすぐ下に
、ＦＰモジュールの次アドレス・ロジック４７７が置か
れている。ＦＰモジュールの制御ロジックがスタックと
しても使用できるスクラッチバット・メモリ１６０は物
理的に次アドレス・ロジック４７７に近接している。

ＣＰ拡張ロジックは子ポート１３０または１３０°の各
々の制御のためにＣＰマイクロコードを拡張するとき使
用されるものであるが、その大部分が図示のようにボー
ドの下縁に置かれている。特に、ＷＣ５拡張メモリ４９
０は左下に示されている。

浮動小数点プロセッサ・モジュールを別々のサブボード
に分散して搭載させると特に好都合である。（また、複
数の浮動小数点プロセッサ・モジュールが使用される場
合は、各プロセッサ・モジュール１３０をそれぞれの独
自のサブボード上に置いて隔離するとよい。）数値プロ
セッサ・モジュール１３０は、高速ロジックがそこに含
まれているので雑音を発生しやすく、また、これらの線
と構成要素はＥＣＬレヘレベ使用するので、雑音の影響
を非常に受りやすい。

さらに、保持レジスタ４２０、局所転送バス４２２、レ
ジスタ・ファイル４３０、転送りロック４１２かすべて
サブボード」二に搭載されている。こうすると、最高周
波数線がずへて共通サブボード上で隔離されるので、利
点か得られる。高速ロジックの各部分をある程度隔離で
きるので、これは特に複数の数値プロセッサ・モジュー
ルを使用する実施例では有利である。

ＰＡＬ実装本好適実施例では、以下に挙げるＰ糺（プログラマブル
・ロジック・アレイ）が使用されている。

現在使用されているＰＡＬはすべてＴＴＬである。大部
分は１６および３２シリーズからのものであるが、他に
もいくつかが使用されている。

しかし、当業者なら容易に理解されるように、他のＰＡ
Ｌ実装を幅広く使用することも可能である。機能をハー
ドウェア・ブロックに分割することは変更可能であり、
ハードウェアで実装したある機能群を変更することも可
能である。ＰＡＬに現在実装されている機能の多くはＭ
ＳＩロジック部品を使用して実装することも、八Ｓ■Ｃ
またはセミカスタム集（ｒｔ回路にブロックとして実装
することも、ＶＬＳＩロジック・チップをプログラミン
グすることによって実装することも可能である。しかし
、この実装をここで詳細に示したのは、米国特許法の規
定に従うように、本好適実施例の内容をすべて開示する
ためである。

ＣＰ　ＰＡＬ以下は、制御プロセッサ・モジュール１１０に使用され
ている最も重要なＰＡＬのいくつかを簡単に説明したも
のである。

クロック波形生成ＰＡＬ　２５０このＰＡＬはＣＰとＤＴＰによって使用されるタイミン
グ波形を生成する。上述したように、４つのクロックが
発生される。これらは各々４つの事前定義波形列の１つ
に従っている。４つの波形列は異なる期間、つまり、入
力クロック期間の４．５．６および７倍になっているこ
とが特徴である。これは、本好適実施例のように４０Ｍ
ＩＩｚオシレータが使用されるときは、１００．１２５
．１５０および１７５ｎｓに変換される。マイクロコー
ド・クロックとパイプラインークロックは同じ波形をも
つが、マイクロコード・クロックはマイクロコードをロ
ートするときは、パイプライン・クロックを動作させた
ままにして禁止することが可能である。マイクロコード
・クロックは常に２サイクル（オシレータの）の間高で
あり、そのあと２．３．４またはサイクルの間借になる
（これらの選択はサイクル長入力によって行なわれる）
。サイクル長はＣＰから要求された最大長さ（２ビツト
）とＤＴＰから要求された最大長さ（２ビツト）から選
択される。サイクル長はパイプライン・レジスタから駆
動されるので（非レジスタ設計にした方がよいが）、サ
イクル長は可能な限り最後の瞬時にサンプリングされて
、ループを回って伝播する最大時間が得られる。このタ
イミングは出力クロックが生成されたサイクルの直後の
サイクルで活動化するので、最初に現れるときよりも重
要である。

タイム２クロツクはマイクロコード・クロックが動作す
る周波数の２倍で動作し、その立上がり縁はマイクロコ
ード・クロックの縁と同じ時間に現れる。

書込みイネーブル・ゲート信号が低のときＶＭＥインタ
フェース・メモリ６６０からの入力がサンプリングされ
る。この入力がメモリ使用中を示していた場合は、サイ
クル長はこの入力が変わるまで延長される。これにより
、メモリ・アクセス時間に余裕ができるので、アクセス
衝突、オフボード通信などによってアクセス時間を遅く
することができる。（この使用中信号は、ＰＡＬ側から
見たときは、書込みゲートが低のとき余分のサイクルを
挿入したように見えるだけである。）クロックを自走させるか、１ステツプ進めるかの選択は
別の入力によって行なわれる。

ＣＤバス・ソースＰＡＬこのＰＡＬはどのソースにＣＤバス１１２を駆動させ、
該当装置の出力イネーブル線を駆動させるかを選択する
ＣＰマイクロコード・ビットをデコードするものである
。いずれかの１６ビツト・ソースが選択されると（アド
レス生成機構２３０など）、このＰＡＬは符号／ゼロ拡
張ＰＡＬ　２１６を活動化させる信号も出力する。リセ
ット１３号が活動しているときは、どのソースも選択さ
れない。

ＴＤババス２２のデータ・ソース・フィールドのデコー
ドも同じ種類のＰＡＬを使用して行なわれる。

ＴＤババスソースを選択するＰＡＬも、それぞれの対応
するＦＩＦＧ空状況信号でＦＩＦＯＭｉ取りをゲート操
作するロジックを備えているので、空のＦＩＦＯが読み
取られるのを防止する（ＦＩＦＯ内にエラーを起す原因
になる）四Ｔ葺９（先力匹このＰＡＬはＣＤバス１１２上のデータの宛先を選択す
るＣＰマイクロコードをデコードして、該当装置の読取
りイネーブル線を駆動するものである。

ＴＤババス２２のデータ宛先ビットのデコードも同じ種
類のＰＡＬを用いて行なわれる。

ソースまたは宛先装置が駆動する必要のあるチップ・イ
ネーブル線をもっていると（例えば、ＶＭＥインタフェ
ース１６０やコマンド・メモリ１９０におけるメモリ）
、それぞれのチップ・イネーブル線が駆動される。

符号／ゼロ拡張ＰＡＬ　２１にのＰＡＬはイネーブル信号およびソース・データの高ビ
ットに応じて、符号またはゼロ拡張機能を実行する。使
用するのが好ましいＰＡＬは８ビツト幅だけであるので
、すべての符号／ゼロ拡張操作にはこれらが対で使用さ
れる。このＰＡＬは２個所で使用されている。一方の対
（第２八図にブロック２１６で図示）はＣＤバス１１２
に、もう一方の対（第３Ａ図にブロック３１６で図示）
はＴＯババス２２につながっている。

バス・ソース・ロジックは、１６ビツト・ソースがアク
セスされるとぎ、イネーブル・ビットを符号／ゼロ拡張
ロジック２１８に送るものである。

第１４八図と第１４Ｂ図はとのＰＡＬの構成と動作を示
している。さらに詳しくは、第１４Ａ図は若干異なる実
施例を示している。つまり、各符号／ゼロ拡張操作で３
個の８ビツト・マルチプレクサが使用されている。これ
により、本好適実施例では不可能である単一バイトの使
用が可能になった。第１４１１図は第目へ図のハードウ
ェアで使用されるコマン１−描造を示している。

マルヂウェイ分岐アドレス指定ＰＡＬ　２１７このＰＡ
Ｌはシーケンサ３１０のマルチウェイ分岐機能を実装す
るために使用される。このＦＡｌ、は３ビット条件コー
トを受は取り、それをマイクロコト定数フィールドの最
下位３ビツトに挿入する。修飾された定数フィールドは
シーケンサ３１５上にフィードバックされる。シフト・
フィールド入力は結果を左に０、■または２桁シフトす
るかどうか（つまり、１．２または４をかけるかどうか
）、あるいは入力定数フィールドを未変更のまま送るか
どうかを制御する。別の入力はこのＰＡＬの３状態出力
ドライバをイネーブルする。

第ｎ図に示すように、このＰＡＬは３状態バツフア３１
８　と並列に接続するのか好ましい。定数フィールドの
最下位８ビツトだけがＰＡＬ　３１７に送られる。最上
位８ビツトはバッファ３１８に送られる。

（好ましくは、修飾された定数フィールドは相対シーケ
ンサ命令で使用されるが、その使用に注意ずれは、絶対
または間接命令で使用することも可能である。）マルチ
ウェイ分岐機能は、第３０図を参照して以下に詳しく説
明する。

データ入力条件コード選択ＰＡＬこのＦＡＩ、（ＤＴＰモジュール１２０に置かれており
、第３図にマルチプレクサ３１２で示されている）はＤ
ＴＰマイクロコード・シーケンサ３１０でテストできる
１組のＦＩＦＯ状況コードを選択する。選択された組の
条件コートはデコートされ、シーケンサ３１０に送られ
て、これらの条件に基づくマルヂウェイ分岐が行なわれ
る。これらの条件信号のソースは、４つのバス入力イン
タフェース、つまり、ＧＩＰインタフェース１７０、デ
ータ・バイブ・インタフェース１５０の２つの入力ポー
ト、およびＶＭＥインタフェース１６０の１つの中にあ
るものが選択される。

ＤＴＰ　とＩ／Ｆ　ＰＡＬ以下は、データ転送プロセッサ・モジュール１２０　と
インタフェース機構１６０．１７０．１８０で使用され
ている最も重要な機能のいくつかを簡単に説／Ｉ　１２明したものである。

ＶＭＥアドレス・デコ−１−１）八Ｌ１つのＰＡＬはＶＭＥア１−レスの最下位ヒラ［−と５
アドレス修飾ビツトをデコー１−する。その出力はＶＭ
Ｅアドレスとアドレス修飾子が以前に選択されたビット
と一致すると活動化する。（アドレスとアドレス修飾子
の組合わせは最高１６までプログラミングでき、そのう
ちの１つは４ビット切替え信号によって選択される。）
　ＶＭＥ割込みＰＡＬからの入力もあり、これは割込み
承認サイクルがいつ進行中であるかを示している。これ
は出力を駆動するようにデコートされたアドレスとＯＲ
がとられる。

ＶＭＥアドレス・バスの最上位アドレス・ビット（１８
−３１）も同じようなＰＡＬを使用してデコートされる
。このＰＡＬでは、アドレスの上位８ビツトを使用する
か無視するかが別の入力で選択される。

ＤＭＡ　ＦＴＦＯ状況とクロック制御ＰＡＬこのＰ八り
はＤＭＡ　ＦＩＦＯ６７０からのクロ・ツクと状況信号
の経路を制御する。また、このＰＡＬはこれらの１・Ｉ
ＦＯのクロックをＤＭＡコントローラ６４０の制御下に
置くか、ＶＭＥインタフェースからデコー１−するかを
制御する。

ＶＭｌｉ読取りと書込みデコートＰＡＬ６１１読取りデ
コートＰＡＬはＶＭＥバスからの８つの読取りソースを
デコートする。内部ＶＭＥアドレスはデータ・ストロー
ブ、書込みイネーブル、およびポート選択信号によって
デコートされ、修飾される。

書込みデコートＰＡＬはＶＭＥバスからの９つの書込み
ソースをデコートする。内部ＶＭＥアドレスはブタ・ス
トローブ、書込みイネーブル、ボード選択、およびＶＭ
ε書込みイネーブル信号によってデコードされ、修飾さ
れる。ＶＭＥ書込みイネーブル信号は各種書込みイネー
ブルまたはクロックのセットアツプと保持条件をＶＭＥ
バスのタイミングから独立して制御するために使用でき
る。

ＶＭＥスレーブ・アクセス・タイミングＰＡＬこのＰＡ
Ｌはバス・コントローラ６５０においてデータ転送確認
通知のタイミングを発生ずる。このタイミングは、デコ
ーダ６１１が受り取るのとほぼ同じア１−レスと修飾子
もこのＰＡＬへの入力となるので、読み書きされるレジ
スタまたはメモリに合わせて調整することが可能である
。２重ポートＶＭＥメモリ６６０が使用中であれば、こ
のタイミングは別の入力によって遅延される。（これが
行なわれると、使用中信号が終了したあとで追加サイク
ルが挿入される。）直列ループがデータのシフトに使用中であれば、タイミ
ングは別の入力によフて遅延される。

データが直列ループ・レジスタ６８０に書き込まれると
き、ＶＭＥ書込み信号が高になったあとで３サイクルの
遅延が挿入されるので、直列ループ・ステート・マシン
（別のＰＡＬにある）は余裕をもってデータをラッチ・
インすることができる。

このＰＡＬはＶＭＥインタフェース・メモリ６６０がア
クセスされ゛るときは、イネーブル信号も発生する。

信号ループ制御ＰΔＬこのＰＡＬはマルチプレクサ２７１０とステート・マシ
ン２７４０を実装している。ステート・マシン機能は直
列ループ内の書込み可能制御記憶機構の各々とのインタ
フェースで８１８個の直列／並列レジスタを制御するよ
うに接続されている。（これらには、ＣＰ　Ｗ［；Ｓ　
２２０とＤＴＰ　ＷＯ２３２０のほかに、プロセッサ・
モジュール１３０の各々にあるＦＰ　ＷＯ２４７０とＦ
Ｐ　ＷＣ５拡張部分４９０が含まれる。）ステート・マ
シンはシフト・レジスタと直列データ・クロックを制御
する。シフト・レジスタとの間でデータ転送が行なわれ
ているときは、シフト・レジスタと直列データ・クロッ
クはアクセスのタイプ（つまり、読取りか書込み）に応
じて、またモード信号に従って制御される。直列ループ
・モード信号は次の３モードの１つを指定している。

ＤＡＴＡ　ＨＯＬＤ　（００）　：　　通常のレジスタ
と同じように読み書きを行なう。

ＤＡＴＡ　５ＨｒＦＴ（ｌｏ）：通常のレジスタと同じ
ように読み書きを行なうが、直列データ・クロックを切
り替えている間に直列ループを回フて１６ビツトだリデ
ータをシフトする。

ＤＡＴＡ　ＰＬＩＬＳＥ（Ｉｌｌ：　Ａ７ｉ＋Ｉルジス
タと同じように読み書きな行ない、直列データ・クロッ
ク・パルスを１回発生ずる。

ＤＡＴＡＳＩＩＩＦＴモードでは、ステート・マシンは
あるサイクルでシフトし、次のサイクルで保持するよう
にシフト・レジスタを制御する。この２サイクル・パタ
ーンは１６回繰り返され、その結果、シフト・レジスタ
の内容が直列ループ内に挿入される。保留サイクルでは
、直列データ・クロックが主張される。データがシフト
されている間、使用中信号は活動しており、゛そのシフ
トが終るまでシフト・レジスタへの以降のＶＭＥアクセ
スを保留にする。

ＤＡＴＡ　ＰＵＬＳＥモードでは、書込み操作（１）３
００−４００ｎｓ後に、直列クロックは一度だけ高パル
スになる。このパル、スは”８１８”シャドウ・レジス
タ内部の内部フリップフロップをアップロードする。

（これらのシャドウ・レジスタの各々は内部フリップフ
ロップを備えており、これはデータをそれぞれに対応す
るＷＯ２にバックロートするときその動作モードを制御
する。このＤクロックがパルスを発生ずるときは、直列
ループを回ってデータはシフトされない、（この遅延に
より、データは安定化する。つまり、ループを回って伝
わっていく。）この操作時は、使用中信号は活動化され
て直列ループへのＶＭＥアクセスを禁止する。

このＰＡＬは４個の直列ループ帰還路２２５Ｂ、　２２
５Ｇ、２２５０．２２５Ｅ、および再同期化フリップフ
ロップ２７２０を収集するマルチプレクサ２７１０も備
えている。

ＤＣＭ　とＤＣＭ　Ｉ／Ｆ　、ＰＡＬ以下は、キャッシュ・メモリ１４０と、ＦＰモジュール
１３０上に置かれているが、キャッシュ・メモリ１４０
とのデータ・インタフェースを取り扱うＣＰ拡張ロジッ
クで使用される最も重要なＰＡＬのいくつかを簡単に説
明したものである。

ＤＣＭアドレス・デコードＰＡＬこのＰＡＬはマルチプレクサと一緒に第５図にブロック
５６０で示されている。このＰＡＬはデータ・キャッシ
ュ・メモリ・アドレスをデコートする。

２つのアドレス入力か用意されている。入力５１［ｉは
ＣΔバスＩＩＩのピッ１１９−２５に対応しており、入
力５１７はＴへバス１２１のピッ１１９−２５　に対応
している。仲裁ロジック５３５によって生成される制御
線５２１はどちらのアドレスをデコートするかを選択す
る。

ＤＧＭ保持レジスタ制御ＰＡＬこのＰＡＬ（ＣＰとＤＴＰマイクロコー１〜・ストリー
ムによって制御される）はデータ保持レジスタ５６０Ａ
、　５６０Ｂ、および４２０の３つのバンクを制御する
ために使用される各種制御信号を発生する。マイクロコ
ード・ビットはクロックと出力イネーブル信号を駆動す
るようにデコードされる。バンク５６０Ａを制御する信
号はＣＰアクセス信号５３６によって制御される。バン
ク５６０Ｂを制御する信号は、ＤＴＰポートの方が優先
度が低いので、ＣＰアクセス信号５３６とＤＴＰアクセ
ス信号５３７の両方によって制御される。

レジスタ・バンク４２０（浮動小数点モジュール」＝の
１・Ｐ保持レジスタ）を制御する信号は該当のモジュー
ル選択信号とＡＮＤがとられる。クロック信号はすへて
正のクロック縁のタイミングを制御するために、書込み
イネーブル・ゲート・クロック信号によって修飾される
。

別の組の信号はアクセス・サイクルでメモリ出力をディ
スエーブルすることができる。これにより、保持レジス
タはデータ・キャッシュ・メモリに書き込まなくても読
み戻すことができる。（これらの信号は書込みマスク情
報をアクセスするために別のＰＡＬでも同じように使用
される。）（以　下　余　白）ＤＣＭ　潜込みフラグ・レジスタ１）八１、書込みマス
ク・ロジック５３０（８ヒツト書込みマスク信号５１２
をメモリ・バンク５１０に送る）は複数のｌ’ＡＬを使
用して実装されている。ＤＴ１１インタフェース・レジ
スタ５６０Ｂに対応するＦＡｌ、を最初に説明する。Ｃ
Ｐモジュール１１０によってアクセスされる他のレジス
タ・セット５６０Ａの状況の追跡は、同じようなＰＡＬ
を使用して行なわれる。

このＰＡＬの目的は、保持レジスタ５６０Ｂ内の８Ｆ語
のどれにＤＴＰによって書き込まれたかを覚えているこ
とである。データ・キャッシュ・メモリ書込みが必要で
あるときは、このＰＡＬの出力はＤＴＰ保持レジスタか
らの並列書込みにマスクをかりる。更新されているＦ語
だけが実際にはデータ・キャッシュ・メモリ・バンク５
１０に書き込まれる。保持レジスタに対する書込みが行
なわれると、対応するフラグ・ビットがＰＡＬ内にセッ
トされる。セットされるフラグ・ビットはこれらの条件
の下でＤＴＰアドレスからデコードされる。フラグ・ビ
ットはデータ・キャッシュ書込みが行なわれるとクリア
される。しかし、操作はパイプライン化されているので
、ＤＴ＋’は同じサイクルで保持レジスタ５６０Ｂに書
き込むことかできる。その場合には、フラグ・ビットは
セットされたままになる。

さらに、８フラグ・ビットずへてを同時にセットするこ
とも可能である（マイクロコード・コマンドを受けて）
。これにより、ブロックで書込みを行なうことができる
。リセット信号はフラグをクリアする。ロジックは完全
に同期しており、クロック発生機構２５０によって発生
したマイクロコード・クロックによってクロックがとら
れる。

別の入力信号は読み戻しモードをイネーブルする。この
モードでは、フラグ・レジスタの状態を下位２ビツトを
使用して直列に出力することができる。マイクロコード
はこの下位２ビツトにあるフラグ・ビットを読み取るこ
とができ、他のフラグ・ビットと入れ替えることにより
、マイクロコードはすべてのフラグ・ビットを読み取る
ことができる。ＤＴＰアドレスは、３フラグ・ビットの
どれを偶数フラグ・ビットと入れ替え、どれをく］数フ
ラグ・ビットと入れ替えるかを選択する。

Ｆｐｇ込みマスクＰＡＬこのＰＡＬはＦＰ保持レジスタとデータ・キャッシュ・
メモリ間の転送に対して書込みマスクを生成する。マス
ク生成を制御するパラメータには、書き込むべきＦ語の
個数と先頭のＦ語がある。

ＦＰ　　ＰＡＬ以下は、本好適実施例においてＦＰモジュール１３０に
使用されているプログラマブル・アレイ・ロジック機構
（ＰＡＬ）を簡単に説明したものである。

ＷＣＳロード・イネーブルＰＡＬこのＰＡＬはマイクロコードをＦＰモジュール自身のＷ
ＣＳ　４７０に、およびｃｐモジュールの拡張ＷＣＳ４
９０（つまり、ＦＰモジュールに置かれているＷＣ５部
分）またはそ、のどちらかに、モジュール選択信号でロ
ードするとき使用される一部を修飾する。

ホスト−ソース・モジュール選択ＰＡＬこのＰＡＬはホ
ストからのモジュール・アドレス入力を局所スイッヂ設
定値と比較して、そのモジュールが選択されているかど
うかを確かめるものである。１組の入力てｗＣＳロート
がイネーブルされて行なわれる。

千ジコール当たり１ビツト・アドレスが用意されている
ので、ＷＣ５書込みをモジュール１３０のすべてに対し
て独立して制御することができる。

（これと対照的に、上述したように、データ・アクセス
は最大モジュール数より少ないビットをもつモジュール
・アドレスを使用するので、モジュールのあらゆる組合
わせを選択することができない。）第２８図に示すように、直列コマンド・ループの好まし
いトポロジは、２つのループ部分２８４０が各数値処理
モジュール１３０に入るようになっている。一方の部分
２２５Ａは入力をそのモジュール自身のＷＣＳ　４７０
に送り、もう一方の部分２２５Ｇは入力をそのモジュー
ル上のＷＣ５拡張部分４９０に送るようになっている。

従って、２つの別個の出力コマンドが与えられるので（
しかもモジュール・アドレスによって修飾されて）　、
ＷＣＳ　４７０とＷＣ５拡張部分４９０はそれぞれの出
力を共通掃通バス２２５Ｌと２２５０　（それぞれ）に
送り出し、モジュールのどれかが選択されたとぎに、そ
のモジュールによって駆動させることができる。

ＣＰモジュコー選択ＰＡＬこのＰＡＬはＣＰによって選択されたモジュール・アド
レスを、局所保管値と突か合せて比較するものである。

一致するものが見付かると、４つの出力が主張される。

これらの出力のうちの２つは制御信号がクロックをとる
ようにイネーブルするか、保持レジスタ４２０を出力イ
ネーブルする。もう１つの出力信号はＬＥＤを駆動して
、とのＦＰモジュールが選択されたかをビジュアルで表
示する。

最後の出力は主ボードに返される条件コード・ビット（
選択済み）をイネーブルする。この最後の出力はＣＰ拡
張、マイクロコードで制御されるロジックに対する修飾
信号であり、マイクロコード・フィールド（またはレジ
スタ格納値）で定義された処置が行なわれるようにイネ
ーブルするものである。

ＦＰ−ＷＣ５制御ＰＡＬ２つのＰＡＬがＷＣＳ　４７０を制御するために使用さ
れる。これらの２つのＰＡＬは別々の区域に置かれてい
るが、両方ともＷＣＳに影響を与えるので、相互にイン
タロックするようになっている。−数的には、最初のＰ
ＡＬは命令レジスタ（これは上述したようにマイクロコ
ード短縮のために使用される）を制御するために使用さ
れる。もう１つは並列マイクロコード・ローディングを
制御するために使用される。

最初のＰＡＬはＷＣＳ　４７０にある２つのＲＡＭチッ
プの出力イネーブルを制御する。本好適実施例では、Ｗ
ＧＳ　４７０は２つのＲＡＭチップを使用して構成され
、インタフェース・レジスタ・セット４２０とマツチし
て並列ローディングが行なわれるようにしている。（本
好適実施例では）キャッシュ・バス１４４は６４ビツト
・データ通路までに多重化されてＦＰモジュール１３０
に送り込まれるので、ＷＣＳ４７０を２つの部分に分割
すると、マイクロ命令（未実施例では、１０４　ビット
長）の並列ローディングにマツチすることになる。

ホストがマイクロコー１〜をロートすると各ＧＪ、命令
レジスタはディスエーブルされる。その場合には、命令
レジスタの出力は必ずディスエーブルされるので、ＲＡ
Ｍ出力はホストによって生成された信号によって制御さ
れる。

２番目のＰＡＬは２つの個別機能を実行する。これらは
ハードウェアによる短縮を実現するときたけ結合される
。

最初の機能はホストによるＷＣ５の読取り時にパイプラ
イン・レジスタ４７６のどちらのバンクをイネーブルさ
せるかを制御するものである。

２番目の機能は転送の長さ、つまり、保持レジスタとレ
ジスタ・ファイル間で転送すべき語の数を調整するもの
である。

パイプライン・レジスタの出力イネーブル信号は２つあ
り、これらは同時に活動することはない。（これらの信
号はレジスタ４７６の２つのバンクをイネーブルするた
めに使用される。他の個所て説明したにうに、この構成
はＷＣ５４７Ｇの２バンクに対応している。）バイブラ
イン・レジスタのどちらかを出力イネーブルさせるため
には、使用中信号が非活動に、モジュール選択とＦｌ’
バイブライン・レジスタ出力制御（ホストからの）が活
動していなければならない。

転送長さフィールドは、１が転送すべき１語を、２が２
語を（以下同じ）を表すようにコーディングされる。８
語を転送することを指定するときは、０が使用される。

転送りロック発生機構（キャッシュ・バス・インタフェ
ース４６０の一部）は、転送サイクルの回数を知ってい
る必要があり、これはマイナ・サイクルに１を加えた数
である（バイブラインをセットアツプする場合）。

マイナ・サイクルの数は転送長さとその開始位置と共に
変化する。

ハンドシェイク・ロジックＰＡＬ２つのＰＡＬがハンドシェイク・ロジックを制御するた
めに使用される。最初のＰＡＬは２つの独立機能を実行
する。最初の機能はＣＰとＦＰモジュコー１３０間のパ
ン１〜シエイキングを制御する。（この機能では、第２
２図に状態図を示すようなステート・マシンにこの機能
をもたせている。）もう１つの機能（最初の機能と独立
して）はレジスタ・ファイル４２０が２重バッファ・モ
ードで使用されるときバンク選択を制御する。（このモ
ートの動作原理は第２０図に示されており、上述した通
りである。）ハンドシェイキング・ステート・マシンはＣＰがＦＰ待
ちにあることを、ＣＰＷＡＩＴ出力ＨＬを駆動すること
によって通知する。ＦＰが待ちにある場合は、ハンドシ
ェイキング・ステート・マシンはＦＰＷ八Ｉへ＋１Ｌを
駆動することによフてこれを知らせる。

ＣＰＷＡＩＴとＦＰＷＡＩＴが共に旧であり、ｃｐがそ
の完了信号を主張した最初のプロセッサである場合は、
次のような手順で行なわれる。

１、ＣＰＤＯＮＥがＨｌであることが見付かったときは
、ＦＰＷＡＩＴはＬＯに駆動される。

２、ＣＰＤＯＮＥが旧になるまでＣＰＷＡＩＴは旧のま
まで、制御はその状態のままである。

３、ＦＯＤＯＮＥｈ）ＩＩＩになると、ＣＩＩＷＡＩＴ
はＬＯに駆動される。

４、にＰＷＡＩＴとＦＰＷＡＩＴ信号は、対応するＤＯ
ＮＥ信号が否定されるまで共にＬＯのままである。

上記手順は、ＦＰがＦＰＤＯＮＥを最初に主張した場合
にも行なわれるが、その役割は反対になる。

［；ＰＤＯＮＥとＦＰＤＯＮＥが共に同時に到来した場
合（つまり、共に同じクロック縁で最初にＨｌでサンプ
リングされる場合）は、ｃｐｗ八ＩへとＦＰＷＡＩＴが
共にＬＯになる。

このＰＡＬのバンク・スワップ側は上述したＣＰ／ＦＰ
ハンドシェイキングが切り離されている。このステート
・マシンを制御する２入力信号は５ＣＰＢＡＮＫＳＥＬ
とＦＰＳＷＡＰである。５ＣＰＢ八ＮＫＳＥＬはＦＰが
スワップ点まできたときＣＰにバンクをどのように割振
らせるかを指定している。ＦＰがスワップ点までくると
、そのスワップ点を通り過ぎるまでＦＰＳＷＡＰを活動
状態に駆動する。スワップ点はｃｐ／ｐｐハンドシェイ
キング・ロジックによって同期化される。ＦＰＳＷＡＰ
点では、５ＣＰＢＡＮＫＳＥＬの状態はＢＡＮＫＳＥＬ
出力の新しい状態であり、スワップ点の外では、ＢＡＮ
ＫＳＥＬ状態は未変更のままである。

最初のＰＡＬはＦＰと同期して動作するので、もう一方
のＰＡＬはＣＰモジュール１１０が終了したこと、また
はバンクの交換を望んでいることを示すＣＰ同期信号を
捕捉するために使用される。

この第２のＰＡＬは３つのハンドシェイク・モト・ビッ
トによって制御される（モジュール選択信号による）。

３ハンドシエイク・モード・ビットは次のように割り振
られている。ビット０と１は０θがノー・オペレージコ
ン、０１がＣｔ’ＤＣＩＭＥをセット、１０がＧＰＤＯ
ＮＥをクリア、１１がテスト・モードの処置がとられる
ようにコード化されている。これとは独立して、ビット
２はレジスタ・バンクを交換することを要求実る。

ＣＰＤＯＮＥ状態は命令がセットまたはクリア操作であ
る場合を除、き、マイクロコード・サイクルにまたがっ
て未変更のままである。

このＰ＾しはモード・フィールドのビット２の正の縁を
、新しい入力を以前にレジスタ格納されたものと比較す
ることによって検出する。縁が検出されると、これによ
りバンク選択出力の状態が切り替えられる。

割込み捕捉ＰＡＬｃｐｗ八Ｉへ、ＦＰＷＡＩＴ　、およびいくつかの割込
み信号でクロック縁を捕捉するために別のＰＡＬが使用
される。エラー割込みは中断点割込みと同じ割込み出力
を共用するが、独自のマスク・ビットをもっている。出
力は対応するマスク・ビットがＬＯに駆動されるとリセ
ットされるが、このマスク・ビットは以後の割込み縁を
検出するために旧に戻しておかなければならない。

マイクロアドレスとクロック制御ＰＡＬこのＰＡＬはＦ
Ｐマイクロアドレス・ソースの制御とＦＰクロックの制
御の２つの独立機能を実行する。

マイクロアドレス・ソースは２ビツトの入力によって選
択され、次のようになりている。（００）ＦＰ次アドレ
ス・ロジック４フ７．（０１）　ＣＰマイクロアドレス
　２１１八；（１０）開始アドレス・レジスタ４７９（
連続）；（Ｉｆ）スタック４７８の出力。別の入力で２
ビツト選択コマンドを無視することも可能である。その
場合には、ＣＰマイクロアドレスはモジュールがイネー
ブルされるとイネーブルされる。この入力を使用すると
、ホストはセットアツプやデバッグ時に１ｅｅ５４７０
をアクセスすることができる。

ＦＰクロック生成機構４８０（これは本好適実施例では
ＥＣＬが使用されている）を制御する出力は次ように選
択ができる。（００）ＦＰマイクロコード・クロックを
自走させる。　（Ｏｆ）ＦＰマイクロコード・クロック
を停止させる。別の論理条件はＦＰクロックを別の入力
によって制御させ、クロックがその主張があったとき自
走するようにする。

直１１／並ＩＪロード選択このＰＡＬはマイクロコードをホストまたはＣＰからＦ
ＰモジュールのＷＣ５４７０にロードすることを制御す
る。ホス゛トによってロードされるマイクロコードは直
列ループを使用する必要があるが、ＣＰはマイクロコー
ドを並列にロードすることができる。注目すべき点をい
くつか挙げると、次の通りである。

１、Ｗｃ５４７０に使用されているパイプライン・レジ
スタは個別の出力イネーブルをもっていないので、これ
らはデータ・バスでの競合を防止するために別々に使用
される。

２．２つの直列データ・クロック信号の依存性はホスト
またはＣＰが選択されたかに応じて切り替えられる。

３、ホストが直列ループを制御する場合は、モード信号
は両方のデータ・クロックを一緒に駆動させるか（通常
データ・シフト）、一方だけを駆動させるか（別の信号
で選択されたもの）を選択する。直列データ・クロック
はＷＣ５４７０からデータを読み戻すときもこれと同じ
ように制御される。

ｃｐ書込みデコードＰＡＬこのＰＡＬはＷＣ５拡張部分４９０にあるマイクロコー
ド・フィールドをデコードして、レジスタ４２０のどち
らをアクセスするかを選択するものである。選択された
レジスタには、ＲＣＲＥＧＤＩＲがＬＯのときだけ書き
出される。ＸＦＲＥＧ、　ＦＰＲＥＧ、　ＬＩＡＲＥＧ
またはＭＲＥＧの中から１つ選んでそこに招＝き込むこ
とのほかに、実行される機能には他に２つある。

１、ＣＤバス・トランシーバ４１１４　に対する方向と
出力イネーブル制御か生成される。

２中断点をクリアするマイクロコーＩ・・ビットは書込
みゲート・クロックで書込みイネーブル・ゲートかとら
れる。ここで短パルスが使用されているのは、再始動直
後に現れる中断点を見失うのを防止するためである。（
これは、新しい中断点が現れたときＣＰがまだ前の中断
点をクリアする信号を低に維持していると問題を起すこ
とおそれがある。）従って、この信号はそれを短時間に
保つクロックでＯＲをとるようにしている（活動−低Ａ
ＮＤ）。

クロック／ストローブはすべてＣＰＭＣＣＫおよびＣＰ
ＭＣｆ：ＫＷＧによって修飾されて、マイクロコード・
サイクル内で一タイミングを設定するが、モジュールが
選択されていなければディスエーブルされる。

このＰへ１、はＧＰマイクロコード・フィールドをデコ
ートして、レジスタ４８０のどちらをアクセスするかを
選択するものである。選択されたレジスタはＲ［；ＲＥ
ＧＤＩＲがＩＩＩのときだけ読み取られる。

保持レジスタ制御ＰＡＬ　４６１２つのＰＡＬが保持レジスタ４２０からの出力を制御す
るために使用される。

最初のＰＡＬは各列のレジスタ４２０に対するクロック
をイネーブルするために使用される転送シケンス波形を
発生するものである。各転送サイクルは転送長さで指定
された通りに、１〜４マイナ・サイクルの間持続する。

（「マイカ・サイクル」期間は上述したように、転送り
ロック４１２によって発生する。）各マイカ・サイクル
で対のＦ語が転送されるが、そのうちの１語は別のＰＡ
Ｌによって禁止されることがある。転送シーケンス波形
は４つの線上に「遊歩ＬＯＪとして現れる。

循環列内で最初に主張される線はＸＦＨＲ５Ｔ＜１　：
　２＞によって制御され、ＸＦＩＮＩＴが旧のとぎだけ
現れる。ＸＦＩＮｒＴは最初のサイクル時だけ活動し、
後続のサイクルでは現在のシーケンス波形か次の線を制
御するために使用される。＋ＩＣＸＦＤＩＲは転送方向
か保持レジスタ４２０からレジスタ・ファイル４３０へ
のとき、１．００ＰＢ八ＧＫモードか働いてし）なりれ
ば、＋１１’ｌｃにＥＮＩ’キ＜Ｃ１：３＞をディスエ
ーブルする。１１　ＲＣＨ八しＬは通常の開始および長
さ制御を無視して、ずへてのクロック・イネーブルを同
時に活動化させるので、１回のサイクルでデータを４コ
ピーしてすべてのレジスタ対に入れることができる。

ＸＦＴＹＰＥ入力は波形列が通常の転送サイクルに対す
るものか、並列マイクロコード・ロート・サイクルに対
するものかを選択する。後者の場合には、常に２つのマ
イカ転送サイクルがあり、そのタイミングが若干異なる
ことがある。この入力は保持レジスタに対するすべての
クロックを禁止することができる。

第２のＰＡＬ−は各レジスタ対を出力イネーブルするた
めに使用される転送シーケンス波形を生成するものであ
る。これらの２つのＰＡＬは相反する転送方向で使用さ
れる。

「クロック・マスクＪ　ＰＡＬは、保持レジスタ４２０
を構成する８個の３２ビツト・レジスタ（Ｆレジスタ）
に書キ込みを行なうことを制御するために使用される８
個のクロック・イネーブルを生成するものである。１回
の主転送サイクルで、８個までのＦ語をレジスタ・バン
ク４２０の８個の別々のレジスタに送り込むことができ
る。入力は更新する必要のある最初のレジスタ（０，、
，７）　　と更新すべきＦレジスタ（１，、，８）の個
数を示している。

ＰＡＬはそれに応じて、更新すべきすべてのレジスタに
対してビットがセットされたマスクを生成する（主転送
サイクル内で）。転送方向が保持レジスタ４２０からレ
ジスタ・ファイル４３０へのときは、すべてのマスク・
ビットはＨＩにセットされるので、保持レジスタへの書
込みは一切防止される。同様に、マイクロコード・ロー
ド・サイクルが現れている場合は、クロックはディスエ
ーブルされる。すべての保持レジスタがクリアされる場
合（もう１つの信号によって指示された通りに）は、イ
ネーブルは低にセットされるので、すへての保持レジス
タが更新される。

保持レジスタ開始アドレスＰＡＬこのＰ八りは４：ｌマルチプレクサくレジスタからなっている。マルチプレクサへの入力と
なるものには、レジスタからの保持レジスタ（ＨＲ）開
始アドレス、マイクロコード命令からのＨＲ開始アドレ
ス、ＣＰアドレス・バスからのＦＲ開始アドレス、前の
）ＩＲ開始アドレスの４つがある。

モジュールが選択されない場合は、前のＨＲ開始アドレ
スが残される。

レジスタ・ファイルＷＥ制御このＰＡＬはレジスタ・ファイル４３０に対する書込み
イネーブルを制御する。マイカ・サイクルで１個または
２個のＦ語がレジスタ・ファイルに書込むことができる
。開始位置と長さの６ビツトはクロック・イネーブル・
マスクが生成されるとき同じ方法で書込みイネーブル・
マスクを生成するために使用される。マスクからの該当
２ビツトはどちらのマイカ・サイクルが進行中であるか
に応じて、下半分書込み信号または上半分書込み信号か
ら順序付りられる。ループバック・モートが活動してい
るときは、書込みイネーブル・マスクはディスエーブル
される。別の信号はすべてのマイカ・サイクルで両方の
語を強制的に書き込むために使用できる。

下半分書込み信号と上半分書込み信号は転送方向が正し
くないか、転送タイプがマイクロコード・ロード機能で
あると、ディスエーブルされる。

入力信号はレジスタ・ファイルの読取りまたは書込みモ
ードを選択するためにもコード化される。

使用中信号線は保持レジスタ・データ・バス４２２が使
用中であることを指示するものである。

レジスタ・ファイル・アドレス　飾ＰＡＬこのＰＡＬは
モジュールが選択されたときレジスタ・ファイル・アド
レスをレジスタに格納する。

そうでない場合は、前のアドレスが保持される。

アドレスの最上位ビットはソフト２重バッファリングが
行なわれるように修飾される。２ビット信号はどのタイ
プの修飾を最上位ビットに対して行なうかを選択する。

オプションには次のものかある。

１入力ビットの使用。これは物理アドレス指定モードで
ある。

２、８ＡＮＫＳＥＬの使用。これは２重バッファ・千ド
である。

３、８ＡＮＫＳＥＬの反転値の使用。これはプレビュー
・モートであり、ＣＰまたはＦＰはバンクを交換し合わ
なくても２重バッファの反対側にあるデータがアクセス
できる。

レジス・ファイル・アクセス増分機構このＰＡＬ　　（イネーブルされているとき）はレジス
タ・ファイルのポインタを増分する。従って、アドレス
は各マイカ・サイクル（転送りロックの）ごとに増分し
て、レジスタ・ファイル４３０から次の対の番号を取り
出したり、次の対を書き込んだりすることができる。制
御入力は、保持レジスタ４２０からレジスタ・ファイル
４３０への転送の最初のマイカ・サイクル期間アドレス
定数を保持することを可能にする。これが必要なのは、
データ通路がパイプライン化されているからである。

データイ１効性制御ＰＡＬこのＰＡＬはレジスタ・ファイル４３０の偶数側と奇数
側に対するデータ有効性信号を制御する。マイカ・サイ
クルで、１個または２個のＦ語をレジスタ・ファイルに
書き込むことができる。開始アドレスと長さに応じて、
データの１語または２語がとのマイカ・サイクルで有効
になる。２つの出力（ＥＶＥＮＶＡＬＩＤ赤　とＯＤＤ
ＶＡＬＩＤ＊）はどちらの語が有効であるかを示してい
る。この機能はレジスタ・ファイルからの転送ではディ
スエーブルされる。

マイクロ命令アドレス選択ＰＡＬとのＰＡＬは次のマイクロ命令アドレスが真アドレス・
フィールドからのものか（つまり、レジスタ４７４の出
力）、偽アドレス・フィールドからのものか（つまり、
レジスタ４７５の出力）を選択する。内部の「常に真」
状況は無条件ジャンプのとき選択できる。両方共開始ア
ドレス・レジスタ４７９がマイクロアドレス・バス４７
３を駆動できるように、あるいはＳＴＡＣＫＰＯＰまた
はＲＥＡＤＳＴＡＣＫ傘信号がスタック操作進行中を示
しているときディスエプルさ−υることかてきる。（５
１八ＣＫ　１１０１’は］・１）マイクロコードから待
られるか、１（［八ＤＳＴＡＣＫ　Ｔｊ：ｆ；Ｐによっ
て制御される。）上述したように、ＦＰモジコール１３０はＣＰモジ：Ｉ
ル１１０とＤＴＩ”モジュール１２０で言うような個別
のシーケンサをもっていない。事実、このモシュルは個
別のプログラム・カウンタでさえもっていない。その代
わりに、レジスタ４７４の真と偽の出力がこの機能を果
している。

ＡＬＩＩ問題状況ＰＡＬこのＦＡｌ、は浮動小数点状況ビットの１つがいつ「問
題状況」状態を示したかを記憶している。

（本好適実施例て「問題」状況が使用されているのは、
基本的エラー処理メカニズムから切り離しである種の障
害状態をモニタするためである。）例えば、オーバフロ
ーのテストは各要素の割算のたびてなく、ベクトル演算
の終了時に行なうことができる。乗算機構４４０と八Ｌ
υ４４０は各々問題状況を表すビットをいくつかもって
いる（オーバフロー、アンダフロー、無効演算、その他
の類似エラーを示ずヒツト）。２つのマイクロコー１〜
・ビットは問題状況レジスタの更新とクリアをサイクル
単位で制御する。

類似のＰＡＬはＦＭＯＹ状況に対してこの機能を実行す
る。これらのＰへ１．にあるロジ・ツクもコート化され
た出力で各種問題状況状態を示すようになっている。ク
ロック・タイミングの使用により、問題状況ピッ１〜が
存在するかどうかが１サイクルて検査される。

スタック制御ＰΔＬ　３９１０このＰへ１．は、サブル−チン・スタ・ツク・アドレス
指定の制御とテーブル・アドレス・カウンタの制御の２
つの別個の機能を実行する。

第３９図は浮動小数点プロセッサ・モジュール１３０内
のスタック・レジスタ４７８の好適実施例を示している
。ＰＡＬ　３９１０は多重レベル・パイプライン・レジ
スタ３９２０を制御する。（本好適実施例では、これは
ＡＭＤ　２９５２０が使用されている。）この多重レベ
ル・レジスタ３９２０は４つのパイプライン化レジスタ
３９２１を含んている。しかし、出力マルチプレクサ３
９２２にこれらのレジスタのいずれかを選択させて、直
接出力を得ることも可能である。

このマルチプレクサの出力は目）モジュール１３０のマ
イクロ命令アドレス・バス４７３に結はれている。

ＰＡＬ　３９１０は制御入力を多重レベル・レジスタ３
９２０に提供して、このレジスタを１．ＩＦＯ（後入れ
先出し）メモリとして機能させる。これにより、メモリ
はスタックとして動作する。ＰＡＬ　３９１０はパイプ
ライン化レジスタ３９２１に対して転送信号３９１２（
これはマイクロコード・クロ・ツクとＡＮＤがとられる
）を供給する。また、選択信号３９１３をマルチプレク
サ３９２２に供給する。

ＰＡＬは通常のブツシュとポツプ機能を備えているほか
に、コマンドを受けて読取りスタック・モードに入って
、スタック状況を壊すことなくどのスタック・レベルで
も読み取ることができる。

レジスタ・ファイル・アドレス修飾子ＰＡＬこのＰＡＬ
はＦＰレジスタ・ファイル・アドレス・フィールドの最
上位ビットを、アドレス修飾コー１へと２重バッファの
現在選択されているバンクに応して修飾する。修ｆｉｉ
ｌｉずへぎアドレス・フィール１〜は３つあり（Ｘ、Ｙ
、Ｔ）（これらは第１オペランド・バス４３１、第２オ
ペランド・バス４３２、および結実用バス４３３に対応
している）、ロジックはこれらの各々に対して同じであ
る。これらのアドレスの１つについてそのロジックを以
下説明する。

修飾最上位アドレス・ビットは入力アトレスの最上位ピ
ッ１〜．２ビツト修飾コート、およびバンク選択信号か
ら求められる。アドレス・ビットに対する修飾は次の通
りである。

１、修飾なし−これは物理アドレス指定モードである。

２バンク選択信号の反転−これは２重バッファ構成で通
常のアクセスに使用される「論理」モトである。バンク
選択は、データがレジスタ・ファイルと保持レジスタの
間で転送されるとき使用されるものと反対であることに
注意されたい。

３バンク選択信号と同等−これはプレビュモートである
。上述したように、このモー１−にあるとぎは、ＦＰは
バンクを交換し合わなくても２重バッファの反対側にあ
るデータをアクセスできる。この機能は浮動小数点パイ
プラインを一杯に保つことかできる。

３つの修飾アドレス・ビットは外部レジスタに格納され
、「旧式６ｊビット（各アドレスに１ビツト）としてフ
ィードバックされる。これらは、［旧八６使用」コマン
ドが主張されたときこれらのビットのｒ計算で求めた値
」を置き換えるために使用される。この機能は、アドレ
ス・モードが数サイクルの間未変更のままであるとぎア
ドレス・セットアツプ時間を短縮する。

結実用バス制御ＰＡＬこのＰＡＬは結実用ソース・マイクロコード・フィール
ドをデコードして、必要とする装置（例えば、第１図の
、構成では、ＦＭＰＹ　４４０、ＦＡＬＬＩ　４５０、
またはスクラッチパッド・メモリ１ｆｉｌＯ）を出力イ
ネーブルする。このＰＡＬは必要時にスクラッチパッド
・メモリにチップ・イネーブル信号も送る。

ＶＭ［割込みＰＡＬこのＰＡｌ、はＶＭＥ割込みプロトコルをステート・マ
シンの形で実現している。ＧＥＮＶＭＥＩＮＴが活動状
態（高）になると、ＩＩＩＱＥＮは次の正のＶＣＫ縁で
高に駆動される。ＩＲＱＥＮは割込みが受は付けられる
まで活動状態のままであるので、割込みの原因はＣＬＲ
ＩＲＱＦＦＩを低に駆動することによって除かれる。Ｖ
ＩＡＣＫ）とＶ１八へＫＩＮ＊信号がモニタされ、割込
み受付はサイクルが引き起された割込みで検出されると
、内部割込み受付はサイクルが開始される。

正しいＶＭＥ割込み受付はサイクルはこれらの信号が活
動状態になり（ＶＩＡ（：ＫＩＮ＊はデイジ一連鎖の一
部である）　、　ＶＭＥＩＡ＜０１：０３＞が割込みが
引き起されたとぎと同じレベルにセットされることによ
って識別される。内部割込み受付はサイクルはＶＭＥＩ
ＤＳが主張されるまで待ったあとで、数サイクルの間に
割込みベクトルをイネーブルしてデータ・バス（ＩＶＯ
Ｅ＊）上に送出し、ＩＶＤＴＡＣＫをセットし、ＩＲＱ
ＥＮを取り除く。しばらくしたあと、ＶＭＥＩＤＳは非
活動状態になり、割込みベクトルとＩＶＤＴＡＣＫが除
かれる。割込み受（ｑリサイクルか現れると、ＶＩＮＴ
八ＣＫへ主張され、そのあと割込みベクトルをバス上に
送り出すスレーブ・サイクルでＩＩＵｓｃＯＮを始動す
る（アドレス・デコートＰＡＬを通して）。

割込み受付はデイジ一連鎖は、未処理の制込み要求がな
いときこのＰＡＬに支障なく渡される。

ＤＭへ／ＶＭＥステート・マシンこのＰＡＬはＶＭＥバスとデータＦＩＦＯ間のデータ転
送だけを取り扱う。転送の方向はステート・マシンから
は見えないので、クロックと状況は外部で切り替えられ
る。ＤＭＡＲＳＴＡＲＴが活動状態になると、ステート
・マシンはＤＭＡ転送を開始する。まず、同期ＦＩＦＯ
状況（ＳＤＭＡＦＳＴＡＴりがＦＩＦＯに１回の転送分
のデータまたは余地があることを示し、ＳＤＭＡＤＯＮ
ＥがＤＭ＾カウンタが準備状態にあることを示すまで待
っている。ＤＭＡＣ：には低に駆動されて、データがあ
る一場合にＦＩＦＯを出力イネーブルする。

ステート・マシンはバス要求（ＬＢＵＳＲＥＱりを出し
て、その要求が許可（ＳＬＢＧＲＡＮＴ申）されるまで
待っている。バスが許可されると、Ｄｌｌ！八八Ｓへへ
ＤｈｌＡＤＳ＊がＶＭＥバス・セットアツプ時間に従っ
て主張される。これらの２信号はＶＭＥスレーブ装置が
データ転送受付け（ＳＬＤＴＩＩＩ；Ｋｌ）を返してく
るまで保留され、そのあとＤＭＡＣＫは高に駆動される
。１サイクルのあと、ＤＭＡＡＳ傘とＤＭＡＤＳ＊は除
かれ、正の縁がＤＭＡＣ０ＵＮＴテ駆動さレル。転送モ
ード（ＤＭ八へＢＬｏｃｇ）が単一転送である場合は、
ＬＢＬＩＳＲＥＬが主張されてバスが解放され、上で述
べた手順が繰り返される。転送モードがブロック（順次
）転送である場合は、バスは、ブロックの終りまできて
いるか（ＢＬＯＣＫＥＮＤで示される）　、　ＦＩＦＯ
が満杯／空であるか（ＳＤＭＡＦＳＴＡ丁◆）、ＤＭＡ
カウントが尽きたか（ＳＤＭＡＤＯＮＥ）、あルイはＤ
ＭＡがＤＭＡＲＳＴＡＲＴ　１７）否定によって途中で
打ち切られた場合以外は、解放されない。ブロック転送
のときは、ＤＭＡＡＳ弓よりＬＯＣＫＥＮＤによフて解
放されるまで保留されている。

５ＬＢＵＳＥＲＲ＊入力は、ＤＭＡアクセスの結果バス
にエラーが起こると、活動状態になる。このエラーが起
こると、現在の転送は打ち切られ、ＤＭＡＢＥＲＲが駆
動される。ステート・マシンはＤＭＡＴＳＴ八ＲＴが否
定されてＤＭＡＩＩＥ旧（がクリアされるまでこの状態
のままである。最後の入力ＩＩＭＡＴＥＳＴはとの１１
４サイクルが現れなくてもＤＭＡが行なわれることを可
能にする。これは、ステート・マシンの基本動作をテス
トするときに便利であり、またバス・エラーが起こった
ときにＦＩＦＯの入力を停止させる手段として利用で籾
る。

リセット状態はＤＭＡＲ５Ｔ八ＲＴ、　ＤＭ八へＢＬＯ
ｃにおよびＤＭＡＲＴＥＳＴの未使用の組合わせを使用
することによって強行させることができる。

（以　下　余　白）ＤＭＡアドレス制御卸アドレス・ビット（ＶＩＡＥＩ八＜０１：０７＞は、２
５６バイト境界までにいつ達する直前にあるかを検出す
るためにモニタされるので、ブロックＤＭＡ転送を瞬時
に中断させて、ＶＭＥ仲裁を可能にする。（これにより
、ＶＭＥ規格における最大ブロック転送長さの制約に準
拠することができる。）このことは１１ＬＯＣＫＥＮＤ
で示される。ＰＡＬの残り部分はＤＭＡアドレス増分の
処理を担当する。転送サイズ（＋６または３２ビツト）
に応じて、　ＤＭＡアドレスはＤＭＡＩＮＧが高になる
と、それぞれ１か２だけ増分される。

ＤＭＡアドレスの増分は、ＤＭＡＣＮＴＥＮ＊がマイク
ロコード・クロックの１または２サイクルの間活動して
いるかどうかを選択するＤＭＡＲＬＯＮＧＩＮＣによフ
て制御される。ＣＬＲＥＦ＊は、ＤＭＡＣ０ＬＩＮＴの
縁を捕捉したフリップフロップをリセットする。ＶＭＥ
ＩＲ５Ｔ弓を必要ならばＰＡＬをリセットするために使
用できる。

割込み縁捕捉コノＰＡＬはＧＩＰＩＥＭＰＴＹ＊、ＶＭＥＩＦＥＭＰ
ＴＹ傘、ＤＰＩＩＥＭＰＴＹＶＴＰＩＮＴＤおよびＶＴ
ＰＩＮＴテ正の縁を捕捉し、ＧＩＩ’ＯＥＭＰＴＹ＊と
ＶＭＥＯＦＥＭＰＴＹ＊で負の縁を捕捉する。

これにより、割込°み信号を縁でトリガさせ、そのあと
マイクロコード・クロックと同期させることができる。

縁が検出されると、対応する出力は低に駆動される。縁
捕捉フリップフロップは対でリセットされる。つまり、
ＴＰＩＮＴＧＩＰ＋は２つのＧＩＰ縁をリセットし、Ｔ
ＴＩＶＭＥＦ）ｌよ２つのＶＭＥ　ｉをリセットし、Ｔ
ＰＩＮＴＶＭＥ牢は２つのＶＴＰ縁をリセットし、ＴＰ
ＩＮＴＤＰＩＰＥ傘は２つのＤＰ縁をリセットする。

ＧＩＰマイクロコード・デコートこのＰＡＬは３つのマイクロコード信号ｕＧＩＰｌＩＤ
＊ＵＧＩＰＷＲ＊およびＬＩＧＩＰＦＲをデコートして
、出力イネーブル、ＦＩＦＯ読取りおよび書込みクロッ
クおよびレジスタ・クロックを発生する。ＦＩＦＯ読取
りクロツタはＦＩＦＯの空の状況（ＧＩＰＯＥ＊）によ
ってケートされて、ＦＩＦＯ内の誤りを生じる空のＦＩ
ＦＯの読取りを租止する。クロックタイプの信号はＧＩ
ＰＣＩまたはＧＩＰＦＲＤＣにで資格づりされる。

ＧＩＰ割込みマスクこのｌｌＡｌ、は２つの機能を実行する。まず第１に７
つの割込み発生源となり得るものの中から４つを選択し
、必要な場合には選択的に反転して割込み処置が正の縁
になるようにする。４割込み発生源は２組が許され、Ｇ
ＩＩ’５ＥＬＩはそのどちらかを選択する。第２の機能
は選択した組に４マスク・ビット（ＧＩＩ’１Ｍ　＜Ｏ
：３＞）でマスクをかけてから、結果を駆動して（＋Ｉ
ＰＩＮＴ　＜０・３〉として出力するものである。ＧＩ
ＰＩ八ＣＫへ信号は単純に反転されるだけで、ＧＩＰＩ
ＡＣＫが得られる。

（以下余白）ＧＩＰ割込みステート・マシンこのＰＡＬは割込み入力（ＧＩＰＩＮＴ＜Ｏ：３＞ｌ　
の正の縁を探し、１つまたは２つ以上が現れると、ＧＩ
ＰＩＮＩが駆動される。特定の割込みはマイクロコード
・フィールドＵＧＩＰＣＣ５＜０：１＞でそれを選択し
て、ＵＧＩＰＣＬＡＩを主張することによってクリアさ
れる。

すべてのフリップフロップはＧＩＰＲＳＴ＊によるリセ
ットでクリアされる。縁は割込みを１サイクルだけ遅ら
せ、遅延されたものと遅延されなかったものを比較する
ことにより検出される。遅延されなかったものは、この
ステート・マシンがラン・オフしているＧＩＰＣＩクロ
ックとすでに同期がとられている。

ホスト・コンピュータ第１図に示すようなシステムは広範囲にわたるコンピュ
ータ・アーキテクチャで使用できる。本好適実施例では
、第１図のシステムは数値高速化サブシステムとして使
用されている。ホスト・コンピュータはＶＡＸ　８８０
Ｄを使用し、ＶＭＥオペレーティング・システムが稼動
して、ＶＭＥインタフェスとＶＭ＋：バス４１１０を通
して第１図のシステムと通信するようになっている。し
かし、他の構成も幅広く使用することも可能である。例
えは、使用できるＵＮＩＸマシンは、Ｓｕｎ　Ｍｉｃｒ
ｏｓｙｓｔｅｍｓ社提供の装置を含む様々なものがある
。

さらに、他のシステム・バス構造を使用することも可能
である。例えば、第１図のサブシステムをＶＭＳが稼動
するＶＡＸで使用し、インタフェース・ボックスを経由
してリンクで結ぶことができる。このサブシステムはＭ
Ｓ−００５が稼動するパーソナル・コンピュータで使用
し、イーサネット（例えば）を経由して単純なＶＭＥバ
ス・インタフェース・ボックスと通信させることさえ可
能である。

さらに注目すべきことは、第１図のサブシステムは３２
ビツト・アーキテクチャが中心になフているが、このサ
ブシステムを６４ビツト語や４８ビツト語で使用で診る
という利点があることである。この機能を得る１つの要
因は、わずか２サイクルで６４ビツト演算が行なえる浮
動小数点プロセッサ・モジュール１３０に内部データ通
路を使用したことである。もう１つの要因は、キャッジ
Ｊ・バス１４４を広幅にして、複数の６４ビツト語を数
値プロセッサ・モジュール１３０と並行して転送できる
ようにしたことである。従って、６４ビツト計算は語の
ほぼ半分の速度で（つまり、はぼ同じビット速度）３２
ビツト演算として実行することができる。

さらに、本明細書に開示されている多数の新規事項を様
々なシステムに適応させることも可能である。これらの
新規事項は本好適実施例のバス標準と全く異なるバス標
準をもつシステムに適応させることも可能である。実際
には、ＶＭＥバス・インタフェースは特別には利点がな
いので（総バンド幅を妥当なものにすることとは別に）
、発明者の開示義務に従うために開示したにすぎない。

ホストとのバス・インタフェース上述したように、本好適実施例では、ホストと結ぶ主要
インタフェースとしてＶＭＥバスを使用している。この
バスは上述したようによく知られている。

他のバス構成を幅広く使用することも可能である。例え
ば、Ｖｃｒｓａｌｌｕｓ、ＦｕＬｕｒｅＢｕｓ、または
Ｎｕｌｌｕｓを必要ならば、システムに組み入れる設９
１が簡単に実現できる。超高速計算システムの場合は、
光学バスを使用し、光ファイバに変調固体素子レーザを
使用すると利点が得られる。

画像プロセッサ・サブシステム１つの実施例によるシステムは第１図（または９Ａか１
０）に図示のような１または２以上のサブシステムと通
信するホストを使用しているだけでなく、特殊な図形プ
ロセッサである追加サブシステムを使用している。ここ
で使用されている好適画像プロセッサは”ＧＩＰ”プロ
セッサとも呼ばれ、英国Ｋｉｎｇｓｔｏｎ−ｕｐｏｎ−
Ｔｈａｍｅｓ在のｂｅｎｃｈＭａｒｋ　Ｔｅｃｈｎｏｌ
。

ｇｉｅｓ　Ｌｔｄ　　社から提供されているものである
。

第４１図は１つの構成例であるが、勿論、広範囲にわた
る他のトポロジやシステム・アーキテクチャを使用する
ことも可能である。ホスト・コンピュータ４１００は画
像プロセッサ・サブシステム４１４０および少なくとも
２つの数値高速化サブシステム４１５Ｇ　（これは例え
ば、第１．９．１０図に示すものと同じにすることかで
きる）と、Ｖλ１１１バス４１７０を経由して通イ８す
る。シＭＥバス４１１０を１￥山して、主メモ’Ｊ４１
６０、大容量記憶装置４１７０　（例　バー１〜デイス
ク）、４３よひ任意的に、１つまたは２以上の装置イン
タフェース４１８０　（これは出力装置、ケートウェイ
、他の記憶装置などにすることができる）をアクセスす
ることも可能である。

本実施例ては、追加バスが２つ使用されている。画像デ
ータ・バス４１３０は図形プロセッサと結ぶアプリケー
ジジン仕様インタフェースとなる。

（これは広幅であり、画像または図形伝送で使用すると
特に便利である。）この実施例の構成例ては、これはｒ
ＧｒＰバスＪ　（ｂｅｎｃｈＭａｒｋ　Ｔｅｃｈｎｏｌ
ｏｇｉｅｓ社提供）が使用されている。このアプリケー
ション向きバスは画像処理サブシステムの広バンド幅大
出力要求に非常にマツチしている。これは広幅バスであ
り、＋６０データ線からなっている。

もう一方のバックブレーン・バスはデータ・バイブ・バ
ス４１２０である。このバスを使用すると、複数の数値
高速化サブシステムを第３４．３５．３６．３７図に示
ずようなトポロジ構成で結ぶことかてぎる。この実施例
の構成例では、このバスは３２デタ線からなっている。

システムの動作本発明を色々な角度から見たいくつかの重要な使い方と
、開示されているシステム・アーキテクチャのいくつか
の使い方について以下説明する。

以下で説明するいくつかの方法はそれぞれ個別発明を構
成するものである。

サンプル動作の実現アーキテクチャの簡単な使用例について以下説明する。

この例では、ポスト・プロセッサ４１００は数値高速化
サブシステム４１５０　（第１．９または１０図に示す
ものと同じ）に対してコマンドを出して２つの配列を一
緒に乗算して（配列要素単位で）その結果を第３の配列
に入れておくものである。

３つの配列はすべてＶＭＥメモリ空間（例えば、主メモ
リ４１６Ｇ）に置かれている。コマンドが出される前は
、サブシステムは遊休状態にあり、コマンドが実行され
ると、再び遊休状態になる。これは図式化して第４２図
に示されている。

コマンド・シリーリオは２種類か示されている。

最初のシナリオは使用されるメモリ空間か物理空間た番
プのシステムを詳しく説明している。（この種のアーキ
テクチャは、ホストか可能な限りの作業量を高速化サブ
システムにオフロートすることが望ましい場合に使用で
きる。）第２のシナリオはＶＭＳが稼動するＶへＸやＵ
ＮＩＸコンピュータに見られるような仮想メモリをもつ
システムに対するものである。この第２シナリオでは、
動的メモリ割振りとディスクとのデータのページ・イン
とベジ・アウトがどのように処理操作で取り入れられて
いるかが示されている。

第１５図はコマンド・メモリ１９０がどのような構成に
なっているかを示している。また、やりとりされるコマ
ンドと割込みタイプのいくつかも示されている。注−目
すべき重要点は、２つのコマンドＦＩＦＯが含まれるよ
うにコマンド・メモリ１９０をソフトウェアで分割する
と好ましいことである。ＣＰコマンドＦＩＦＯ１５２０
はＣＰモジュール１１ｏにアドレス指定されたコマン１
〜をバッファするものであり、Ｄ１’Ｐコマン１〜ＦＩ
ＦＯ１５１０はＤＴＰモジュール１２０にアドレス指定
されたコマンドをバッファするものである。

コマンド・インタフェース、やりとり、および作業のス
ケジューリングはソフトウェアによって制御されるが、
必要に応して変更することが可能である。従って、以下
の例はシステムをどのように使用する必要があるかを明
確化していない。システムが使用できる態様を示したに
すぎない。

物理メモリ・モデル（［：Ｐ／ＤＴＰ間のやりとり）こ
の例では、ポスト・プロセッサは高速化サブシステムに
対してコマンドを出して、２つの配列を一緒に乗算して
（配列要素単位で）、その結果を第３の配列に入れてお
くためのものである。３つの配列はすべてＶＭＥメモリ
空間に置かれている。コマンドが出される前は、高速化
サブシステムは遊休状態にあり、コマンドが実行される
と、再び遊休状態になる。これは図式化して第４２図に
バされている。

コマンドの実行時には、次のようなステップで行なわれ
る。

（１）ポストはベクトル乗算コマンドを高速化サブシス
テムのコマンド待ち行列（これはＶＭＥインタフェース
・メモリに置かれている）に入れる。

その際、コマンドで配列内の要素の数、２つのソース配
列のアドレス、および結果配列のアドレスを指定しおく
。コマンドとそのパラメータが待ち行列に追加されると
、ホストはデータ転送プロセッサ・モジュール１２０に
割込みを引き起す。これにより、ホストは解放されるの
で、他の仕事を行なうために使用できる。

（２）ホストから割込みを受は取ると、データ転送プロ
セッサ・モジュール１２０はコマンドとそのパラメータ
のコピーをとって、コマンド・メモリにあるソフトウェ
ア管理のＣＰコマンドＦＩＦＯに入れておく。割込−み
が制御プロセッサ・モジュール１１０で引討起されて、
コマンドが存在するとの通知を受ける。データ転送プロ
セッサ・モジュール１２０は遊休状態に戻る。

（３）割込みを受けると、それに応えて制御プロセッサ
・モジュール１１θは遊休状態から出で、コマンドとそ
のパラメータをコマンド・メモリ＋９０内のＣＰコマン
ドＦＩＦＯ１５２０から読み取る。コマンドで指定され
たアドレスが検査され、オフボード（つまり、データ・
キャッシュ・メモリ１４０にではなく）に置かれている
ことが判明する。従って、この例では、２つのデータ取
出しコマンドと”ＩＮＴＥＲＲＵＰＴ　ＣＰ　ＷＩＩＥ
Ｎ　ＤＯＮＥ”コマンドがコマンド・メモリ１９０内の
ＤＴＰコマンドＰＩＦ０１５１０に書き出される。各デ
ータ取出しコマンドは配列のソース・アドレス、その長
さ、データ・キャッシュ・メモリ内のその宛先アドレス
を記述している。データ転送プロセッサ・モジュール１
２０に割込みが起こり、制御プロセッサ・モジュール１
１０は遊休状態に戻る。

（４）割込みを受けると、それに応えてデータ転送プロ
セッサ・モジュール１２０は遊休状態から出て、最初の
コマンド（とそのパラメータ）をＤＴＩ’コマンドＰＩ
Ｆ０１５１０から読み取る。データ転送プロセッサ・モ
ジュール＋２０はデータを取り出すべきアドレスをヂエ
ックして、それがＶＭＥアドレス空間に置かれているこ
とを確認する。次に、ブタ転送プロセッサ・千ジュール
１２０はＶＭＥインタフェース１６０内のＤＩＡＡコン
トローラが配列を取り出して、それをＶＭＥインタフェ
ース１６０内のブタＦＩＦＯ６７０を書き込むようにセ
ットアツプする。

（これは実際にはコマンド待ち行列ＦＩＦＯ１５１０お
よび１５２０と異なり、ハードウェアＦＩＦＯであり、
先入れ先出し機能はソフトウェアにもたせていることに
注意されたい。）このデータが到着すると、データ転送
プロセッサ・モジュール１２０はデータＰＩＦＯ６７Ｇ
からデータを読み取り、それをデータ・キャッシュ・メ
モリ１４（ｌに書き込む。転送が完了すると、　ＤＴＰ
コマンドＦＩＦＯが検査されて、次のコマンドはなにか
（もしあれば）が確かめられる。

この場合、別りデータ取出しコマンドが見付かると、最
初の取出しコマンドと同じ方法で実行される。これが終
ると、次のコマンドが読み取られ、実行される。このコ
マンドは制御プロセッサ・モジュール１１０に割込みを
引ぎ起ず。ＤＴＰコマンドＰＩＦ０１５１０はこれで空
になり、データ転送プロセッサ・モジュールは遊休状態
に戻る。

（５）　この割込みにより、制御プロセッサ・モジュー
ル１１０は、要求した２つの配列がデータ・キャッシュ
・メモリに格納されたことを知る。結果配列の宛先アド
レスはオフボードにあるので、制御プロセッサ・モジュ
ール１１０は結果を入れておく一時的配列をデータ・キ
ャッシュ・メモリ１４０内に割り振る。　ｃｐモジュー
ル１１０は計算処理を開始する。計算処理のとき、中間
データ・セットがキャッシュ・メモリ１４０から取り出
されて、ＦＰモジュール１３０（ＣＰモジュール１１０
の制御下にある）のレジスタ・ファイルに移される。Ｆ
Ｐモジュール１３０は独自のマイクロコードを稼動させ
、同期点でＣＰモジュール１１０とインタフェースにな
って、数値演算を実行する。中間データ・セットはＦＰ
モジュールのレジスタ・ファイルからキャッシュ・メモ
リ１４０（ＣＰモジュール１１０の制御下にある）に移
される。従って、ベクトル乗算が完了したときは、結果
は、ＣＰモジュール＋１０によって以前に、１，１つ振
られたキャッシュ目０内の配列に残っている。

（６）次に、制御プロセッサ・モジュール＋１０はデー
タ保管コマンドと”ＩＮＴＥｌ′ＩＲＵＩＩＴ　ｌｌ０
５Ｔ　ＷＩＩＥＮＤＯＮＥ”　’：Ｊ　マントをＤＴＰ
：１７１／トＦＩＦＯ１５１０に書き出す。データ保管
コマンドは、データ・キャッシュ・メモリ内の結果配列
のソース・アドレス、宛先アドレス（下のコマンドで指
定されたもの）、および配列長さを指定している。デー
タ転送プロセッサ・モジュール＋２０に割込みが起こる
。ＣＰコマンドＦＩＦＯが空ならば、制御プロセッサ・
モジュール１１０は遊休状態に戻る。

（７）割込みを受けると、それに応えてデータ転送プロ
セッサ・モジュール１２０はその遊休状態から出て、最
初のコマンド（とそのパラメータ）をＤＴＰコマンドＦ
ＩＦＯから読み取る。データ転送プロセッサ・モジュー
ル１２０はデータを保管すべきアドレスを調べて、それ
がＶＭＥアドレス空間に置かれていることを確認する。

次に、データ転送プロセッサ・モジュール１２０は、Ｖ
ＭＥインタフェース１６０内のＤＭＡコントローラ６４
０が正しい個数のＦ語をデータＦＩＦＯ６７０からＶＭ
［ｉ主メモリに転送するようにセットアツプする。デー
タ転送プロセッサ・モジュール１２０はデータをデータ
・キャッシュ・メモリから読み取り、それをデータＦＩ
ＦＯｌ１７０に書き込む。結果配列がデータＦＩＦＯに
転送されると、データ転送プロセッサ・モジュール１２
０はＤＭＡコントローラにそのことを通知し、　ＤＭＡ
コントローラがＶＭＥメモリへの転送を終えるまで待っ
ている。

（８）　ＤＴＰコマンドＦＩＦＯが空でなければ、次の
コマンドが読み取られ、実行される。これは”ＩＮＴＥ
ＲＲＵＰＴ−ＨＯ５Ｔ−ＷＨＥＮ−ＦＩＮＩＳＩ（ＥＤ
”コマンドである。このコマンドを受けると、完了した
ばかりのコマンドの状況がＶＭＥインタフェース・メモ
リ内のコマンド待ち行列に書き出され、ホスト割込みが
引き起される。この割込み通知を受けて、ポストはその
ベクトル乗算コマンドが終了し、その状況をＶＭＥイン
タフェース１６０内の状況レジスタから読み取ることか
てぎることを知る。そのあと、データ転送プロセッサ・
モジュール＋２０は遊休状態に戻り、これで操作を終了
する。

上記処理の途中のいつでも、ホストは新しいコマンドと
そのパラメータをコマンド待ち行列に書き込んで、デー
タ転送プロセッサ・モジュール１２０に割り込むことが
可能である。そうすると、ＤＴＰモジュールは割込み要
求を制御プロセッサ・モジュール１１０に対して出して
、新しいコマンドを通知する。可能ならば、その実行は
上述したように開始されることが好ましい。これを行な
うと、制御プロセッサ・モジュール１１０とデータ転送
プロセッサ・モジュール１２０はコマンドの処理に専念
できるが、望ましくないやりとりがコマンド間で行なわ
れないようにする配慮が必要である。

データ・アートレス割当てはかなり柔軟性をもたせてい
る。インタフェース１５ｏ、ＩＨ１１７ｏ（と局所デー
タ・キャッシュ・メモリ１４０）の各々には、そこを通
してアクセスできるアドレスが範囲で割り当てられてい
る。これにより、データ転送プロセッサ・モジュール１
２０は異なるデータ・ソースや宛先の場所ごとに別コマ
ン１〜定義をしなくても、コマンドのデータ要件を満足
するように正しいインタフェースを制御することができ
る。

上述の例ては、コマンドはＶＭＥバスを経由してホスト
から送られてきたが、これらのコマンドは前述の説明内
容に殆んど変更を加えないで、インタフェースのどれか
らでも簡単に出すことができる（あるいはコマンド・リ
ストの一部として保管しておくことができる）　ＶＭＥ
ホストは１つの例として選ばれたものである。

コマンドに必要な総記列サイズがデータ・キャッシュ・
メモリ内の空き記憶域を越えるときは、ＩＩＪ御プロセ
ッサ・モジュール１１０はコマンドをいくつかの小さな
演算に分割することによって、使用可能な記憶スペース
内でコマンドを処理することを試みる。しかし、ある種
のコマンドの場合は、これは不可能であるので、ホスト
にコマンドが失敗したことが通知される。

ホストがコマンドを送るのが早ずきる場合は、内部ソフ
トウェアＩ・ＩＦＯが一杯になることがある。

これが全体の演算に影響するのを防止するために次のよ
うな配慮がなされている。第１は、ＤＴＩ’コマンドＦ
ＩＦＯ１５１０がＣＰ：ｌ　Ｖ　ンドＦＩＦＯ１５２０
の奥行の少なくとも３倍になっていることである。１つ
のホスト・コマンドは３つ以上のデータ転送コマンドに
なることは稀にしかないので、ＤＴＰコマンドＦＩＦＯ
がホスト・コマンドの結果として一杯になることはない
。

ＣＰコマンドＦＩＦＯはほぼ満杯マークまでくると、Ｖ
ＭＥインタフェース内の状況ビットがセットされる。

想メモリ・モデル仮想メモリを採用する場合は、ホスト側の作業量が増加
するというやっかいな問題がいくつか生じる。これら−
の問題が起こるのは、アプリケーションが物理メモリよ
りはるかに大ぎい仮想アドレス空間をアクセスできるか
らである。仮想アドレス空間全体はディスク上にだ４Ｊ
存在し、活動中のソフトウェアがそのとき必要とするア
ドレス空間部分は実行時に必要に応して主メモリにペー
ジ・インされる。このことは、次のような種類の問題を
いくつか起こす原因になっている。

配列、または配列の部分がディスク上にだけ存在し、物
理メモリに存在しないことがある。さらに、高速化サブ
システムが必要とする配列部分がシステムで稼動中の他
のタスク用のスペースを作るために、スワップ・アウト
されることがある。

配列に割り当てられる物理アドレスは、コンピュータ始
動以後のすべての処理活動記録と共に変化するので、予
測ができない。

各仮想メモリ・アドレスは変換処理を受けて、特定のデ
ータ項目をアクセスするための物理アドレスが決まる。

この結果、配列がメモリ内で非連続になったり、分散し
たりする。

これらの問題を回避するには、データ転送プロセッサ・
モジュール１２０が配列をデータ・キャッシュ・メモリ
との間で転送している間、配列を物理メモリにロックし
ておく必要がある。理想的には、配列が連続しているの
が望ましい。配列を連続にできない場合は、データ転送
プロセッサ・モジュール１２０は転送の過程で分散／収
集操作を行なう必要がある。しかし、データが物理メモ
リのどこに分布しているかを知るには、分散／収集テー
ブルが必要になる。

高速化サブシステムとの間のデータ転送を組織化し、そ
れに伴なうメモリ管理機能を扱う仕事をアプリケーショ
ン・ソフトウェア（ポスト上で稼動する）にもたせるの
が好ましい。（実際には、アプリケーション・ソフトウ
ェアは、ＭＡＴＩ＋ライブラリ・ルーチンと装置ドライ
バがこれらの問題を扱うので、その大部分から解放され
ている。粟界標準配列プロセッサ・ライブラリ・ルーチ
ンはデータを配列プロセッサとの間で受は渡しすること
（ライブラリ・ルーチンを使用して）をユーザ側に任せ
ている；）ソフトウェア階層について以下説明するが、
ここではその違いについては触れないことにする。

上述した配列乗算例では、アプリケーション・ソフトウ
ェアは次の７ステツプを受は持っている。

ｌ）配列Ａを高速化サブシステムに転送し、それをアド
レス島に保管する（高速化機構によって実行）。

２）配列Ｂを高速化サブシステムに転送し、それをアド
レスＢ８に保管する（高速化機構によって実行）。

３）高速化サブシステムが転送を終えるまで待っている
（高速化機構によって実行）。

４）アドレスＡＡとＢＢにある配列を一緒に乗算してそ
の結果をＣＣに保管する（高速化機構によって実行）。

５）高速化サブシステムが乗算コマンドを終えるまで待
フている（ホストによって実行）。

６）アドレスＣＧにある配列をホスト・アドレス空間に
転送する（高速化機構によって実行）。

７）高速化サブシステムが転送を終えるまで待っている
（ホストによって実行）。

この処理順序に関して注目すべき点をいくつか挙げると
、次の通りである。

複数のコマンドを高速化ザブシスデムに送ることができ
る。これらのコマン１へは待ち行列に置かれてから、処
理される。

ホストは転送と乗算との間の同期点を出して、ずへての
データかデータ・キャッシュ・メモリに存、存するまで
乗算が開始されないように配慮する。

高速化サブシステムを待たなくても、ホストか解放され
ているので他の仕事ができる。しかし、ホストのオペレ
ーティング・システムは、高速化サブシステムとの同期
をとるためには明示の待ち操作が必要になるのが普通で
ある。

ステップＣとｅは、転送と計算操作の同期化がオプショ
ンとして高速化サブシステム内で簡単に行なえるので、
省略してもよい。しかし、そうすると、業界の事実上の
標準と互換性を失うことになる。

データ・キャッシュ・メモリのメモリ割振りはＣＰマイ
クロコード監視ルーチンよりも高いレベルで扱われる。

配列はメモリ内でロックされ、データ断片化の問題はア
プリケーションと高速化サブシステム間のインタフェー
ス・ソフトウェアによって取り扱われる。同期（待ち）
点が頻繁に現れると、メモリ・ブロックは短期間ロック
されるので、多重ユザや多重タスク処理環境に与えるス
トレスが軽減される。

コマン１〜の実行は次のようなステップで行なわれる。

（１）ホストは、コマンド・タイプと対応する数のパラ
メータを指定して、コマンド（転送または計算）を高速
化サブシステムのコマンド待ち行列（ＶＭＥインタフェ
ース・メモリに置かれている）に入れる。コマンドとそ
のパラメータが待ち行列に追加されると、ホストはデー
タ転送プロセッサ・モジュール１２０に割込みを引き起
す。これでホストは解放されるので、他の仕事に使用で
きる。

（２）ホストから割込みを受けると、データ転送プロセ
ッサ・モジュール１２０は現在の活動（遊体中かある種
の転送）を−時中止して、コマンドのタイプを調へる。

コマンドには次のようなタイプがある。

コマンドが制御プロセッサ・モジュール１１０に対する
ものならば（つまり、割算）、コマン）−とそのパラメ
ータはコピーされて、コマンド・メモリ＋９０内のＣＰ
コマンドＦＩＦＯ１５２０に入れられる。

制御プロセッサ・モジュール１１０で割込みが起こり、
そのコマンドが通知される。データ転送プロセッサ・モ
ジュール１２０は前の活動に復帰する。

コマンドが同期化コマンドならば、未処理のコマンドす
べてが完了するまで以後のコマンドは待ち行列から取り
出されない。これは、”ＷＡＩＴ　ＦＯＲ八Ｌへ八Ｎへ
　Ｎ０ＴＩＦＹ　ＨＯ５Ｔ″コマンドをＤＴＰコマンド
待ち行列に挿入することによって行なわれる。

（３）遊休状態にある間、データ転送プロセッサ・モジ
ュール、１２０は絶えずＣＰコマンドＦＩＦＯを調へて
いる。この待ち行列が「空でない」状態になると、コマ
ンドはそこから取り出され、操作が行なわれる。例えば
、ホストからデータ・キャッシュ・メモリへの転送の場
合には、データ転送プロセッサ・モジュール１２０はＶ
ＭＥインタフェース内のＤＭΔコン１−ローラか配列を
取り出し、それをブタＦＩＦＯに書き込むＪ：うにセッ
トアツプする。転送か終ると、ＤＴＰモジュール１２０
はコマンドをＤＴＰコマンド待ち行列から取り除く。別
のコマンドがＦＩＦＯにあれば、そのコマンドが実行さ
れ、ＤＴＰコマンド待ち行列か空ならば、データ転送プ
ロセッサ・モジュール１２０は遊休状態に戻る。

（４）割込みを受けると、それに応して制御プロセッサ
・モジュール１１０は遊休状態から出て、コマンドとそ
のパラメータをコマンド・メモリ内のソフトウェアＣＰ
コマンドＦＩＦＯから読み取る。アドレス静と圓にある
配列のベクトル乗算が完了すると、その結果の配列はデ
ータ・キャッシュ・メモリ内のアドレスＣＣに残されて
いる。コマンドの実行が終ると、そのコマンドはＣＰコ
マンドＦＩＦＯ１５２０から除かれる。他にコマンドが
なければ、制御プロセッサ・モジュール１１０は遊休状
態に戻る。

上記説明において注目すべき点をいくつか挙げると、次
の通りである。

制御プロセッサ・モジュール１１Ｏとデータ転送プロセ
ッサ・モジュール１２０間の内部制御と同期化が物理メ
千り・そデルに比べて大幅に減少する。データ転送プロ
セッサ・モジュール１２０は制御プロセッサ・モジュー
ル＋１０よりも制御機能（またはコマンド経路指定機能
）が強化されている。

待ち行列はホスト連絡用に１つ、ＤＴＰの作業用に１つ
、ＣＰの作業用に１つの３つが活動している。

高速化サブシステム側でデータ・キャッシュ・メモリに
残っている以上の記憶域が必要になる計算の場合には、
その計算を小さな部分に分割する仕事はホストが行なう
。

ｃｐとＦＰ間のや゛りとり制御プロセッサ・モジュール１１０と浮動小数点プロセ
ッサ・モジュール１３０はアルゴリズムを実行するため
に、非常に緊密な関係でやりとりする。制御プロセッサ
・モジュール＋１０はア１−レスを計算し、データ・キ
ャッシュ・メ干りと浮動小数点プロセッサ・モジュール
１３０間のデータ転送を取り扱うのに対し、浮動小数点
プロセッサ・モジュール１３０はデータ言１算を行なう
。このやりとりは制御プロセッサ・モジュール１１０、
データ転送プロセッサ・モジュール１２０およびホスト
・コンピュータ間のインタフェースのタイプから独立し
ている。

ベクトル乗算コマンドでは、浮動小数点プロセッサ・モ
ジュール１３０はベクトル乗算を一度に８個の要素ずつ
行なう。従フて、配列が大きいときは、制御プロセッサ
・モジュール１１０と浮動小数点プロセッサ・千ジュー
ル１３０との間でやりとり（同期点とも呼ばれる）が数
千回行なわれることもあり得る。同期点は、この例では
、４００ｎｓごとに現れるので、これらを効率よくする
ことは非常に重要である。

大抵の場合、制御プロセッサ・千ジュール１１０は浮動
小数点プロセッサ・モジュール１３０がブタ９１算を行
なうより−も、アドレス割算とデータ転送を高速に行な
う能力をもっている。その逆の場合には、待たされる方
が反対になる。

２つのフラグ（ｃｐｗ八ＩへとＦＰＷＡＩＴ）が両フ゛
ロセ・フサ間の同期を制御することは上述した。ＦＰＷ
Ａ４Ｔフラグは次の組のデータを浮動小数点プロセッサ
・モジュール１３０との間で転送すると、制御プロセッ
サ・モジュール１１０によってクリアされる。このフラ
グをテストすることにより、浮動小数点プロセッサ・モ
ジュール１３０は同期点まで進むことができるか、制御
プロセッサ・モジュール１１０を待つ必要があるかを知
ることができる。ＣＰＷＡＩＴフラグはデータ計算を終
えると、浮動小数点プロセッサ・モジュール１３０によ
ってクリアされ、制御プロセッサパモジュール１１０に
よってモニタされる。ハードウェアは、フラグがクリア
されてプロセッサが同期点まで進むことが可能になると
、同期点を通過した直後にフラグが自動的にセットされ
る構成に２４っている。

第２２図はＦＰＷＡＩ’ｒ、ｃｐｗ屓Ｔ、ＦＩ’ＤＯＮ
Ｅ、およびＣＰＤＯＮＥフラグがｃｐモジュコーｌｌＯ
とＦＰモジュール１３０間のデータ・インタフェースを
調整するためにどのように使用されるかを状態図で示し
たものである。

プロセッサ間のハンドシエイキング・ロジックとセマフ
ォは多種類のものが実現されているが、第２２図に示す
状態図が非常に利点があり、新規なものである。

制御プロセッサ・モジュール１１０と浮動小数点プロセ
ッサ・モジュール１３０間のデータ転送は２重バッファ
になっているので、浮動小数点プロセッサ・モジュール
１３０がある組のデータを処理している間、制御プロセ
ッサ・モジュール１１０は別の組のデータを処理するこ
とができる。２重バッファリングは上述したようにソフ
トウェアで行なわれる。両プロセッサはバッファの交換
を制御する信号をもっており、これらは“ＡＮＤ”がと
られて両プロセッサが活動しているときだけ交換が行な
われるにうにしている。

ベク）・ル乗算は以下のステツプで行なわわる。

（同じ番号をもつステップは並列に行なわれるものであ
る。）これらのステップを図式化してフローチャー１〜
で示したのが第３３図である。

（１）制御プロセッサ　モジュール１１０はＦＰＷΔＩ
］フラグをセットして、ヘクトル乗算マイクロコトが実
行される浮動小数点プロセッサ・モジュル１３０を始動
する。浮動小数点プロセッサ・モジュール１３０はＦＰ
Ｗ八Ｉへフラグがクリアされるまで待たされる。

（２）制御プロセッサ・モジュール１１０は最初の８要
素を両配列から２重バッファ（これは物理的には上述し
たように、レジスタ・ファイル４３０の２バンクから構
成されている）に転送する。ＣＰモジュールは次に、２
重バッファを交換して、浮動小数点プロセッサ・モジュ
ール１３０がデータをアクセスできるようにして、ＦＰ
ＷＡＩＴフラグをクリアする。

（３）制御プロセッサ・モジュール１１０は次の８要素
を両配列から２重バッファに転送して、ＦＩ’ＷＡＩＴ
フラグをクリアする。そのあと、ＣＰＷ八１へフラグが
クリアされるまで（浮動小数点プロセッサモジュール１
３０によって）待たされる。

（３ｂ）浮動小数点プロセッサ・モジュール１３０はＦ
ＰＷ八Ｉへフラグかクリアされていることを見つけると
、２重バッファの浮動小数点プロセッサ・モジュール１
３０側に保管されている８対の要素に対するベクトル乗
算の計算を開始する。８個の結果は２重バッファに書き
戻され、ＦＰＷＡＩＴフラグがクリアされる。この例で
は、制御プロセッサ・モジュール１１０はすでに終えて
、ＦＰＷ八Ｉへフラグをクリアしているので、浮動小数
点プロセッサ・モジュル１３０はバッファを交換して、
即時に次の組の計算を開始することができる。

（４ａ）制御プロセッサ・モジュール１１０は８個の結
果を２重バッファからデータ・キャッシュ・メモリに転
送し、そのあと次の８個の要素を両配列から２重バッフ
ァに転送して、ＦＰＷＡＩＴフラグをクリアする。その
あと、ＣＰＷＡＩＴフラグがクリアされるまで（浮動小
数点ブロセッヅ・モジコール１３０によって）待たされ
る。

（４ｂ）浮動小数点プロセッサ・モジュール１３０はＦ
ｌ’Ｗ八ＩＴへラグがクリアされてし）るのを見つける
と、２重バッファの自分側に保管されている８対の要素
に対するベクトル乗算の計算を開始する。

８個の結果は２重バッファに書き戻され、ＣＰＷＡＩＴ
フラグがクリアされる。この例では、制御ブロモ・ンサ
・モジュール１１０はすでに終えて、ＦＰＷ八Ｉへフラ
グをクリアしているので、浮動小数点プロセッサ・モジ
ュール１３０はバッファを交換して、次の組の計算を開
始することができる。

（５）ステップ（４ａ）と（４ｂ）かヘクＩ〜ル謂算全
体か完了するまで繰り返される。

（６）ステップ（５）が終わったとき、最後の組の結果
はまだ２重バッファのＦＰ側に残っているので、制御プ
ロセッサ・モジュール１１０はバッファを交換して、最
後の結果をデータ・キャッシュ・メモリに転送する。

第１図に示ずＪ：うなシステムを動作させるときは、実
行時ソフトウェア環境全体をいくつかのレベルに分割す
ることが好ましい。これらのレベルのうちあるものは、
異なるプロセッサで実行される個々のコー１−・モジュ
ールとして存在し、他のレベルは必要とされるインタフ
ェースをいくつかのレベルに分割する形で存在している
。これらのレベルすべてとレベル間インタフェースはソ
フトウェア制御下に置かれ、アプリケーション要件に合
っていなければ、変更が可能である。

このソフトウェア構成は一般的に従来からあるものであ
る。しかし、本明細書に記載の新規事項の望ましい使い
方を分かりやすくするために、以下で説明しておくこと
にする。

第４４Ａ、４４Ｂ、および４４Ｃ図は第１図に示すよう
なシステムのプログラミング環境を示したものである。

図示の機能別ブロックの多くは他の図に示されているハ
ードウェア要素のそれと同じ番号で示されているが、第
４４八、４４Ｂ、および４４Ｃ図はプログラマから見た
機能別ブロック間の関係を示すことを目的としている。

従って、これらのし１は必ずしも現実の電気的および論
理的接続に正Ｌｔｅに対応していないことに性態された
い。

アプリケーションとライブラリ・ソフトウェア以下の説
明では、アプリケーション・ソフトウェアが例えば、Ｆ
ＯＲＴＩＩＡＮやＣ°のような高水準言語で書かれてお
り、標準ライブラリ・ルーチンを呼び出して、高速化サ
ブシステムを使用するものと想定している。これらの呼
出しは業界の事実上の標準に準拠している（つまり、全
体的に浮動小数点システムからのプロダクト命令セット
と互換性がある）。これらには、アプリケーション・デ
ータ区域と高速化サブシステムのデータ・キャッシュ・
メモリ間でデータを転送するルーチン、広範囲にわたる
計算、ある種の同期化ルーチンが含まれている。

このレベルでのソフトウェアはホスト・コンピュータ・
システム上で稼動し、必要Ｆするアプリケーションを実
施する機能をもっている。これはライブラリとリンクさ
れて、高速化サブシステムをアクセスする。

ライブラリはアプリケーション・ソフトウェアから見て
、高速化サブシステムと結ぶインタフニスの働きをする
。ライブラリは数百に及ぶ共通算術演算／アルゴリズム
・ルーチン群と、高速化サブシステムを初期設定し、ア
プリケーションの配列やデータ・セットのデータ転送を
開始するルーチン群から構成されている。大部分のライ
ブラリ・ルーチンは入力パラメータと機能番号を装置ド
ライバに渡すだけの機能しかないが、ある種のパラメー
タ有効性検査が必要ならば組み入れることも可能である
。本好適実施例では、装置ドライバとのインタフェース
はシステム呼出しくＳｙｓｔｅｍＣａｌｌｓ）を経由す
る。しかし、ある種のオペレーティング・システムでは
、呼出しタスクが再スケジューリングのために受渡しさ
れるので、呼出しに大きなオーバヘッドがかかっている
。

装置ドライバ装置ドライバはオペレーティング・システムの部と考え
ることかでき、アプリケーション・ソフ１−ウェアより
も高度の特権レベルで実行される。装置トライバの主な
役割は次の通りである。

■）コマンドとパラメータをライブラリ・ルーチンから
高速化サブシステムのＶＭＥインタフェース・メモリに
置かれているコマンド待ち行列に転送すること。

２）転送すべきデータ（仮想メモリ・システムにある）
がメモリにロックされていることを確かめること。この
ためには、転送が連続ブロックに分割されていて、小さ
く分割した複数の転送が実際に行なわれているか、分散
／収集テーブルが作られていて、高速化サブシステムに
渡されてしすることか必要である。

３）マイクロコードを複数のプロセッサにロードし、−
船釣にはハードウェアとマイクロコードを既知の状態に
まですること（電源投入後か、新しいアプリケ−、ジョ
ンがそれを使用する準備状態に置くため）ライブラリと装置ドライバを新しいホスト上に移植する
最も困難な問題の１つは、装置ドライバである。これら
は非１；５にオペレーティング・システムに依存する傾
向があるので、ポスト・システムの詳しい知識が要求さ
れる。任意的には、この種の問題を避けるために、物理
メモリへのアクセスが許される場合には、ライブラリを
直接にハードウェアとのインタフェースにすることが可
能である。こうすれば、ドライバの必要性が回避される
。この方法で高速化サブシステムをアクセスすると、装
置ドライバを使用する場合よりも高速化される。しかし
、特に複数ユーザ環境では、安全保護が低下することに
なる。

マイクロコード監視ルーチンマイクロコード監視ルーチンは、高速化サブシステムに
おける転送と計算以外の残りのタスクを取り扱うもので
ある６その主なタスクは、ホストとの連絡、制御プロセ
ッサ・プロセッサ・モジュールｌｌＯとデータ転送プロ
セッサ・モジュール１２０間の作業分担、および内部と
外部の同期化である。

監視ルーチンは装置ドライバとは反対側の待ち行列の最
後に置かれており、作業を待ち行列から取り出す。（こ
れを行なうには、作業か空の待ち行列から取り出されな
いようにするためのある種の待ち行列管理が必要になる
。）どの程度複雑になるかは、どのプロセッサか使用される
かによって決まり、また、ボス１−にどれだけの仕事を
させるか、あるいは高速化サブシステムに負担させるか
に大きく左右される。物理メモリと仮想メモリ・モデル
の個所で行なったベクトル乗算コマンドの説明から明ら
かなように、監視ルーチンはいろいろな手法を採用する
ことがてきる。

物理メモリ・アーキテクチャでは、監視ルーチンはデー
タ転送プロセッサ・モジュール１２０と制御プロセッサ
・モジュール１１０の間で分割される。データ転送プロ
セッサ・モジュール１２０の部分は、ホスト−と制御プ
ロセッサ・モジュール１１０は直接にデータをやりとり
できないので、コマンドの経路指定を行なうたけである
。制御プロセッサ・モジュール１１０は作業の分散化と
ハントシェイキングを組織化する。

この分割は任意的である。別の（好ましさの点で劣るが
）アーキテクチャでは、制御プロセッサ・モジュール１
１０をデータ転送ブロセ・ンサ・モジュール１２０のス
レーブ・プロセッサ（その反対でなく）として働かせる
ことも可能である。

仮想メモリ・モデルでは、データ転送プロセッサ・モジ
ュール１２０がマスクであり、制御プロセッサ・モジュ
ール１１０がスレーブになっていた。

制御はその殆どがホスト側で取り扱われるので、監視ル
ーチンのＤＰＴ部分はコマンドの経路指定だけを扱えば
よい。制御プロセッサ・モジュール１１０が待ち行列管
理に関与するのはわずかである。

マイクロコード転送ルーチン（ＤＴＰ）これらのルーチ
ンは外部インタフェースの１つとデータ・キャッシュ・
メモリ間のデータ転送を取り扱う。インタフェースは主
にＶＭＥバス（とホスト・メモリ）に対するものである
。

ホスト・メモリとデータ・キャッシュ・メモリ間の転送
の大部分は、連続ブロツク転送、分ｔｆ！（／＋１５４
　！ＩＬ転送、ｎ番目の語ごと、行／列２次元配列アク
セスといったように、転送の種類か狭い範囲に限られて
いる。

上記種類のいずれにも属さないタイプの転送はいずれも
、必要時に追加することができる。ここで注目すべき重
要な点は、ベクトル加算かベクトル乗算と同じ転送ルー
、チンを使用することである。これが便利なのは、上述
したように、データ転送ルーチン（計算ルーチンと異な
り）はベクトル加算とベクトル乗算を区別する必要がな
いからである。

マイクロコード転送ルーチン（ｃｐ）これらのルーチンはデータ・キャッシュ・メモリの１つ
と浮動小数点プロセッサ・モジュール１３０の高速レジ
スタ・ファイル間のデータの転送を取り扱う。

この場合も、データ・キャッシュ・メモリとレジスタ・
ファイル間の転送の大部分は、１ベクトル・インと１ベ
クトル・アウト、２ベクトル・インと１ヘクｉ−ル・ア
ウト、１ベクトル・インとスカシ・アラ１−といったよ
うに、転送の種類か狭い範囲に限られている。これらの
転送タイプはブタ型（タイプ）に応してさらに分類する
ことができる。ベクトルは単純または複素数データ型に
分けることかでと、もっと特殊化された転送タイプもい
くつかある（ＦＦＴ、畳み込みなど）。これらは汎用ル
ーチンが使用されない場合に効率が向上する。

ここで注目すべき重要な点は、異なる演算で同じルーチ
ンが使用できることである。つまり、ベクトル加算は、
例えばベクトル乗算と同じ転送ルーチンを使用する。

マイクロコード計算ルーチン（ＦＰ）各計算タイプごとに、（例えば）８つの加算、減算また
は必要な演算を行なうルーチンが用意されている。この
種のルーチンによって制御されるデータ転送は、高速レ
ジスタ・ファイル４３０、乗算機構４５０、加算機構４
４０、およびスクラッチバット１６１０を含む密結合デ
ータ通路内で行なわれるものだけである。（このデータ
通路には、いくつかの局所バスもあり、その中には第１
オペラン１−局所バス４３１、第２オペランド局所バス
４３２、結実用局所バス４３１、ループバック接続４３
４が含まれる。）この場合も、必要となるルーチンの多
くはいくつかの標準データ形式別に分類される。この分
類の１例として、ダイアシック・ベクトル演算（２ベク
トル−インと１ベクトル・アウト、例：ベクトル加算ま
たはベクトル乗算）がある。従って、標準テンプレート
をあるカテゴリ内の各計算タイプごとにセットアツプす
ることが可能である。これにより、ＦＰマイクロコード
を高速に生成して、基本ベクトル演算の多くを取り入れ
ることができる。

上述したように、レジスタ格納演算指定子はマイクロコ
ード演算コマンドを補強するために使用できる。これに
より、ある計算タイプのカテゴリ内の個々のルーチンす
べてを、１つのルーチンとして書くことができる。その
場合は、制御プロセッサ・モジュール１１０は計算タイ
プを指定するために演算レジスタをロードしなりればな
らない。

短縮マイクロコード上述したシステムは短縮マイクロコードを使用する機能
を備えているので、レジスタに格納されている演算指定
子をマイクロコード命令の残り部分と結合することがで
きる。これは実際には、本好適実施例では、上述したよ
うにＦＰモジュール１３０で使用されている。

この種の短縮マイクロコードは多重プロセッサ・システ
ムの数値処理部分で使用すると、特に利点が得られる。

その場合には、演算指定子短縮マイクロコードを使用す
ると、演算をオーバレイさせる必要がなくなる。

従って、例えば、２つの配列を３個目の配列上にマツピ
ングする演算の場合（例：Ｃｉ−＾ｉ　＋　Ｂｉ）には
、命令レジスタに演算指定子（例：”ＡＤＤ”）をロー
ドしてから、この種の演算列を開始させることができる
。この演算列は、演算を直接に指定しなかったコードで
記述されることになる。

従って、この機能を実時間拡張マイクロコードで使用す
ると、多重プロセッサ・システムにおける２つのマイク
ロコード・プロセッサ間のインタフェースにさらに高度
の柔軟性をもたせることができる。

また、命令を数値ｌＡ埋部分にロードするとき要求され
るバンド幅を単純化することも可能になる。従って、ア
ルゴリズム切替えやタスクの再分割がもフと効率よくな
る。

マルチウェイ分岐第３＾図および第３Ｂ図を参照して上述したように、本
発明はマイクロコード・システムのマルチウェイ分岐に
全く新しい機能をもたせている。第３０図は、本好適実
施例においてアドレス境界の制約のないマルチウェイ分
岐を可能にするマイクロコード操作を示した概略図であ
る。

上述したように、本発明はマルチウェイ分岐をアドレス
境界−の制約なしで行なうマイクロコード・コンピュー
タ・システムのアーキテクチャを提供するものである。

さらに、代替宛先間の増分を可変にしている。相対アド
レス指定機能をもつシケンサが使用されている。

本好適実施例ては、プログラム・カウンタがジャンプ宛
先の入力として使用されている。これはマルチウェイ分
岐を取り入れて、ベース宛先アドレスが異なるソースか
ら求められる多くの公知システムとは異なるものである
。

離散フーリエ変換実装（ＩｍｐｌｅｍｅｎｔａＨｏｎ）
第３１図は、新規な方法で実現した離散フーリエ変換の
主要機能のいくつかを示す概略図である。

この例では、実現しようとする変換は高速フーリエ変換
（ＦＦＴ）である。

図示の例は１６点基数２複素数ＦＦＴである。勿論実世
界のＦＦＴはより多くのデータ点を使用して実現されて
いるが、この例では、いくつかの重要な点を示している
。ｎ点ＦＦＴには、　ｌｏｇ　２ｎステージが必要であ
るので、　１０２４点ＦＦＴにはｌＯステージが必要に
なる。各ステージでは、ｎ／２バタフライ計算を行なう
必要がある。

バタフライ計算は次式で与えられる。

ｒｏ−ｒ４＋［（ｆ６＊ｒ８）］＋（ｒ７＊ｒ９）］ｒ
ｌ　　−ｒ５　　＋　　［（ｆＮｒ８）］　　−（ｒ６
傘ｒ９）］ｒ２＝ｒ４−［（ｆＩｉ声ｒ８）］＋（ｒ７
＊ｒ９）］ｒ３　−　　ｒ５　−　　［（ｆ７＊ｒ８）
］　　−（ｒ６＊ｒ９）］ただし、「０と「１は結果Ｃの実数部と虚数部である。

ｒｌとｒ３は結果りの実数部と虚数部である。

ｒ４とｒ５は入力Ａの実数部と虚数部である。

ｒ６とｒｌは入力Ｂの実数部と虚数部である。

ｒ８と「９は係数にの実数部と虚数部である。

（角かっこ［］内の式は形式的には同じであり、大かっ
こ（）内の式も形式的には同じであることに注意された
い。）第３１図は４ステージＦＦＴ演算を図式化して示してお
り、各々の円は１つのバタフライ割算を表している。各
日の左側と結ばれている線はバタフライ計算に対する複
素数入力サンプル（ＡとＢ）がどこから得たものかを示
し、右側と結ばれている線は複素数の結果（ＣとＤ）が
どこに書き出されるかを示している。円内の数は複素数
フェーズ係数”ｋ＋である。

本方法の好適実施例では、Ｆ　Ｆ　’ｒアルゴリズムは
第１図に示すようなアーキテクチャにおいて、制御７’
ロセツサ・モジコール１１０と浮動小数点プロセッサ・
モジュール１３０間で分割することによって実現されて
いる。第３１図に示すように、アドレス８４算は、特に
升席に多数のデータ点が必要になる場合は、意味がない
。制御プロセッサ・モジュル＋１０はアドレス計算を実
行して、バタフライ計算のための正しいデータ・サンプ
ルとフェーズ係数の流れを作り出す。バタフライ計算は
実際には浮動小数点プロセッサ・モジュール１３０によ
って実行される。

各ステージでデータ点のいくつかに付いている陰影バー
は、この実施例で得られる新規なデータ処理を示してい
る。各ステージで示されている陰影バーは１つの中間デ
ータ転送のセットを示している。従って、例えば、プロ
セスの開始時には、入力データの８複素数語（０語）が
ロート・インされている。このデータ量だけでも、４つ
のバタフライ計算を実行するのに十分な入力となる。

（係数も与える必贋かある。）１糧実売バーは最初の組
の４つのバタフライに対して、Ｃ話ＸＱ、Ｘｌ、Ｘ２ｘ
３、ｘ／１．×８、Ｘ９、Ｘｌ０１Ｘｌｌが１：’−Ｆ
・−（ンされルコトを示している。４つのバタフライ計
算が実行され、８個の０語からなる結果が転送される。

さらに、正しい組のフェーズ係数をロートするには、追
加の転送かいくつか必要である。（最初のステラでは１
つだりのフェーズ係数が使用されているが、異なるフェ
ーズ係数の個数は各ステージごとに２倍になることに注
意されたい。従って、各組の４バタフライには少なくと
もバス１４４の４サイクルが必要になる。２サイクルは
８個の０語の入力を持ち込むためのものであり、２サイ
クルは０語の結果を再移動するためのものである。（さ
らに、係数を転送するために５番目の主サイクルが必要
になる。、）８個の０語、は５１２　ビット、つまり、１６個のＦ語
に相当するので、これは意味のあるデータ・ブロックと
なる。しかし、この方法は本好適実施例で提供される高
バンド幅を利用できるという利点かある。

ざらに、データをこのサイズのブロック単位で転送する
と、同Ｉｆｔ］点で使用されるＣＩ’／ＦＰハントシェ
イキング・ロジックにとって好都合であることか実証さ
れている。

従って、ＦＦＴは次の２つの部分に分割されている。

制御フロセッサ・モジュール１１０は複素数データのア
ドレスとテーブル・シーケンス内のフェーズ係数位置を
、ステージとバタフライ数を関数として計算するソフト
ウェアを実行させる。アドレスが計算されると、制御プ
ロセッサ・モジュールで稼動中のプロセスは浮動小数点
プロセッサ・モジュール１３０に送り込まれるデータの
転送も制御する。浮動小数点プロセッサ・モジュール１
３０がバタフライ計算を完了するとくそして同期点にあ
ることを示すようにフラグをセットすると）、制御プロ
セッサ・モジュール１１０は結果を読み取って、それを
保管する。制御プロセッサ・モジュール１１０はバタフ
ライ計算が行なわれていることを知らない。同期点で浮
動小数、専プロセッサ・モジュール１３０とデータをや
りとりするたりである。

ＦＰモジュール１３０は、式が上で定義したようにコー
ディングされている単純なリニア命令列によってバタフ
ラ１′を計算するソフトウェアを実行する。このルーチ
ンは正しい入力データと係数を得るために必要な複雑な
アドレス計算を知らなくてもよい。従って、このルーチ
ンはＣＰモジュール１１０で稼動するソフトウェアから
完全に切り離して書くことができる。

この分割が利点としてもつ特徴は、各ステージのＦＰプ
ロシージャが最後の２つのステージまでそっくり同じに
できることである。（最後の２ステージで実行されるバ
タフライ計算はより密に結合した０語入力を使用するの
で、ある種の中間結果を、レジスター４３０に保持され
ているデータとしてＦＰ内で前送りできる。）この例は、プロセッサ間を独立にできることも示してい
る。ＦＰモジュール１３０によって実行されるプロシー
ジャは非７ｉ己にＡ１純に定義されているので、浮動小
数点プロセッサ・モジュール＋３０が異なる割算機構チ
ップ・セット上に再設側された場合は、この単純なバタ
フライ・ルーチンだけを変更すればよいことになる。こ
のことは再アセンブルする場合も同じである。

ＣＰとＦＰのソフトウェアの実行は並列に行なわれ、ア
ルゴリズムが実行される速度が最も遅い部分で決まるよ
うにパイプライン化されている。

ＦＰ命令列はこのバタフライ計算を実行するに当たり、
ＦＦＴにおける最後の２つのバタフライを除くすべてに
ついて同じままである。従って、例えば、１０２４点の
複素数ＦＦＴでは、ＦＰモジュールは最初の８ステージ
の計算を行なうために、同じ命令列５１２を実行するこ
とになる。そのあと、ＦＦＴが最後の２ステージに対し
て異なる命令列の実行を開始する。

重ＦＰモジコール付きＦＦＴもう１つの特に魅力のある構成は、４個のＦＰモジュー
ル１３０を備えた第１Ｏ図に示すようなシステムである
。

性能に洗卵を与える主要要因は、バタフライ８１算時間
と「バタフライ・カルキュレータ」　（例えば、ＦＰモ
ジュール１３０）に対するデータ転送バンド幅の２つが
ある。得られる性能はこれらのパラメータのどちらが満
足されなかったかによって決まる。以下の計算例は１に
複素数ＦＦＴ、基数２に関するものである。

バタフライ計算スルーブツト基数２のＦＦＴバタフライ計算式は、部分結果が再使用
可能であるとき１０回の演算（４回の乗算と６回の加算
／減算）からなっている。第１図（または第１θ図）に
示すようなシステムでは、この計算は、式が＾ＬＵと乗
算機構を並列に使用することに役立たないので、ｌＯサ
イクルを要する。４２ｎｓサイクル時間を使用すると、
バタフライ計算には４２０ｎｓが必要、になる。実際の
サイクル時間は６回のＡＬＵ演算では５２ｎｓ、４回の
乗算では４２１Ｓ　（総計３３０ｎｓ　）を必要とする
が、同期化、バイブライン始動、などのオーバヘッドを
含めると、４ＱＯｎｓになる。従フて、ＦＰモジュール
は４００ｎｓでバタフライを４算することができる。

転送バンド幅各基数２のバタフライ計算には、２個の複素数サンプル
と複素数係数（または反復係数）が必要である。この計
算からは、２個の複素数結果が得られる。総計では、５
個の複素数または１０個の浮動小数息詰をバタフライご
とにデータ・キャッシュ・メモリ１４０とＦＰＵの間で
転送する必要がある。キャッシュ・メモリのバンド幅は
毎秒３２０ＭＢつまり、８０Ｍ浮動小数点語である。こ
のデータ速度は８個の連続する語が１つのメモリ・サイ
クル（１００ｎｓ　）で転送できるときだけ達成される
。しかし、ＦＦＴを実行させるときは、これは常に可能
である。メモリのバンド幅を最も効率よく使用する方法
は、メモリ・サイクル当たりに４バタフライのデータを
転送することである。従って、４回のバタフライ計算に
は５回のメモリ転送サイクルが必要になる。

１に複素数ＦＦＴ（基数２）は５１２０個のバタフライ
からなっている。この１・ＦＴに刻してデータ転送速度
てＷ’Ｆ容される最小０１ｆ間は、徒って、（５１２０
７４）中５中１００１ｓ−６４０マイクロ秒によって与
えられる。

しかし、このスルーブッ］・見Ｋｒｔ値は、最後の２ス
テージの効果を考慮に人れると、修正する必要がある。

ステージｎ−２で４個のバタフライ言１算の組から得た
結果の各データ・セット（８個の０語）は、中間結果を
メモリに戻さなくても、ステツｎ−２の４バタフライと
ステージｎ＋１の４バタフライを計算するのに十分であ
る。しかし、追加の組の係数が第２ステージで必要にな
る。この正味の結果は６メモリ・サイクルだけで８バタ
フライを計算することができる。（この手法はＬＲａｂ
ｉｎｅｒとＢ、Ｇｏｌｄ共著「デジタル信号処理の理論
と応用」のｐ、５７７〜ｐ、５９９に詳しく説明されて
いる。）１に複素数ＦＦＴ（基数２）は５１２０個のバタフライ
からなるので、この２ステージＦＦＴアルゴリズムてブ
タ転送速度によって規制される最小時間は次の通りであ
る。

（５１２０７８）＋１ｌｕ１００ｎｓ−３８４’フィク
ロ秒この時間は見積転送時間である４００マイクロ秒以
下である。従って、使用可能なメモリのバンド幅は４つ
のＦＰモジュールを組として一緒に稼動させるのに通し
ており、４００マイクロ秒でＦＦＴが達成される。

必要とされるバンド幅を更に減少するために使用できる
手法は次のようにいくつかある。

（１）あるステージ内で使用される異なる係数の個数は
変化する。例えば、ステージ１はすべてのバタフライで
１つの係数値を使用し、ステージ２は２係数を使用し、
ステージ３は４係数を使用しく以下同じ）、ステージ１
０は５１２係数を使用する。

それより前のステージでは、ステージの開始時に（ずへ
てのバタフライででなく）係数を初期設定するので、メ
モリ幅が大幅に節約される。

（２）４つのＦＦＴが並列に実行される場合は（その結
果、１つの高速化サブシステムにおける４つのＦＰモジ
ュール１３０の各々は、１つのＦＦＴの１７４ではなく
個々の１：口を割砕するために使用される）、係数を４
つのＦＰずへてに同報通イ３することがてぎる。これに
より、転送の係数部分て使用されるメそりのバンド幅が
節約される。

（３）２ステージ・バタフライ割算は３または４ステー
ジに拡張することが可能であるが、制約要因として、新
しいデータ、現在のデータ、および中間記憶域を保存す
るＦＰのレジスタ・ファイルのサイズがある。例えば、
４ステージ・アルゴリズムには１６個のサンプルと８個
の係数が必要であり、３２回のバタフライ割算後１６個
の結果が得られる。

この結果、比率は３２バタフライ当たりＩＯメモリ・サ
イクルとなり、キャッシュ・メモリのバント幅で１６０
マイクロ秒ごとにＦＦＴ計算をサポートてきる。

これらの考え方はすべて、必要ならば基数４または基数
８ＯＦＦＴで採用可能である。実際には、広幅キャッシ
ュ・バス・アーキテクチャは基数がもっと大きいアルゴ
リズムで採用すると特に利点が得られる。

ざらに７土目すべきことは、バタフライ定義とステージ
のＩＰ、］係か異なるとしても、他の整数変換も同じ方
法で複数のバタフライ計算ステージに分割することがで
きることである。従って、データ操作に関して上述した
事柄は他の離散整数変換にも応用が可能である。

ヒストグラム・アルゴリズム実装第３２図は第１６図に示すようなハードウェアでヒスト
グラム・アルゴリズムを実行させる方法を示したもので
ある。

第１６図に示すように、数値プロセッサ・サブシステム
の計算部分におけるデータ通路は乗算機構４４０と加算
機構４５０だけでなく、データ通路のこの部分と密結合
しているスクラッチバット・メモリ１６１０も含んでい
ることが好ましい。（このメモリはアドレス・ロジック
１８１１を備えている。）このスクラッチバット・メモ
リ１６１１があると、モジュール１１０はアドレスを計
算して、データを局所的に取り出すことができる。この
メモリ１６１０がない場合は、ＦＰモジュール１３０は
ＣＰ千ジュール＋１０にアドレスを与える必要があり、
（：１）モジ；１ル１１０の方は参照機能を実行して、
その結果を１・１）モジュール１３０に返してやる必要
かある。このためには、追加のハンドシェイキングが必
要になるので、効率が非常に低下することになる。従っ
て、この小規模のデータ通路部分のアーキテクチャを、
上述したように数値処理モジュールとのインタフェース
で使用される大規模のデータ処理アーキテクチャと協働
させると、利点が得られる。

本好適実施例では、スクラッチパッド・メモリ１６１０
は３通りの使い方が可能である。超関数の計算などのア
ルゴリズムの場合にテーブル・メモリとして使用する方
法、局所スタックとして使用する方法、結果を収集する
ためにヒストグラム・アルゴリズムで使用する方法であ
る。

このスクラッチパッド・メモリをスタックとして使用で
きることは、サブシステムの計算部分の縁にあるデータ
・インタフェースをアーキテクチャ全体にとフて非常に
有利な方法で定義でき、そのインタフェースにあるレジ
スタ・ファイルにスタックとして使用できる機能をもた
せる必要かなくなるので、非割に有利である。

共通高水準言語（ＦＯＲＴＲＡＮなど）で書いたルーチ
ンをマイクロコードにコンパイルすることは、マイクロ
コード・プログラムを生成する重要な手段である。ベク
トル演算を効率のよいマイクロコードにコンパイルする
ことは比較的容易である。

しかし、スカシ演算もかなりの部分が常にあるので、こ
れらをコンパイルすることは非常に厄介である。

スカシ・ルーチンをマイクロコードにコンパイルする作
業は、スタック・ベースのアーキテクチャが仮想計算機
として使用できる場合には特に行ないやすいことが明ら
かにされている。（従来のこれを行なうには、逆ボーラ
ンド・ロジックに変換する必要がある。）このスクラッチパッド・メモリを使用して結果を累積す
ることは、ヒストグラム・アルゴリズムにとっては好都
合である。ヒストグラム・アルゴリズムを実行させると
きは、ヒストグラム・デーりをテーブル・メモリに累積
することができる。

これにより、データ・キャッシュ・バスへのアクセス・
ロートを追加することから避りられる。

密結合局所メモリを使用してヒストグラム・データを収
集することは、画像処理アルゴリズムて特に利点がある
。多くの公知画像処理アルゴリズムはヒストグラム計算
を使用しているが、大量のデータを扱う必要があるので
、キャッシュのバンド幅に対する需要が非常に大きくな
る。本発明によれば、ヒストグラム・アルゴリズムを効
率よく使用することが可能になる。

第３２図は、多数の画像処理問題に応用できる比較的代
表的なヒストグラム・プロシージャの簡単な例を示した
ものである。同図から明らかなように、ヒストグラム・
テーブルはこのプロシージャの内側ループが繰り返えさ
れるたびにアクセスされる。従ってミヒストグラム・テ
ーブル用に密結合記憶域を用意すると、この種のプロシ
ージャで要求されるバンド幅を大幅に節約することがで
きる。

プレビュー・モードのバイブライン方式アルゴリズム木明ＭＨ書に記載されている重要な開示事項は、プレビ
ュー・そ−ドでソフトウェア制御の２重バッファを使用
、してパイプライン方式アルゴリズムを実行させて、同
期点を通過する平均スルーブツトを維持する方法である
。

第３３図は第２０図に示すようなソフトウェア制御２重
バッファを備えたハードウェアでパイプライン方式アル
ゴリズムを実行させる方法を示したものである。

上述したように、ソフトウェア制御の２重バッファを使
用すると、高速計算機構と高度の制御間のクロック境界
を越えるときに非常に好都合である。しかし、注目すべ
きことは、ソフトウェア制御の２重バッファの利点を広
範囲にわたるバイブライン方式のアルゴリズムにも生か
すことができることである。

２重バッファリング用の好ましいサブシステムはソフト
ウェアで分割された２重ポート・メモリを使用している
のて、メモリの上半分を一方のプロセッサに割り振り、
下半分を他方のプロセッサに割り振ることができる。（
この割振りは良方久プロセッサが切替え準備状態にある
ことを示すそれぞれのフラグをセットすると、切り替え
られる。）このメモリをアクセスすると、追加ビットはそのアクセ
スに「物理」、「論理」または「プレビュー」のタグを
付ける。物理アクセスは全メモリ内のリテラル・アクセ
スと解釈され、２重バッファリングは無視される。論理
アクセスは２重バッフアイリング切替え状態によって判
断される追加アドレス・ビットによって補充されている
。

プレビュー・アクセスは読取りだけに使用され論理アク
セスでアクセスされる側とはＦｔ９Ｂｔｖメモリ・バン
クに移る。プレビュー・アクセスを使用すると、パイプ
ライン方式アルゴリズムにおける同期点でのデータ流れ
の非効率が避けられるので非常に有利である。

例えば、標準２重バッファリング方式が第１図に示ずに
うなシステムて使用される場合は、スワソフを行なった
ひに、それが空になる前にデータ・パイプラインを再び
一杯にする必要かある。この実施例では、ザンプルのヘ
クトル演算は浮動小数点プロセッサが各バッファ分のデ
ータに対して８回の計算を行なう必要かある。このこと
は、３サイクル分のオーバヘットが使用されて、８語の
データごとにパイプラインを一杯にし、空にすることを
意味する。その結果、全体の平均処理時間に付加される
割合が高くなることは明らかである。

本明細書に記載されている新規事項の１つは、「ソフト
」２重バッファリングを使用してこの問題を解決したこ
とである。プレビュー・モードを使用すると、一方のポ
ートが他方の半分側にあるデータを調べてから、それを
交換することができる。このモートによると、制御プロ
セッサがその作業を終えて、続行前にバッファ交換を待
っているとき、浮動小数点プロセッサのパイプラインを
常に一杯にしておくことができる。

２重バッフ７リングは、多重プロセッサ・システムにお
い−Ｃ数値プロセッサと大容量キャッシュ・メモリ間の
インタフェースにあるレジスタ・ファイルで使用するの
が好ましい。レジスタ・ファイルを分割すると、キャッ
シュ・メモリ１４０てデータ衝突が起こるのを回避でき
る。

この実施例では、５ポート付きレジスタ・ファイル４３
０が２重バッファのメモリとなるように使用されている
、しかし、他の実現方法の使用も可能である。

本発明によれば、ハードウェアで２重バッファリングを
行なう従来のシステムよりも柔軟性に冨んだシステムが
速度を損なうことなく得られる。

特に、「プレビュー」モードを使用すると、この２重バ
ッファリングを取り入れたシステムを多数のパイプライ
ン環境で汎用インタフェース・アーキテクチャ、として
使用することかできる。

塩腹皿股夏個性能最大化の基本的制約要因となるものを挙げると、次
の６つかある。

人出カバン１−幅（これは本好適実施例では４０Ｍ１．
７秒になっている）。

データ・キャッシュ・メモリ・バンド幅（これは本好適
実施例では３２０ＭＢ／秒になっている）。

浮動小数点プロセッサ・千ジュール１３０の保持レジス
タとレジスタ・ファイル間のデータ転送速度。これは現
在はデータ・キャッシュ・メモリ・バント幅以下になり
でいる。

アドレス側翼速度（これは本好適実施例では、毎秒１０
０万回が代表例であるが、実行されるアルゴリズムに非
常に左右されやすい）。

持続浮動小数点計算速度。本好適実施例では、単精度「
加算」の場合、これは２８ｎｓサイクル時間以下である
（より高速の構成要素が利用可能になれば、向上の余地
がある）。単精度乗算の場合は４２ｎｓサイクル時間以
下である。

並列に使用される数値処理モジュールの数。

性能の評価特定のアルゴリズムでその性能を決める要因は以下に挙
げる条件のどれが該当するかによって非常に左右される
。

ソース・データと結果がどこに保管されるか性能はデー
タがデータ・キャッシュ・メモリに保管されるとぎ最大
化される。データがオフポートに保管される場合は、デ
ータ入出力転送が制約要因となる可能性が大きい。達成
可能な入出力速度は通常、関与する周辺装置とサポート
される転送の種類（単一かブロックか）によって決まる
。入出力速度が毎秒４０ＭＢであると、計算速度は３個
の数がすべての計算に関係するような計算では、３．３
ＭＦＬＯＰＳまでである。

データと算術演算との比率：浮動小数点計算速度または
データ転送速度がボトルネックとなるかどうかは、これ
によって決まる。計算量の割にデータが少ないアルゴリ
ズム（例：　ＦＦＴ　）は浮動小数点プロセッサ・モジ
ュール１３０の速度が制約要因となる。データ転送に制
限されるアルゴリズムの例としては、１回の算術演算に
３個のデータ値を必要とするベクトル加算がある。

データ・キャッシュ・メモリ内のデータのレイアラ１〜
　データ・キャッシュ・メモリと浮動小数点プロセッサ
・モジュール１３０間の最大転送速度が得られるのは、
８個の連続するＦ語（つまり、各々が３２ビツトからな
る浮動小数煮詰）が−緒に転送されるときだけである。

あるアルゴリズムでのデータがこのブロック転送機能を
利用できない場合は、正味データ転送速度は低下するこ
とになる。これを表にまとめると、次の通りである。

Ｆ語の個数　　　転送速度８　　　　　８０　ＭＦＦ語秒大部分のアルゴリズムはより高速の転送速度を利用する
ことができる（実際には、ＦＦＴでさえも上述したよう
に高速の転送速度を利用できる）。

操作の並行・これにより、オフボード入出力転送を浮動
小数点計算と並行に行なうことができる。アルゴリズム
（またはアルゴリズムの列）がこの機能を・使用できる
場合は、入出力転送速度が相対的に遅くても、全体の計
算速度は影響を受りることはない。

複数のＦＰ：アルゴリズムが計算バウンド（束縛）であ
り、メ干りゃ入出力のバンド幅に制限されないときは、
ＦＰを複数にすると、メモリ・ハンド幅を越えない限り
、１つの浮動小数点プロセッサ・千ジュール１３０の性
能は倍になる。例えば、ＦＰが４つのときは、ベクトル
加算性能は向上しないが、ＦＦＴは４倍の速度で計算さ
れる。

以上説明したことから理解されるように、木明細書中に
開示した新規事項は広範囲にわたって応用することがで
きると共に、広範囲にわたって改良または変形が可能で
ある。従って、特許請求の範囲に記載された内容は上述
した各種実施例に制約されるものではなく、またこれら
の実施例に関する記載に制約されるものでもなく、特許
請求の範囲に明確化−された請求事項のみに制約される
ものである。

【図面の簡単な説明】

第１図は新規の３プロセツサ・アーキテクチャをもつ斂
値高速化サブシステムの概要を示すブロック図である。第２八図は本発明の好適実施例における制御プロセッサ
・モジュール１１０のいくつかの主要部分の構成を示す
ブロック図であり、第２Ｂ図は本発明の好適実施例にお
ける制御プロセッサ・モジュール１１０で使用されてい
るマイクロ命令形式のフィールド割振りを示す概略図で
ある。第３Ａ図は本発明の好適実施例におけるデータ転送プロ
セッサ・モジュールのいくつかの主要部分の構成を示す
ブロック図であり、第３Ｂ図はデータ転送プロセッサ・
モジュールにおいて定数アドレスを選択的に駆動してシ
ーケンサ・バス３１５上に送出するために使用されるロ
ジックの詳細を示すブロック図であり、第３Ｃ図は本発
明の好適実施例におけるデータ転送プロセッサ・モジュ
ール１２０で使用されているマイクロ命令形式のフィー
ルド割振りを示す概略図である。第１１Ａ、　４１１．　ｌｌ［：おＪ：ひ１Ｏ図は本発
明のクエ適実施例において浮動小数点プロセッサとし−
Ｃ使用される数値処理モジュール１３０のいくつかの主
要部分の構成を示す図であり、第４八図は制御プロセッ
サ・モジュール１１０とのインタフェースのいくつかの
主要部分を示すブロック図、第４Ｂ図は本発明の好適実
施例における浮動小数点プロセッサ内のブタ通路のいく
つかの主要部分を示すブロック図、第４Ｃ図は本発明の
好適実施例における浮動小数点プロセッサ内の制御ロジ
ックのいくつかの主要部分を示すブロック図、％４ｏ図
は本発明の好適実施例における数値プロセッサ・モジュ
ール１３０に使用されているマイクロ命令形式のフィー
ルド割振りを示す概略図である。第５図は本発明の好適実施例におけるデータ・キャッシ
ュ・メモリのいくつかの主要部分の構成を示すブロック
図である。第６図は本発明の好適実施例におけるホスト・インタフ
ェース・ロジックの構成を示すブロック図である。第７図は本発明の好適実施例におけるデータバイブ　イ
ンタフェース・ロジックの構成を示すブロック図である
。第８図は本発明の好適実施例におけるＧｌｌ’インタフ
ェース・ロジックの構成を示すブロック図である。第９八図はアブイケーション向き数値処理モジュール（
「アルゴリズム高速化機構Ｊ　）　１３０°を含む数値
高速化サブシステムの概要図であり、第９Ｂ図はアルゴ
リズム高速化機構１３０゛のアーキテクチャが汎用浮動
小数点モジュール１３０のそれとどのような違いがある
かを示す概略図である。第１Ｏ図は複数の数値プロセッシング・サブ・サブシス
テムを含むサブシステムを示すブロック図である。第１１図は本発明の好適実施例における制御プロセッサ
・モジュール（とデータ転送プロセッサ）の一部である
整数プロセッサ機構（ユニット）のいくつかの主要部分
の構成を示すブロック図である。第１２図は本発明の好適実施例における制御プロセッサ
の一部であるアドレス生成機構のいくつかの主要部分を
示すブロック図である。第１３図は本発明の好適実施例における制御プロセッサ
（とデータ転送プロセッサ）の一部であるシーケンサの
いくつかの主要部分の構成を示すブロック図である。第１４八図は１６ビツト・アドレス生成機構（または他
の低解像度サブプロセッサ）が３２ビツト・システムで
使用されるようにするために、本発明の好適実施例で使
用されているハードウェアを示す概略図であり、第１４
Ｂ図は低解像度データ・ソースを高速システムで使用す
るために、本発明の好適実施例で使用されているハード
ウェアの各種動作モードで使用される入力を示す表口で
ある。第１５図は本発明の好適実施例における制御プロセッサ
・モジュールとデータ転送プロセッサ・モジュール間の
インタフェースを示す概略図である。第１６図は本発明の好適実施例における浮動小数点プロ
セッサ内の数値演算用の一部データ通路のいくつかの主
要部分の構成を示すブロック図である。第１７図は非レジスタ格納マイクロコード・ビットのセ
ットアツプ時間を短縮するために、本発明の好適実施例
において浮動小数点プロセッサ内で使用されるロジック
を示すブロック図である。第１８図は慣例の二重バッファのハードウェア構成およ
び制御の形態を示すブロック図である。第１９図は外部で制御されるビットの１つで２重ポート
・レジスタ・ファイルが使用される別の公知２重バッフ
ァリング手法を示すブロック図である。第２０図は本発明の好適実施例の新規２重バッファリン
グがどのように構成され、どのようにソフトウェアで制
御されて、複数の任意選択アクセス・モードが得られる
かを示す概略図である。第２１図は２５６ビツト幅のキャッシュ・バスとのイン
タフェースとなる保持レジスタと６４ビット幅であるレ
ジスタ・ファイル間をクロック境界にまたがって行なわ
れるデータ転送のために、本発明の好適実施例で使用さ
れるロジックを示す概略図である。第２２図はｃｐモジュール１１０とＦＰモジュール１３
０間をインタフェースで結ぶために、本発明の好適実施
例で使用されるハンドシェイキング・ロジックの状態図
である。第２３図は第９図または第１θ図に示すようなシステム
において複数のＦＰまたは複数のアルゴリズム高速化機
構（またはその両方）から１つを選択するために、本発
明の好適実施例で使用される制御定義を示す概略図であ
る。第２４．２５および２６図はキャッシュ・メモリとのデ
ータ・インタフェースのアーキテクチャを示すブロック
図である。第２７図は複数の装置の書込み可能制御記憶機構とのイ
ンタフェースとなる直列ループにおいてマイクロコード
の転送とローディングの制御を効率化するために、本発
明の好適実施例で使用されるバー１−ウェア構成を示す
概略図である。第２８図は複数のプロセッサのいずれかに、あるいはあ
る特定のプロセッサ群にマイクロコードをロートするこ
とを可能にするために、本発明の好適実施例で使用され
る直列ループ構成を示す概略図である。第２９図は多重プロセッサ・システムにおける数値プロ
セッサの制御記憶機構に直列にまたは並列に書き込むこ
とを可能にするために、本発明の好適実施例で使用され
るロジックを示す概略図である。第３０図はアドレス境界の制約なしでマルチウェイ分岐
を可能にするために、本発明の好適実施例で使用される
マイクロコード動作を示す概略図である。第３１図は離散フーリエ変換アルゴリズムを実行させる
方法を示す概略図である。第３２図は第１６図に示すようなハードウェアでヒスト
グラム・アルゴリズムを実行させる方法を示すフローチ
ャートである。第３３図は第２０図に示したにうなソフトウェア制御２
重バッファを含むハードウェアでパイプライン・アルゴ
リズムを実行させる方法を示すフロチャートである。第３４．３５．３６および３７図は、それぞれが第７図
に示すようなデータ・パイプ・インタフェースを備えて
いる第１図に示すような複数のサブシステムの構成を示
す概略図である。第３８Ａ図は主ボードの好ましい物理的レイアウトを示
す配置図であり、第３８Ｂ図は第３８Ａ図の主ボード上
にホストされた子ボードの好ましい物理的レイアウトを
示す配置図であり、第３８Ｂ図のボードはＦＰモジュー
ル１３０の主要構成要素が搭載されており、これらの２
ボードが一緒になって、第１図に示すような完全なシス
テムが得られることを示している。第３９図は浮動小数点プロセッサ・モジュール内のスタ
ック・レジスタの好適実施例を示すブロック図である。第４０八図は制御プロセッサ・モジュール１１０（とデ
ータ転送モジュール１２０）内のシーケンサと共に本発
明の好適実施例で使用される一部の支援ロジックを示す
ブロック図であり、　ｙｇ４ｏｎ図はマルチウェイ分岐
操作時に割込みを引き起こすマイクロ命令列を示す概略
図である。第４１図はホスト・コンピュータと、画像処理サブシス
テムと、少なくとも２つの数値高速化サブシステムとを
備え、これらが主バスと２つの高バンド幅バックレーン
・バスで結ばれているコンピュータ・システムを示す概
略図である。第４２図は第１図に示すようなシステムにおいて２つの
配列を一緒に（要素単位で）乗算し、その結果を第３の
配列に格納するステップの流れを示すフローチャートで
ある。第４３図は１つまたは２つ以上の数値処理モジュールと
同じ広幅データ・バス上に高速キャッシュ・メモリを備
えたサンプル・システムを示すブロック図である。第４４Ａ、　４４Ｂおよび４４Ｃ図はＣＰ、ＤＴＰ、お
よびＦＰのそれぞれのプログラミング環境を示す概略図
であ第４５図は制御記憶機構から取り出したマイクロコ
ードのフィールドに命令レジスタの内容を代入するロジ
ックを示すブロック図である。第４６図は語アドレスの偶数／奇数構造が缶詰転送操作
からどのようにして得られるかを示す説明図である。第４７図は語アドレスの偶数／奇数構造かイｇ語転送操
作から得るとき使用されるタイミング構成を示す信号波
形図である。ぐ＼ＣＤ八へス１１２

Claims

【特許請求の範囲】１）マイクロコード化された命令を順次に検索するよう
に接続されたシーケンシング・ロジック、および該シー
ケンシング・ロジックにより検索された前記マイクロコ
ード化された命令の少なくともいくつかの部分を実行す
るように接続された算術ロジックを有する制御プロセッ
サと、前記制御プロセッサと同時にかつ非同期で動作可能であ
って、各制御ストアからの命令を実行する数値プロセッ
サとを具え、前記制御プロセッサによって、前記数値プロセッサの前
記制御ストアへの書き込みを制御し、前記制御プロセッ
サの前記シーケンシング・ロジックによって受信された
前記マイクロコード化された命令のフィールドであって
、前記算術ロジックを制御するフィールドを含むいくつ
かのフィールドを、前記算術ロジックと接近して集積さ
れた第１の制御ストアにストアし、前記数値プロセッサ
へのデータ・アクセスを制御するフィールドを含む、前
記マイクロコード化された命令の残余のフィールドを、
前記数値プロセッサと一層接近して集積された第２の制
御ストアにストアさせるように構成したことを特徴とす
るプロセシング・システム。２）あらかじめ定めたクラスのオペレーションにおいて
前記数値プロセッサより速く動作するが、一般には数値
オペレーションにおいて前記数値プロセッサより速く動
作しない、少なくとも１つのアプリケーション向きプロ
セッサをさらに具え、前記制御プロセッサにより前記数
値プロセッサおよび前記アプリケーション・カスタマイ
ズド・プロセッサに選択的にコマンドを与えて、各命令
シーケンスを実行するようにしたことを特徴とする請求
項１記載のプロセシング・システム。３）システム・バスを介して主メモリにアクセスするこ
とがてき、少なくとも第１データ・インタフェースおよ
び少なくとも２つの高帯域幅入力ポートおよび１つの高
帯域幅出力ポートを有する第２データ・インタフェース
を含む複数の外部データ・インタフェースと、外部インタフェース・コントローラを制御して、前記制
御プロセッサと同時に動作するデータ転送プロセッサと
をさらに具えたことを特徴とする請求項１記載のプロセ
シング・システム。４）あらかじめ定めたパイプライン化および／または並
列化の程度を有するデータ流れ構造において、少なくと
も２つのローカル・データ・バスによってリンクされた
請求項３による複数の他のシステムをさらに具え、前記
少なくとも２つのローカル・データ・バスによって前記
第２データ・インタフェースの各々の各ポートをリンク
するようにしたことを特徴とする請求項３記載のプロセ
シング・システム。５）第１バスを介して、前記システムのうちの少なくと
もひとつに高レベルの命令を供給するように接続された
ホスト・コンピュータをさらに具え、前記システムのう
ちの少なくともひとつによっても前記第１バスを介して
主メモリ・バンクにアクセス可能に構成したことを特徴
とする請求項４記載のプロセシング・システム。６）前記制御プロセッサにおける前記第１制御ストアよ
りも前記数値プロセッサにおける前記制御ストアに一層
接近して、前記制御プロセッサにおける前記第２制御ス
トアを前記制御ストアと集積したことを特徴とする請求
項１記載のプロセシング・システム。７）前記制御プロセッサにおける前記第２制御ストアと
前記数値プロセッサにおける前記制御ストアとを１つの
共用の回路ボードに含ませ、前記制御プロセッサにおけ
る前記第１の制御ストアを別のサブボードに含ませたこ
とを特徴とする請求項１記載のプロセシング・システム
。８）前記制御プロセッサおよび前記データ転送プロセッ
サとそれぞれ非同期で動作可能である、少なくとも２つ
の前記数値プロセッサをさらに具え、前記制御プロセッ
サによって、前記キャッシュ・メモリ内のアドレスがア
クセスされる時に、前記数値プロセッサの各々が個別に
読み取りまたは書き込みイネイブルされるように構成し
たことを特徴とする請求項１記載のプロセシング・シス
テム。９）前記制御プロセッサにより前記演算プロセッサに指
令を与えて、該演算プロセッサが各命令シーケンスを実
行するように、前記制御プロセッサを動作可能となした
ことを特徴とする請求項８記載のシステム。１０）前記制御プロセッサにより、前記演算プロセッサ
のうちの独立してアドレス可能なビット数よりも少ない
ビット数のアドレス・ワードを用いて、前記データ演算
プロセッサのうちの選択されたいずれか１つのプロセッ
サまたは該プロセッサの可能な全グループではないがい
くつかのグループに、コマンドをアドレスすることが可
能であるように構成したことを特徴とする請求項８記載
のシステム。１１）数値プロセッサと、前記数値プロセッサにコマンドを与えて命令シーケンス
を実行するように接続された制御プロセッサと、データ・キャッシュメモリとを具え、前記制御プロセッサおよび数値プロセッサが非
同期で同時に動作可能であり、前記数値プロセッサは前
記制御プロセッサの最大速度より高速で動作する内部数
値プロセシング・コンポーネントを有し、前記データ・キャッシュ・メモリにデータ・インタフェ
ースを与え、前記制御プロセッサと部分的に同期してク
ロックされる第１ポート、および前記内部数値プロセシ
ング・コンポーネントにデータ・インタフェースを与え
、前記内部数値プロセシング・コンポーネントのうち少
なくともひとつに同期してクロックされる少なくとも１
つの他のポートを有するマルチポート・レジスタ・ファ
イルを介して、前記数値プロセッサにより前記データ・
キャッシュ・メモリにインタフェースするように構成し
たことを特徴とするプロセシング・システム。１２）前記数値プロセッサは乗算器を有し、かつインタ
フェース・ロジックおよびマルチポート・レジスタ・フ
ァイルを介して前記データ・キャッシュ・メモリにイン
タフェースし、前記インタフェース・ロジックは前記デ
ータ・キャッシュ・メモリに直接にインタフェースして
前記データ・キャッシュ・メモリとほぼ非同期で動作し
、前記レジスタ・ファイルにおける１つのポートは前記
インタフェース・ロジックにデータ・インタフェースを
与え、前記レジスタ・ファイルにおける他のポートは前
記乗算器にデータ・インタフェースを与えるように構成
したことを特徴とする請求項１１記載のプロセシング・
システム。１３）前記レジスタ・ファイルにおける前記他のポート
は、前記レジスタ・ファイルからの並列データ出力を前
記内部数値プロセシング・コンポーネントのうち第１お
よび第２コンポーネントに選択可能に与えるように接続
された第２および第３ポートと、前記内部数値プロセシング・コンポーネントの出力を選
択可能に受信するように接続された第４ポートと、前記レジスタ・ファイルからあらかじめイネイブルされ
た出力を選択可能に読み取って、前記レジスタ・ファイ
ルの所望の位置にもどす入力ポートを有する第５ポート
とを具えたことを特徴とする請求項１１記載のプロセシン
グ・システム。１４）前記内部数値プロセシング・コンポーネントの出
力を選択可能に受信するように前記レジスタ・ファイル
における前記第２ポートを局所結果バスに接続し、前記
数値プロセッサは、前記局所結果バスから読み取り、か
つ該バスに書き込むように接続され、メモリとアドレス
コントローラとを有する局所スタックをさらに具えたこ
とを特徴とする請求項１３記載のプロセシング・システ
ム。１５）前記レジスタ・ファイルにおける前記第４ポート
を、局所結果バスに接続して、前記内部数値プロセシン
グ・コンポーネントの出力を選択的に受信させ、前記数
値プロセッサは、前記局所結果バスにデータ従属アドレ
ス出力を与えるように接続され、メモリとアドレス・コ
ントローラとを有するテーブル・メモリをさらに具えた
ことを特徴とする請求項１３記載のプロセシング・シス
テム。１６）請求項１５記載の装置において、前記演算がなさ
れる時に、ヒストグラム入力を前記ローカルメモリに反
復して収集することを特徴とするヒストグラム演算を行
う方法。１７）前記レジスタ・ファイルにおける第４ポートを局
所結果バスに接続して、前記内部数値プロセシング・コ
ンポーネントの出力を選択的に受信するようになし、前
記数値プロセッサにおける第２および第３ポートを、そ
れぞれ、第１および第２オペランド・バスに接続し、前
記数値プロセッサにおける第２および第３ポートは個別
にラッチ可能であって、個別のイネイブル制御装置を有
することを特徴とする請求項１３記載のプロセシング・
システム。１８）前記レジスタ・ファイルにおける前記第１ポート
をホールディング・レジスタのバンクを介して、前記キ
ャッシュ・メモリに接続し、前記キャッシュ・メモリお
よび前記ホールディング・レジスタを複数のワード幅に
なるように構成し、および転送りロックによって、前記
ホールディング・レジスタと前記レジスタ・ファイルと
の間の転送をクロックするようにし、前記転送りロック
によって、前記内部数値プロセシング・コンポーネント
のクロック周波数とほぼ同じクロック周波数でパルスを
与えてゲートして、当該パルスのバーストが前記制御プ
ロセッサのクロックパルスと同期する時にのみ開始する
ようになしたことを特徴とする請求項１１記載のプロセ
シング・システム。１９）前記バーストの個々のパルスをマスクするように
前記転送りロックを制御することができるようになして
、前記ホールディング・レジスタにおけるワードのサブ
セットを、前記マルチポート・レジスタ・ファイルへの
転送に選択可能になしたことを特徴とする請求項１８記
載のプロセシング・システム。２０）前記キャッシュ・メモリがホールディング・レジ
スタのバンクおよびキャッシュ・バスを介して前記マル
チポート・レジスタ・ファイルにインタフェースされ、
前記マルチポート化されたレジスタ・ファイルが前記ホ
ールディング・レジスタに２ワード幅で現れるように前
記キャッシュ・メモリを接続し、および前記キャッシュ
・メモリが前記算術演算装置には１ワードだけの幅で現
れるようになし、前記キャッシュ・バスが前記内部数値
プロセシング・コンポーネントの標準ワードの長さの少
なくとも４倍の長さのデータ・ラインを有し、および前
記高速レジスタ・ファイルの２ワードの組へ前記ホール
ディング・レジスタ内のデータを選択可能に多重するよ
うに接続された転送ロジックをさらに具えたことを特徴
とする請求項１１記載のプロセシング・システム。２１）前記レジスタ・ファイルから前記ホールディング
・レジスタへデータを転送する時に、データのワードを
複製する手段をさらに具えたことを特徴とする請求項２
０記載のプロセシング・システム。２２）前記レジスタ・ファイルにおける未使用のフィー
ルドのデータ・バリッド・ビットを挿入する手段をさら
に具え、該手段を、１ワードを前記レジスタ・ファイル
に書き込みたいときに、１組のワードを書き込み、およ
び１ワードがデータ・バリッド・ビットでフラグづけさ
れるように接続したことを特徴とする請求項２０記載の
プロセシング・システム。