JPH02168499A

JPH02168499A - プログラマブルデバイスにおけるブログラマブル素子のプログラミングと照合のための方法および装置

Info

Publication number: JPH02168499A
Application number: JP1198108A
Authority: JP
Inventors: Yiu-Fai Chan; イュー―ファイ　チャン; Chuan-Yung Hung; チュアン―ユン　フン
Original assignee: Altera Corp
Current assignee: Altera Corp
Priority date: 1988-08-08
Filing date: 1989-08-01
Publication date: 1990-06-28
Also published as: US4930107A; EP0354658A2; EP0354658A3

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、プログラマブルデバイスにおけるプログラ
マブル素子のプログラミングと照合のための方法および
装置に関する。

〔従来の技術〕

スペンサーの米国特許筒３，５６６．１５３号、バーフ
ナ−他の米国特許筒４．１２４８９９号、ハートマン他
の米国特許筒４．６０９．９８６号および°ハートマン
他の米国特許筒４，７１３，７９２号の中で一般的に説
明されているこの種のプログラマブル論理デバイスは、
プログラマブル素子として、ヒユーズ、アンチ・ヒユー
ズ、消去可能なプログラマブル読出し専用メモリ（ＥＰ
ＲＯＭ）、電気的に消去可能なプログラマブル読出し専
用メモリ（ＥＥＰＲＯＭ）又はフラッシュＥ　Ｐ　ＲＯ
Ｍを使用して実現することができる。

この様なデバイスは、所望の論理結果を達成するために
プログラマブルに相互接続できる基本的にｒビット線」
と「ワードｌＩ１．Ｊとの直交アレイとして典型的には
準備される。この様なデバイスにおける１０グラマプル
相互接続は、適当なビット線とワード線をアドレス指定
し、所望のプログラミングデータを印加し、そして選択
されたワード線とビット線に予め決められたプログラミ
ング電圧−例えば、そのデバイスの普通の論理動作にお
いて遭遇する電圧よりも十分高い電圧−を印加し、そし
てその相互接続に対してデータを転送することによって
プログラムすることができるということは周知である。

プログラマブルデバイスにおいて、プログラマブルアレ
イは、通常、ｍ×ｎ個のプログラマブル素子のアレイと
して構成される。−般に、ｍ本のワード線の各々にｎ個
のＥＰＲＯＭのゲートが接続され、そしてｎ本のビット線
の各々にｍ個のＥＰＲＯＭのドレ、インが接続される。

プログラミングの間、高電圧ビット線と高電圧ワード線
との交点はどのビットでもプログラムされる。従来のプ
ログラミングアドレス指定法では、プログランミング用
アレイに対するインタフェースである選択線の数を減少
するために、ワード線とビット線に対するアドレス情報
は２連符号化される。従って、ｍ×ｎアレイに対しては
、それぞれ最も近い整数の数に丸められたワード線用の
ｌ００２ｍ本のアドレス線と、ビット線用のｌｏｇ、　
ｎ本のアドレス線が必要とされる。全ての配線に一意に
アドレス指定するための線の総数は、最も近い整数の数
に丸められた　ｌ００２　ｍ本と最も近い整数の数に丸
められた　ＩＱＣｈ　ｎ本との和である。

〔発明が解決しようとする課題〕

プログラマブル論理デバイスはそれ自身集積回路チップ
上にあり、この必要な数のアドレス入力線を供給するこ
とに、はとんど困難はない、しかしながら、多くの他の
デバイスと同様に幾つかのプログラマブル論理デバイス
を内蔵するチップに対して、従来のプログラミング法で
は、少なくとも、最大数のプログラミング線を必要とす
るデバイスにより必要とされると同数のプログラマブル
デバイスからプログラマブルデバイスへチップを這い回
るプログラミングアドレス線を有することが必要となる
に違いない、実際、１個以上のデバイスに、その線数の
数倍を要するアドレス線のセットを用いることはできな
いであろう、既に高密度に詰め込まれたチップ上では、
これはかなりの困難さがあるであろう。

さらに、この様なチップは、パッケージに多数のアドレ
スピンと、そして信号線の必要数を実現するためにシリ
コン面積を必要とする上に、ワード線やビット線へ行く
プログラミング線を生成するのに必要なデコーダを実現
するためのシリコン面積とをさらに必要とするであろう
。

また、同じあるいは別の大きさのマルチプルアレイを備
える集積回路に関しては、各アレ、イブロックに対する
多数の入力線および多数のデコードされた出力線によっ
て、各デコーダの大きさをカスタム化する必要もある。

なおその上に、デコードされた線が長い距離チップを横
切る経路を取らねばならないことを避けるよう、対応す
るアレイブロックに近接して各デコーダを物理的に配置
するために、一般に細心の注意が払われる。しかしなが
ら、アレイの幾つかに接近した領域は、チップの通常動
作期間中の他の回Ｎｆｉ能のために必要とされるかもし
れない、これらの制限は、−方ではプログラマブル素子
のプログラミングのために、そして他方ではチップの通
常動作期間での意図する論理機能の性能に必要な他の回
路を実現するために、信号線及びデコーダ用の限られた
シリコン領域の使用というトレードオフにおいて設計者
に対し困難さを与える。

チップ上の最小スペースを占めるグログラマブル論理デ
バイスを集積回路チップ上に１０グラムする方法を提供
できることが望ましい。

この発明の目的は、チップ上の最小占有面積のプログラ
マブル論理デバイスを集積回路チップ上にプログラムす
る方法を提供するにある。

〔課題を解決するための手段〕

本発明によれば、少なくともｍ本のワード線と、少なく
とも１本のビット線と、そして少なくともｍ×ｎ個のプ
ログラマブル相互接続を有するプログラマブル論理アレ
イのプログラミング用装置が提供される。この装置は、
このアレイへプログラミングデータを印加する手段と、
このプログラミングデータが予定するのはプログラマブ
ル相互接続のどれであるかを指示するためにシリアルア
ドレス情報をこのアレイに供給する手段とを内蔵する。

また、プログラミング方法も提供される。

〔実施例〕

前記及びその他の諸口的と本発明の利点とは、添付図面
と共に以下の詳細な説明を検討すれば、より明白になろ
う、なお、図面中、同一参照符号は類似部分を示すもの
である。

プログラマブル素子としてＥＰＲＯＭを使用するプログ
ラマブル論理デバイスの場合において、第１図および第
２図に示される、−般にＥＰＲＯＭトランジスタといわ
れるフローティングゲート電界効果トランジスタ１０の
ようなＥＰＲＯＭ素子は、制御ゲート１１の電圧が通常
動作期間の電圧（代表的には、５Ｖ）よりも十分高い電
圧（例えば、１２Ｖ）にあり、そしてＥＰＲＯＭ素子１
０のトレイン１２における電圧が通常動作期間の電圧（
例えば、５Ｖ）よりも高い電圧（例えば、１Ｏ−１２Ｖ
）にあるときにプログラムされる。

ＥＰＲＯＭトランジスタ１０のゲート１１とドレイン１
２の両方に高電圧がかかることにより、フローティング
ゲート１３内に電子が注入される。フローティングゲー
ト１３上の電子は、高電圧が取り除かれた後もフローテ
ィングゲート１３上に捕獲されたままである。７０−テ
ィングゲート１３上に電子が存在することにより、制御
ゲートから見られるしきい電圧は初期値から事実上増加
する（例えば、１乃至２Ｖの初期値から５Ｖ以上の新た
な値に）ので、５Ｖの通常のゲート電圧ではこのトラン
ジスタはオン状態にはならない。

従って、プログラムされなかったＥＰＲＯＭトランジス
タはゲート上の５Ｖにより導通し、ゲート上のＯＶによ
り非導通となり、一方、プログラムされたＥＰＲＯＭト
ランジスタはどちらでも導通しない。

第３図は、１０本のワード線３２と５６本のビット線３
３のアレイ３１をプログラミングするための周知のプロ
グラミング回路３０を示す、これは、ＥＰＲＯＭセルの
各々に一意にアドレス指定するために全部で４＋６＝１
０本のアドレス入力線を要するであろう。

Ｄｏ−Ｄ７アドレスピン３７を介して８ビツトの列ドラ
イバ３６に入ってくるプログラミング情報でもってアレ
イを一度に並列に１バイト（８ビツト）プログラミング
することによって、ビット線に対するアドレス入力線の
数を減らすことができる。その時デコードされるべきビ
ット線の数は、５６／８＝７本に減少し、３本のアドレ
ス線が必要である。従って、特にこの例では、アドレス
入力線として使用されるよう７本の入力線（４本のワー
ド線アドレス入力３４と３本のビット線アドレス入力３
５）が確保されるかまたは多重化されなければならない
。

第４図は、１０本のワード線３２と５６本のビット線３
３とからなる１個のＥＰＲＯＭアレイ４１に適用した本
発明に係るプログラミング回路を示す、ビット線とワー
ド線の各交点は、ワード線３２に接続されたゲート１１
とビット線３３に接続されたトレイン１２を有するＥＰ
ＲＯＭ素子１０がら消成される９本発明に係るプログラ
ミング回路４０は、アレイ４１に対応づけられるように
示される。このプログラマブル集積回路デバイスに対し
て、プログラミング回路４０を収容するための追加のピ
ンは、何等加えられていない、その代わりに、チップの
通常動作期間においてデータ入／出力に関連する機能を
実行するピンと、入力信号ピンとは、−旦このチップが
プログラミングモードに置かれれば、プログラミング機
能を実行する。

プログラミング制御ピン（図示せず）に前記した特別の
高電圧（典型的には、１２Ｖ）を印加することによって
、このチップはプログラミングモードに置かれる。第２
のプログラミング制御ピン（また図示せず）は、プログ
ラミングの間、論理的なロー状Ｂ　（ＯＶ）に保持され
る。また、フ゛ログラミング回路４０は、照合機能を実
行することもできる。

このチップを照合モードに置くためには、特別の高電圧
を同様に第２プログラミング制御ビンに印加する。プロ
グラミングモードにおいて、プログラムされるためのデ
ータがアレイ４１のデータ入／出力線の入力経路を介し
て入力されることおよびビット線３３上の特別の高電圧
レベルへ変換されること、そして照合モードにおいて、
アレイ４１からのデータをアレイ４４のデータ入／出力
線の出力経路を介して読み出されるということを除いて
は、プログラミングおよび照合操作の両方に関してＥＰ
ＲＯＭセル１０がアドレス指定される方法は同じである
。

レジスタブロック２０のワード線シフトレジスタ２００
の複数のｙ（第４図では、ｙ；１０）と、レジスタブロ
ック５０のビット線シフトレジスタ５００の第２の複数
の２（第４図では、ｚ＝７）とが供給され、そしてそれ
ぞれプログラミングの目的のため、ワード線３２および
ビット１ａ３３をアドレス指定することに使用される。

必要とするビット線シフトレジスタの数を減らすために
、プログラミングデータは、Ｄｏ−Ｄ７データ入／出力
ビン３７から８ビツトの列ドライバ３６を介して一度に
１バイト（８ビツト）このアレイに供給される。シフト
レジスタ２００と５００の出力が適切なワード線および
゛ビット線にアクセスすることを可能とするために、第
ルベルのビット線シフトレジスタブロック６０は起動さ
れたγレイ４１のビット線を特に選択し、そして第ルベ
ルのワード線シフトレジスタブロック７０は起動された
アレイ４１の特にワード線を選択する。レジスタブロッ
ク６０において、論理“１”はピン４３に入力されるク
ロックによってピン４２からシフトレジスタ６００内に
シフトされ、そしてレジスタブロック７０において論理
“１°°はピン４５に入力されるクロックによってピン
４４からシフトレジスタ７００内にシフトされる。第ル
ベルのシフトレジスタブロック６０．７０は、１個以上
のプログラマブルアレイまたは単一の大きなフ“ログラ
マブルアレイを有する集積回路に対して、特にアレイ、
またはその部分を選択するために役立つ、第ルベルのシ
フトレジスタの機能は、第５図に関してさらに詳細に以
下に説明するように、できる限り異なる大きさの複数の
１０グラマプルアレイを有するプログラマブル論理に関
して検討することによって、第ルベルのシフトレジスタ
の機能がもっと明らかになるであろう。

第４図におけるアレイ４１内の特定の相互接続のＥＰＲ
ＯＭ素子１０をアドレス指定するために、回線４９上の
クロック信号により制御されながら、回線４８上のシフ
トレジスタ２００内に論理“１”をクロックすることに
よって、必要とされるワード線がアドレス指定される。

これにより論理“１″が、選択された特定のワード線に
対応するシフトレジスタの出力上に配置される。°回Ｂ
４７上のクロック信号により制御されながら、所望のビ
ット線をアドレス指定するために、回ａ４６上のシフト
レジスタ５００内に論理″ＩＮがクロックされる。正し
い数のクロックが回線４９と４７からパルスされた後、
選択されたワード線およびビット線に対応するシフトレ
ジスタ２００と５００の出力上に論理“ＩＮが配置され
る。各々論理“１゛°であるブロック６０．７０の第ル
ベルのレジスタ６００゜７００の出力によって、ビット
線ドライバ３０３とワード線ドライバ３０２のためのＡ
ＮＤゲート３００が使用可能にされる。

ＡＮＤゲート３００のこの論理出力“１”は、プログラ
ミングモードにおいては特別な高電圧（例えば、１２■
）での出力であり、照合モードにおいては正規の論理“
１°°の電圧（例えば、５Ｖ）での出力である。

その間に、アクセスされているプログラマブル相互接続
に対するプログラミングデータは、回線３７０−３７７
を介してアレイ４１に接続された８ビツトの列ドライバ
３６へＤＯ−Ｄ７データ線３７を介して印加される。

シフトレジスタ５００上の論理“１”は、４００から４
０７までの各ブロック内のｎチャネルＭＯＳトランジス
タ４１０の１つをオン状態にし、それによって８ビツト
の列ドライバ３６からの特別な高電圧がアレイ４１の特
定のビット線に選択的に加えられることが可能となる。

アレイ上にプログラムされたパターンは、前記したよう
に照合モードに入ることによって照合することができ、
この場合のプログラムされたビットパターン情報は、Ｄ
ｏ−Ｄ７線３７上に並列形式で読み出すことができる。

単一のアレイに関しては、第ルベルのシフトレジスタブ
ロック６０．７０も、またピン４２−４５も備える必要
はない、示されたシリアルアドレス指定法に関しては、
どの大きさの単一のアレイのアドレス指定でも、たった
４個の入力信号ピン４６−４９を必要とするだけである
。クロックピン４７と４９は２つの独立したクロックで
あるから、論理“１ｎを同時にシフトレジスタブロック
５０と２０内にシフトすることができる。もし、論理“
１”をシフトレジスタブロック２０内にシフトする前ま
たは後に、論理°゛１°°をシフトレジスタブロック５
０内にシフトしたい場合には、データ入力ピン４６．４
８を共通にし、単一のデータ入力ピンとして結合するこ
とができる。従って、第３図で説明した従来のアドレス
指定法を用いた小アレイでさえ７本のアドレス入力線を
必要としたのに比較して、どの大きさの単一のアレイの
アドレス指定でも、最小のたった３個の入力信号ピン４
７．４９および４６ｔ、たは４８を必要とするだけであ
る。

前記したシリアルアドレス指定回路によって、シフトレ
ジスタブロック内にシフトされるデータを、シフトレジ
スタ動作の照合のために、読み出すことができる０通常
は他の信号出力のために使用されるピン３０４は、シフ
トレジスタ出力モニタ用として使用される。

ＯＲゲート５２への入力の３本が論理“０”であるよう
に停止された他のシフトレジスタブロックからのクロッ
クでもって、シフトレジスタの各ブロックからのデータ
を、ブロック毎を基本にクロックアウトすることができ
る。論理“１”がピン３０４上で検出される前にクロッ
クパルス数を計数することにより、シフトレジスタの位
置及び動作を、このモニタされているブロックに対して
決定することができる。

第５図は、１０個のプログラマブルアレイを有するプロ
グラマブル集積回路における、本発明に係るシリアルア
ドレス指定回路の実施例を示す図である。８個のアレイ
４１゜４１１−４１７は、１０本のワード線と５６本の
ビット線をそれぞれ有する第４図におけるのと同様の構
造である。アレイ１２０は、７２本のワード線と８８本
のビット線を有するプログラマブルアレイである。アレ
イ１３０は、１８本のワード線と５６本のビット線を有
する。このアレイの全てに対するプログラミングデータ
は、単一のアレイの場合に対して前記したように、高電
圧の８ビツトの列ドライバ３６を介してＤｏ−Ｄ７ｆｆ
１３７から供給される。内部データ線３７〇−３７７は
、全てのアレイに対して共通である。

アレイ１２０の７２本のワード線は、第４図のブロック
３０２におけるのと同様に、９個の２人力ＡＮＤゲート
のワード線ドライバ３００をそれぞれ内蔵するワード線
ドライバ１２１の８つのグループによって制御される。

ＡＮＤゲートの各ブロックの共通入力は、ブロック７０
のシフトレジスタ７０８−７１５によって制御される。

ブロック７０のシフトレジスタ７０８−７１５は、クロ
ックピン４５により論理“１”を適当なシフトレジスタ
出力にシフトすることによって、８個のワード線ドライ
バブロック１２１のいずれか１つを選択することができ
る。ブロック２０の適当なシフトレジスタ２００内へ論
理°″１′。

をシフトすることによって、各ブロック１２１内の９個
のワード線ドライバの中から１個が選択される。また、
第４図で既に示したように、シフトレジスタブロック２
０は、どのアレイ４１．４１１−４１７のワード線でも
選択することができる。従って、本発明に係るマルチレ
ベルのシリアル選択回路によれば、アレイ１２０の７２
本のワード線を個々に選択するために、最少の場合に必
要とされるレジスタとピンの数と比較してクロックに対
応する追加ピンとシフトレジスタブロック入力に対応す
る追加ビンに加えて、わずか８＠の追加シフトレジスタ
７０８−７１５が必要なだけである。

アレイ１２０の８８本のビット線に対するプログラミン
グデータは、Ｄｏ−Ｄ７線３７と８ビツトの列ドライバ
３６を介して、同時に８ビット並列に印加される。この
様に、ブロック４００−４０７における適当なトランジ
スタを選択するのに対して第４図に関して説明したよう
な同様の方法で、１１個のｎチャネルＭＯＳトランジス
タ４１０から１個を選択することにより、ブロック８０
〇−８０７の各々の１つにおける１１本のビット線の１
本を選択するために、１１個のシフトレジスタピットを
要する。クロックピン４３によりブロック６０の第ルベ
ルのシフトレジスタ６０８内にクロックされた論理“１
゛。

がアレイ１２０を選択するので、シフトレジスタブロッ
ク５０の７ビツトを、１１本のビット線の中から１本を
選択するために、１１ビツトシフトレジスタチエーンを
形成するブロック５１の特別の４ビツトと連結すること
ができる。従って、選択される集積回路チップ５５０上
の線の数のように、シフトレジスタの数は直接には増加
しない、むしろ多くてシフトレジスタの数は、集積回路
チップ上の幾つかのプログラマブルアレイの中の最大の
アレイにおいて選択される線の数に等しい。

アレイ１３０において同様に、１０ピア１〜レジスタ２
０の９個は、ブロック１３１内の９個のワード線ドライ
バの中から１つを選択するために使用され、第ルベルの
シフトレジスタビット７１６．７１７はワード線ドライ
バの２つのブロック１３１の１つを選択する。この様に
、前記した同様の方法で、アレイ１３０内の１８本のワ
ード線の中から１本が、個々にアドレス指定される。ブ
ロック５０．５１内の１１個のシフトレジスタの７個は
、８個のデータグループ内の５６本のビット線を選択す
るために使用される。

クロックピン４３，４５，４７．４９は全て独立に制御
されるから、第４図の単一のアレイに対して説明したの
と同様の方法で、１ブロツクずつ論理“１”をシフトレ
ジスタブロック６００−６０９．７００−７１７゜５０
−５１．２０内にシフトしたい場合には、ピン４２，４
４．４６および４８を１つのデータ入力ピンに結合する
ことかできる。このとき、必要とされる入力ピンの総数
は、ピン４２．４４．４６および４８を１つのビンに結
合することによって８本がらたった５本（４３，４５，
４７，４９および４２または４４または４６または４８
）に減少されるであろう１代わりに、データビン４２，
４４゜４６．４８は独立のままにし、クロックピン４３
．４５，４７．４９を結合することができる。

〔発明の効果〕

明らかなように、第５図におけるチップ５５０のプログ
ラミング回路は、アレイ１２０．１３０．４１，４１１
−４１７の各々にプログラムされるようプログラマブル
相互接続をシリアルにアドレス指定する。シリアルアド
レス指定を用いることにより、わずか５本（２レベルシ
フトレジスタ法に対して）の、そして３本と少ない（単
一のレベルシフト法に対して）プログラミングアドレス
線は、チップ５５０の入力ピンからプログラムされるア
レイに導かれる必要があるだけであり、それによりプロ
グラミングおよび照合のためにチップ上に必要とされる
入力ビンの数が減少する。更に、複数のアレイの中から
または大きなアレイの中の部分から選択するために２レ
ベル（または複数レベルでさえも）のシフトレジスタを
用いることによって、シフトレジスタの数を直接アドレ
ス指定するのと比較して一層減少することができる。何
故ならば、複数のプログラマブルアレイまたは大きなア
レイを有するチップ上において、同じシフトレジスタを
全てのアレイに、たとえ大きさが異なっていても使用で
き、そして一部分ずつプログラムされている場合でも大
きなそのアレイの別の部分に対して使用することができ
るからである。

シリアルアドレス指定のさらなる利点は、１Ｍ１以上の
論理“１′″をシフトレジスタチェーン内にシフトする
ことによって、どの選択された線の番号でも同時に選択
することができるということである。複数選択のアプリ
ケーションは、プログラミング時間を節約するために一
度に１バイト以上のアレイをプログラミングすることを
含む、プログラマブルアレイの信頼性試験をする間、全
てのワード線が論理“１°′であり、全てのビット線が
°゛０″であるような方法で、プログラム素子にストレ
スを加えることが”！！ｔ、しいがもしれない。

前記したシリアルアドレス指定は、いがなる追加回路を
も無くしてアドレス指定するようなことを可能にする。

従って、集積回路チップ上のプログラマブル論理デバイ
スをプログラミングするためのプログラミング回路（そ
の回路はチップ上の最小スペースを占有する）及び方法
が従供されることが了解される。この実施例は説明のた
めのもので制約的なものでなく、前記実施例以外によっ
ても本発明を実現でき、そして本発明はその特許請求の
範囲の記載によってのみ制約されるものであることは、
当業者によって認識されよう。

【図面の簡単な説明】

第１図はＥＰＲＯＭで実現されるプログラマブル論理デ
バイスにおけるプログラマブル相互接続要素として使用
されるＥ　Ｐ　ＲＯＭ　＋−ランジスタの記号図、第２
図は第１図のＥＦＲＯＭトランジスタの断面構造図、第
３Ａおよび３Ｂ図はプログラマブル論理デバイスに対す
る周知のプログラミング回路図、第４Ａ乃至４０図はプ
ログラマブル論理デバイスを用いた本発明に係るプログ
ラミング回路図、第５Ａ乃至５Ｆ図は１個以上のプログ
ラマブル論理デバイスを用いた本発明に係るプログラミ
ング回路図である。１０・・・フローティング電界効果トランジスタ１１・
・・制御ゲート１２・・・ドレイン１３・・・フローティングゲート２０・・・レジスタブロック２００・・・ワード線シフトレジスタ３０・・・プログラミング回路３２・・・ワード線３３・・・ビット線３６・・・列ドライバ３７・・・アドレスピン４０・・・プログラミング回路４１・ＥＰＲＯＭ７Ｌ、イ４４・・・アレイ５０・・・レジスタブロック５００・・・ビット線シフトレジスタ６０・・・シフトレジスタブロック７０・・・シフトレジスタブロック手続辛Ｆｆｌ正（方式）％式％）発明の名称３　補正をす、る者事件との関係　　特許出願人名　称　　アルテラ　コーポレーション代表昔　　　ロ
パート　エフ　ハートマン（１ｍ）　　　（アメリカ会
衆ｌ）

Claims

【特許請求の範囲】

（１）少なくとも１つのプログラマブル論理アレイを有
するプログラマブル集積回路のプログラミング用装置で
あつて、前記少なくとも１つのプログラマブル論理アレ
イは少なくともｍ本のワード線と、少なくともｎ本のビ
ット線と、そして少なくともｍ×ｎ個のプログラマブル
相互接続を有し、そして前記装置は、前記アレイにプロ
グラミングデータを印加する手段と、前記プログラミングデータが予定するのは前記プログラマブル相互接続のどれであるかを指示する
ためにシリアルアドレス情報を前記アレイに供給する手
段とからなるプログラミング装置。
（２）前記シリアルアドレス情報は、前記ワード線に対応するｍ個のシフトレジスタと、前記ビット線に対応するｎ個のシフトレジスタと、前記ｍ個のシフトレジスタにアドレス情報を印加する第１のアドレス情報印加手段と、前記ｎ個の
シフトレジスタにアドレス情報を印加する第２のアドレス情報印加手段と、前記ｍ個の
シフトレジスタに印加される前記アドレス情報をシフトするために前記ｍ個のシフトレ
ジスタにクロック信号を印加する第１のアドレス情報ク
ロッキング手段と、前記ｎ個のシフトレジスタに印加される前記アドレス情報をシフトするために前記ｎ個のシフトレ
ジスタにクロック信号を印加する第２のアドレス情報ク
ロッキング手段と、そして、前記ｍ＋ｎ個のシフトレジスタ内の前記アドレス情報によって指示される前記プログラマブル相互
接続の１つに対して前記プログラミングデータの転送を
行わせる手段とからなる請求項１記載のプログラミング
装置。
（３）前記プログラミングデータ転送を行わせる手段は
、前記プログラマブル相互接続に前記プログラミングデ
ータを転送するために完全なアドレスが前記シフトレジ
スタ内にクロックされた後に、前記アレイに対してプロ
グラミング信号を印加する手段からなる請求項２記載の
プログラミング装置。
（４）前記転送されたプログラミングデータを照合する
手段からさらに構成される請求項２記載のプログラミン
グ装置。
（５）前記照合手段は、前記プログラマブル相互接続か
ら前記転送されたプログラミングデータを読み返すため
に照合信号を印加する手段からなる請求項４記載のプロ
グラミング装置。
（６）前記プログラマブル論理アレイは、消去可能なプ
ログラマブル読出し専用メモリアレイである請求項２記
載のプログラミング装置。
（７）前記消去可能なプログラマブル読出し専用メモリ
アレイは、消去可能なプログラマブル読出し専用ＣＭＯ
Ｓメモリアレイである請求項６記載のプログラミング装
置。
（８）前記プログラマブル論理アレイは、電気的に消去
可能なプログラマブル読出し専用メモリアレイである請
求項６記載のプログラミング装置。
（９）前記プログラマブル論理アレイは、ヒューズ結合
のアレイである請求項２記載のプログラミング装置。
（１０）前記プログラマブル論理アレイは、アンチヒュ
ーズアレイである請求項２記載のプログラミング装置。
（１１）大きさを変更可能な１個以上のプログラマブル
論理アレイを有する前記プログラマブル集積回路であっ
て、前記プログラマブル論理アレイの１つは少なくとも
ｍ本のワード線と少なくともｎ本のビット線とを有し、
前記プログラミング装置は、前記ワード線に対応する第１グループの選択シフトレジスタと、前記プログラマブル論理アレイの１つが前記ｍ本のワード線のシフトレジスタ内の前記アドレス情
報のワード線に対して印加することを指示するために、
前記第１グループの選択シフトレジスタにデータおよび
クロック信号を印加する手段と、前記ビット線に対応する第２グループの選択シフトレジスタと、そして、前記プログラマブル論理アレイの１つが前記ｎ本のビット線のシフトレジスタ内の前記アドレス情
報のビット線に対して印加することを指示するために、
前記第２グループの選択シフトレジスタにデータおよび
クロック信号を印加する手段とから更に構成される請求
項２記載のプログラミング装置。
（１２）前記プログラマブル論理アレイの前記１つはｍ
本以下のワード線を有し、かつ、前記ｍ本のワード線のシフトレジスタの専用サブセットは、前記プログラマブル論理アレイの前記
１つをプログラミングするために使用される請求項１１
記載のプログラミング装置。
（１３）前記プログラマブル論理アレイの前記１つはｎ
本以下のビット線を有し、かつ、前記ｎ本のビット線のシフトレジスタの専用サブセットは、前記プログラマブル論理アレイの前記
１つをプログラミングするために使用される請求項１１
記載のプログラミング装置。
（１４）前記プログラマブル論理アレイの前記１つはｍ
本以上のワード線を有し、かつ、前記ワード線のグループ選択シフトレジスタは、前記ｍ本のワード線のシフトレジスタ内の前記ア
ドレス情報が予定するのは前記ｍ本以上のワード線のど
れであるかを指示する請求項１１記載のプログラミング
装置。
（１５）前記プログラマブル論理アレイの前記１つはｎ
本以上のビット線を有し、かつ、前記ビット線のグループ選択シフトレジスタは、前記ｎ本のビット線のシフトレジスタ内の前記ア
ドレス情報が予定するのは前記ｎ本以上のビット線のど
れであるかを指示する請求項１１記載のプログラミング
装置。
（１６）前記ワード線グループ選択シフトレジスタは、
前記ｍ本のワード線のシフトレジスタ内の前記アドレス
情報が、ｍ本以上のワード線に対して予定されることを
指示することができる請求項１４記載のプログラミング
装置。
（１７）前記ビット線のグループ選択シフトレジスタは
、前記ｎ本のビット線のシフトレジスタ内の前記アドレ
ス情報が、ｎ本以上のビット線に対して予定されること
を指示することができる請求項１５記載のプログラミン
グ装置。
（１８）前記ｍ個のシフトレジスタ内の前記アドレス情
報は、前記ビット線上のプログラミングデータのアプリ
ケーションのために前記ワード線の１つを選択する請求
項２記載のプログラミング装置。
（１９）前記ｍ個のシフトレジスタ内の前記アドレス情
報は、前記ビット線上のプログラミングデータのアプリ
ケーションのために前記ワード線の１つ以上を選択する
請求項２記載のプログラミング装置。
（２０）前記ｎ個のシフトレジスタ内の前記アドレス情
報は、前記ワード線上のプログラミングデータのアプリ
ケーションのために前記ビット線の１つを選択する請求
項２記載のプログラミング装置。
（２１）前記ｎ個のシフトレジスタ内の前記アドレス情
報は、前記ワード線上のプログラミングデータのアプリ
ケーションのために前記ビット線の１つ以上を選択する
請求項２記載のプログラミング装置。
（２２）前記第１と第２のアドレス情報印加手段は、前
記ｍ個のシフトレジスタと前記ｎ個のシフトレジスタへ
のアドレス情報のアプリケーションを制御する組合わさ
れた前記第１と第２のアドレス情報クロッキング手段で
ある請求項２記載のプログラミング装置。
（２３）前記第１と第２のアドレス情報クロッキン手段
は、前記ｍ個のシフトレジスタと前記ｎ個のシフトレジ
スタへのアドレス情報のアプリケーションを制御する組
合わされた前記第１と第２のアドレス情報印加手段であ
る請求項２記載のプログラミング装置。
（２４）少なくとも１つのプログラマブル論理アレイを
有するプログラマブル集積回路のプログラミング方法で
あって、前記少なくとも１つのプログラマブル論理アレ
イは少なくともｍ本のワード線と、少なくともｎ本のビ
ット線と、そして少なくともｍ×ｎ個のプログラマブル
相互接続を有し、前記方法は、前記アレイにプログラミングデータを印加するステップと、前記プログラミングデータが予定するのは前記プログラマブル相互接続のどれであるかを指示する
ためにシリアルアドレス情報を前記アレイに供給するス
テップとからなるプログラミング方法。