JPH0216898A

JPH0216898A - 分散型多元集線通話路

Info

Publication number: JPH0216898A
Application number: JP16616988A
Authority: JP
Inventors: Yoshihiro Ootsuka; 大塚　祥広
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1988-07-04
Filing date: 1988-07-04
Publication date: 1990-01-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、同一・の回路により、加入者線および中継線
でフレーム内に周期配置された複数の異速度チャネルを
人出力する分散型多元集線通話回路に関し、特に変則的
に周期配置された複数の異速度チャネルを入出力するこ
とが可能な多元焦線通話路に関する。

〔従来技術〕

音声情報から画像情報まで統合して交換する集線通話路
の構成としては、第２図に示す集中型の通話路が一般的
である。

第２図の集中型通話路では、ＬＣ８ＷＦ、丁。

ＣＳ　Ｗ　Ｂは、それぞれ」ニリ情報用、下り情報用の
集線スイッチ、８１〜Ｓｏは幾つかのチャネルが多重化
さ才した加入者線の入力端子、Ｑ□〜Ｑ１は同じくその
出力端ｒである。またＬＣ３ＷＦおよび］’、　ＣＳ　
Ｗ　１１は、エラスティックス１〜アメモリ（ＦＳ）２
５．２６、多重化回路（ＭＰＸ）２７、通話メモリ（Ｓ
ＰＭ）２８、保持メモリ（ＳＣＭ）２９、および分離回
路（ＤＭＰＸ）３０から構成される。さらにＳ　ＬＴ　
２　］〜２７′Ｉは２１Ｎ／／ＩＷ変換回路で」ニリと
下りの情報の多重および分離を行う回路である。なお、
端末から見て通話路ｌ＼出て行く情報を」ニリ情報、逆
に通話路から端末に入ってくる情報を下り情報と呼ぶ。

このＬ　ＣＳ　Ｗ　Ｆにおいて、ＥＳ２５，２６ば加入
者線上の情報の位相変動を吸収し、　Ｓ、〜Ｓｎ間のフ
レーム位相を揃え、Ｓ　ＣＭ　２９は８２Ｍ２８のライ
１へ／リードアドレスを制御する。

またＬ　ＣＳ　Ｗ　ｒ＋も、これと同様の回路構成であ
る。

この構成ては、ＥＳ２５，２６、Ｓ　Ｐ　Ｍ　２８、Ｓ
ＣＭ２９のバッファ量に注口すると、ずＥ　Ｓ２５．２
６については、情報の位相変動を吸収する機能、各加入
者線から到着するフレーム間の位相ずれを吸収する機能
、フレームが到着する毎にライ１−／リートのカウンタ
をリセットすることによるカウンタの誤動作対策を考慮
して１フレ一ム分のメモリを用いている。また８２Ｍ２
８については、全加入者線の１フレ一ム分の情報をバッ
ファメモリに蓄えるため、加入者線がｍ本、］フレーム
のタイムスロッＩ〜数をｐとすると、ｍ　Ｘ　ｐタイム
スロッ］・分の通話メモリが必要とされる。ＳＣＭ２９
についても、通話メモリのｒｎ　Ｘ　ｐタイムスロツ１
−分のアドレスを記憶するだけのメモリ数が必要となる
。

従って、取扱う情報が画面情報のように高速になると、
高速かつ高集積度のメモリが要求されるが、これを実現
することはｆｆ（ｍ　Ｌかった。

この対策として、床綿スイッチを複数個分散して設け、
各スイツチ開を伝送路で接続する構成も考えＩＥ、れる
が、集中型と比１１ｊＱしてハード量が大幅に増加する
点、異速度の情報に対する回路構成が異なり、加入者端
末を変更するには局において収容替えを必要とするため
、異速度の端末に対応しガ１い点等の問題がある。

さらに、例えば特願昭６２−、＋−／１．５７３３号の
ように、通話路メモリ、保持メモリを空間的に分散配置
した通話路構成も提案されている。

この装置では、集線通話路に多重化されたチャネルの中
、特定チャネルのみを扱うＦＩＦＯ（Ｆｉｒｓｔ　Ｉｎ
　ＦｊｒｓｔＯｕｔ　Ｍｅｍｏｒｙ）と、ＦＴＩ７０へ
のライ１〜／リードタイミングを制御し、チャネルの速
度が異っても、フレーム内に周期配置された高速チャネ
ルの頻度に基づいてＦＩＦＯのライ１〜／リードタイミ
ングの１へリガ周期が変更できるタイムスロッｉ・制御
回路とを各チャネル（Ｐ−位に設け、ＦＩＦＯからのチ
ャネルのリードタイミングあるいはＦＴＦＯへのライ１
〜タイミングにより、チャネル間の交換動作を行うこと
によって、速度が異なる情報に対し、同一回路構成で対
応している。

これにより、加入者線、中継線と通話路での情報の乗せ
換えを行うためのバッファ基が第２図に示した構成と比
較して少くて済む。

〔発明が解決しようとする課題〕

」二叉従来技術では、取扱う情報が両面情報のように高
速になると、高速かつ高集積度のメモリが要求され、こ
れを実現することが難しいという問題があった。

また、特ｊ頭昭６２−１４５７３３号の装置では、通話
路メモリおよび保持メモリを空間的に分散配置した通話
路構成を行った場合、加入者線あるいは中継線上で情報
がフレーム内に完全に周期配置されていないと対応でき
ないという問題があった。

本発明の目的は、このような問題点を改善し、簡易な制
御により、異速度チャネルに同一の回路構成で対応でき
、かつ、加入者線あるいは中継線１−でフレーム内に変
則的に周期配置された複数の異速度チャネルについても
人出力を行うこと可能な分散型多元集線通話路を提供す
ることにある。

〔課題を解決するための手段〕

Ｉ−記「１的を達成するため、本発明の分散型多元集線
通話路は、複数の異速度チャネルを多重化して伝送する
加入者線と、加入者線を終端するノードと、異速度チャ
ネルか単一の速度チャネルの何れか一方が多重化された
中編（線と、中継線を終端するノートと、各ノード相互
間を接続するループかバスの何れか一方と、各ノー１−
に設けられ、ループかバスの何れか一方の上にタイムス
ロツ１−を乗せるインサータノードと、各ノートに設け
られ、タイムスロッ１〜を取り出すドロッパノードと、
各インサータノードおよびｌくロソパノ−１へにチャネ
ル単位に設けられ、多重化されたチャネルの中、特定チ
ャネルのみを扱うＦ　Ｔ　Ｆ　Ｏと、そのＦＩＦＯへの
ライ１へ／リードタイミングを制御するタイムスロッＩ
・制御回路とを備え、インサータノート内のＦＩＦＯか
らのチャネルのリードタイミングか！・ロッパノード内
のＦＴＦＯへのライトタイミングの何れか一方により、
チャネル間の交換動作を行い、加入者線と中継線上でフ
レーム内に周期配置された複数の異速度チャネルを通話
路に入力する場合、および通話路から出力する場合、通
話路内では周期配置として取り扱う集線通話路において
、上記タイムスロッ１〜制御回路には、加入者線と中継
線−］二で、複数の異速度チャネルが、１くタイ１１ス
ロッ１−（ｋ：正の整数）連続したブロックを単位とし
、ｋの値が周期毎に異なる変則的な周期でフレー１１内
に配置された場合、フレーム内に配置された高速チャネ
ルの現われる頻度に基づいて−Ｊ−記ＦＴＦ○のライｌ
−／リー１’タイミングのトリガ周期、位相、およびト
リガの連続数を変更する手段を備え、上記インサータノ
ードおよび１ヘロツパノードを複数設けて、周期配置さ
れた複数の異速度チャネル、および変則的に周期配置さ
れた複数の異速度チャネルの人出力を同一回路構成によ
り行うことに特徴がある。

〔作用〕

本発明においては、集線スイッチを加入者毎に分散配置
し、各スイッチ間を接続することによって、端末の多様
な変化に対し、加入者線対応部を差し替えて対応するこ
とができ、局において収容替えを行う必要がない。

また、分散配置した集線スイッチには、ＦＩＦＯと、Ｆ
ＴＦＯへのライ１−／リードトリガの周期、位相、およ
び１ヘリガの連続数を変えられるタイムスロッ１へ制御
回路とを、各チャネル単位に設けることにより、異速度
情報に対して同一の回路構成で対応でき、かつ異速度チ
ャネルが周期や連続列数の異なる変則的な周期配置にな
っていても、そのチャネルを加入者線からＦＩＦＯへ抜
き取ることができる。

このような分散型多元集線通話路は丁、ＳＴ化に適して
いるため、床中型と比較してハード量が大幅に増すこと
はない。

〔実施例〕

以下、本発明の一実施例を図面により説明する。

第３図は、本発明の一実施例における分散型多元焦線通
話路の構成図である。

本実施例の分散型多元集線通話路は、インサータノード
と１へロッパノードとて構成されるノード（Ｎ）３１．
およびノー１〜相互間を接続するケーブル３２を僅える
。またＳ□〜ｓｏは加入者線の入力端子であり、Ｔは別
のシステムへ接続されるケーブルである。

なお、ノード３１はまとめて局内に設置してもよいし、
あるいはＬ　Ａ　Ｎ　（Ｌｏｃａ］、　Ａｒｅａ　Ｎｅ
ｔｗ。

ｒｋ）のように、地理的に煎して設置してもよい。

第４図は、本発明の一実施例における各ノード相互間の
接続側図である。

本実施例におけるノード（Ｎ）３］は、インサータノー
ド（Ｉ）１．１およびドロッパノード（Ｄ）４］を夕１
１え、それらの接続方法としてバス型を用いる。なお、
この接続方法は、第３図に示したループ型でもよい。

第１図は、本発明の一実施例におけるインサータノード
の詳細を示す回路構成図である。

本実施例のインサータノード（７）１１は、加入者線Ｓ
、各ノード間を接続するケーブルし、加入者線上で多重
化された情報と信号を分離する分離回路（ＤＭ　Ｔ）　
Ｘ）、１−２、マイクロプロセッサ等の信号処理装置（
ＰＲ）１６、およびセレクタ（Ｓ　Ｅ　Ｌ）ｉ、　７　
、１．８を備え、また各チャネル対応部Ｐ□〜ｐｏにＦ
　Ｉ　Ｆ　Ｏ１，、３およびタイムスコツ１−制御回路
（Ｔ　Ｓ　Ｓ　１４．　、１”　Ｓ　Ｌ　１５　）を備
える。

このＴ　Ｓ　Ｓ　１．４からのトリガによって端子Ｓか
らＦＩＦＯｌ３へ書き込まれた情報は、ＦＩＦＯ１３内
に以前書き込まれた情報が残っていなければ、ＦＩＦＯ
ｌ、３内を転送され、ＴＳ丁、１５からのトリガによっ
てＦ　Ｔ　Ｆ○１３がらか−プル１．」二に読み出さ才
しる。しかし、Ｆ　Ｔ　Ｆ０１３内に情報が残っている
と、新しく書き込まれた情報はＦＴＦ○１３内に転送さ
れるが、以前に書き込ま汎た情報が読み出されるまでは
ケーブルｒ、上に読み出されない。

またＴ　Ｓ　Ｓ　１．　／Ｉは、加入者線Ｓの端子がら
ＦＩＦＯｌ、３への情報の書き込みトリガの周期、位相
、および１〜リガの連続数が変えられるタイムスコツ１
〜制御回路である。

また下Ｓ　Ｌ　］　５は、加入者線Ｓの端子からＦＩＦ
Ｏｌ３からケーブルＬへの情報の読み出しトリガの周期
、位相、およびトリガの連続数が変えられるタイムスコ
ツ１−制御回路である。

また各端子１〜４については、端子１は、ＤＭＩ）ｘ１
２から分離されたデータの入力端子である。また端子２
は、Ｔ　Ｓ　Ｓ　、１４にチャネルが存在する行番号、
開始列番号、連続タイムスロット数、接続／切断を与え
るＰＲ１６の出力端子である。また端子３は、Ｔ　Ｓ　
Ｌ　ｉ　５へのタイムスロット番号、ｌ・リガの周期を
変えるＭＡＳＫ信号、トリガの出力を制御する停止番号
と開始番号をＪｊえるＰ　Ｒ１，６の出力端子である。

また端子４は、通話路のタイ１１スロツト管理等を行う
中央制御装置（ＣＣ）に接続される。

また加入者線Ｓ−１：にｎチャネルの情報が多重化され
ている場合、Ｆ　Ｉ　Ｆ　Ｏ］、　３とタイムスロット
制御回路］、４．，１５とを各チャネル単位にＰ□〜Ｐ
０まで１１個設け、これらの出力をセレクタ」、７．１
８を通してケーブル」二の空タイムスロットに乗せる。

なお、加入者線Ｓｌが固定配置の場合、チャネル対応部
をｎ個設けるが、情報を可変配置する場合には、ｎ個以
下とする。

また、第１図はバスが］−本の場合を示すが、通話路の
容量を増加するために、バスの本数をｍ木に増す場合、
各チャネル単位（Ｐ工〜ｐｎ）からのチＡＪネルを選択
するセレクタ１７．］−８をｎＸｍの非閉塞の空間分割
形スイッチに置き替えることで対応できる。

第５図は、本発明の一実施例におけるタイムスロツ）・
制御回路（ＴＳＳ）の構成図、第６図は本発明の一実施
例における加入者線上に変則的に周期配置されたフレー
ムフォーマット例図、第７図は本発明の一実施例におけ
るＴＳＳのタイミングチャー１−である。

本実施例のＴ　Ｓ　Ｓ　１．４は、ＡＮＤゲー１へ５１
、インバータ５２、フリップフロップ５３、ＯＲゲーｈ
５４．．５５．５Ｇ、プログラマブルｎ進ダウンカウン
タ（ｃＮＴ、〜ＣＮＴ３）５７〜５９、コンパレータ（
ＣＯＭ）６０、デコーダ（ＤＥＣ）６１−、シフトレジ
スタ（ＳＲ）６２、およびラッチ（Ｌ）６３〜６６を備
える。

また、ＣＬ　ＫおよびＦＲは、それぞれクロッりおよび
フレー１１の入力端子を示す。またＮは行毎にチャネル
の計き込みを制御するビットの入力端子を示す、またＮ
Ｓよ〜ＮＳ、およびＮＣ１〜ＮＣ，は、それぞれ１行内
におけるチャネルの開始夕ＩＩ？ふ号と連続列数の入力
端子を示す。またＣＤは、バスへのチャネルの書き込み
を制御するピッＩ・の入力端子を示ず。またＴＲＧは、
トリガの出力端子を示す。またＴＣは、ＣＮＴ１の出力
が零となった時にパルスを出力する端子を示す。またＣ
Ｆは、ＬＯＷの状態の時のみカウントを許す入力端子を
示す。

次に、このタイムスロット制御口１１（ＴＳＳ１４）の
動作について述べる。

本実施例では、加入者線ＳからＦＩＦＯ１３に対して、
第６図に示すフレームフォーマツ１−でチャネル列が到
着する。

このフォーマツＩ〜は、第１行の１列目から２７０列「
１までチャネルが到達し、これを９行繰り返す。また図
中のＮ　ＰおよびＮＱは、それぞれ列数と行数である。

なお、本実施例ではＮＰが２７０、ＮＱが９の場合につ
いて述べているが、ＮＰおよびＮＱは任意に設定できる
。

これにより、第５図に示したＣ　Ｎ　Ｔ□５７およびＣ
ＮＴ２５８には、クロックとフレームが入り、各々列数
と行数をカウントされる。

こうして列数が２７０になった時、ＣＮＴ□５７の端子
１゛Ｃから５Ｒ６２とＣＮＴ２５８にパルスが入力され
る。

この場合、５Ｒ６２には、フレームによって各行内のチ
ャネルの有無を示すビット列が入力され、このパルスに
よって予め入力されたピッ１へ列が］ビットシフトする
ため、次の行にチャネルが存在すれば、ＡＮＤゲー１へ
５１がＯＮになる。またＣＮ’ｒ２５８では、次の行番
号が■〕Ｅ　Ｃ６］に出力され、その行番号の開始列番
号と連続列数がラッチされて各々Ｃ０Ｍ６０とＣＮＴＪ
５９に出力される。

さらにＣ０Ｍ６０では、ＣＮＴ□５７から出力される列
番号が○ＲゲーＩ・５５からの開始列番号と一致した時
、第７図のように１〜リガパルスａがＯＲゲー１〜５４
を通してフリップフロップ（Ｔ”−ＦＦ）５３に入力さ
れるため、ＡＮＤゲ−ｌ−５１がＯＮになり、　ＣＮＴ
、５９が連続列数としてｒｊ、えられた回数だけカウン
トした後。

パルスｂがＴＣからＯＲゲート５４を通してフリップフ
ロップ５３に入力され、ＡＮＤゲート５１、（ＴＲＧ）
がＯＦＦになる。すなわち、この間のみ、ＡＮＤゲー１
〜５１を通してクロックが出力される。なお、開始列番
号と連続列数は第１図に示したＰ　Ｒ］、　６から端子
２を通して入力される。

このように、第６図のＣＨ□およびＣＨ２のような異速
度チャネルが、周期や連続列数が異なる変則的な周期配
置になっていても、そのチャネルを加入者線ＳからＦＩ
ＦＯ］、３内に抜き取ることができる。

第８図は、本発明の一実施例におけるタイムスロット制
御回路（ＴＳＬ）の構成図、第９図は本発明の一実施例
におけるＴＳＬのトリガパルスの周期を速度識別ピッ１
−により変化させた場合の説明図である。

本実施例の’ｒＳＬ１５は、ＡＮＤゲー１−８１、コン
パレータ（ＣＯＭ□〜Ｃ０Ｍ３）８２〜８４、およびプ
ログラマブルｎ進ダウンカウンタ（ＣＮＴ、〜ＣＮＴ６
）８５〜８７を備える。

なお、ＴＮ１〜ＴＮ３は、バス上に挿入あるいはバスか
ら抽出するチャネルのタイムスロット番号の入力端子を
示す。またＭ□〜Ｍ３は、速度の変化によりｌ・リガパ
ルスの周期を制御するピッ１〜の入力端子を示す。

このタイムスロッｈ制御回路（ＴＳＬ）の動作について
は、ＣＮＴ、〜ＣＮＴ６８５〜８７にフレーム（ＦＲ）
およびクロック（ＣＬＫ）を入れてＦＩＦＯ］：３の入
力端子に到達する情報列のタイムスロット番号を数え、
その番号と情報列の中から抽出すべきタイムスロツＩ・
番号とを、ＣＯＭ□〜Ｃ０Ｍ３８２〜８４により比較し
て、ＡＮＤゲー１−８１を通して端子ＴＲＧよりトリガ
パルスを出力する。

なお、トリガパルスの周期は、端子Ｍ１〜Ｍ３からの速
度識別ビットにより００Ｍ１〜Ｃ０Ｍ３８２〜８４で比
較するビット数を変え、その周期を変える。

また、端子Ｍ□〜Ｍ３に速度識別ビットを与えない場合
、端子Ｍ３のみに与えた場合、および端子Ｍ２．・Ｍ３
に与た場合について、それらのＴＲＧ出力を順番にＴＲ
Ｇ１〜ＴＲＧ３とすると、ＣＯＭ□〜Ｃ０Ｍ３８２〜８
４で比較するピッ１へ数が少くなるため、第９図に示す
ようにＴＲＧ〜ＴＲＧＪの順で周期が短くなる。

例えば、クロックが２７６，４８Ｍｂ／ｓ、その通話路
で取扱うチャネルを６４Ｋｂ／ｓ、４．６．０８Ｍｂ／
ｓ、　Ｉ　３８．２４．　Ｍｂ／ｓとする。

この場合、ＣＮＴ４〜ＣＮＴ６８５〜８７を順に２進、
３進、２７０進のダウンカウンタに設定する。またＴ　
Ｓ　Ｌ　１．５でその３種の異速度チャネルを取扱うた
めには、Ｍ、〜Ｍ３からの速度識別ピッ１〜の与え方に
より、順にＣＯＭ□〜Ｃ○Ｍ３８２〜８４を全て使用、
ＣＯＭ工８２およびＣ０Ｍ２８３を使用（ＣＯＭ、８７
′Ｉについてはｄｏｎ’ｔ　ｃａｒｅ）　、　ＣＯＭ、
８２のみ使用（Ｃ０Ｍ２８３、Ｃ０Ｍ３８４については
ｄｏｎ’ｔ　ｃａｒｅ）の状態とする。

これにより、各々のチャネルの速度に合った周期の１へ
リガパルスがＴＲＧより出力される。

次に、本実施例のＴ　Ｓ　Ｌｌ　５における隣り合う異
速度チャネルの速度比が整数倍の関係にない場合の回路
構成について述べる。

本実施例の回路構成（第８図参照）では、隣り合う異速
度チャネルの速度比が整数倍の関係であれば、ダウンカ
ウンタの設定を変えて対応することができる。しかし、
隣り合う異速度チャネルの速度比が整数倍の関係にない
場合には、Ｔ　Ｓ　Ｌ　１５の後段に回路を付加して対
応する。

第１０図は、本発明の一実施例における付加回路の構成
図、第１１図は本発明の一実施例における付加回路のタ
イミングチャートである。

本実例の付加回路は、第１０図のようにＡＮＤゲー１〜
１０１、フリップフロップ］−〇２、ＯＲゲー１〜１０
３、コンパレータ（Ｃ０Ｍ４．Ｃ０Ｍ５）１０４．１０
５、およびプログラマブルｎ進ダウンカウンタ（ＣＮＴ
）１０６を備える。

なお、ＩＮは第８図に示したＴＲＧからの出力波形の入
力端子、ＯＵＴは付加回路の出力端子、Ｓ工１８２はそ
れぞれ］・リガ出力の停止番号と開始番号の入力端子を
示す。

本実施例では、第１１図のように、端子ＩＮからのトリ
ガパルス数をＣＮＴ１０６で数え、端子Ｓ□からの停止
番ぢと一致した時点で、ＣＯＭ、１．０４からパルスｄ
が出力され、ＯＮゲ−ｌ−１０３およびフリップフロッ
プ（Ｔ−ＦＦ）１０２を通してＡＮＤゲー１−．１．０
１をＯＦＦにする。

さらに、パルス数が端子Ｓ２からの開始番号と一致した
ときは、　Ｃ０Ｍ５１０５からパルスｅが出力され、逆
にＡＮＤゲー１−１０１をＯＮにして、１〜リガパルス
が端子ＯＵＴより出力される。

なお、これらのタイムスロット制御回路の構成について
は、トリガパルスの周期と位相を変えられる回路であれ
ば、適用可能である。

次に、本実施例の分散型多元集線通話路の動作について
述べる。

第１２図は、本発明の一実施例において複数の異速度チ
ャネルが規則的に周期配置された場合の出力を示すタイ
ミングチャート、第１３図は本発明の一実施例において
複数の異速度チャネルが変則的に周期配置された場合の
出力を示すタイミングチャートである。なお１図中のＳ
、Ｐｏ、Ｐ、、丁７はそれぞれ第１図の記号に対応し、
Ｓは加入者線、Ｐ□、Ｐｎはチャネル対応部、Ｌは各ノ
ート間を接続するケーブルである。

本実施例では、加入者線Ｓのフレーム内に複数の異速度
チャネルが規則的に周期配置された場合、第１２図のよ
うに、加入者線Ｓおよび各ノード間を接続するケーブル
」二でフレーム内に周期配置された複数の異速度チャネ
ルＡ、Ｂを通話路に入力する。

例えば、チャネルＢがチャネルＡの１７２の速度とし、
また第」図の回路Ｉ）□、■〕。を各々高速チャネルＡ
、およびＢ用の回路とする。

この場合、回路Ｐ１では、高速チャネルＡのみをデータ
Ａ１．データＡ２、・・の順にＦＩＦＯ１３へ；ｆ）き
込み、回路Ｐ。では、高速チャネルＢのみをデータＢ４
、データＢ２、・の順にＦＩＦＯ１３へ１１）゛き込む
。例えばデータＡ□に着目すると、データＡ□がＰＩＦ
０１３に書き込まれ、次のデータＡ２が書き込まれる前
後に、各ノード間を接続するケーブルＬ−にに読み出さ
れる。

なお、加入者線上でフレー１１内の高速チャネルへのデ
ータＡ、〜Δ。は、各ノード間を跡続するケーブル丁、
１−の２以上のフレームにまたがってもよいものとする
。例えば第１２１’７１では、データＡ１、Ａ２、Ａ３
はケーブルＬ」二の他フレームにまたがっている。

これにより、情報の速度に無関係にＦＩＦＯ］３は２タ
イ１１スロット分で済む。

このように、Ｆ　ｒ　ＦＯ］　３へのリード／ライ１〜
および１〜リガパルスの周期と位相が変えられるタイム
スロット制御回路を用いることにより、異速度情報を同
一のハードウェアで対応することができる集線通話路を
実現できる。なお、各チャネル間の交換動作は、ＦＴＰ
Ｏ１３からのチャネルのリードタイミングを変えること
によって行う。

また、加入者線Ｓｌで高速チャネルがフレーム内に変則
的に周期配置された場合については、第１３図のように
示される。

本実施例では、高速チャネルＡが２タイムスロツト連続
して周期配置され、連続タイムスロッ（・数が周期によ
って異なる場合でも、第５図に示したタイムスロット制
御回路（ＴＳＳ）を用いて対応する。

この場合、回路Ｐ１では、高速チャネルＡのみをデータ
Ａ□、データＡ２、・・の順にＦＩＦＯ１３へ書き込み
、回路Ｐ。では、高速チャネルＢのみをデータＢ□、デ
ータＢ２、　・の順にＦＩＦＯ１３へ書き込む。例えば
データＡ□に着目すると、データＡ１　がＦＩＦＯ１３
に書き込まれ、次のデータＡ２が書き込まれる前後に、
各ノード間を接続するケーブルＬ上に読み出される。

しかし、データΔ６は変則的に周期配置されているため
、ＦｒＦＯ１３のライｌ−／リードタイミングの１〜リ
ガ連続数を変更することにより対応する。第１３図では
、チャネルＡのデータＡ□。

Ａ２．・は、加入者線Ｓ上での変則的な周期配置に従っ
てＦＴＦＯ］、３へ書き込まれ、さらに各ノード間を接
続するケーブルＬ　Ｉ＝に他フレームにまたがって読み
出され、周期配置される。

このように、本実施例の分散型多元集線通話路では、複
数の異速度チャネルが加入者線上のフレー１１内に変則
的に周期配置された場合でも、同一の回路構成で対応す
ることができる。

また、従来技術の集中型集線通話路と比較して焦積度制
限が少く高速化に適している。

また、簡易な制御により異速度情報を同一のハードウェ
アで共用でき、さらに各ノード内のＦ　Ｉ　Ｆ　Ｏおよ
びタイムスロット制御回路がチャネルｔ１１−位に同一
の回路で構成されているため、従来の集中型集線通話路
と比較して増設性に優れている。

さらに、通話構成を分散型にしてノード内の各チャネル
対応のバッファをＦＩＦＯで構成したため、第２図に示
す化中型におけるＥＳ２５゜２６とＳＰＭ２８を１個に
まとめて、第１図中のＰＩＦＯ１３で構成することがで
きる。

〔発明の効果〕

本発明によれば、加入者線、中継線のフレーム内に規則
的あるいは変則的に周期配置された複数の異速度チャネ
ルを通話路に入力、あるいは通話路から出力する際、通
話路内では周期配置のまま取り扱うこと、加入者線、中
継線と通話路との間でチャネルを乗せ替える際、周期配
置された高速チャネルが２以上のフレーム間にまたがっ
てもよいこと、および、各ノードにＦＩＦＯとＦＩＦＯ
へのライｌ−／リード用１ヘリガパルスの周期、位相、
トリガの連続数を簡易な制御で変更するタイムスロット
制御回路をチャネル単位で設けることによって、特に加
入者線、中継線上でフレーム内に変則的に周期配置され
た複数の異速度チャネルについても、同一の回路構成で
対応することができる。

さらに、集中型通話路と比校して集積度制限が減少し、
増設性が向−１ニする。

例えば６４．Ｋｂ／ｓ、２Ｋｌ）／Ｓ、３２Ｋｂ／ｓと
いう複数種類の速度チャネルを有する多様な加入者を、
収容替えを行うことなく、同一のハードウェアで取り扱
うことができる。

また、通話路構成を分散型とし、ノート内の各チャネル
単位のバッファをＦＩＦＯで構成するため、集中型にお
けるエクスティックス１−アメモリ（ＥＳ）と通話メモ
リ（ＳＰＭ）とを１個にまとめることができろ。

例えば１チャネル当り、　ＥＳ用に０．５タイムスロッ
ト分、　８２Ｍ用に２．２タイムスロット分のバッファ
が必要である場合、従来の集中型通話系ではＥＳ用に１
タイムスコツ１〜分、ＳＰＭ川に３タイムスロワ１〜分
、計４タイムスロット分のバッファを必要としたが、本
発明の分散型通話路では３タイムスロツ１へ分のＰＩＦ
ＯでＥＳとＳＰＭの両機能を兼ねることができる。

【図面の簡単な説明】

第１図は本発明の−・実施例におけるインサータノード
の詳細を示す回路構成図、第２図は従来の集中型通話路
の構成図、第３図は本発明の一実施例における分散型多
元集線通話路の構成図、第４図は本発明の一実施例にお
ける各ノート相互間の接続例図、第５図は本発明の一実
施例におけるタイムスロット制御回路（ＴＳＳ）の構成
図、第６図は本発明の一実施例における加入者線上に変
則的に周期配置されたフレームフォーマツ１−例図、第
７図は本発明の一実施例におけるタイムスロット制御回
路（ＴＳＳ）のタイミングチャー１〜、第８図は本発明
の一実施例におけるタイムスロット制御回路（ＴＳＬ）
の構成図、第９図は本発明の一実施例におけるタイムス
ロット制御回路（ＴＳＬ）のトリガパルスの周期を速度
識別ピノＩ・により変化させた場合の説明図、第１０図
は本発明の一実施例における付加回路の構成図、第１１
図は本発明の一実施例における付加回路のタイミングチ
ャー１−１第１２図は本発明の・実施例において複数の
異速度チャネルが規則的に周期配置された場合の出力を
示すタイミングチャート、第１３図は本発明の一実施例
において複数の異速度チャネルが変則的に周期配置され
た場合の出力を示すタイミングチャー１−である。］：信号処理装置の入力端子、２，３：信号処理装置の
出力端子、４：中央制御装置と接続される端子、１１：
インサータノード（ＩｎｓｅｒｔｅｒＮｏｄｃ）、　１
２．３０　：分離回路（ＤＭＰＸ）。１３　：　Ｆ　Ｔ　Ｆ　Ｏ（Ｆ、１ｒｓｔ　Ｔｎ　Ｆ、
１ｒｓｔ、　Ｏｕｔ　Ｍｅｍｏｒｙ）。１４：ＦｒＦＯに情報を書き込むタイミングを一ケえる
タイムスロット制御回路（ＴＳＳ）、１５：ＦＬＦ○か
ら情報を読み出すタイミングを与えるタイムスコツ１〜
制御回路（ＴＳＬ）、１６：信号処理装置（ＰＲ）、１
７，１８：セレクタ（ＳＥＬ）。２１−２４　：２ｗ／４ｗ変換回路（ＳＬＴ）、２５゜
２６：エラスティックストアメモリ（ＥＳ）。２７：多重化回路（ＭＰＸ）、２８：通話メモリ（ＳＰ
Ｍ）、２９　：保持メモリ（ＳＣＭ）、３１　：ノード
（Ｎ）、３２：ケーブル、４１ニトロツバノード（Ｄ）
、５１，８１，１０１：ＡＮＤゲー１へ、５２：インバ
ータ、５３，１０２：フリツプフロップ、５４〜５６，
１０３：ＯＲゲー１−２５７〜５９．８５〜８７，１０
６：プログラマブルｎ進ダウンカウンタ（ＣＮＴ１〜Ｃ
ＮＴ３゜ＣＮＴ、〜ＣＮＴ６．ＣＮＴ）、６０．８２〜
８４゜１０４、．１０５：コンパレータ（ＣＯＭ、ＣＯ
Ｍ工〜ＣＯＭ、、Ｃ０Ｍ４．Ｃ０Ｊ）、６１　：デコー
ダ（ＤＥＣ）、６２　：シフトレジスタ（ＳＲ）。６３〜６６：ラッチ（Ｌ）、Ａ□〜Ａ７：チャネルＡの
データ、ａ：ＣＯＭの出力パルス、ｂ：ｃＮＴ３の出力
パルス、Ｂ□〜Ｂ４＝チャネルＢのデータ、ＣＣ：中央
制御装置、ＣＤ：バスへの書き込み制御ビットの入力端
子、ＣＥ：端子ＴＣがＬＯＷ状態の時のみカラン１−を
許す入力端子。ＣＨｌ、ＣＩ−Ｌ：異速度チャネル、ＣＬＫ：クロック
の入力端子、ｄ：ｃＯＭ４の出力パルス。ｅ：ｃＯＭ、の出力パルス、ＦＲＳフレームの入力端子
、ＩＮ：付加回路の入力端子（ＴＳＬの出力端子・）９
丁４．゛ｒ：ケーブル、ＬＣ３ＷＢ：下り情報用集線ス
イッチ、丁、ｃｓｗＦ：上り情報用集線スイッチ２Ｍ１
〜Ｍ、：ｌ−リガパルスの周期を制御する速度識別ビッ
トの入力端子ＩＮ［ｌ：チャネルへの書き込み制御ピッ
１−の入力端子。ＮＣ□〜ＮＣ，ニー１行内におけるチャネルの連続列数
の入力端子、ＮＰ：列数、ＮＱ　：行数、ＮＳ□〜Ｎ　
Ｓｇ：　１行内におけるチャネルの開始列番号の入力端
子、ＯＵＴ：付加回路の出力端子、Ｐ□〜Ｐｏ：チャネ
ル対応部、Ｑ１〜Ｑ□：加入者線の出力端子、Ｓ：加入
者線１ｓＩ〜Ｓｎ：加入者線の入力端子、　Ｓ　Ｌ　Ｔ
　、　’ｌ”、　Ｌ　Ｔ：　２ｗ／４ｗ変換回路。ＴＣ：ＣＮＴ、の出力がＯになった時点でパルスを出力
する端子、Ｔ−ｒｉ’ＦＱ：フリップフロップの出力、
ＴＮ、〜ＴＮ３：タイムスロット番号の入力端子、’Ｉ
”ＲＧ、ＴＲＧ工〜ＴＲＧ３：１ヘリガパルスの出力端
子。特許出願人　口本電信電話株式会社代理人　弁理士　磯　村　雅・俊、） ′　公第昌図第牛図

Claims

【特許請求の範囲】

１、複数の異速度チャネルを多重化して伝送する加入者
線と、該加入者線を終端するノードと、異速度チャネル
か単一速度チャネルの何れか一方が多重化された中継線
と、該中継線を終端するノードと、各該ノード相互間を
接続するループかバスの何れか一方と、各該ノードに設
けられ、ループかバスの何れか一方の上にタイムスロッ
トを乗せるインサータノードと、各該ノードに設けられ
、タイムスロットを取り出すドロッパノードと、各該イ
ンサータノードおよびドロッパノードにチャネル単位に
設けられ、多重化されたチャネルの中、特定チャネルの
みを扱うＦＩＦＯと、該ＦＩＦＯへのライト／リードタ
イミングを制御するタイムスロット制御回路とを備え、
該インサータノード内のＦＩＦＯからのチャネルのリー
ドタイミングか該ドロッパノード内のＦＩＦＯへのライ
トタイミングの何れか一方により、チャネル間の交換動
作を行い、加入者線と中継線上でフレーム内に周期配置
された複数の異速度チャネルを通話路に入力する場合、
および通話路から出力する場合、通話路内では周期配置
として取り扱う集線通話路において、上記タイムスロッ
ト制御回路には、加入者線と中継線上で、複数の異速度
チャネルが、にタイムスロット（ｋ：正の整数）連続し
たブロックを単位とし、ｋの値が周期毎に異なる変則的
な周期でフレーム内に配置された場合、フレーム内に配
置された高速チャネルの現われる頻度に基づいて上記Ｆ
ＩＦＯのライト／リードタイミングのトリガ周期、位相
、およびトリガの連続数を変更する手段を備え、上記イ
ンサータノードおよびドロッパノードを複数設けて、周
期配置された複数の異速度チャネル、および変則的に周
期配置された複数の異速度チャネルの入出力を同一回路
構成により行うことを特徴とする分散型多元集線通話路
。