JPH0337359B2 - - Google Patents

Description

【発明の詳細な説明】 Ａ 産業上の利用分野 この発明は、クロスポイント交換マトリツクス
を介して高速−高帯域幅交換を行なう方法および
装置に関するものである。さらに詳細には、この
発明は、交換マトリツクスの各クロスポイントに
対してシフト・レジスタを使用する。スイツチの
状況を示すビツトはレジスタのスロツト位置にあ
る。これらのビツトは、クロスポイント交換マト
リツクスの状況を変更するためシフトされる。

Ｂ 従来技術 クロスポイント交換マトリツクスを介して統合
音声データ交換を提供するため、種々の方式が使
用されてきた。しかし、それらの方式には、欠点
のないものはない。

米国特許第4445213号および第4251880号では、
単一リンクにおける伝送がスロツトに分割され、
そこに音声およびデータがインターリーブされ
る。特定のアプリケーシヨンに適合するようにこ
れらのスロツトを管理する際に、種々のプロトコ
ルが使用される。たとえば、PCM方式を用いた
音声サンプリングでは、サンプリング周期は
125μ秒である。上記「タイム・スロツト」シス
テムは、125μ秒のフレーム遅延を生じる。

クロスポイント交換マトリツクスを介して交換
を行なうもう１つの方式が、ムカエマチ
（Mukaemachi）等の米国特許第4068215号に記
載されている。

この特許は、各クロスポイントに関連するラツ
チを有するクロスポイント交換マトリツクスを開
示している。次に、種々のクロスポイントの状況
を制御するため、信号がそれぞれのラツチに印加
される。次に、一度に１つのクロスポイントに対
して書込み／読取り動作が順次実行され、その結
果かなりの交換遅延を生じる。

J.Aグリーフケス（Greefkes）の米国特許第
4097693号およびH.イシカワ（Ishikawa）等の米
国特許第4380064号は、循環記憶装置を有するク
ロスバー交換マトリツクスを開示している。特定
のタイム・スロツトにおける種々のクロスポイン
トの状況を制御するため、特定のクロスポイント
を表わすアドレスが循環記憶装置の特定の位置に
記憶される。しかし、アドレス情報を記憶装置お
よびデコーダに転送する必要があるため、スロツ
トがかなり大きくなる。TDMスイツチの技術的
現状では、スロツトは通常８ビツト以上の長さで
ある。スロツト・サイズがこのように大きいと、
かなりの交換遅延が生じる。

１つのスロツトに複数のビツトを記憶すること
に関連するもう１つの問題点は、１データ・ユニ
ツト当りのビツト数が１つのスロツト内のビツト
数の整数倍にはならないデータ・ユニツトで伝送
されるデータまたは音声に対する帯域幅の使用
が、非効率的なことである。たとえば、各スロツ
トが８ビツトを含み、伝送されるデータが１デー
タ・ユニツト当り９ビツトを有するものと仮定す
る。（伝送される実際のデータ分８ビツトと１つ
のエラー・ビツト）。この場合、９ビツトに対し
て２つのスロツトが必要となる。したがつて、帯
域幅の使用可能な16ビツトのうち９個だけが使用
されることになる。また、所与の伝送チヤンネル
は、チヤンネル帯域幅の用件を満たすため１個ま
たは整数個のスロツトを使用しなければならな
い。各スロツトに複数のビツトがある場合、その
所与の伝送チヤンネルはいくつかのスロツト内の
ビツトの一部分のみを使用し、帯域幅の非効率的
な利用をもたらすことになる。

M.J.マーカス（Marcus）の米国特許第
3573381号は、マトリツクス内の各クロスポイン
トに記憶装置が設けられているクロスポイント交
換マトリツクスを開示している。記憶装置を使つ
て１フレームの情報が緩衝され、そのフレーム内
でスロツトが再配列される。次のフレームで、再
配列された情報が出力部にダンプされる。この緩
衝技法は完全に１フレーム分の交換遅延を生じ
る。

したがつて、種々の速度を有する音声およびデ
ータをクロスポイント交換マトリツクスを介して
交換する手法の改善、特に交換遅延の低減および
既在の帯域幅の利用度の増大という点で改善が必
要である。

Ｃ 発明が解決しようとする問題点 この発明は、前記の必要性を満たす手法を提供
する。さらに詳細には、交換遅延が最小値にまで
低減され、交換帯域幅の非効率的利用を伴わずに
種々の速度のデータが統合できる。

Ｄ 問題点を解決するための手段 したがつて、この発明は、各クロスポイントま
たは一群のクロスポイントに関連する循環記憶装
置を備えた、複数のクロスポイントさら成るビツ
ト・スイツチに関するものである。各記憶装置
は、複数のビツトを記憶するため使用される。各
ビツトは、そのビツトが記憶される当該のスロツ
ト位置に対応する特定のタイム・スロツト内の関
連するクロスポイントの状況を規定する。また
は、ビツトの組合せが、それらのビツトが記憶さ
れる当該のスロツト位置に対応する特定のタイ
ム・スロツト内における一群のクロスポイントの
状況を規定する。この発明はまた、各記憶装置中
のビツトを他の各記憶装置中のビツトのシフトと
同時にシフトするための手段を含む。特定のタイ
ム・スロツト中に各記憶装置の指定された位置に
シフトされるビツトが、その特定のタイム・スロ
ツト中にその関連するクロスポイントの状況を規
定するために使用される。クロスポイントの「状
況」とは、そのクロスポイントが開いているか、
または閉じているかを示す。本発明には、各クロ
スポイントと関連する各記憶装置にビツトをロー
ドする手段も含まれている。

最も重要なことは、この発明では、クロスポイ
ントの状況が一度に１タイム・スロツト変更で
き、１タイム・スロツト当り１ビツトのみが各ク
ロスポイントを介して伝送されることである。

Ｅ 実施例 第１図には、この発明で使用されるビツト・ス
イツチの全体的概略図が示されている。第１図に
は、ビツト交換アレイまたはビツト交換マトリツ
クス１０およびスイツチ制御回路１２が示されて
いる。入力マルチプレクサ３０１ないし３６４
は、入力線１０１ないし１６４を介してビツト交
換アレイ１０に接続され、出力デマルチプレクサ
４０１ないし４６４は、出力線２０１ないし２６
４を介して同じビツト交換アレイ１０に接続され
ている。ビツト交換アレイ１０は、それぞれ入力
線１０１ないし１６４に接続された水平線１０１
Ｈないし１６４Ｈを有する。ビツト交換アレイは
また、それぞれ出力線２０１ないし２６４に接続
された垂直線２０１Ｖないし２６４Ｖを有する。
水平線の垂直線の交点には、特定の水平線を特定
の垂直線に接続するおよび切断する働きをするク
ロスポイントがある。この実施例では、３０１等
の各マルチプレクサは、８個の4Mbps信号を多
重化して、当該の入力線を介して伝送される１個
の32Mbps信号にするために使用されるが、その
他にも多くのビツト速度が可能である。各クロス
ポイントごとに、クロスポイントの状況、すなわ
ち、クロスポイントの開閉を制御するシフト・レ
ジスタがある。（第２図の２０参照。）この実施例
の交換マトリツクス１０は、64×64の２辺スイツ
チであるので、マトリツクスは4096個のクロスポ
イントと同数のシフト・レジスタを有する。シフ
ト・レジスタと、シフト・レジスタのローデイン
グを制御する手段は第１図には示されていない
が、第２図および第３図に示れている。

スイツチ制御回路１２はシフト・レジスタ２０
内でのビツトの記憶およびシフトを制御するため
使用され、シフト・レジスタ２０はクロスポイン
ト２５の開閉を制御する。特定のタイム・スロツ
ト中にアドレス（Ｘ、Ｙ）に配置されたシフト・
レジスタにビツトを記憶するため、スイツチ制御
回路１２と交換マトリツクス１０の間のインター
フエース・バス５０１，５０２，５０３および５
０４が、それぞれロード・ビツト（０／１）、Ｙ
アドレス、Ｘアドレスおよびタイム・スロツトを
供給する。このローデイング方式については、以
下でさらに詳しく説明する。特定のタイム・スロ
ツトは、制御装置１２で指定することができる。
この発明の装置では、以下で説明するように、
4Mbsのデータ・ストリーム３００１ないし３５
１２が、デマルチプレクサ４０１ないし４６４に
ビツト単位で交換される。これらのデータ・スト
リームは、次に多重化解除されて当該の出力線４
００１ないし４５１２に供給される。

次に第２図を参照すると、クロスポイント２５
に関連する循環記憶装置２０、具体的にはシフ
ト・レジスタのさらに詳細な概略図が示されてい
る。ここで図示されている特定のクロスポイント
は、水平線１０１Ｈと垂直線２０３Ｖの交点にあ
るクロスポイントである。便宜上１つのクロスポ
イント２５のみを示すが、上述のように、この実
施例の交換マトリツクスには4096個のクロスポイ
ントがある。この実施例ではシフト・レジスタ２
０を使つて、８個のスロツト位置２０ａないし２
０ｈに８ビツトが記憶される。２０ｂ等の各スロ
ツト位置に記憶されている各ビツトは、たとえ
ば、２８ｃ等の特定のタイム・スロツト内での関
連するスイツチ２５の状況を規定するために使用
される。２８ａないし２８ｈ等の隣接するタイ
ム・スロツトの集合が、第２図に示す２６等の８
個のタイム・スロツトから成るフレームを構成す
る。ただし、フレームにこれと異なる数のタイ
ム・スロツトを含めることもできるが、そのなる
とシフト・レジスタ内のスロツト位置の数も変更
しなければならなくなる。スロツト位置は、少な
くともフレーム内のタイム・スロツトの数に等し
くなければならない。しかし、スロツト位置の数
がタイム・スロツトの数よりもはるかに多い場合
は、大きな交換遅延が導入される。当該のシフ
ト・レジスタ内でビツトがシフトされるとき、特
定のクロスポイントの状況が変化する。クロスポ
イントの「状況」という用語は、クロスポイント
が開いているか、または閉じているかを指す。各
レジスタ内のビツトは他のレジスタ内のビツトと
同時にシフトされるので、ビツト交換チツプのク
ロスポイントの状況は互いに同時に変化する。こ
の変化は２８ｃ等の各タイム・スロツトごとに一
度生じる。タイム・スロツト内でのクロスポイン
トの状況は、たとえば、２０等のシフト・レジス
タの指定されたスロツト位置２０ａに「１」があ
るか、それとも「０」があるかによつて決まる。
特定のタイム・スロツト中、指定されたスロツト
位置に「１」がある場合、そのレジスタに関連す
るクロスポイントはその特定のタイム・スロツト
を間閉じる。スイツチが閉じると、たとえば、１
０１Ｈ等の入力線から高レベル信号または低レベ
ル信号がそれぞれ高レベル信号または低レベル信
号として、たとえば、２０３Ｖ等の出力線に伝送
される。クロスポイントの詳細については以下で
説明する。

再び第２図を参照すると、循環記憶装置は、ス
ロツト位置２１ａないし２１ｈとポインタ２９を
備えたランダム・アクセス記憶装置（RAM）２
７とすることもできる。この場合、ビツトは１つ
のスロツト位置から別のスロツト位置にシフトせ
ず、１つのスロツト位置（たとえば、２１ａ）か
ら別のスロツト位置（たとえば、２１ｂ）にアク
セスをシフトするためにポインタが使用される。
アクセスされている各スロツト位置内のビツトが
読み取られて、対応するタイム・スロツト内での
関連するクロスポイントの状況を規定する。もう
１つのポインタ２４も、各記憶装置内の各スロツ
ト位置にビツトをロードするために使用すること
ができる。

次に第３図を参照すると、各シフト・レジスタ
２０内でのビツトのシフトは、32Mbpsクロツク
４５を用いてビツトを同じ速度（32Mbps）でシ
フトすることにより実現される。クロツク４５は
線４０を介してすべてのシフト・レジスタに接続
され、クロツク分配線４６を介して各シフト・レ
ジスタに接続されるので、クロツク４５から発生
されるクロツク・パルスはすべてのシフト・レジ
スタに同時に印加される。したがつて、すべての
シフト・レジスタは同時にシフトされ（以下参
照）、クロスポイントの状況は同時に変化する。
クロツク４５におけるローデイングを低減するた
め各線４０上で局部増幅器４７を使用することも
できる。局部増幅器を使用するかどうかは、ロー
デイングおよび速度の用件によつて決まる。この
実施例では、ほぼ31ナノ秒のクロツク・サイクル
があり、各サイクルは２つのフエーズを有する。
31ナノ秒は32Mbpsクロツクに対応する。最初の
フエーズ（ほぼ10ナノ秒）の間にクロスポイント
がセツトされ、ほぼ20ナノ秒の第２のフエーズの
間に、データまたは音声がクロスポイントを介し
てい伝送される。シフト・レジスタ内でのビツト
のシフトに要する時間は、クロスポイントを介す
るデータの伝送に要する時間よりも少ないので、
２つのフエーズの持続時間は違つていてもよい。
シフト・レジスタ内でのビツトのシフトというの
は、最初のビツト以外のすべてのビツトが右に１
位置だけシフトされることを意味する。たとえ
ば、スロツト位置２０ｂ内のビツト（「０」また
は「１」のいずれか）はスロツト位置２０ａへと
１スロツト位置だけ右にシフトされ、スロツト位
置２０ｃ内のビツトはスロツト位置２０ｂにシフ
トされ、以下同様である。しかし、スロツト位置
２０ａにあつたビツトは、スロツト位置２０ｈに
シフトされる。特定のタイム・スロツト中に関連
するクロスポイントの状況を制御するのは、この
実施例での指定スロツト位置である、このスロツ
ト位置２０ａにあるビツトである。各クロツク・
パルスでビツトがすべて１スロツト位置だけ左に
シフトされる場合も、シフト・レジスタ２０はま
つたく同様に働くはずである。指定スロツト位置
は、たとえば、２０ｃ等の任意のスロツト位置に
対応すうように規定することもできる。

ビツトをシフトするためのクロツク・パルス
は、入力線を介して伝送される信号のビツト速度
と同じ32Mbpsの速度で発生するので、各ビツト
がクロスポイントを介して伝送された後、クロス
ポイントの状況が変わることができる。したがつ
て、この好ましい実施例では、スロツトは１ビツ
トのみを含む。しかし、各スロツト内に複数ビツ
トを設け、もつと遅いクロツク速度にすることも
可能である。ただし、その場合は、遅延がより長
くなり、また帯域幅の利用効率がより低くなるは
ずである。たとえば、この実施例では、シフト・
レジスタに対するクロツク速度が16Mbpsであつ
た場合、32Mbpsのデータ伝送速度に対して、１
スロツト当り２ビツトが必要となるはずである。

次に第４図を参照すると、各循環記憶装置２０
にビツトをロードする手段の概略図が示されてい
る。さらに詳細には、この実施例でロードされる
記憶装置は、上記のシフト・レジスタ２０であ
る。Ｘアドレス・デコーダ３１とＹアドレス・デ
コーダ３２の組合せが、特定のクロスポイント
と、ロードすべき関連するシフト・レジスタとを
探し出す。Ｘアドレス・デコーダは、ロードすべ
きレジスタが配置されているクロスポイントの垂
直線を探し出し、Ｙアドレス・デコーダは水平線
を探し出す。次にアドレス・デコーダ３１および
３２を使つて、ロード線３８および３９を介して
ロードされる特定のレジスタと関連する特定の
ANDゲートに「１」が印加される。Ｘアドレ
ス・デコーダおよびＹアドレス・デコーダからは
他のロード線も出している。Ｘアドレス・デコー
ダからは、１０１Ｈ等の交換マトリツクスの各水
平線ごとに１本のロード線が出ている。また、Ｙ
アドレス・デコーダからは、２０３Ｖ等の交換マ
トリツクスの各垂直線ごとに１本のロード線が出
ている。便宜上、各デコーダから出る線は１本だ
け示されている。スロツト状況カウンタ３５は、
特定のフレーム内のスロツトをカウントするため
だけに使用される。この実施例では、スロツト状
況カウンタ３５は、32Mbpsの速度で０から７ま
でカウントするカウンタにすぎない。したがつ
て、実際には、スロツト状況カウンタは、あるス
ロツト位置から別のスロツト位置へのレジスタ内
のビツトの移動を追跡する。なぜならば、これら
のビツトは同じ32Mbpsの速度でシフトされるか
らである。一方、スロツトIDカウンタ３４は、
レジスタ内の特定スロツト位置がロードされる特
定のタイム・スロツトを識別する。スロツトID
カウンタおよびスロツト状況カウンタの出力は、
次の比較機構３６に印加される。スロツト状況カ
ウンタの出力はスロツト状況カウンタのカウント
であり、スロツトIDカウンタの出力は、そのカ
ウンタに記憶された特定のタイム・スロツトであ
る。スロツト状況カウンタのカウントが、スロツ
トIDカウンタに記憶されたスロツトの番号に等
しいときは、比較機構の出力３３は「１」であ
る。この出力が次にANDゲート３７に印加され
る。各レジスタにそれぞれ１つのANDゲートが
付随している。ロードすべき特定のレジスタに関
連するANDゲートに「１」が現われると、スロ
ツトIDカウンタ３４中で識別されるタイム・ス
ロツト内で特定のレジスタがロードできるように
なる。ロードされる特定のレジスタの記憶装置に
ついては上述した。

再び第４図を参照すると、ANDゲート３７の
出力端に「１」が現われると、ロード制御回路１
１は、C2に高レベル信号を供給し、C1に低レベ
ル信号を供給する。C1およびC2がそれぞれ低レ
ベルおよび高レベルのとき、レジスタ制御装置１
３は、レジスタ２０がスイツチ制御回路１２から
の線５０１からロードできるようにする。AND
ゲート３７の出力端に「０」が現われると、ロー
ド制御装置は、C1に高レベル信号を供給し、C2
に低レベル信号を供給する。C1が高レベルで、
C2が低レベルのとき、レジスタ制御装置１３は、
レジスタ２０内のビツトが循環方式でシフトでき
るようにする。レジスタ制御装置１３は実質的に
は、シフト・レジスタ内のビツトが循環するの
か、それともその中にロードされるのかを決定す
る読み書きセレクタである。装置１１および１３
は共に、当該技術の当業者には周知である。

再び第４図を参照すると、クロスポイント２５
が閉じているとき、出力線は接地されるか、また
はＶ等の電圧に電気的に接続される。Ｖの電圧に
「電気的に接続される」とは、出力線がＶの電圧
に「置かれる」、すなわち、Ｖの電圧が出力線上
に「現われる」ことを意味する。たとえば、レジ
スタ２０のスロツト位置２０ａに「１」（高レベ
ル信号）があるものと仮定する。この「１」はこ
のときクロスポイントを閉じる。そうでない場
合、クロスポイントは開いている。この「１」は
ANDゲート７２および７４のそれぞれの一方の
入力端に印加される。クロスポイントの線１０１
Ｈから「１」が伝送される場合、ｐ型電界効果ト
ランジスタ７６の入力端に「０」が現われ、この
ときトランジスタ７６は閉じて、クロスポイント
の出力線２０３Ｖを電圧＋Ｖに接続する。２０３
ＶにＶが印加されることは、高レベル信号が伝送
されていることを意味する。「０」（低レベル信
号）が入力線から伝送される場合は、ANDゲー
ト７４の出力端に「１」が現われて、ｎ型電界効
果トランジスタ７８を閉じ、それによつて出力線
２０３Ｖを接地する。出力線２０３Ｖが接地され
ることは、低レベル信号が伝送されていることを
意味する。ｐ型およびｎ型シリコン・トランジス
タ等の他の種類のトランジスタを使用することも
できる。

再び第４図を参照すると、トランジスタ７６お
よび７８は、ソースが互いに接続され、かつ２０
３Ｖ等の出力に接続された、１対の電界効果トラ
ンジスタである。一方のトランジスタ７６は、そ
のドレイン電圧Ｖの電圧電源に接続され、もう一
方のトランジスタ７８はそのドレインが接地され
ている。入力線１０１Ｈに高レベル信号が現われ
た結果としてトランジスタ７８がお閉じると、電
圧Ｖが出力線２０３Ｖ上に現われる。入力線１０
１Ｈに低レベル信号が現われた結果としてトラン
ジスタ７８が閉じると、出力線２０３Ｖ上に接地
電圧が現われる。

トランジスタ７６のドレインは、より一般的に
は、適当な電圧電源により、たとえば、V₁に設
定し、トランジスタ７８のドレインはV₂に設定
することができる。したがつて、トランジスタ７
６が閉じると、対応する出力線上にV₁が生じる。
出力線上にV₁が「現われる」と、その出力線は
電圧V₁に「設定」される。一方、トランジスタ
７８が閉じると、対応する出力線上にV₂が現わ
れる。電圧Ｖ、V₁、V₂の値の範囲は、使用する
トランジスタによつて決まり、トランジスタの製
造者から供給される情報から容易に得られる。し
かし、接地電圧を少なくともドレイン電圧の１つ
とすることが好ましい。

ｐ型トランジスタをｎ型トランジスタで置き換
え、一方、ｎ型トランジスタをｐ型トランジスタ
で置き換えることも可能である。その場合、適当
なバイアス電圧およびインバータを使用しなけれ
ばならなくなる。

次に第５図を参照すると、第１図のマルチプレ
クサ３０１ないし３６４のうち１つのさらに詳細
な概略図が示されている。4Mbpsデータ・スト
リーム、たとえば、３００１ないし３００８が、
それぞれ入力バツフアのバツフア位置５１ａない
し５１ｈに印加される。各バツフア位置は、他の
バツフア位置への記憶と平行して、ほぼ250ナノ
秒ごとに当該のデータ・ストリームからの１ビツ
トを記憶する。すなわち、ほぼ250ナノ秒ごとに
８ビツトが入力バツフアに記憶される。

32Mbps線上でのビツト列の順序を指定するマ
ルチプレクサ制御装置５４からの信号が、次に
ANDゲート５２(a)ないし５２(h)に直列に印加さ
れ、その結果、入力バツフア５１に記憶されたビ
ツトから32Mbps信号がORゲート５３の出力端
で発生する。次に、この32Mbps信号は対応する
閉成クロスポイントを通過し、上記のクロツク・
サイクルの第２のフエーズの間に１ビツトがこの
クロスポイントを介して送られる。

交換チツプまたは交換マトリツクスには、電力
損失が少なく密度が高いという理由でCMOS技
術が使われていた。単一チツプ上に、多数のポー
ト（入出力線）を設けることは費用効果が高い。
64×64交換チツプは約200本の入出力ピンを有す
る。入出力線用の128本に加えて、電源、接地お
よび制御用のピンである。200本の入出力ピンは、
特別設計を伴わない８mm×８mm×厚さ２ミクロン
のCMOSチツプにとつて、ほぼ限界である。上
記の交換チツプはほぼ32Kビツトをシフト・レジ
スタに記憶することができる。したがつて、
（62）²個のクロスポイントの場合、各クロスポイ
ントにあるレジスタに、８ビツトが記憶される。
上記の１レジスタ当り８ビツトの値は、１ユニツ
トとして交換される4Mbpsストリームの場合に
使用される。しかし、個々の音声チヤンネルによ
つて交換されるPCM音声チヤンネルから構成さ
れる4Mbpsストリームの場合は、１レジスタ当
り512ビツトが使用されるはずである。しかし、
そうすると記憶限界のために、１チツプ当りのク
ロスポイントの数は約64本、または、16本の入出
力線に制限されることになる。

Ｆ 発明の効果 以上説明したようにこの発明によば、１ビツト
分のデータ伝送ごとに循環メモリをシフトさせて
クロスポイントの状況を制御できるので効率よく
多種の時分割多重データを交換することができ
る。

【図面の簡単な説明】

第１図は、この発明で使用される装置（ビツ
ト・スイツチ）全体の概略図である。第２図は、
クロスポイント・スイツチおよびそれに関連する
循環記憶装置の概略図である。第３図は、各循環
記憶装置にビツトをロードする手段の概略図であ
る。第４図は、各レジスタ内でビツトをシフトす
る手段の概略図である。第５図はビツト・インタ
ーリーブ機構の概略図ある。 １０……交換マトリツクス、１２……スイツチ
制御回路、１２，２０……シフト・レジスタ、２
５……クロスポイント、３１……Ｘアドレス・デ
コーダ、３２……Ｙアドレス・デコーダ、３４…
…スロツトIDカウンタ、３５……スロツト状況
カウンタ、４５……クロツク。

Claims (1)

1. 【特許請求の範囲】 １ 時分割多重されたデータの回線交換を行なう
   回線交換装置において、 複数のクロスポイントと、 これらクロスポイントごと、またはクロスポイ
   ントの組み合わせごとに設けられた循環メモリで
   あつて、ストアされている一連のビツト情報の
   各々が時分割多重の一連のタイム・スロツトの
   各々における当該クロスポイントまたはクロスポ
   イントの組み合わせの開閉状況を指示するもの
   と、 上記循環メモリにビツト情報を供給する手段
   と、 上記タイム・スロツトに同期して上記循環メモ
   リの各々をシフトさせ、当該タイム・スロツトに
   おける上記クロスポイントまたはクロスポイント
   の組み合わせの開閉を示すビツト情報を上記循環
   メモリの各々から取り出せるようにするシフト手
   段とを有し、 さらに閉成した上記クロスポイントの１つを介
   して上記タイム・スロツト１つあたり１ビツト分
   のデータしか伝送されないように上記タイム・ス
   ロツトの時間幅を設定したことを特徴とする回線
   交換装置。