JPH02170568A - ダーリントン装置 - Google Patents
ダーリントン装置Info
- Publication number
- JPH02170568A JPH02170568A JP1280003A JP28000389A JPH02170568A JP H02170568 A JPH02170568 A JP H02170568A JP 1280003 A JP1280003 A JP 1280003A JP 28000389 A JP28000389 A JP 28000389A JP H02170568 A JPH02170568 A JP H02170568A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- concentration
- type
- base
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/641—Combinations of only vertical BJTs
- H10D84/642—Combinations of non-inverted vertical BJTs of the same conductivity type having different characteristics, e.g. Darlington transistors
Landscapes
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は超軽量のエミッタスピードアップトランジスタ
を有するダーリントン装置およびその製造方法に関する
ものである。
を有するダーリントン装置およびその製造方法に関する
ものである。
（従来の技術）
ダーリントン構体におけるバイポーラ電力トランジスタ
はそのスイッチオン・オフが極めて緩慢となる欠点があ
る。実際上、スイッチングの瞬時には、ベース領域に蓄
積された電荷のスピードアップ電流は駆動トランジスタ
（ＴＩ）にのみ迅速に流れるが、最終段トランジスタ（
Ｔ２）には緩慢に流れるようになる。
はそのスイッチオン・オフが極めて緩慢となる欠点があ
る。実際上、スイッチングの瞬時には、ベース領域に蓄
積された電荷のスピードアップ電流は駆動トランジスタ
（ＴＩ）にのみ迅速に流れるが、最終段トランジスタ（
Ｔ２）には緩慢に流れるようになる。
ダーリントン配置のスイッチングをスピードアンプする
最も普通に用いられる手段は第１図の回路配置に示すよ
うに駆動段トランジスタのベースおよび最終段トランジ
スタのベース間にスピードアップダイオードを挿入する
ことである。このスピードアップダイオードは第２図の
回路配置に示すように極めて低利得のスピードアップト
ランジスタ（Ｔ３）と一体に形成することができる。
最も普通に用いられる手段は第１図の回路配置に示すよ
うに駆動段トランジスタのベースおよび最終段トランジ
スタのベース間にスピードアップダイオードを挿入する
ことである。このスピードアップダイオードは第２図の
回路配置に示すように極めて低利得のスピードアップト
ランジスタ（Ｔ３）と一体に形成することができる。
既知のダーリントン装置およびその製造方法では、スピ
ードアンプトランジスタＴ３のベースを充分に高濃度Ｐ
＋十として、相対利得を充分に低くし得るようにしてい
る。
ードアンプトランジスタＴ３のベースを充分に高濃度Ｐ
＋十として、相対利得を充分に低くし得るようにしてい
る。
（発明が解決しようとする課題）
このダーリントン装置およびその製造方法は次に示すよ
うな多数の欠点を有している。
うな多数の欠点を有している。
・トランジスタＴ３のベースを拡散する工程とトランジ
スタＴ１およびＴ２のベースを拡散する工程とが分離さ
れている。
スタＴ１およびＴ２のベースを拡散する工程とが分離さ
れている。
・関連するベースの電荷量（ドープ量）を容易に制御し
得ないため、トランジスタＴ３の利得が不均一となる。
得ないため、トランジスタＴ３の利得が不均一となる。
その理由はドープ材が固体源から堆積されるからである
。
。
・ドープ材の固体源を用いるため重金属を導入すると装
置の寿命が減少し、電流特性が悪化するようになる。
置の寿命が減少し、電流特性が悪化するようになる。
・ドープ材（硼素）を極めて多量に堆積するため、珪素
表面が損傷され得るようになる。
表面が損傷され得るようになる。
本発明は上述した欠点を除去し得るように構成配置した
上述した種類のダーリントン装置およびその製造方法を
提供することを目的とする。
上述した種類のダーリントン装置およびその製造方法を
提供することを目的とする。
（課題を解決するための手段）
本発明ダーリントン装置は駆動トランジスタと、最終段
トランジスタと、スピードアップダイオード型のトラン
ジスタとを具え、このトランジスタのエミッタ領域を前
記最終段トランジスタのベース領域内に位置させると共
にそのドープ濃度および厚さを充分に規制するようにし
たことを特徴とする。
トランジスタと、スピードアップダイオード型のトラン
ジスタとを具え、このトランジスタのエミッタ領域を前
記最終段トランジスタのベース領域内に位置させると共
にそのドープ濃度および厚さを充分に規制するようにし
たことを特徴とする。
前記トランジスタのベース領域はそのドープ材の表面濃
度を１０１３原子／ｃｍ”とし、深さをほぼ１０μｍと
し、前記トラン・ジスクのエミッタ領域はそのドープ材
の濃度をベース領域の濃度よりもわずかに高くし、その
深さを１μｍよりも浅くし得るようにする。
度を１０１３原子／ｃｍ”とし、深さをほぼ１０μｍと
し、前記トラン・ジスクのエミッタ領域はそのドープ材
の濃度をベース領域の濃度よりもわずかに高くし、その
深さを１μｍよりも浅くし得るようにする。
半導体表面の金属化はＰ ｔ ／ Ｔ ｉ ／ Ｗ ／
Ａ Ｉ合金とし得るようにする。
Ａ Ｉ合金とし得るようにする。
また、本発明ＮＰＮダーリントン装置の製造方法は駆動
トランジスタと、最終段トランジスタと、スピードアッ
プダイオード型のトランジスタとを具える型のＮＰＮダ
ーリントン装置を製造するに当たり、Ｎ十形の基板にＮ
−形の層をエピタキシャル成長させる工程と、Ｐ形ドー
プ材を７−８・１０′４原子／ ｃｍ ２の濃度でイオ
ン注入し次いで拡散して前記トランジスタのＰ十形のベ
ース領域を形成する工程と、Ｎ形のドープ材により前記
トランジスタのエミッタ領域を形成し、この際トランジ
スタのエミッタは濃度４−５・１０１３原子／ ｃｍ
”で砒素イオン注入を行い次いで拡散して形成する工程
と、Ｐｔ／Ｔｉ／Ｗ／Ａｌ合金により半導体表面を金属
化する工程とを具えることを特徴とする。
トランジスタと、最終段トランジスタと、スピードアッ
プダイオード型のトランジスタとを具える型のＮＰＮダ
ーリントン装置を製造するに当たり、Ｎ十形の基板にＮ
−形の層をエピタキシャル成長させる工程と、Ｐ形ドー
プ材を７−８・１０′４原子／ ｃｍ ２の濃度でイオ
ン注入し次いで拡散して前記トランジスタのＰ十形のベ
ース領域を形成する工程と、Ｎ形のドープ材により前記
トランジスタのエミッタ領域を形成し、この際トランジ
スタのエミッタは濃度４−５・１０１３原子／ ｃｍ
”で砒素イオン注入を行い次いで拡散して形成する工程
と、Ｐｔ／Ｔｉ／Ｗ／Ａｌ合金により半導体表面を金属
化する工程とを具えることを特徴とする。
更に、本発明ＰＮＰダーリントン装置の製造方法は駆動
トランジスタと、最終段トランジスタと、スピードアッ
プダイオード型のトランジスタとを具える型のＰＮＰダ
ーリントン装置を製造するに当たり、Ｐ形の基板にＰ−
形の層をエピタキシャル成長させる工程と、Ｎ形ドープ
材を４−６・１０”原子／ｃＩ１１２の濃度でイオン注
入し次いで拡散して前記トランジスタのベース領域を形
成する工程と、Ｐ形のドープ材により前記トランジスタ
のエミッタ領域を形成し、この際トランジスタのエミッ
タは３−６・１０１３原子／ ｃｍ ２の濃度で硼素イ
オン注入を行い次いで拡散して形成する工程と、Ｐ ｔ
／ Ｔ ｉ ／ Ｗ ／Ａｔ合金により半導体表面を
金属化する工程とを具えることを特徴とする 特に、本発明によれば、トランジスタ（Ｔ １ ）、（
Ｔ２）および（Ｔ３）のベース領域を一回の工程で製造
することができる。
トランジスタと、最終段トランジスタと、スピードアッ
プダイオード型のトランジスタとを具える型のＰＮＰダ
ーリントン装置を製造するに当たり、Ｐ形の基板にＰ−
形の層をエピタキシャル成長させる工程と、Ｎ形ドープ
材を４−６・１０”原子／ｃＩ１１２の濃度でイオン注
入し次いで拡散して前記トランジスタのベース領域を形
成する工程と、Ｐ形のドープ材により前記トランジスタ
のエミッタ領域を形成し、この際トランジスタのエミッ
タは３−６・１０１３原子／ ｃｍ ２の濃度で硼素イ
オン注入を行い次いで拡散して形成する工程と、Ｐ ｔ
／ Ｔ ｉ ／ Ｗ ／Ａｔ合金により半導体表面を
金属化する工程とを具えることを特徴とする 特に、本発明によれば、トランジスタ（Ｔ １ ）、（
Ｔ２）および（Ｔ３）のベース領域を一回の工程で製造
することができる。
また、ベースおよびエミッタの形成にイオン注入を用い
ることができるため、トランジスタＴ３の利得を極めて
均一とすることができる。
ることができるため、トランジスタＴ３の利得を極めて
均一とすることができる。
上述したようにイオン注入を用い得るため、金属イオン
が存在しない場合でも装置の寿命を増大することができ
る。
が存在しない場合でも装置の寿命を増大することができ
る。
（実施例）
図面につき本発明の詳細な説明する。
第３図の既知のダーリントン装置を製造する方法は、次
の工程を具える。
の工程を具える。
・固体源、即ち、注入硼素を用いほぼ１０１５原子／
ｃｍ ”の濃度でＮ形基板上にトランジスタＴ１および
Ｔ２のＰチャネルトランジスタＰ十形ベースを拡散して
トランジスタＴＩおよびＴ２のベースよりも深いベース
を得るようにする。
ｃｍ ”の濃度でＮ形基板上にトランジスタＴ１および
Ｔ２のＰチャネルトランジスタＰ十形ベースを拡散して
トランジスタＴＩおよびＴ２のベースよりも深いベース
を得るようにする。
・トランジスタＴＩ、Ｔ２およびＴ３に対しＮ＋エミッ
タ領域を同時に形成する。
タ領域を同時に形成する。
Ｐ＋領域およびＰ＋＋領域間のドーピング差はトランジ
スタＴＩおよびＴ２のエミッタ間の差（く５μｍ）およ
びトランジスタＴ３のエミッタ間の深さの差（〈１μｍ
）をとなる。かようにして０．０１−０．０２利得範囲
を有するトランジスタＴ３を得ることができる。
スタＴＩおよびＴ２のエミッタ間の差（く５μｍ）およ
びトランジスタＴ３のエミッタ間の深さの差（〈１μｍ
）をとなる。かようにして０．０１−０．０２利得範囲
を有するトランジスタＴ３を得ることができる。
第４図のダーリントン構体は本発明ＮＰＮダーリントン
装置に関するものである。このダーリントン構体はトラ
ンジスタＴ２と共通のベースとして作用するとともにド
ーピング濃度および厚さが著しく制限された領域５にス
ピードアップトランジスタＴ３のエミッタ領域４を形成
するようにしたプレーナ技術によって形成する。特にト
ランジスタＴ１のベース領域６および領域５はそのドー
ピング材の表面濃度をほぼ１０′８原子／ ｃｍ ’と
し、深さをほぼ１０μｍとするが、トランジスタＴ３の
エミッタ領域４のドーピング材の濃度はベースのドーピ
ング材の濃度よりも僅かだけ高くし、その深さは１μｍ
だけ浅くなるようにする。
装置に関するものである。このダーリントン構体はトラ
ンジスタＴ２と共通のベースとして作用するとともにド
ーピング濃度および厚さが著しく制限された領域５にス
ピードアップトランジスタＴ３のエミッタ領域４を形成
するようにしたプレーナ技術によって形成する。特にト
ランジスタＴ１のベース領域６および領域５はそのドー
ピング材の表面濃度をほぼ１０′８原子／ ｃｍ ’と
し、深さをほぼ１０μｍとするが、トランジスタＴ３の
エミッタ領域４のドーピング材の濃度はベースのドーピ
ング材の濃度よりも僅かだけ高くし、その深さは１μｍ
だけ浅くなるようにする。
半導体表面の金属化はＰｔ／Ｔｉ／Ｗ／Ａｌ合金によっ
て行い、ＡＩのスパイクがトランジスタＴ３のエミッタ
およびベースを短絡するのを防止し得るようにする か
ようにして、トランジスタＴ３の利得をエミッタのドー
ピング材の低濃度のために０．０００２〜０．００１の
範囲内で著しく低くし、従って、効率を著しく低（する
。
て行い、ＡＩのスパイクがトランジスタＴ３のエミッタ
およびベースを短絡するのを防止し得るようにする か
ようにして、トランジスタＴ３の利得をエミッタのドー
ピング材の低濃度のために０．０００２〜０．００１の
範囲内で著しく低くし、従って、効率を著しく低（する
。
第４図の構体は次の順次の工程を具える処理によって得
ることができる。
ることができる。
・Ｎ十形の基板上にＮ−形の層をエピタキシャル成長さ
せる。
せる。
・このＮ−形の層に、硼素を７．８．１０１４原子／
ｃｍ ２の濃度でイオン注入し、次いで８時間に亘り１
２００°Ｃの温度で拡散し、はぼ１０１３原子／ ｃｍ
３の表面濃度で深さがほぼ１０μｍのベース領域が得
られるようにしてトランジスタＴＩ、Ｔ２およびＴ３の
Ｐ＋ベース領域を形成する。
ｃｍ ２の濃度でイオン注入し、次いで８時間に亘り１
２００°Ｃの温度で拡散し、はぼ１０１３原子／ ｃｍ
３の表面濃度で深さがほぼ１０μｍのベース領域が得
られるようにしてトランジスタＴＩ、Ｔ２およびＴ３の
Ｐ＋ベース領域を形成する。
・トランジスタＴＩ、Ｔ２およびＴ３のエミッタ領域８
．９および４を形成し、この際、トランジスタＴ３のエ
ミッタは砒素を４．５・１０′３原子／ ｃｍ ２でイ
オン注入し、次いで２０分に亘り１１００’Ｃの温度で
拡散して濃度が上述したベースの表面濃度よりも僅かに
高く、深さが１μｍのエミッタ領域が得られるようにし
て形成し、 表面部分（第４図に０で示す部分）を酸化してその酸化
物に接点用の窓を開け、 ・表面部分をＰ ｔ ／ Ｔ ｉ ／ Ｗ ／ Ａ １
合金によって金属化する。
．９および４を形成し、この際、トランジスタＴ３のエ
ミッタは砒素を４．５・１０′３原子／ ｃｍ ２でイ
オン注入し、次いで２０分に亘り１１００’Ｃの温度で
拡散して濃度が上述したベースの表面濃度よりも僅かに
高く、深さが１μｍのエミッタ領域が得られるようにし
て形成し、 表面部分（第４図に０で示す部分）を酸化してその酸化
物に接点用の窓を開け、 ・表面部分をＰ ｔ ／ Ｔ ｉ ／ Ｗ ／ Ａ １
合金によって金属化する。
上述した所から明らかなように、本発明方法はトランジ
スタＴ２と同一のベースにトランジスタＴ３のエミッタ
を形成し、これによりベースを形成する単一処理と同一
処理を用いてトランジスタＴ３に対する高い濃度のベー
スを形成する工程を除去することができる。
スタＴ２と同一のベースにトランジスタＴ３のエミッタ
を形成し、これによりベースを形成する単一処理と同一
処理を用いてトランジスタＴ３に対する高い濃度のベー
スを形成する工程を除去することができる。
上述した所では単一段のＮＰＮダーリントン構体を“プ
レーナ゛°技術によって形成する場合について説明した
。しかし、本発明はこれに限定する事なく、種々に変形
して多重段のダーリントン装置に適用することができ、
またこれらダーリントン構体ヲ’“エピベースパおよび
“′マルチーエピメサ”′技術によって形成することが
できる。
レーナ゛°技術によって形成する場合について説明した
。しかし、本発明はこれに限定する事なく、種々に変形
して多重段のダーリントン装置に適用することができ、
またこれらダーリントン構体ヲ’“エピベースパおよび
“′マルチーエピメサ”′技術によって形成することが
できる。
また、本発明をＰＮＰダーリントン構体に適用すること
もでき、この場合にはダーリントン構体を構成する工程
は次に示すように要約することができる。
もでき、この場合にはダーリントン構体を構成する工程
は次に示すように要約することができる。
・Ｐ形の基板にＰ−形の層をエピタキシャル成長させる
。
。
・Ｎ形のドープ材（例えば燐）を５・１０’“原子／ｃ
ｍ”の濃度でイオン注入し、次いで６時間に亘り１２０
０°Ｃの温度で拡散してトランジスタＴ１、Ｔ２および
Ｔ３のベースを形成する。
ｍ”の濃度でイオン注入し、次いで６時間に亘り１２０
０°Ｃの温度で拡散してトランジスタＴ１、Ｔ２および
Ｔ３のベースを形成する。
・Ｐ形のドープ材（例えば硼素）によりトランジスタＴ
１、Ｔ２およびＴ３のエミッタを形成し、この際硼素を
４−５・１０１３原子／ ｃｍ ”の濃度でイオン注入
し、次いで２０分に亘り１１００″Ｃの温度で拡散して
形成し得るようにする。
１、Ｔ２およびＴ３のエミッタを形成し、この際硼素を
４−５・１０１３原子／ ｃｍ ”の濃度でイオン注入
し、次いで２０分に亘り１１００″Ｃの温度で拡散して
形成し得るようにする。
第１図および第２図はダーリントン構体の代表的な回路
構成を示す回路図、 第３図は既知の技術により形成されるスピードアップト
ランジスタの構成を示す断面図、第４図は本発明により
形成されるスピードアンプトランジスタの構成を示す断
面図である。 Ｔ１、Ｔ２、Ｔ３・・・トランジスタ Ｅ１、Ｂ２およびＢ３・・・エミッタ Ｂ１、Ｂ２３・・・ベース ４．８．９・・・エミ・ンタ令買域 ５・・・共通ベース領域 ６・・・ベース領域
構成を示す回路図、 第３図は既知の技術により形成されるスピードアップト
ランジスタの構成を示す断面図、第４図は本発明により
形成されるスピードアンプトランジスタの構成を示す断
面図である。 Ｔ１、Ｔ２、Ｔ３・・・トランジスタ Ｅ１、Ｂ２およびＢ３・・・エミッタ Ｂ１、Ｂ２３・・・ベース ４．８．９・・・エミ・ンタ令買域 ５・・・共通ベース領域 ６・・・ベース領域
Claims (1)
- 【特許請求の範囲】 １、駆動トランジスタ（Ｔ１）と、最終段トランジスタ
（Ｔ２）と、スピードアップダイオード型のトランジス
タ（Ｔ３）とを具え、このトランジスタ（Ｔ３）のエミ
ッタ領域を前記最終段トランジスタ（Ｔ２）のベース領
域内に位置させると共にそのドープ濃度および厚さを充
分に規制するようにしたことを特徴とするダーリントン
装置。 ２、前記トランジスタ（Ｔ１）、（Ｔ２）および（Ｔ３
）のベース領域はそのドープ材の表面濃度を１０＾１＾
３原子／ｃｍ＾３とし、深さをほぼ１０μｍとし、前記
トランジスタ（Ｔ３）のエミッタ領域はそのドープ材の
濃度をベース領域の濃度よりもわずかに高くし、その深
さを１μｍよりもあさくするようにしたことを特徴とす
る請求項１に記載のダーリントン装置。 ３、半導体表面の金属化はｐｔ／Ｔｉ／Ｗ／Ａｌ合金と
したことを特徴とする請求項１に記載のダーリントン装
置。 ４、駆動トランジスタ（Ｔ１）と、最終段トランジスタ
（Ｔ２）と、スピードアップダイオード型のトランジス
タ（Ｔ３）とを具える型のＮＰＮダーリントン装置を製
造するに当たり、Ｎ＋形の基板にＮ−形の層をエピタキ
シャル成長させる工程と、Ｐ形ドープ材を ７−８・１０＾１＾４原子／ｃｍ＾２の濃度でイオン注
入し次いで拡散して前記トランジスタ（Ｔ１）、 （Ｔ２）および（Ｔ３）のＰ＋形のベース領域を形成す
る工程と、Ｎ形のドープ材により前記トランジスタ（Ｔ
１）、（Ｔ２）および（Ｔ３）のエミッタ領域を形成し
、この際トランジスタ（Ｔ３）のエミッタは濃度 ４−５・１０＾１＾３原子／ｃｍ＾２で砒素イオン注入
を行い次いで拡散して形成する工程と、ｐｔ／Ｔｉ／Ｗ
／Ａｌ合金により半導体表面を金属化する工程とを具え
ることを特徴とするＮＰＮダーリントン装置の製造方法
。 ５、駆動トランジスタ（Ｔ１）と、最終段トランジスタ
（Ｔ２）と、スピードアップダイオード型のトランジス
タ（Ｔ３）とを具える型のＰＮＰダーリントン装置を製
造するに当たり、Ｐ形の基板にＰ−形の層をエピタキシ
ャル成長させる工程と、Ｎ形ドープ材を ４−６・１０＾１＾４原子／ｃｍ＾２の濃度でイオン注
入し次いで拡散して前記トランジスタ（Ｔ１）、 （Ｔ２）および（Ｔ３）のベース領域を形成する工程と
、Ｐ形のドープ材により前記トランジスタ（Ｔ１）、（
Ｔ２）および（Ｔ３）のエミッタ領域を形成し、この際
トランジスタ（Ｔ３）のエミッタは３−６・１０＾１＾
３原子／ｃｍ＾２の濃度で硼素イオン注入を行い次いで
拡散して形成する工程と、Ｐｔ／Ｔｉ／Ｗ／Ａｌ合金に
より半導体表面を金属化する工程とを具えることを特徴
とするＰＮＰダーリントン装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT6621A/88 | 1988-10-28 | ||
| IT8806621A IT1230025B (it) | 1988-10-28 | 1988-10-28 | Dispositivo darlington con transistore di estrazione ed emettitore ultraleggero e relativo procedimento di fabbricazione |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02170568A true JPH02170568A (ja) | 1990-07-02 |
Family
ID=11121535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1280003A Pending JPH02170568A (ja) | 1988-10-28 | 1989-10-30 | ダーリントン装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5083182A (ja) |
| EP (1) | EP0366213B1 (ja) |
| JP (1) | JPH02170568A (ja) |
| DE (1) | DE68918390T2 (ja) |
| IT (1) | IT1230025B (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012085676A1 (en) * | 2010-12-20 | 2012-06-28 | Diodes Zetex Semiconductors Limited | Reduction of stored charge in the base region of a bipolar transistor to improve switching speed |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62274624A (ja) * | 1986-05-22 | 1987-11-28 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS63157462A (ja) * | 1986-12-20 | 1988-06-30 | Toshiba Corp | 半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1558281A (en) * | 1975-07-31 | 1979-12-19 | Tokyo Shibaura Electric Co | Semiconductor device and logic circuit constituted by the semiconductor device |
| FR2377706A1 (fr) * | 1977-01-12 | 1978-08-11 | Radiotechnique Compelec | Dispositif semi-conducteur integre du type darlington et son procede de fabrication |
| US4159915A (en) * | 1977-10-25 | 1979-07-03 | International Business Machines Corporation | Method for fabrication vertical NPN and PNP structures utilizing ion-implantation |
| JPS6070756A (ja) * | 1983-09-26 | 1985-04-22 | Nec Corp | モノリシツクダ−リントントランジスタ |
-
1988
- 1988-10-28 IT IT8806621A patent/IT1230025B/it active
-
1989
- 1989-10-24 US US07/425,981 patent/US5083182A/en not_active Expired - Lifetime
- 1989-10-26 DE DE68918390T patent/DE68918390T2/de not_active Expired - Fee Related
- 1989-10-26 EP EP89202707A patent/EP0366213B1/en not_active Expired - Lifetime
- 1989-10-30 JP JP1280003A patent/JPH02170568A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62274624A (ja) * | 1986-05-22 | 1987-11-28 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS63157462A (ja) * | 1986-12-20 | 1988-06-30 | Toshiba Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE68918390T2 (de) | 1995-03-02 |
| IT8806621A0 (it) | 1988-10-28 |
| US5083182A (en) | 1992-01-21 |
| EP0366213A1 (en) | 1990-05-02 |
| EP0366213B1 (en) | 1994-09-21 |
| DE68918390D1 (de) | 1994-10-27 |
| IT1230025B (it) | 1991-09-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5679587A (en) | Method of fabricating an integrated circuit with vertical bipolar power transistors and isolated lateral bipolar control transistors | |
| GB1498531A (en) | Semiconductor integrated injection logic cell | |
| US3880676A (en) | Method of making a semiconductor device | |
| JP2001326353A (ja) | 半導体装置 | |
| US4178190A (en) | Method of making a bipolar transistor with high-low emitter impurity concentration | |
| EP0233202A1 (en) | MANUFACTURE OF A SEMICONDUCTOR DEVICE WITH BURIAL OXIDE. | |
| US5302848A (en) | Integrated circuit with complementary junction-isolated bipolar transistors | |
| US5065214A (en) | Integrated circuit with complementary junction-isolated bipolar transistors | |
| US5254486A (en) | Method for forming PNP and NPN bipolar transistors in the same substrate | |
| JPH09186171A (ja) | バイポーラトランジスタの製造方法 | |
| JPH02170568A (ja) | ダーリントン装置 | |
| US4136353A (en) | Bipolar transistor with high-low emitter impurity concentration | |
| WO1997017726A1 (en) | Low collector resistance bipolar transistor compatible with high voltage integrated circuits | |
| US5529939A (en) | Method of making an integrated circuit with complementary isolated bipolar transistors | |
| US5759902A (en) | Method of making an integrated circuit with complementary junction-isolated bipolar transistors | |
| US6093955A (en) | Power semiconductor device | |
| EP0562217B1 (en) | Lateral bipolar transistor with a low current leakage toward the substrate, corresponding integrated circuit and method of making such an integrated circuit | |
| JPS63314866A (ja) | バイボ−ラ・トランジスタ | |
| JPS63209124A (ja) | 半導体装置の製造方法 | |
| JP2881833B2 (ja) | 半導体装置の製造方法 | |
| JP2943280B2 (ja) | 半導体装置の製造方法 | |
| JPH04233737A (ja) | トランジスタの製造方法 | |
| JPH02189932A (ja) | 集積化ｐｎｐダーリントン装置 | |
| JP2000183073A (ja) | バイポーラトランジスタを含む半導体装置 | |
| JPH07183308A (ja) | 縦型バイポーラトランジスタの製造方法 |