JPH02172097A - メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリに関し、特にメモリデツプ内に多段のレ
ジスタもしくはラッチを設けることによりメモリサイク
ルタイムを短くし、複数のメモリ読み出し／書き込みを
同時に複数処理するメモリに関する。

〔従来の技術〕

メモリチップにパイプラインレジスタ（もしくはラッチ
）を設け、チップ内において処理中の読み出し／書き込
みリクエストとは別に、相前後して発せられた読み出し
／書き込みリクエストのアドレス／書き込みデータ／読
み出しデータ等を保持する半導体メモリが開発され、レ
ジスタ付ＳＲＡＭあるいはパイプラインＳＲＡＭと呼ば
れている。

ここで半導体メモリにおけるパイプライン動作とは、読
み出し／書き込みリフニス）・の処理の過程を複数の独
立動作可能な小さな処理（以降ステージと呼ぶ）に分割
し、流れ作業的に複数のメモリリクエストを処理してい
くことを意味する。

他方、パイプライン化されていない半導体メモリとは、
読み出し／書き込みリクエストを一つ処理完了するごと
に、次のリクエストを受理可能な状態になることを基本
とする半導体メモリである。すなわちパイプライン化さ
れていない半導体メモリでは、メモリに読み出し／書き
込みリクエストを投入してから処理が完了するまでの時
間（以降メモリアクセスタイムと呼ぶ）と、メモリに読
み出し／書き込みリクエストを投入することが出来る時
間間隔（以降メモリサイクルタイムと呼ぶ）がほぼ等し
い。

パイプラインメモリはメモリサイクルタイムがメモリア
クセスタイムよりも短く、スループットがパイプライン
化されていないメモリよりも大きいことを特徴とする特 例えばＡＭＤ社のＡＭ９１５１はメモリからの読み出し
データの出力段にラッチを設け、あるメモリ読み出しリ
クエストの処理結果であるデータをチップ外に出力中に
、後続する読み出し／書き込みリクエストを同時処理す
る。また、ＧｉｇａＢｉｔ。

Ｌｏｇｉｃ社の１２ＧＯ１４は入力レジスタと出力レジ
スタを持ち、パイプライン動作が可能である。

また、この考え方をより発展させたものとしては特許出
願公開公報昭６１−１４８６９２にアドレスデコーダ・
ドライバとメモリセルアレイの間にも一時記憶をもち、
アドレスデコーダ・ドライバとメモリセルアレイでの処
理をそれぞれ独立に動作可能なステージとしたものが示
されている。

しかしながら、かかるパイプラインメモリはパイプライ
ン化した各ステージを同期させて動作させることを特徴
とし、同期をとることはアクセスタイム増加の問題を招
く。また、この同期信号は半導体メモリの外部から供給
する必要があり（通常クロックが用いられる）、システ
ムに組み込まれる全メモリチップに同期信号を供給する
ことは装置全体のコスト、消費電力を増加させる。さら
に、従来の非同期にメモリアクセス・サイクルを開始で
きるパイプライン化されていないメモリとの互換性の問
題も残る。以下、アクセスタイム増加の間組点についで
具体的に説明する。

パイプライン化と同期が招くアクセスタイム増加の問題
は、パイプラインを構成する各ステージの処理時間を、
互いに全く等しい時間にすることが困難であることに起
因する。例えば処理時間２０ｎｓを要する第１のステー
ジと、処理時間Ｉｏｎｓを要する第２のステージによっ
てパイプラインが構成される場合、最小サイクル・タイ
ムは２０　ｎｓ　（最大処理時間を要する第１のステー
ジの処理時間）、同期信号も２０ｎｓ毎に与えることに
なる。ここでアクセス・タイムはパイプラインが２段な
ので４０　ｎｓ　（２０ｎｓＸ　２　）となり、パイプ
ライン化しなければ３０ｎｓですむアクセス・タイムが
、パイプライン化して同期信号を与えることにより、１
Ｑｎｓｅｃ遅くなることになる。

このような問題を解決したものとして、本発明と同一発
明者による特許出願公開公報昭６２−２９５４８４があ
る。その概略を図面を参照しながら説明する。第５図は
、上記、特許出願公開公報６２−２９５４８４の一実施
例の構成を示すブロック図であり、第６図はそのタイミ
ングチャートの一部である。この例ではアドレスデコー
ダのステージにり、の時間を要し、メモリセルアレイ読
みだしのステージにＤ２の時間がかかり、ＤｌくＤ２で
あるが、遅い方のメモリセルアレイ読みだしのステージ
に制限されてアクセスタイムがＤ２の２倍になるような
ことにはならず、Ｄ、＋Ｄ２ですんでいる。

〔発明が解決しようとする課題〕 しかしながら、上記、特許出願公開公報昭６２−２９５
４８４の発明に係わるパイプラインメモリを同期回路に
よってアクセスしようとすると以下に述べるような問題
が生じる。

同期回路は、クロックによって制御されている。同期回
路をデバッグするときには一般にタロツクの周波数を下
げて行なう。極端な場合には手操作でクロックをＩＴず
つ進めながらデバッグすることもある。

第７図に設計されたクロック周波数で動作させた場合と
このクロック周波数を落して動作させた場合のタイミン
グチャートを示す。

第７図（ａ）は、設計されたタロツク周波数で動作して
いる場合のタイミングチャートである。

図には示していないが、同期回路はクロックに同期して
アドレスを出力する。アドレスを出力したクロックの立
ち上がりエツジから２つ目のクロックの立ち上がりエツ
ジに同期して読みだしデータの取り込みを行なう。アク
セス開始のエツジからデータ取り込みのエツジまでの時
間は、クロックの繰り返し周期をＴとすると、２Ｔであ
る。

クロックの周波数は、この２Ｔの時間内にパイプライン
メモリのアクセスタイムＤ１＋Ｄ２が含まれ、データが
２Ｔ後に取り込めるように設計されている。

また、先行するメモリアクセスを実行中につぎのメモリ
アクセスを発行するように設計されている。すなわち、
先行するメモリアクセスを開始したクロックの立ち上が
りエツジの次のタロツクの立ち上がりエツジに同期して
次のメモリアクセスを発行し、メモリアドレスを出力す
る。以下にその動作を説明する。

同期回路が時刻１１でクロックの立ち上がりに同期して
アドレスＡ！を出力すると図には示していない制御回路
によってスタート信号５ＴＡＲＴが生成され、パイプラ
インメモリの当該端子に加えられる。

この信号によってパイプラインメモリはメモリサイクル
を開始し、第６図のように動作して、アクセスタイムＤ
ｉ　＋Ｄ２を経てＡ／読みだしデータを出力データレジ
スタ１１５の出力ピンＤ　ＯＵ　Ｔ　Ｏ〜Ｄ　ＯＵ　Ｔ
　ｋに出力する。このＡ／読みだしデータは、時刻ｔ３
でクロックの立ち上がりに同期して同期回路に取り込ま
れる。

また、同期回路は時刻ｔ２でクロックの立ち上がりに同
期してアドレスＡ、ｎを出力して２つ目のメモリアクセ
スを開始する。このメモリアクセスも第６図のように動
作して、アクセスタイムＤ１＋Ｄ２を経てＡｆｆｉ読み
だしデータを出力ピンＤＯＵＴｏ〜ＤＯＵＴｋに出力す
る。このへ〇読みだしデータは、時刻ｔ４でタロツクの
立ち上がりに同期して同期回路に取り込まれる。

パイプラインメモリはこのように動作して同期回路には
、Ａｉ！読みだしデータとＡ１読みだしデータが第７図
（ａ）の取り込みデータに示すように、順に取り込まれ
る。ただし、ｄはクロックの立ち上がりからみた取り込
みデータの遅延時間である。

一方、第７図（ｂ）はクロック周波数が１／２になった
場合のタイミングチャートである。

クロック周波数が１７２になったのでアドレスＡ、の読
みだしは時刻ｔ２の時点では完了しているが、Ａ！読み
だしデータの取り込みタイミングはクロックの立ち上が
りに同期した時刻ｔ３である。ところが、時刻ｔ２でク
ロックの立ち上がりに同期してアドレスＡ、に対する読
みだしアクセスが起動され、アクセスタイムＤ１＋Ｄ２
を経て、Ａ、Ｒ読みだしデータが出力データレジスタ１
１５の出力ピンＤＯＵＴｏ〜ＤＯＵＴｋに得られる。

いま、クロックの周波数が１７２になったので、Ａ　／
　ＫＷみだしデータの取り込みタイミングである時刻ｔ
３になる前に出力データレジスタ１５にあったＡＩ！読
みだしデータを壊してしまう。そのため、Ａ／読みだし
データを取り込むべき時刻ｔ３にはＡ０読みだしデータ
が収り込まれてしまつ。

言い替えると、特許出願公開公報昭６２−２９５４８４
の発明にかかるパイプラインメモリを同期回路がアクセ
スする場合には、クロック周波数に下限が存在し、下限
の周波数よりも低い周波数ではアクセスできないという
ことである。

本発明の目的は、同期回路によるアクセスに対して下限
周波数が存在せず、かつアクセスタイムがパイプライン
のステージのうちで処理時間の大きなものの２倍以下に
おさまる高速なパイプラインメモリを実現することにあ
る。

〔課題を解決するための手段〕

本発明によるメモリは、アドレス信号を入力する入力回
路と、アドレスデコーダ・ドライバと、メモリセルアレ
イと、センスアンプと、メモリ読み出し結果を出力する
出力回路と、読み出し／書き込み制御回路とを備えるメ
モリにおいて、上記入力回路の出力を記憶してアドレス
デコーダ・ドライバに入力する第１の一時記憶と、アド
レスデコーダ・ドライバの出力であるデコードされたア
ドレスを記憶してメモリセルアレイに入力する第２の一
時記憶と、メモリセルアレイの出力を取り込んで増幅す
るセンスアンプがら出力されるメモリ読み出し結果を記
憶して出力回路に入力する２つの第３の一時記憶とを設
け、 先行するメモリアクセスサイクルとは非同期に入力され
る処理開始信号が入力されると、まず上記第１の一時記
憶にアドレス入力回路の出力をラッチし、次にアドレス
デコーダ・ドライバでの処理が確定するのと等しい遅延
時間を経過した後に」−記憶２の一時記憶にデコードさ
れたアドレスをラッチし、次にメモリセルアレイからの
読みだし処理が確定し、センスアンプでの処理が確定す
るのと等しい遅延時間を経過した後に、２つの上記第３
の一時記憶のうち、現メモリアクセスに先行する上記先
行メモリアクセスによる読みだしデータをラッチした方
の一時記憶ではない方にセンスアンプの出力をラッチし
、取り出し制御信号が入力されるたびに２つの上記第３
の一時記憶の出力を交互に切り換えて選択し出力回路を
経てメモリ読み出し結果を出力することにより、メモリ
読み出しを非同期に開始、かつ同時に複数処理すること
を特徴とする。

〔実施例〕

以下、図面を参照しながら本発明の実施例について説明
する。

第１図は本発明の一実施例を示す半導体メモリのブロッ
ク図である。

図において、１〜４．７〜１０．１５０．１５１はパイ
プライン方式の採用に伴なって導入されたレジスタであ
りラッチで代用してもよい。

１〜４は入力レジスタ群を構成し、チップ外からの入力
を受は取る。行アドレス入力レジスタ１は行アドレス入
力端子信号ＣＡ、〜ＣＡ　ｌを、列アドレス入力レジス
タ２は列アドレス入力端子信号ＲＡ　Ｏ”　ＲＡ　＋を
、書き込みデータ入力レジスタ３は書き込みデータ入力
端子信号ＤＩＮｏ〜ＤＩＮｋを、制御信号入力レジスタ
４は゛書き込み可″入力端子信号Ｔπ）、スタート信号
５ＴＡＲＴ入力時にそれぞれ受は取る。

行アドレスデコーダ５は行アドレス入力レジスタ１に接
続される。また、列アドレスデコーダは列アドレス入力
レジスタ２に接続される。

７〜１０はメモリチップ内の処理途中に設置したパイプ
ラインレジスタ群である。本実施例では行アドレスデコ
ーダ５および列アドレスデコーダ６とメモリセルアレイ
１３との間に設置しているが、行アドレスデコーダ５及
び列アドレスデコーダ６それぞれを２段階に分けてその
間に設置してもかまわない。また、これらのパイプライ
ンレジスタ７〜１０のそれぞれを複数段の構成としても
かまわない。７〜１０の各パイプラインレジスタには、
スタート信号５ＴＡＲＴ入力後、Ｄ、の遅延時間を経て
データ取り込み信号が印加される。

メモリセルアレイ１３は多数のスタティク型メモリセル
をアレイ上に構成したものである。

書き込み回路１１はメモリセルアレイ１３への書き込み
を行う。

読み出し／書き込み制御回路１２は制御信号入力レジス
タ４と制御信号レジスタ１０を介して受は取った゛書き
込み可信号Ｗ　Ｅ　”に従い、読み出し可信号ＲＥを作
成してセンスアンプ１４に、また書き込み可信号ＷＥを
作成して書き込み回路１１に送出する。

センスアンプ１４はメモリセルアレイ１３から読み出さ
れた微弱な信号を検知してメモリ読み出し結果を確定さ
せる。

出力データレジスタ１５０および出力データレジスタ１
５１はセンスアンプ１４からメモリ読み出し結果を受は
収り、データ取り込み信号に従って記憶する。このデー
タ取り込み信号は、スタート信号５ＴＡＲＴ入力後、Ｄ
１＋Ｄ２の遅延時間を経て切り替え回路２０を介して印
加される。

遅延回路１６は、アドレスデコードに要する遅延時間＋
パイプラインレジスタのセットアツプタイムに等しい遅
延時間Ｄ１を持つ遅延回路であり、スタート信号５ＴＡ
ＲＴが入力されると遅延時間Ｄｌ後に、７．８．９およ
び１０の各パイプラインレジスタに取り込み信号を供給
し、また、遅延回路１７の入力信号としても供給される
。

遅延回路１７は、メモリセルアクセスとセンスに要する
遅延時間＋パイプラインレジスタのセットアツプタイム
に等しい遅延時間Ｄ２を持つ遅延回路であり、遅延回路
１６の出力信号が入力されると、遅延時間Ｄ２後に、切
り替え回路２０および遅延回路１８にその出力信号を与
える。

遅延回路１８は、遅延時間Ｄ１および遅延時間Ｄ２のう
ちで長い方の遅延時間からフリップフロップ１つの動作
時間を引いた時間よりも充分短い遅延時間Ｄ３を持つ遅
延回路であり、遅延回路１７の出力信号が入力されると
、遅延時間Ｄ３後にフリップフロップ１つにその出力信
号を与える。

フリップフロップ１９はＴ型フリップフロップで、遅延
回路１８によって与えられる入力信号の立ち上がりに同
期して出力である選択信号５ＥＬＩを反転させる。この
選択信号ＳＥＬ。

は、制御信号として切り替え回路２０に加えられる。

切り替え回路２０はフリップフロップ１つの出力である
選択信号５ＥＬＬによって制御され、出力データレジス
タ１５０および出力データレジスタ１５１のどちらか一
方にデータ取り込み信号を印加する。

フリップフロップ２１はＴ型フリップフロ１．ブで、出
力取り込み完了信号０ＵＴＤＯＮＥの立ち上がりに同期
して出力である選択信号５ＥＬ２を反転させる。この選
択信号５ＥＬ２は、制御信号としてセレクタ２２に加え
られる。

セレクタ２２はフリップフロップ２１の出力である選択
信号５ＥＬ２によって制御され、出力データレジスタ１
５０または出力データレジスタ１５１のうちどちらか一
方を選択して出力する。

出力バッファ２３はセレクタ２２の出力をバッファリン
グして出力端子ＤＯＵＴＯ〜Ｄ　ＯＵ　Ｔ　ｋに送出す
る。

以下に、第１図および本実施例のタイミングチャートで
ある第２図を参照してデータの読み出し操作を説明する
。

データの読み出し操作において、先ず、行アドレス入力
端子信号ＣＡｏ〜ＣＡ　Ｉは、スタート信号５ＴＡＲＴ
の立ち上がりで行アドレス入力レジスタ１に取り込まれ
てその出力となる。他方これと平行して列アドレス入力
端子信号ＲＡＯ〜ＲＡＩもスタート信号５ＴＡＲＴの立
ち上がりで列アドレス入力レジスタ６に収り込まれてそ
の出力となる。

次に行アドレス入力とレジスタ１と列アドレス入力レジ
スタ２の出力は遅延時間ＤＩ−次段のパイプラインレジ
スタのセットアツプタイムを要してアドレスデコードさ
れ、遅延時間ＤＩ後に行選択レジスタ７と列選択レジス
タ８に取り込まれて出力となる。行アドレス入力端子信
号ＣＡ、〜ＣＡＩは行アドレスデコーダ５において、列
アドレス入力端子信号ＲＡｏ〜ＲＡ、は列アドレスデコ
ーダ６においてそれぞれデコードされる。

さらに、行選択レジスタ７と列選択レジスタ８の出力は
遅延時間Ｄ２−次段のパイプラインレジスタのセットア
ツプタイムを要してメモリセルアクセスを行い、メモリ
読み出し信号はセンスアンプ１４でセンスされる。セン
スアンプ１４の出力は遅延時間Ｄ２後に出力データレジ
スタ１５０まなは出力データレジスタ１５１に取り込ま
れてその出力となる。

出力データレジスタ１５０および出力データレジスタ１
５１は、遅延回路１８．フリップフロップ１９および切
り替え回路２０により制御され、交互にセンスアンプ１
４の出力を記憶する。記憶された読みだし結果はセレク
タ２２によりその一方が選択される。セレクタ２２は出
力取り込み完了信号０ＵＴＤＯＮＥとフリップフロップ
２１によって制御されており、出力取り込み完了信号に
従って、出力データレジスタ１５０および出力データレ
ジスタ１５１に記憶された読みだし結果を交互に選択し
出力バッファ２３を介して出力端子ＤＯＵＴＯ〜ＤＯＵ
Ｔｋに出力する。

ここで第２図を用いて、データの読み出し操作における
非同期パイプライン動作を説明する。

行アドレス入力端子信号ＣＡｏ−ＣＡ、および列アドレ
ス入力端子信号ＲＡｏ−ＲＡ、の印加とスタート信号５
ＴＡＲＴによるメモリアクセスの起動間隔（メモリサイ
クルタイム）の最低値は、チップ内の各パイプラインス
テージでの処理遅延時間の最大値により定まる。本実施
例においては、パイプラインステージであるアドレスデ
コード処理遅延よりも、メモリセルアクセスとセンスに
よる処理遅延が長い。従って、メモリセルアクセスとセ
ンスによる遅延時間にパイプラインレジスタのセットア
ツプタイムを加えた遅延時間Ｄ２がメモリサイクルタイ
ムの最低値保証となる。

第２図においては、アドレスＡ／を入力した次サイクル
でアドレスＡ、が印加されている。アドレスＡ７の入力
が先行するアドレスＡ／の入力のデコードと衝突するこ
とは行アドレス入力レジスタ１および列アドレス入力レ
ジスタ２により抑止される。同様にこれらアドレス入力
レジスタの出力がアドレスＡ１となった時点では、すで
にアドレスＡ！に対するデコード結果は行）１！択レジ
スタ７および列選択レジスタ８により保持され、メモリ
セルアクセスが開始されている。

さて、センスアンプ１４はアドレスＡ／のデータ、アド
レスＡ、のデータ、アドレスＡｎのデータの順に出力す
る。遅延回路１８およびフリップフロップ１９の動作に
よって、切り替え回路２０は遅延回路１６および１７に
よって遅らされたスタート信号５ＴＡＲＴ　（第２図の
切り替え回路２０の入力）を出力データレジスタ１５０
および出力データレジスタ１５１に交互に加えるので、
出力データレジスタ１５０はアドレスＡＩのデータ、ア
ドレスＡ７のデータを、出力データレジスタ１５１はア
ドレスＡ１のデータ、アドレスＡ０のデータをそれぞれ
第２図に示すようなタイミングで出力する。

一方、出力取り込み完了信号ｏｕｔｄｏｎｅによりフリ
ップフロップ２１が制御され、選択信号５ＥＬ２が第２
図に示すように変化する。この選択信号５ＥＬ２によっ
てセレクタ２２は出力データレジスタ１５０および出力
データレジスタ１５１の出力を交互に選択し出力バッフ
ァ２３に加えるので、出力端子ＤＯＵＴｏ〜Ｄ　ＯＵ　
Ｔ　ｋには第２図に示すようなタイミングでアドレスＡ
！のデータ、アドレスＡ、のデータ、アドレスＡ。

のデータ、アドレスＡ。のデータの順で出力される。

このタイミング図かられかるように、出力取り込み完了
信号の立ち上がり時点で、出力端子Ｄ　ＯＵ　Ｔ　ｏ〜
ＤＯＵＴｋには所望のアドレスの読みだしデータが確定
しているので、本実施例の半導体メモリをアクセスする
回路は出力取り込み完了信号の立ち上がりに同期して読
みだしデータを取り込むことができる。

本実施例の半導体メモリは第２図に示すように、パイプ
ラインレジスタを境にした第１ステージ（チップ外→ア
ドレス入力レジスタ１，２）、第２ステージ（アドレス
入力レジスタ１，２→アドレスデコーダ５，６→行／列
選択レジスタ７．８）、第３ステージ（行／列選択レジ
スタ７．８→メモリセルアレイ１３→センスアンプ１４
→出力レジスタ１５０．１５１）、第４ステージ（出力
レジスタ１５０，１５１→出力バツフア２３→チツプ外
）は独立に異なるメモリ読み出しリクエストに対するサ
ービスを行うことが可能である。

以上により、メモリアクセスタイムよりも短いメモリサ
イクルタイムで次々とメモリ読み出しを行うことが可能
であり、かつ、メモリアクセスサイクルを先行するリク
エストとは非同期に開始することが可能であることを示
した。

つぎに、第３図を参照しながら同期回路によって本実施
例の半導体メモリを読み出す場合について説明する。

同期回路は第３図に示すように、クロック信号ＣＬＯＣ
Ｋ信号に同期して動作する。すなわち、タロツク信号Ｃ
ＬＯＣＫの立ち上がりに同期してアドレスを出力し、同
じくクロックＣＬＯＣＫの立ち上がりに同期してデータ
を取り込む。そこで、第３図に示すようにクロックＣＬ
　ＯＣＫの立ち上がりに同期してスタート５ＴＡＲＴと
出力取り込み完了信号０ＵＴＤＯＮＥをアドレスととも
に本実施例の半導体メモリに加えると、上に述べたと同
様に動作する。同期回路はＣＬＯＣＫ信号の立ち上がり
に同期してデータを取り込むので第３図の双込データに
示すようにアドレスＡ／。

Ａ、、Ａ、、、Ａｏの順で読みだしデータを取り込むこ
とができる。

つぎに同期回路のクロックＣＬＯＣＫの周波数が１／２
になった場合の動作を第４図を参照しながら説明する。

同期回路はクロックＣＬＯＣＫに同期して動作するので
、アドレス、出力取り込み完了信号○ＵＴＤＯＮＥおよ
びスタート信号５ＴＡＲＴはすべてクロックＣＬＯＣＫ
に同期して遅れる。

第４図に示すように出力データレジスタ１５０はアドレ
スＡ、のデータおよびアドレスＡ、のデータを、出力デ
ータレジスタ１５１はアドレスＡｆｆｉのデータ、オヨ
ビアドレスＡ０のデータをこの順で記憶する。出力取り
込み完了信号０ＵＴＤＯＮＥによって制御されるフリッ
プフロップ２１の出力である選択信号ＳＥＬは図に示す
ように変化するので、セレクタ２２によって出力データ
レジスタ１５０および出力データレジスタ１５１の記憶
するデータが交互に選択されて出力バッファ２３に加え
られ、出力端子ＤＯＵＴｏ〜Ｄ　ＯＵ　Ｔ　ｋには国に
示すようにアドレスＡ／　、　Ａｍ　、　ＡｆｉＡｏの
データが順に出力される。同期回路は、クロックＣＬＯ
ＣＫの立ち上がりに同期してデータを取り込むので、図
の取込データに示すようにアドレスＡ／　、Ａｍ　、Ａ
ｎ、Ａｏのデータが顆に取り込まれる。

書き込みの際の動作は、先に説明した特許出願公開公報
昭６２−２９５４８４に記載された発明と同じなので説
明を省く。

本実施例では、出力の取り込み完了のタイミングで出力
データをつぎのデータに切り変えたが、出力の取り込み
開始のタイミングで取り込むべきデータを出力するよう
にしてもかまわない。

〔発明の効果〕

以上の通り、本発明によるメモリは、パイプライン動作
を行うことによりアクセスタイムよりも短いサイクルで
動作し、かつ、パイプのステージの処理時間が異なって
いる場合にも、パイプライン化しない場合に比べてアク
セスタイムの増加がパイプラインレジスタの動作時間だ
けで済むという特許出願公開公報昭６２−２９５４８４
の発明と同じ効果を発揮する上に、同期回路によってア
クセスされた場合、クロック信号の周波数が１／２以下
になっても、同期回路は正しいデータを取り込むことが
できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
データ読み出し動作時の非同期アクセスのタイミングチ
ャート、第３図はデータ読み出し動作時の同期アクセス
のタイミングチャート、第４図はクロック信号の周波数
が１／２に低下した場合のデータ読み出し動作時の同期
アクセスのタイミングチャート、第５図は従来の非同期
型パイプラインメモリのブロック図、第６図は従来の非
同期型パイプラインメモリの読みだし動作時のタイミン
グチャー１〜、第７図は従来の非同期型パイプラインメ
モリを同期回路によってアクセスした場合の読みだし動
作時のタイミングチャートである。 第１図において、１は行アドレス入力レジスタ、２は列
アドレス入力レジスタ、３は書き込みデータレジスタ、
４は制御信号入力レジスタ、５は行アドレスデコーダ、
６は列アドレスデコーダ、７は行選択レジスタ、８は列
選択レジスタ、９は書き込みデータレジスタ、１０は制
御信号レジスタ、１１は書き込み回路、１２は読み出し
／書き込み制御回路、１３はメモリセルアレイ、１４は
センスアンプ、１５０．１５１は出力データレジスタ、
１６，１７．１８は遅延回路、１つはフリップフロップ
、２０は切り替え回路、２１はフリップフロップ、２２
はセレクタ、２３は出力バッファである。

Claims (4)

【特許請求の範囲】
1. （１）アドレス信号を入力する入力回路と、アドレスデ
   コーダ・ドライバと、メモリセルアレイと、センスアン
   プと、メモリ読み出し結果を出力する出力回路と、読み
   出し／書き込み制御回路とを備えるメモリにおいて、 前記入力回路の出力を記憶して前記アドレスデコーダ・
   ドライバに入力する第１の一時記憶と、前記アドレスデ
   コーダ・ドライバの出力であるデコードされたアドレス
   を記憶してメモリセルアレイに入力する第２の一時記憶
   と、前記メモリセルアレイの出力を取り込んで増幅する
   センスアンプから出力されるメモリ読み出し結果を記憶
   して出力回路に入力する２つの第３の一時記憶とを設け
   、 先行するメモリアクセスサイクルとは非同期に入力され
   る処理開始信号が入力されると、まず前記第１の一時記
   憶に前記入力回路の出力をラッチし、次に前記アドレス
   デコーダ・ドライバでの処理が確定するのと等しい遅延
   時間を経過した後に前記第２の一時記憶にデコードされ
   たアドレスをラッチし、次に前記メモリセルアレイから
   の読みだし処理が確定し、前記センスアンプでの処理が
   確定するのと等しい遅延時間を経過した後に、２つの前
   記第３の一時記憶のうち、現メモリアクセスに先行する
   上記先行メモリアクセスによる読みだしデータをラッチ
   した方の一時記憶ではない方にセンスアンプの出力をラ
   ッチし、取り出し制御信号が入力されるたびに２つの前
   記第３の一時記憶の出力を交互に切り換えて選択し前記
   出力回路を経てメモリ読み出し結果を出力することによ
   り、メモリ読み出しを非同期に開始、かつ同時に複数処
   理することを特徴とするメモリ。
2. （２）第１〜第３の各一時記憶回路は、入力信号を一時
   記憶して出力する機能と、入力信号を記憶することなく
   そのまま通過させる機能とを切り換えて用いることが出
   来るものであることを特徴とする請求項（１）のメモリ
   。
3. （３）アドレス信号を入力する入力回路と、アドレスデ
   コーダ・ドライバと、メモリセルアレイと、センスアン
   プと、メモリ読み出し結果を出力する出力回路と、読み
   出し／書き込み制御回路と、入力回路へ印加されている
   アドレス信号の変化を検出する回路を備えるメモリにお
   いて、前記入力回路の出力を記憶して前記アドレスデコ
   ーダ・ドライバに入力する第１の一時記憶と、前記アド
   レスデコーダ・ドライバの出力であるデコードされたア
   ドレスを記憶してメモリセルアレイに入力する第２の一
   時記憶と、前記メモリセルアレイの出力を取り込んで増
   幅するセンスアンプから出力されるメモリ読み出し結果
   を記憶して出力回路に入力する２つの第３の一時記憶と
   を設け、 前記入力回路へ印加されているアドレス信号の変化を処
   理開始信号とし、先行するメモリサイクルとは非同期に
   メモリ読みだしアクセスサイクルが起動されると、まず
   前記第１の一時記憶に前記入力回路の出力をラッチし、
   次に前記アドレスデコーダ・ドライバでの処理が確定す
   るのと等しい遅延時間を経過した後に前記第２の一時記
   憶にデコードされたアドレスをラッチし、次に前記メモ
   リセルアレイからの読みだし処理が確定し、前記センス
   アンプでの処理が確定するのと等しい遅延時間を経過し
   た後に、２つの前記第３の一時記憶のうち、現メモリア
   クセスに先行する上記先行メモリアクセスによる読みだ
   しデータをラッチした方の一時記憶ではない方にセンス
   アンプの出力をラッチし、取り出し制御信号が入力され
   るたびに２つの前記第３の一時記憶の出力を交互に切り
   換えて選択し、前記出力回路を経てメモリ読み出し結果
   を出力することにより、メモリ読み出しを非同期に開始
   、かつ同時に複数処理することを特徴とするメモリ。
4. （４）第１〜第３の各一時記憶回路は、入力信号を一時
   記憶して出力する機能と、入力信号を記憶することなく
   そのまま通過させる機能とを切り換えて用いることが出
   来るものであることを特徴とする請求項（３）のメモリ
   。