JPH02235291A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH02235291A JPH02235291A JP1055888A JP5588889A JPH02235291A JP H02235291 A JPH02235291 A JP H02235291A JP 1055888 A JP1055888 A JP 1055888A JP 5588889 A JP5588889 A JP 5588889A JP H02235291 A JPH02235291 A JP H02235291A
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- JP
- Japan
- Prior art keywords
- register
- address
- registers
- cell array
- memory
- Prior art date
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- Pending
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- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の概要〕
アクセスサイクルの短縮を図った同期型の半導体記憶装
置に関し、 一層の高速化を図ることを目的とし、 同期型半導体メモリのアドレスデコーダとメモリセルア
レイとの間にレジスタを設け、該アドレスデコーダでア
ドレスのデコードを行ない、そのデコード出力を受けて
該レジスタがメモリセルアレイのワード線、ビット線の
選択を行ない、レジスタが該選択を行なうときアドレス
デコーダは次のアドレスを取込んでデコード動作に入る
ように、これらのアドレスデコーダとレジスタを並行動
作させるように構成する。
置に関し、 一層の高速化を図ることを目的とし、 同期型半導体メモリのアドレスデコーダとメモリセルア
レイとの間にレジスタを設け、該アドレスデコーダでア
ドレスのデコードを行ない、そのデコード出力を受けて
該レジスタがメモリセルアレイのワード線、ビット線の
選択を行ない、レジスタが該選択を行なうときアドレス
デコーダは次のアドレスを取込んでデコード動作に入る
ように、これらのアドレスデコーダとレジスタを並行動
作させるように構成する。
（産業上の利用分野〕
本発明は、゛アクセスサイクルの短縮を図った同期型の
半導体記憶装置に関する． 近年システムの高速化に対応して、使用するメモリのア
クセス速度の高速化が要求されている．高速動作に対し
ては一般的には、メモリデバイスそのものの微細化によ
る対応が採られている．一方、高速アクセスを安定に行
なう方法として、同期型メモリと呼ばれるものがある（
セレフタイムドＲＡＭなどともいう．）本発明はこの同
期型メモリに係るものである． 〔従来の技術〕 従来の同期型メモリの一般的な構成を第３図に示す．１
０はメモリセルアレイ、１２はローデコーダ、１４はコ
ラムデコーダ、１６はセンスアンプ及びライトアンプで
これらの部分２０は非同期型メモリと同じである．同期
型ではこれにレジスタ２２、２４、２６、２８およびパ
ルス発生回路１８を設け、クロックＣＬＫにより動作さ
せる点が異なる． 即ち、非同期型では、読出しを例にすれば、アドレスを
デコーダに与え、デコード出力でワード線、ビット線を
選択し、これらの選択ワード線とビット線との交点のメ
モリセルの記憶データを取出す．この間、動作のタイミ
ングを規定するクロックなどは入っておらず、アドレス
を与えて読出されてきたデータを取出すだけである．こ
れに対し同期型では、クロソクを与えて動作タイミング
を規定する．やはり読出しを例にとると、アドレス八を
与え、クロックＣＬＫでこれをレジスタ２２に取込ませ
、これでロー／コラムデコーダ、メモリセルアレイ、お
よびセンスアンプを逐次動作させる．次のクロックＣＬ
Ｋで、センスアンプ出力をレジスタ２８に取込むと共に
、次のアドレスＡをレジスタ２２に取込ませ、次のアク
セス動作を行なわせる．以下これが繰り返され、クロッ
クＣＬＫを与える毎に、アクセス動作開始と前のアクセ
ス結果の取出し（読出しデータＤＯの出力）が行なわれ
る． 〔発明が解決しようとする課題〕 このように同期型メモリではクロックＣＬＫの周期がア
クセスサイクルを決めている。クロック周期は、リード
サイクルで言えば、アドレスをデコードし、メモリセル
アレイを選択し、センスアンプに出力を生じさせるまで
の時間で決まり、例えばデコードする時間が３ｎＳ、セ
ルアレイを動作させる時・間が５ｎＳ，センスアンプが
動作する時間が２ｎＳとすれば、全体で１０ｎＳか一リ
、これが最小周期であり、クロック周波数で言えば１０
０ＭＨ２が最高周波数である。
半導体記憶装置に関する． 近年システムの高速化に対応して、使用するメモリのア
クセス速度の高速化が要求されている．高速動作に対し
ては一般的には、メモリデバイスそのものの微細化によ
る対応が採られている．一方、高速アクセスを安定に行
なう方法として、同期型メモリと呼ばれるものがある（
セレフタイムドＲＡＭなどともいう．）本発明はこの同
期型メモリに係るものである． 〔従来の技術〕 従来の同期型メモリの一般的な構成を第３図に示す．１
０はメモリセルアレイ、１２はローデコーダ、１４はコ
ラムデコーダ、１６はセンスアンプ及びライトアンプで
これらの部分２０は非同期型メモリと同じである．同期
型ではこれにレジスタ２２、２４、２６、２８およびパ
ルス発生回路１８を設け、クロックＣＬＫにより動作さ
せる点が異なる． 即ち、非同期型では、読出しを例にすれば、アドレスを
デコーダに与え、デコード出力でワード線、ビット線を
選択し、これらの選択ワード線とビット線との交点のメ
モリセルの記憶データを取出す．この間、動作のタイミ
ングを規定するクロックなどは入っておらず、アドレス
を与えて読出されてきたデータを取出すだけである．こ
れに対し同期型では、クロソクを与えて動作タイミング
を規定する．やはり読出しを例にとると、アドレス八を
与え、クロックＣＬＫでこれをレジスタ２２に取込ませ
、これでロー／コラムデコーダ、メモリセルアレイ、お
よびセンスアンプを逐次動作させる．次のクロックＣＬ
Ｋで、センスアンプ出力をレジスタ２８に取込むと共に
、次のアドレスＡをレジスタ２２に取込ませ、次のアク
セス動作を行なわせる．以下これが繰り返され、クロッ
クＣＬＫを与える毎に、アクセス動作開始と前のアクセ
ス結果の取出し（読出しデータＤＯの出力）が行なわれ
る． 〔発明が解決しようとする課題〕 このように同期型メモリではクロックＣＬＫの周期がア
クセスサイクルを決めている。クロック周期は、リード
サイクルで言えば、アドレスをデコードし、メモリセル
アレイを選択し、センスアンプに出力を生じさせるまで
の時間で決まり、例えばデコードする時間が３ｎＳ、セ
ルアレイを動作させる時・間が５ｎＳ，センスアンプが
動作する時間が２ｎＳとすれば、全体で１０ｎＳか一リ
、これが最小周期であり、クロック周波数で言えば１０
０ＭＨ２が最高周波数である。
メモリの同期型化は高速動作化に対する１つの手法であ
るが、従来方式では上記の如き上限がある。
るが、従来方式では上記の如き上限がある。
本良明はこれを改善して、一層の高速化を図ることを目
的とするものである． 〔課題を解決するための手段〕 第１図に示すように本発明ではデコーダとメモリセルア
レイの間にもレジスタを挿入する．３２，３４はこのレ
ジスタで、３２はローデコーダ１２とメモリセルアレイ
１０の間にまた３４はコラムデコーダ１４とメモリセル
アレイ１０の間に設ける． これらのレジスタ３２．３４を設けて、レジスタ２２．
２８と共にメモリをパイプライン動作させる．レジスタ
３６．３８はこのパイプライン動作に合わせるべく、デ
ータインＤ１用のレジスタ２４、ライトイネープルＷＥ
用のレジスタ２６の後に挿入したレジスタである。これ
らのレジスタはクロックＣＬＫにより動作させる。
的とするものである． 〔課題を解決するための手段〕 第１図に示すように本発明ではデコーダとメモリセルア
レイの間にもレジスタを挿入する．３２，３４はこのレ
ジスタで、３２はローデコーダ１２とメモリセルアレイ
１０の間にまた３４はコラムデコーダ１４とメモリセル
アレイ１０の間に設ける． これらのレジスタ３２．３４を設けて、レジスタ２２．
２８と共にメモリをパイプライン動作させる．レジスタ
３６．３８はこのパイプライン動作に合わせるべく、デ
ータインＤ１用のレジスタ２４、ライトイネープルＷＥ
用のレジスタ２６の後に挿入したレジスタである。これ
らのレジスタはクロックＣＬＫにより動作させる。
この同期型メモリでは、書込みサイクルでは■レジスタ
２２へのアドレスＡの取込み、デコード開始、レジスタ
２４への書込みデータＤ１の取込み、レジスタ２６への
ライトイネーブルＷＥ２６の取込み、■デコード結果の
レジスタ３２．３４への取込み、メモリセルアレイのア
クセス、レジスタ３６．３８へのレジスタ２４．２６の
内容の取込み、ライトアンプへの書込みデータＤｉ供給
、セルアレイのライトイネーブル化、データ書込み、が
各クロックＣＬＫ毎に行なわれ、パイプライン処理によ
り書込みデータＤＩはメモリセルアレイのアドレスＡに
より選択したセルへ逐次書込まれて行く． また読出しサイクルでは■レジスタ２２へのアドレスＡ
の取込み、デコード開始、レジスタ２６ヘのライトイネ
ーブルＷＥ （今はＨ／Ｌレベルが逆になうてリード指
定）取込み、■デコード出力のレジスタ３２．３４への
取込み、メモリセルアレイのアクセス、レジスタ３日へ
のレジスタ２６の内容の取込み、セルアレイのり−ドモ
ード化■レジスタ２８へのセンスアンプ出力取込み、が
各クロックＣＬＫ毎に行なわれ、パイプライン処理によ
り、アドレスＡで選択されたメモリセルの記憶データが
逐次読出されて行く． 各クロックサイクルで行なわれるのは■レジスタ２２へ
のアドレス取込み、デコード開始、■デコード結果のレ
ジスタ３２．３４への取込み、セルアクセス、などであ
り、従来の同期型メモリのように■と■を１クロックサ
イクルで行なうのではないから、クロック周期を短くす
ることが可能で、従って高速メモリを実現することがで
きる．但し、１番目のデータ読出しは（またはアドレス
を与えてから読出しデータが出てくるまでの時間は）２
クロックサイクル後となり、これは従来よりむしろ遅い
（レジスタが追加されるから）．しかし各クロック周期
における処理量が少なくなってクロック周波数を上げる
ことができ、全体として高速化が可能である． 第２図に書込み動作、読出し動作のタイムチャートを示
す．書込みでは、レジスタ２２．２４へのアドレスＡ、
書込みデータＤｉの取込みが各クロックの立上り毎に行
なわれ、１クロソク遅れてレジスク３２．３４のデータ
取込みセルアレイへのデータ書込みが各クロックの立上
り毎に行なわれる．読出し動作ではレジスタ２２へのア
ドレスＡの取込み、デコード開始がクロックＣＬＫの各
立上り毎に行なわれ、１クロツタ遅れてセルアレイのア
クセス、更に１クロツタ遅れて読出しデータのレジスタ
２８への取込みが、各クロックの立上り毎に行なわれる
。
２２へのアドレスＡの取込み、デコード開始、レジスタ
２４への書込みデータＤ１の取込み、レジスタ２６への
ライトイネーブルＷＥ２６の取込み、■デコード結果の
レジスタ３２．３４への取込み、メモリセルアレイのア
クセス、レジスタ３６．３８へのレジスタ２４．２６の
内容の取込み、ライトアンプへの書込みデータＤｉ供給
、セルアレイのライトイネーブル化、データ書込み、が
各クロックＣＬＫ毎に行なわれ、パイプライン処理によ
り書込みデータＤＩはメモリセルアレイのアドレスＡに
より選択したセルへ逐次書込まれて行く． また読出しサイクルでは■レジスタ２２へのアドレスＡ
の取込み、デコード開始、レジスタ２６ヘのライトイネ
ーブルＷＥ （今はＨ／Ｌレベルが逆になうてリード指
定）取込み、■デコード出力のレジスタ３２．３４への
取込み、メモリセルアレイのアクセス、レジスタ３日へ
のレジスタ２６の内容の取込み、セルアレイのり−ドモ
ード化■レジスタ２８へのセンスアンプ出力取込み、が
各クロックＣＬＫ毎に行なわれ、パイプライン処理によ
り、アドレスＡで選択されたメモリセルの記憶データが
逐次読出されて行く． 各クロックサイクルで行なわれるのは■レジスタ２２へ
のアドレス取込み、デコード開始、■デコード結果のレ
ジスタ３２．３４への取込み、セルアクセス、などであ
り、従来の同期型メモリのように■と■を１クロックサ
イクルで行なうのではないから、クロック周期を短くす
ることが可能で、従って高速メモリを実現することがで
きる．但し、１番目のデータ読出しは（またはアドレス
を与えてから読出しデータが出てくるまでの時間は）２
クロックサイクル後となり、これは従来よりむしろ遅い
（レジスタが追加されるから）．しかし各クロック周期
における処理量が少なくなってクロック周波数を上げる
ことができ、全体として高速化が可能である． 第２図に書込み動作、読出し動作のタイムチャートを示
す．書込みでは、レジスタ２２．２４へのアドレスＡ、
書込みデータＤｉの取込みが各クロックの立上り毎に行
なわれ、１クロソク遅れてレジスク３２．３４のデータ
取込みセルアレイへのデータ書込みが各クロックの立上
り毎に行なわれる．読出し動作ではレジスタ２２へのア
ドレスＡの取込み、デコード開始がクロックＣＬＫの各
立上り毎に行なわれ、１クロツタ遅れてセルアレイのア
クセス、更に１クロツタ遅れて読出しデータのレジスタ
２８への取込みが、各クロックの立上り毎に行なわれる
。
レジスタ３２．３４はローデコーダ１２、コラムデコー
ダ１４の出力を取込むものであり、フリップフロップ群
で構成できる。ローデコーダ１２の出力はメモリセルア
レイ１０のワード線数だけであり、選択したワード線に
対応する出力がＨ、残りは全てし、等であるからこれに
合わせてレジスタ３２のフリソプフロップ数もワード線
数だけあり、デコーダ出力の上記Ｈ，ＬをクロックＣＬ
Ｋにより取込み、ワードドライバ（図示しない）を制御
する．レジスタ３４もこれに準ずる．レジスタ２８は１
ビット出力型なら１フリップフロップあればよ《、１ワ
ード８ビット出力型なら８個のフリッププロップ構成さ
れる。
ダ１４の出力を取込むものであり、フリップフロップ群
で構成できる。ローデコーダ１２の出力はメモリセルア
レイ１０のワード線数だけであり、選択したワード線に
対応する出力がＨ、残りは全てし、等であるからこれに
合わせてレジスタ３２のフリソプフロップ数もワード線
数だけあり、デコーダ出力の上記Ｈ，ＬをクロックＣＬ
Ｋにより取込み、ワードドライバ（図示しない）を制御
する．レジスタ３４もこれに準ずる．レジスタ２８は１
ビット出力型なら１フリップフロップあればよ《、１ワ
ード８ビット出力型なら８個のフリッププロップ構成さ
れる。
メモリセルアレイをアクセスするローアドレスとコラム
アドレスは同時に入力される他、時間的にずれて最初は
ローアドレス、次にコラムアドレスが入力するメモリも
あり、更にこれらのローアドレス、コラムアドレスを分
割して逐次入力するメモリもある．コラム選択はロー選
択より遅れてよいから、最初ローアドレスが送られてく
るなら、それをレジスタ２２を経てローデコーダ１２へ
送り、次に送られてくるコラムアドレスをレジスタ２２
を経てコラムデコーダ１４へ送り、レジスタ３４へのコ
ラムデコード出力の取込みはレジスタ３２へのローデコ
ード出力の取込みより１サイクル遅れるようにしてよい
。この場合レジスタ２８への読出しデータの取込みは更
に１サイクル遅れるが、１サイクル中の処理の量が減る
ので、クロック周期の短縮、高速化は可能である．〔発
明の効果〕 以上説明したように本発明によれば一層高速な同期型メ
モリを提供することができる。
アドレスは同時に入力される他、時間的にずれて最初は
ローアドレス、次にコラムアドレスが入力するメモリも
あり、更にこれらのローアドレス、コラムアドレスを分
割して逐次入力するメモリもある．コラム選択はロー選
択より遅れてよいから、最初ローアドレスが送られてく
るなら、それをレジスタ２２を経てローデコーダ１２へ
送り、次に送られてくるコラムアドレスをレジスタ２２
を経てコラムデコーダ１４へ送り、レジスタ３４へのコ
ラムデコード出力の取込みはレジスタ３２へのローデコ
ード出力の取込みより１サイクル遅れるようにしてよい
。この場合レジスタ２８への読出しデータの取込みは更
に１サイクル遅れるが、１サイクル中の処理の量が減る
ので、クロック周期の短縮、高速化は可能である．〔発
明の効果〕 以上説明したように本発明によれば一層高速な同期型メ
モリを提供することができる。
従来の同期型メモリに比べて本発明の同期型メモリは多
量のレジスタを必要とする。しかしクロック周波数を上
げることができ、スピードはクロックサイクルで３ａ％
程度の短縮が可能である。
量のレジスタを必要とする。しかしクロック周波数を上
げることができ、スピードはクロックサイクルで３ａ％
程度の短縮が可能である。
アドレスを与えてから読出しデータが得られるまでの時
間が短縮できるのではないが、一定時間内のりード／ラ
イトデータ量を大にすることができ、通信用バッファな
どに好遇である．
間が短縮できるのではないが、一定時間内のりード／ラ
イトデータ量を大にすることができ、通信用バッファな
どに好遇である．
第１図は本発明の原理図、
第２図は書込み／続出し動作の説明図、第３図は従来の
同期型メモリの説明図である．第１図で１０はメモリセ
ルアレ゛イ、１２．１４はアドレスデコーダ、１６はセ
ンスアンプとライトアンプである．
同期型メモリの説明図である．第１図で１０はメモリセ
ルアレ゛イ、１２．１４はアドレスデコーダ、１６はセ
ンスアンプとライトアンプである．
Claims (1)
- 【特許請求の範囲】 １、同期型半導体メモリのアドレスデコーダ（１２、１
４）とメモリセルアレイ（１０）との間にレジスタ（３
２、３４）を設け、 該アドレスデコーダでアドレスのデコードを行ない、そ
のデコード出力を受けて該レジスタがメモリセルアレイ
のワード線、ビット線の選択を行ない、 レジスタが該選択を行なうときアドレスデコーダは次の
アドレスを取込んでデコード動作に入るように、これら
のアドレスデコーダとレジスタを並行動作させるように
してなることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1055888A JPH02235291A (ja) | 1989-03-08 | 1989-03-08 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1055888A JPH02235291A (ja) | 1989-03-08 | 1989-03-08 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02235291A true JPH02235291A (ja) | 1990-09-18 |
Family
ID=13011649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1055888A Pending JPH02235291A (ja) | 1989-03-08 | 1989-03-08 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02235291A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0676566A (ja) * | 1992-03-26 | 1994-03-18 | Nec Corp | 半導体メモリ装置 |
| US6519187B2 (en) | 1993-12-24 | 2003-02-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having read data multiplexer |
-
1989
- 1989-03-08 JP JP1055888A patent/JPH02235291A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0676566A (ja) * | 1992-03-26 | 1994-03-18 | Nec Corp | 半導体メモリ装置 |
| US6519187B2 (en) | 1993-12-24 | 2003-02-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having read data multiplexer |
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