JPH02172762A - サーマルヘッド - Google Patents
サーマルヘッドInfo
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- JPH02172762A JPH02172762A JP63330639A JP33063988A JPH02172762A JP H02172762 A JPH02172762 A JP H02172762A JP 63330639 A JP63330639 A JP 63330639A JP 33063988 A JP33063988 A JP 33063988A JP H02172762 A JPH02172762 A JP H02172762A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は、例えば、ファクンミリ装置の印字に使用さ
れろサーマルヘッドに関する。
れろサーマルヘッドに関する。
（ロ）従来の技術
複数の発熱抵抗体を備えたサーマルヘッドにおいて、同
一の発熱抵抗体（ドツト）を連続して通電し、印字を行
うと、ドツトの熱が下がりきらない内にまた通電される
ことが生し、これか連続するとドツトが高温状態となっ
て印字ににじみを生ずる。また、ｌライン全体の発熱抵
抗体を同時に駆動すると、大容量の駆動ＩＩ源が必要と
なるため、従来から４分割駆動や８分割駆動のように１
ラインの発熱抵抗体を複数のブロックに分割して駆動す
るようにしている。第４図は従来のサーマルへラドにお
ける駆動回路図の一例であり、第５図はそのサーマルヘ
ッドに対して履歴制御を行うと共に４分割駆動を行う駆
動装置のブロック図である。
一の発熱抵抗体（ドツト）を連続して通電し、印字を行
うと、ドツトの熱が下がりきらない内にまた通電される
ことが生し、これか連続するとドツトが高温状態となっ
て印字ににじみを生ずる。また、ｌライン全体の発熱抵
抗体を同時に駆動すると、大容量の駆動ＩＩ源が必要と
なるため、従来から４分割駆動や８分割駆動のように１
ラインの発熱抵抗体を複数のブロックに分割して駆動す
るようにしている。第４図は従来のサーマルへラドにお
ける駆動回路図の一例であり、第５図はそのサーマルヘ
ッドに対して履歴制御を行うと共に４分割駆動を行う駆
動装置のブロック図である。
第４図の回路は４ブロツクに分割された内の！つを示し
、発熱抵抗体Ｒ、ドライバーＤ、ラッチ回路ＬＣ，ソフ
トレノスタＳＲ，および論理ゲート等を備えている。第
５図において、メモリ制御部１４はメモリ１１のアドレ
スを制御をすることにより、メモリ１１から覆歴制御回
路Ｉ２に１ライン萌の印字データと新しく印字しようと
する印字データとを送出し、履歴制御回路１２はサーマ
ルヘッド１３に履歴補正用印字データと本来の印字デー
タを出力する。また、印字パルス幅発生部１５は５ＴＲ
ＯＢＥＩ〜５ＴＲＯＢＥ４の信号をサーマルヘッド１３
の各ブロックに出力して発熱抵抗体Ｒへの通電順序と通
電パルス幅を決定しブロック毎の分割駆動を行う。また
、メモリー制＠部１４からはＢ Ｅ Ｏ（ＢＲＯ（Ｊ
ＥＮＡＢＬＥ ０ＵＴＰ［ＩＴ）信号、ＬＡＴＣＨ信号
およびＣＬＯＣＫ信号がサーマルヘッド１３に出力され
る。第６図及び第７図は上記従来例の４分割駆動におけ
る履歴制御のタイミングチャートであり、第６図に示す
ように、まず、■ライン前の印字データに対応する履歴
補正用データＡＩをクロック信号に同期させながらシフ
トレジスタＳＲに送り込む。次に、ラッチ信号によって
履歴補正用データＡＩをラッチ回路ＬＣにラッチさせ、
ＢＥＯ信号にて印字可能状態にした後、５ＴＲＯＢＥＩ
信号によって履歴補正用データＡ１に基づいて発熱抵抗
体Ｒに通電する。その間、シフトレジスタＳＲには新し
く印字しようとする印字データＢ１を送り込み、履歴補
正用データによる通電が終了した時点で、再びＬＡＴＣ
Ｈ信号によって新しく印字しようとする印字データをラ
ッチ回路ＬＣにラッチさける。
、発熱抵抗体Ｒ、ドライバーＤ、ラッチ回路ＬＣ，ソフ
トレノスタＳＲ，および論理ゲート等を備えている。第
５図において、メモリ制御部１４はメモリ１１のアドレ
スを制御をすることにより、メモリ１１から覆歴制御回
路Ｉ２に１ライン萌の印字データと新しく印字しようと
する印字データとを送出し、履歴制御回路１２はサーマ
ルヘッド１３に履歴補正用印字データと本来の印字デー
タを出力する。また、印字パルス幅発生部１５は５ＴＲ
ＯＢＥＩ〜５ＴＲＯＢＥ４の信号をサーマルヘッド１３
の各ブロックに出力して発熱抵抗体Ｒへの通電順序と通
電パルス幅を決定しブロック毎の分割駆動を行う。また
、メモリー制＠部１４からはＢ Ｅ Ｏ（ＢＲＯ（Ｊ
ＥＮＡＢＬＥ ０ＵＴＰ［ＩＴ）信号、ＬＡＴＣＨ信号
およびＣＬＯＣＫ信号がサーマルヘッド１３に出力され
る。第６図及び第７図は上記従来例の４分割駆動におけ
る履歴制御のタイミングチャートであり、第６図に示す
ように、まず、■ライン前の印字データに対応する履歴
補正用データＡＩをクロック信号に同期させながらシフ
トレジスタＳＲに送り込む。次に、ラッチ信号によって
履歴補正用データＡＩをラッチ回路ＬＣにラッチさせ、
ＢＥＯ信号にて印字可能状態にした後、５ＴＲＯＢＥＩ
信号によって履歴補正用データＡ１に基づいて発熱抵抗
体Ｒに通電する。その間、シフトレジスタＳＲには新し
く印字しようとする印字データＢ１を送り込み、履歴補
正用データによる通電が終了した時点で、再びＬＡＴＣ
Ｈ信号によって新しく印字しようとする印字データをラ
ッチ回路ＬＣにラッチさける。
続いて、５ＴＲＯＢＥＩ信号によって新しい印字データ
に基づいて発熱抵抗体Ｒへの通電を行う。このようにし
て、５ＴＲＯＢＥＩによって駆動される第１のブロック
の印字は終了する。この動作を他の３つのブロックにも
繰り返して行うことにより、ｌラインの印字が終了する
。
に基づいて発熱抵抗体Ｒへの通電を行う。このようにし
て、５ＴＲＯＢＥＩによって駆動される第１のブロック
の印字は終了する。この動作を他の３つのブロックにも
繰り返して行うことにより、ｌラインの印字が終了する
。
また、第７図に示すフローチャートにおいては、履歴補
正用データＡＩをシフトレジスタＳＲに送り込み、ラッ
チ回路ＬＣにラッチさせた後、５ＴＲＯＢＥＩ〜５ＴＲ
ＯＢＥ４信号によって全ブロック発熱抵抗体Ｒに対し、
順次、履歴補正データに対応する通電を行い、その間に
印字データをシフトレジスタＳＲに人力して、再び５Ｔ
ＲＯＢＥＩ−ＳＴＲＯＢＥ４信号によって発熱抵抗体Ｒ
へ印字データに基づいた通電を行うようにしている。
正用データＡＩをシフトレジスタＳＲに送り込み、ラッ
チ回路ＬＣにラッチさせた後、５ＴＲＯＢＥＩ〜５ＴＲ
ＯＢＥ４信号によって全ブロック発熱抵抗体Ｒに対し、
順次、履歴補正データに対応する通電を行い、その間に
印字データをシフトレジスタＳＲに人力して、再び５Ｔ
ＲＯＢＥＩ−ＳＴＲＯＢＥ４信号によって発熱抵抗体Ｒ
へ印字データに基づいた通電を行うようにしている。
（ハ）発明か解決しようとする課題
しかしながら、上記従来例の前者（第６図）においては
、発熱抵抗体の１ブロツクを駆動する町に、履歴補正デ
ータと印字データとをサーマルヘッドに入力することが
必要であり、制御が複雅になるばかりでなく印字速度を
遅くなるという問題点かある。また、上記従来例の後者
（第７図）においては、前者と同様の欠点を有するばか
りでなく、履歴補正データと印字データのそれぞれに対
応して発熱抵抗体Ｒを通電するタイミングがブロックに
よって異なるためＵｌえば、５ＴＲＯＢＥＩによる履歴
補正パルスと印字パルスとの間隔と、５ＴＲＯＢＥ４に
よる種層補正パルスと印字パルスとの間隔を比べると５
ＴＲＯＢＥ４による間隔の方が長い）、ブロック四の履
歴補正効果にムラが生じるという問題点がある。
、発熱抵抗体の１ブロツクを駆動する町に、履歴補正デ
ータと印字データとをサーマルヘッドに入力することが
必要であり、制御が複雅になるばかりでなく印字速度を
遅くなるという問題点かある。また、上記従来例の後者
（第７図）においては、前者と同様の欠点を有するばか
りでなく、履歴補正データと印字データのそれぞれに対
応して発熱抵抗体Ｒを通電するタイミングがブロックに
よって異なるためＵｌえば、５ＴＲＯＢＥＩによる履歴
補正パルスと印字パルスとの間隔と、５ＴＲＯＢＥ４に
よる種層補正パルスと印字パルスとの間隔を比べると５
ＴＲＯＢＥ４による間隔の方が長い）、ブロック四の履
歴補正効果にムラが生じるという問題点がある。
この発明はこのような事情を考慮してなされたしので、
簡単な構成でブロック毎にムラのない履歴制御を短時間
に行うことが可能なサーマルヘッドを提供するものであ
る。
簡単な構成でブロック毎にムラのない履歴制御を短時間
に行うことが可能なサーマルヘッドを提供するものであ
る。
（ニ）課題を解決するための手段
この発明は、１ライン毎の印字を行うために１ラインに
対応する複数の発熱抵抗体を備え、発熱抵抗体が複数の
ブロックに分割され！ブロックごとに順番にシリアル印
字データに基づいて通電制御されると共に、Ｉライン前
のシリアル印字データを反転した履歴補正データに基づ
いて補正制御されるように構成されたサーマルヘッドに
おいて、クロックパルスに同期してシリアル印字データ
を受け入れるシフトレジスタと、シフトレジスタの出力
をラッチするラッチ回路とを備え、かつ、各ブロックに
ついて、 補正パルス幅指定信号と印字パルス幅指定信号とを受け
て、補正パルス幅指定信号のアクティブ期間に、ラッチ
回路に保持されているｌライン前の印字データを反転さ
せ、その反転信号に基づいて発熱抵抗体に通電し、一方
、印字パルス幅措定信号のアクティブ期間に、シフトレ
ジスタに保持されている新しい印字データに基づいて発
熱抵抗体に通電する論理回路を設けたことを特徴とする
サーマルヘッドである。
対応する複数の発熱抵抗体を備え、発熱抵抗体が複数の
ブロックに分割され！ブロックごとに順番にシリアル印
字データに基づいて通電制御されると共に、Ｉライン前
のシリアル印字データを反転した履歴補正データに基づ
いて補正制御されるように構成されたサーマルヘッドに
おいて、クロックパルスに同期してシリアル印字データ
を受け入れるシフトレジスタと、シフトレジスタの出力
をラッチするラッチ回路とを備え、かつ、各ブロックに
ついて、 補正パルス幅指定信号と印字パルス幅指定信号とを受け
て、補正パルス幅指定信号のアクティブ期間に、ラッチ
回路に保持されているｌライン前の印字データを反転さ
せ、その反転信号に基づいて発熱抵抗体に通電し、一方
、印字パルス幅措定信号のアクティブ期間に、シフトレ
ジスタに保持されている新しい印字データに基づいて発
熱抵抗体に通電する論理回路を設けたことを特徴とする
サーマルヘッドである。
（ホ）作用
ラッチ回路に１ライン萌のシリアル印字データか保持さ
れている状態において、まず、シフトレジスタに新しく
印字しようとするシリアル印字データが送り込まれろと
、論理回路は、補正パルス幅指定信号（ＣＡＲＥＥＲ信
号）と印字パルス幅指定信号（ＳＴＲＯＢＥ信号）とを
受けて補正パルス幅指定信号のアクティブ期間にラッチ
回路に保持されているｌライン前の印字データを反転し
、その反転データに基づいて発熱抵抗体に通電して履歴
補正を行ない、印字パルス幅指定信号のアクティブ期間
にはシフトレジスタの出力信号、すなわち、新しいシリ
アル印字データに基づいて発熱抵抗体に通電する。各ブ
ロックの論理回路に補正パルス幅指定信号と印字パルス
幅指定信号が順次人力されることにより、上記動作が各
ブロックについて実行され、ｌラインの印字が終了する
と、次に、ラッチ回路はラッチ信号をうけてシフトレジ
スタに保持されていた印字データをラッチし次のライン
の印字に備えろ。
れている状態において、まず、シフトレジスタに新しく
印字しようとするシリアル印字データが送り込まれろと
、論理回路は、補正パルス幅指定信号（ＣＡＲＥＥＲ信
号）と印字パルス幅指定信号（ＳＴＲＯＢＥ信号）とを
受けて補正パルス幅指定信号のアクティブ期間にラッチ
回路に保持されているｌライン前の印字データを反転し
、その反転データに基づいて発熱抵抗体に通電して履歴
補正を行ない、印字パルス幅指定信号のアクティブ期間
にはシフトレジスタの出力信号、すなわち、新しいシリ
アル印字データに基づいて発熱抵抗体に通電する。各ブ
ロックの論理回路に補正パルス幅指定信号と印字パルス
幅指定信号が順次人力されることにより、上記動作が各
ブロックについて実行され、ｌラインの印字が終了する
と、次に、ラッチ回路はラッチ信号をうけてシフトレジ
スタに保持されていた印字データをラッチし次のライン
の印字に備えろ。
このようにしてブロック毎のバラツキのない履歴補正制
御が行われろ。
御が行われろ。
（へ）実施例
以下、図面に示す実施例に基づいてこの発明を詳述する
。これによってこの発明が限定されろものではない。
。これによってこの発明が限定されろものではない。
第１図はこの発明の一実施例を示すサーマルヘッドの電
気回路図であり、Ｒｌ −Ｒ２０４ｇは発熱抵抗体、Ｄ
１〜Ｄ３２は６４個づつの発熱抵抗体を駆動するドライ
バー １は発熱抵抗体駆動電圧ＶＨの入力端子、２はシ
リアル印字データ（ＤＡＴＡ）入力端子、３はＢ Ｅ
Ｏ（ＢＲＯＣＫ ＥＮＡＢＬＥ ０ＵＴＰＵＴ）信号の
入力端子、４はＬＡＴＣＨ信号の入力端子、５！５はシ
リアル印字データ（ＤＡＴＡ ）の出力端子、！６およ
び１８はＧＮＤ （接地）端子、Ｉ７はドライバー駆動
電圧ＶＤＤの入力端子、１９．２０はサーミスタＴＨの
出力端子、ＣＩ、Ｃ２はコンデンサである。
気回路図であり、Ｒｌ −Ｒ２０４ｇは発熱抵抗体、Ｄ
１〜Ｄ３２は６４個づつの発熱抵抗体を駆動するドライ
バー １は発熱抵抗体駆動電圧ＶＨの入力端子、２はシ
リアル印字データ（ＤＡＴＡ）入力端子、３はＢ Ｅ
Ｏ（ＢＲＯＣＫ ＥＮＡＢＬＥ ０ＵＴＰＵＴ）信号の
入力端子、４はＬＡＴＣＨ信号の入力端子、５！５はシ
リアル印字データ（ＤＡＴＡ ）の出力端子、！６およ
び１８はＧＮＤ （接地）端子、Ｉ７はドライバー駆動
電圧ＶＤＤの入力端子、１９．２０はサーミスタＴＨの
出力端子、ＣＩ、Ｃ２はコンデンサである。
第２図は第１図のドライバーＤ１〜Ｄ４の内部詳細を示
す電気回路図であり、第１図に示す発熱抵抗体Ｒ１−Ｒ
２０４８が８分割されたｌブロックに対応する。Ｎ１−
Ｎ２５６は発熱抵抗体Ｒ１〜Ｒ２５６に通電するインバ
ータ、ＬＧはロジック回路であり、Ａ及びＡ【〜Ａ２５
６はＡＮＤゲート、８１〜８２５６はＯＲゲート、Ｆｌ
−Ｆ２５６はＡＮＤゲート、（１； ｌ〜Ｇ ２５６ハ
ＥＸＣＬＵＳＩＶＥＬＹ ＯＲゲート（排他論理和回路
）、ＬＣはラッチ回路、ＳＲはシフトレジスタである。
す電気回路図であり、第１図に示す発熱抵抗体Ｒ１−Ｒ
２０４８が８分割されたｌブロックに対応する。Ｎ１−
Ｎ２５６は発熱抵抗体Ｒ１〜Ｒ２５６に通電するインバ
ータ、ＬＧはロジック回路であり、Ａ及びＡ【〜Ａ２５
６はＡＮＤゲート、８１〜８２５６はＯＲゲート、Ｆｌ
−Ｆ２５６はＡＮＤゲート、（１； ｌ〜Ｇ ２５６ハ
ＥＸＣＬＵＳＩＶＥＬＹ ＯＲゲート（排他論理和回路
）、ＬＣはラッチ回路、ＳＲはシフトレジスタである。
このような構成における動作を第３図に示すタイムチャ
ートを用いて説明する。まず、シフトレジスタＳＲ及び
ラッチ回路ＬＣにｌライン前のシリアル印字データが保
持されている状態において、シフトレジスタＳＦ（に対
して新しく印字しようとする２０４８ビツトのシリアル
印字データ（ＤＡＴＡ）を端子２よりＣＬＯＣＫ信号に
同期させながら送り込む。
ートを用いて説明する。まず、シフトレジスタＳＲ及び
ラッチ回路ＬＣにｌライン前のシリアル印字データが保
持されている状態において、シフトレジスタＳＦ（に対
して新しく印字しようとする２０４８ビツトのシリアル
印字データ（ＤＡＴＡ）を端子２よりＣＬＯＣＫ信号に
同期させながら送り込む。
ここで、端子６から入力されるＢＥＯ信号をｌｌｉｇｈ
（アクティブ）にして端子６から人力されるＣＡＲＥＥ
Ｒ信号を旧ｇｈ（アクティブ）にし、同時に５ＴＲＯＢ
ＥＩ信号をＬｏｗ （アクティブ）にすると、ラッチ回
路ＬＣに保持されている１ライン前の印字データがＥＸ
ＣＬｔｌＳＩＶＥＬＹ ＯＲゲートＧ ｌ 〜Ｇ ２５
６＋、：より反転されて、その反転データがＯＲゲート
Ｂ！、ＡＮＤゲートＡ１そしてインバータＮ！を介して
出力される。それによって発熱抵抗体Ｒ１からＲ２５６
が駆動され履歴補正が行われる。そして、履歴補正に必
要な時間が経過した時、ＣＡＲＥＥＲ信号をＬｏｗにす
ると、シフトレジスタＳＲに保寺されている新しい印字
データがＡＮＤゲートＦｌ、ＯＲゲートＢｌ、ＡＮＤゲ
トＡ１およびインバータＮｌを介して出力され、その出
力に基づいて発熱抵抗体Ｒ■〜Ｒ２５６が駆動される。
（アクティブ）にして端子６から人力されるＣＡＲＥＥ
Ｒ信号を旧ｇｈ（アクティブ）にし、同時に５ＴＲＯＢ
ＥＩ信号をＬｏｗ （アクティブ）にすると、ラッチ回
路ＬＣに保持されている１ライン前の印字データがＥＸ
ＣＬｔｌＳＩＶＥＬＹ ＯＲゲートＧ ｌ 〜Ｇ ２５
６＋、：より反転されて、その反転データがＯＲゲート
Ｂ！、ＡＮＤゲートＡ１そしてインバータＮ！を介して
出力される。それによって発熱抵抗体Ｒ１からＲ２５６
が駆動され履歴補正が行われる。そして、履歴補正に必
要な時間が経過した時、ＣＡＲＥＥＲ信号をＬｏｗにす
ると、シフトレジスタＳＲに保寺されている新しい印字
データがＡＮＤゲートＦｌ、ＯＲゲートＢｌ、ＡＮＤゲ
トＡ１およびインバータＮｌを介して出力され、その出
力に基づいて発熱抵抗体Ｒ■〜Ｒ２５６が駆動される。
そして、印字に必要な時間が経過した時、５ＴＲＯＢＥ
Ｉ信号をＨｉｇｈにすると、５ＴＲＯＢＥＩ信号によっ
て駆動されるブロックの履歴補正と印字が終了する。
Ｉ信号をＨｉｇｈにすると、５ＴＲＯＢＥＩ信号によっ
て駆動されるブロックの履歴補正と印字が終了する。
続いて５ＴＲＯＢＥ２〜５ＴＲＯＢＥ８信号によって同
様に残りの各ブロックか順次駆動され、］ラインの印字
か終了すると、ラッチ回路ＬＣにしＡＴＣＨ信号か人力
されシフトレジスタＳＲに保持されているシリアル印字
データがラッチ回路ＬＣにラッチされて、次のラインの
印字に対する学備か完了する。
様に残りの各ブロックか順次駆動され、］ラインの印字
か終了すると、ラッチ回路ＬＣにしＡＴＣＨ信号か人力
されシフトレジスタＳＲに保持されているシリアル印字
データがラッチ回路ＬＣにラッチされて、次のラインの
印字に対する学備か完了する。
このようにして、印字制御及び履歴補正制御が行われる
。なお、上記実施例については８分割駆動について説明
したが分割数についてはこれに限定されるものではない
。
。なお、上記実施例については８分割駆動について説明
したが分割数についてはこれに限定されるものではない
。
（ト）発明の効果
この発明によれば、サーマルヘッド内部においてシリア
ル印字データから履歴制御用データを変換するようにし
たため、外部に履歴補正データを発生させるためのメモ
リー制御回路やｌブロック毎の履歴補正データを転送す
る複雑な回路を必要とすることなく、極めて簡単な構成
でブロック毎に偏りのない履歴補正制御を短時間に行う
ことができる。
ル印字データから履歴制御用データを変換するようにし
たため、外部に履歴補正データを発生させるためのメモ
リー制御回路やｌブロック毎の履歴補正データを転送す
る複雑な回路を必要とすることなく、極めて簡単な構成
でブロック毎に偏りのない履歴補正制御を短時間に行う
ことができる。
第１図はこの発明の１実施例を示すサーマルヘッドの電
気回路図、第２図は第１図の要部詳細を示す電気回路図
、第３図は第１図及び第２図の動作を説明するタイムチ
ャート、第４図は従来のサーマルヘッドの要部を示す電
気回路図、第５図は従来のサーマルヘッドを駆動する制
御回路のブロック図、第６図及び第７図は第４図および
第５図に示す従来例の動作を説明するタイムチャートで
ある。 Ｒｌ 、 Ｒ２０４８・・・・・発熱抵抗体、Ｄ！〜Ｄ
３２・・・・・・ドライバー ＬＧ・・・・ロジック回路、ＬＣ・・・・・・ラッチ回
路、ＳＲ・・・シフトレジスタ。 ７４ 図 ？ ＋！り 第 図 Ｂ、Ｅ、０ Ｂ、Ｅ、０
気回路図、第２図は第１図の要部詳細を示す電気回路図
、第３図は第１図及び第２図の動作を説明するタイムチ
ャート、第４図は従来のサーマルヘッドの要部を示す電
気回路図、第５図は従来のサーマルヘッドを駆動する制
御回路のブロック図、第６図及び第７図は第４図および
第５図に示す従来例の動作を説明するタイムチャートで
ある。 Ｒｌ 、 Ｒ２０４８・・・・・発熱抵抗体、Ｄ！〜Ｄ
３２・・・・・・ドライバー ＬＧ・・・・ロジック回路、ＬＣ・・・・・・ラッチ回
路、ＳＲ・・・シフトレジスタ。 ７４ 図 ？ ＋！り 第 図 Ｂ、Ｅ、０ Ｂ、Ｅ、０
Claims (1)
- 【特許請求の範囲】 １、１ライン毎の印字を行うために１ラインに対応する
複数の発熱抵抗体を備え、発熱抵抗体が複数のブロック
に分割され１ブロックごとに順番にシリアル印字データ
に基づいて通電制御されると共に、１ライン前のシリア
ル印字データを反転した履歴補正データに基づいて補正
制御されるように構成されたサーマルヘッドにおいて、 クロックパルスに同期してシリアル印字データを受け入
れるシフトレジスタと、シフトレジスタの出力をラッチ
するラッチ回路とを備え、かつ、各ブロックについて、 補正パルス幅指定信号と印字パルス幅指定信号とを受け
て、補正パルス幅指定信号のアクティブ期間に、ラッチ
回路に保持されている１ライン前の印字データを反転さ
せ、その反転信号に基づいて発熱抵抗体に通電し、一方
、印字パルス幅指定信号のアクティブ期間に、シフトレ
ジスタに保持されている新しい印字データに基づいて発
熱抵抗体に通電する論理回路を設けたことを特徴とする
サーマルヘッド。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63330639A JPH02172762A (ja) | 1988-12-26 | 1988-12-26 | サーマルヘッド |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63330639A JPH02172762A (ja) | 1988-12-26 | 1988-12-26 | サーマルヘッド |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02172762A true JPH02172762A (ja) | 1990-07-04 |
Family
ID=18234920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63330639A Pending JPH02172762A (ja) | 1988-12-26 | 1988-12-26 | サーマルヘッド |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02172762A (ja) |
-
1988
- 1988-12-26 JP JP63330639A patent/JPH02172762A/ja active Pending
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