JPH02174465A - シェーディング補正回路 - Google Patents
シェーディング補正回路Info
- Publication number
- JPH02174465A JPH02174465A JP63332894A JP33289488A JPH02174465A JP H02174465 A JPH02174465 A JP H02174465A JP 63332894 A JP63332894 A JP 63332894A JP 33289488 A JP33289488 A JP 33289488A JP H02174465 A JPH02174465 A JP H02174465A
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- JP
- Japan
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- image signal
- converter
- shading correction
- correction circuit
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- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、画像読取装置における画像信号の不均一性を
補正するシエーデング補正回路に関するものである。
補正するシエーデング補正回路に関するものである。
従来の技術
近年、画像読取装置は、多値出力可能なものが増え、光
電変換素子の感度ばらつきゃ光源の照度ばらつきなどに
よる画像信号の不均一性を補正する機能を持つものが増
えてきた。
電変換素子の感度ばらつきゃ光源の照度ばらつきなどに
よる画像信号の不均一性を補正する機能を持つものが増
えてきた。
以下、図面を参照しながら、上述した従来の画像読取装
置におけるシェーディング補正回路の一例について説明
する。
置におけるシェーディング補正回路の一例について説明
する。
第４図は、従来のシェーディング補正回路の構成図であ
る。８はアナログ画像信号をディジタル画像信号に変換
するＡ／Ｄ変換器、９および１０はディジタル画像信号
をアナログ画像信号に変換するＤ／Ａ変換器、１１は白
補正用基準情報を記憶する明記憶回路、１２け点補正用
基準情報を記憶する暗記憶回路である。
る。８はアナログ画像信号をディジタル画像信号に変換
するＡ／Ｄ変換器、９および１０はディジタル画像信号
をアナログ画像信号に変換するＤ／Ａ変換器、１１は白
補正用基準情報を記憶する明記憶回路、１２け点補正用
基準情報を記憶する暗記憶回路である。
以上のように構成されたシェーディング補正回路につい
て、以下その動作について説明する。
て、以下その動作について説明する。
第１のタイミングで、白補正用基準情報を明記憶回路１
１に記憶し、第２のタイミングで、点補正用基準情報を
暗記憶回路１２に記憶する。この時、Ａ／Ｄ変換器８０
基準電圧Ｖｒｅｆ ｊおよびＶｒｅｆ ２はある電圧に
固定される。第３のタイミングで明記憶回路１１および
暗記憶回路１２の出力を、それぞれＤ／Ａ変換器９およ
びＤ／Ａ変換器１ｏに入力し、その出力をそ、れぞれＡ
／Ｄ変換器８のＶｒｅｆｌおよびＶｒｅｆ２に入力する
。この状態でＡ／Ｄ変換を行うことによって、常に画素
毎に明と暗の間が補正される。（例えば、イメージスキ
ャナの重要技術と新製品開発のための応用システム−８
９ベージ：技術情報協会） 発明が解決しようとする課題 しかしながら上記のような構成では、補正用基準情報を
記憶するための記憶回路が２つ必要となり、ハードウェ
アの増加を招く。また、一般に記憶回路の記憶素子には
ＲＡＭが用いられるが、ＲＡＭの全容量を効率的に使用
することができないという問題点を有していた。
１に記憶し、第２のタイミングで、点補正用基準情報を
暗記憶回路１２に記憶する。この時、Ａ／Ｄ変換器８０
基準電圧Ｖｒｅｆ ｊおよびＶｒｅｆ ２はある電圧に
固定される。第３のタイミングで明記憶回路１１および
暗記憶回路１２の出力を、それぞれＤ／Ａ変換器９およ
びＤ／Ａ変換器１ｏに入力し、その出力をそ、れぞれＡ
／Ｄ変換器８のＶｒｅｆｌおよびＶｒｅｆ２に入力する
。この状態でＡ／Ｄ変換を行うことによって、常に画素
毎に明と暗の間が補正される。（例えば、イメージスキ
ャナの重要技術と新製品開発のための応用システム−８
９ベージ：技術情報協会） 発明が解決しようとする課題 しかしながら上記のような構成では、補正用基準情報を
記憶するための記憶回路が２つ必要となり、ハードウェ
アの増加を招く。また、一般に記憶回路の記憶素子には
ＲＡＭが用いられるが、ＲＡＭの全容量を効率的に使用
することができないという問題点を有していた。
本発明は上記問題点に鑑み、補正用基準情報を記憶する
ための記憶回路を一つにしても、常に画素毎の白補正お
よび点補正を同時に行うことのできるシェーディング補
正回路を提供するものである。
ための記憶回路を一つにしても、常に画素毎の白補正お
よび点補正を同時に行うことのできるシェーディング補
正回路を提供するものである。
課題を解決するための手段
上記問題点を解決するために、本発明のシェーディング
補正回路は、アナログ画像信号をディジタル画像信号に
変換するＡ／Ｄ変換器と、ディジタル画像信号をアナロ
グ画像信号に変換する第１Ｄ／Ａ変換器および第２ Ｄ
／ Ａ変換器と、前記第１Ｄ／Ａ変換器および第２Ｄ
／Ａ変換器に与えるディジタル画像信号を保持する第１
ラツチおよび第２ラツチと、前記Ａ／Ｄ変換器が出力す
るディジタル画像信号を記憶するラインメモリと、前記
フィンメモリを制御するラインメモリ制御回路を備えて
いる。
補正回路は、アナログ画像信号をディジタル画像信号に
変換するＡ／Ｄ変換器と、ディジタル画像信号をアナロ
グ画像信号に変換する第１Ｄ／Ａ変換器および第２ Ｄ
／ Ａ変換器と、前記第１Ｄ／Ａ変換器および第２Ｄ
／Ａ変換器に与えるディジタル画像信号を保持する第１
ラツチおよび第２ラツチと、前記Ａ／Ｄ変換器が出力す
るディジタル画像信号を記憶するラインメモリと、前記
フィンメモリを制御するラインメモリ制御回路を備えて
いる。
作 用
本発明は、上記した構成を用いて、補正用基準情報を記
憶するだめの記憶回路を一つにしても、常に画素毎の白
補正および点補正を同時に行うことが可能になる。
憶するだめの記憶回路を一つにしても、常に画素毎の白
補正および点補正を同時に行うことが可能になる。
実施例
以下、本発明の一実施例のシェーディング補正回路につ
いて、図面を参照しながら説明する。
いて、図面を参照しながら説明する。
第１図は、本発明の一実施例におけるシェーディング補
正回路の構成図を示すものである。第１図において、１
はアナログ画像信号をディジタル画像信号に変換するＡ
／Ｄ変換器、２および３はディジタル画像信号をアナロ
グ画像信号に変換する第１Ｄ／Ａ変換器および第２ Ｄ
／ Ａ変換器、４および６は前記第１Ｄ／Ａ変換器お
よび第２Ｄ／Ａ変換器に与えるディジタル画像信号を保
持する第１ラツチおよび第２ラツチ、６は前記Ａ／Ｄ変
換器が出力するディジタル画像信号を記憶するラインメ
モリ、７は前記ラインメモリを制御するラインメモリ制
御回路である。
正回路の構成図を示すものである。第１図において、１
はアナログ画像信号をディジタル画像信号に変換するＡ
／Ｄ変換器、２および３はディジタル画像信号をアナロ
グ画像信号に変換する第１Ｄ／Ａ変換器および第２ Ｄ
／ Ａ変換器、４および６は前記第１Ｄ／Ａ変換器お
よび第２Ｄ／Ａ変換器に与えるディジタル画像信号を保
持する第１ラツチおよび第２ラツチ、６は前記Ａ／Ｄ変
換器が出力するディジタル画像信号を記憶するラインメ
モリ、７は前記ラインメモリを制御するラインメモリ制
御回路である。
以下のように構成されたシェーディング補正回路につい
て、以下第１図および第２図および第３図を用いてその
動作を説明する。
て、以下第１図および第２図および第３図を用いてその
動作を説明する。
まず、Ａ／Ｄ変換器１のＶｒｅｆｌおよびＶｒｅｆ２を
ある電圧に固定した状態で、白補正用基準情報および点
補正用基準情報をＡ／Ｄ変換し、ラインメモリ６に記憶
する。この時、第２図のタイミングチャートかられかる
ように、白補正用基準情報を記憶する時はラインメモリ
６のアドレスを偶数アドレスとし、点補正用基準情報を
記憶する時はラインメモリ６のアドレスを奇数アドレス
とする。
ある電圧に固定した状態で、白補正用基準情報および点
補正用基準情報をＡ／Ｄ変換し、ラインメモリ６に記憶
する。この時、第２図のタイミングチャートかられかる
ように、白補正用基準情報を記憶する時はラインメモリ
６のアドレスを偶数アドレスとし、点補正用基準情報を
記憶する時はラインメモリ６のアドレスを奇数アドレス
とする。
このようにして記憶されたラインメモリ６の内容の配置
は、第３図のように各画素の白補正用基準情報と点補正
用基準情報が各画素順に交互に配置される。
は、第３図のように各画素の白補正用基準情報と点補正
用基準情報が各画素順に交互に配置される。
次に、シェーディング補正を行う場合、ラインメモリ６
の内容を記憶時の２倍のスピードで読み出し、各画素の
白補正用基準情報をＣＫ２で第１ラツチ４に保持し、各
画素の点補正用基準情報をＣＫ３で第２ラツチ５に保持
する。第１ラツチ４に保持された白補正用基準情報は第
１Ｄ／Ａ変換器２でＤ／Ａ変換されＶｒｅｆｌとしてＡ
／Ｄ変換器１に与えられ、第２ラツチ６に保持された黒
補正用基準情報は第２Ｄ／Ａ変換器３でＤ／Ａ変換され
Ｖｒｅｆ２としてＡ／Ｄ変換器１に与えられる。このよ
うにして、各画素毎にＶｒｅｆｌおよびＶｒｅｆ ２が
制御された状態でアナログ画像信号をＡ／Ｄ変換器１で
Ａ／Ｄ変換することによって、第２図のようなタイミン
グで各画素毎に明と暗の間が補正され、補正済ディジタ
ル画像信号を得ることができる。
の内容を記憶時の２倍のスピードで読み出し、各画素の
白補正用基準情報をＣＫ２で第１ラツチ４に保持し、各
画素の点補正用基準情報をＣＫ３で第２ラツチ５に保持
する。第１ラツチ４に保持された白補正用基準情報は第
１Ｄ／Ａ変換器２でＤ／Ａ変換されＶｒｅｆｌとしてＡ
／Ｄ変換器１に与えられ、第２ラツチ６に保持された黒
補正用基準情報は第２Ｄ／Ａ変換器３でＤ／Ａ変換され
Ｖｒｅｆ２としてＡ／Ｄ変換器１に与えられる。このよ
うにして、各画素毎にＶｒｅｆｌおよびＶｒｅｆ ２が
制御された状態でアナログ画像信号をＡ／Ｄ変換器１で
Ａ／Ｄ変換することによって、第２図のようなタイミン
グで各画素毎に明と暗の間が補正され、補正済ディジタ
ル画像信号を得ることができる。
発明の効果
以上のように本発明は、アナログ画像信号をディジタル
画像信号に変換する第一変換手段と、ディジタル画像信
号をアナログ画像信号に変換する第二変換手段および第
三変換手段と、前記第二変換手段および第三変換手段に
与えるディジタル画像信号を保持する第一保持手段およ
び第二保持手段と、前記第一変換手段が出力するディジ
タル画像信号を記憶する記・憶手段と、前記記憶手段を
制御する制御手段を備えることによって、補正基準情報
を記憶するための記憶回路を一つにし、でも。
画像信号に変換する第一変換手段と、ディジタル画像信
号をアナログ画像信号に変換する第二変換手段および第
三変換手段と、前記第二変換手段および第三変換手段に
与えるディジタル画像信号を保持する第一保持手段およ
び第二保持手段と、前記第一変換手段が出力するディジ
タル画像信号を記憶する記・憶手段と、前記記憶手段を
制御する制御手段を備えることによって、補正基準情報
を記憶するための記憶回路を一つにし、でも。
常に画素毎の白補正および黒補正を同時に行うことので
きるシェーディング補正回路を実現することができる。
きるシェーディング補正回路を実現することができる。
これにより、ハードウェアが小型化でき、記憶手段に用
いられるＲＡＭを効率良く使用できるという効果がある
。
いられるＲＡＭを効率良く使用できるという効果がある
。
第１図は本発明の一実施例におけるシェーディング補正
回路の構成図、第２図は本発明の一実施例におけるタイ
ミングチャート、第３図は本発明の一実施例におけるラ
インメモリのアドレスマツプ、第４図は従来のシェーデ
ィング補正回路の構成図である。 １・・・・・・Ａ／Ｄ変換器、２・・・・・・第１Ｄ／
Ａ変換器、３・・・・・・第２Ｄ／Ａ変換器、４・・・
・・・第１ラツチ、５・・・・・・第２ラツチ、６・・
・・・・ラインメモリ、７・・・・・・ラインメモリ制
御回路。 代理人の氏名 弁理士 粟 野 重 孝 ほか１名第２
＠ 子晰正月！！シーー１１ＪＩＪ１１２＼７ア吟京ｒｅｆ
＋、Ｖｒｔｆｕｉｌりｔ （ＸＩ正１１（−キ乙）
ｉｌｌりへ２フ−１１’りｐＥＦイ 牛 ｔ。 （４り畦ｊ已！シ宇１つ≦イ匣；う！１１４ｊ１に３７
１カ第 図
回路の構成図、第２図は本発明の一実施例におけるタイ
ミングチャート、第３図は本発明の一実施例におけるラ
インメモリのアドレスマツプ、第４図は従来のシェーデ
ィング補正回路の構成図である。 １・・・・・・Ａ／Ｄ変換器、２・・・・・・第１Ｄ／
Ａ変換器、３・・・・・・第２Ｄ／Ａ変換器、４・・・
・・・第１ラツチ、５・・・・・・第２ラツチ、６・・
・・・・ラインメモリ、７・・・・・・ラインメモリ制
御回路。 代理人の氏名 弁理士 粟 野 重 孝 ほか１名第２
＠ 子晰正月！！シーー１１ＪＩＪ１１２＼７ア吟京ｒｅｆ
＋、Ｖｒｔｆｕｉｌりｔ （ＸＩ正１１（−キ乙）
ｉｌｌりへ２フ−１１’りｐＥＦイ 牛 ｔ。 （４り畦ｊ已！シ宇１つ≦イ匣；う！１１４ｊ１に３７
１カ第 図
Claims (3)
- （１）アナログ画像信号をディジタル画像信号に変換す
る第一変換手段と、ディジタル画像信号をアナログ画像
信号に変換する第二変換手段および第三変換手段と、前
記第二変換手段および第三変換手段に与えるディジタル
画像信号を保持する第一保持手段および第二保持手段と
、前記第一変換手段が出力するディジタル画像信号を記
憶する記憶手段と、前記記憶手段を制御する制御手段を
具備することを特徴とするシェーディング補正回路。 - （２）記憶手段に記憶された補正用基準情報を用いて、
画像信号の不均一性を補正することを特徴とする特許請
求の範囲第一項記載のシェーディング補正回路。 - （３）記憶手段に異なった補正用基準情報を記憶し、同
時に読み出すことによって、異なった補正情報を同時に
入手し、画像信号の不均一性を補正することを特徴とす
る特許請求の範囲第一項記載のシェーディング補正回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63332894A JPH02174465A (ja) | 1988-12-27 | 1988-12-27 | シェーディング補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63332894A JPH02174465A (ja) | 1988-12-27 | 1988-12-27 | シェーディング補正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02174465A true JPH02174465A (ja) | 1990-07-05 |
Family
ID=18259989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63332894A Pending JPH02174465A (ja) | 1988-12-27 | 1988-12-27 | シェーディング補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02174465A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0485959U (ja) * | 1990-11-30 | 1992-07-27 |
-
1988
- 1988-12-27 JP JP63332894A patent/JPH02174465A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0485959U (ja) * | 1990-11-30 | 1992-07-27 |
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