JPH0217541A - Stack system micro-computer - Google Patents
Stack system micro-computerInfo
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- JPH0217541A JPH0217541A JP16675588A JP16675588A JPH0217541A JP H0217541 A JPH0217541 A JP H0217541A JP 16675588 A JP16675588 A JP 16675588A JP 16675588 A JP16675588 A JP 16675588A JP H0217541 A JPH0217541 A JP H0217541A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、オーバーラツプのあるマルチレジスタセット
を内蔵するマイクロコンピュータに係り。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a microcomputer incorporating a multi-register set with overlap.
特に多量のデータを高速処理しながら割込みやイベント
などの発生に対応するのに好適なスタック方式とする。In particular, the stack method is suitable for processing large amounts of data at high speed while responding to the occurrence of interrupts and events.
［従来の技術〕
従来、計算機システムにおいて、イベント発生によるタ
スクスイッチ時や、関数の呼出し時におけるレジスタの
メモリへの退避、復帰のための処理時間（以後、オーバ
ーヘッド時間とよぶ）を必要としていた。そこで、この
オーバーヘッド時間の高速化を行なうため、汎用レジス
タセットを複数個設けるマルチレジスタセット方式があ
る。[Prior Art] Conventionally, computer systems require processing time (hereinafter referred to as overhead time) for saving and restoring registers to memory when switching tasks due to the occurrence of an event or when calling a function. Therefore, in order to speed up this overhead time, there is a multi-register set system in which a plurality of general-purpose register sets are provided.
タスクスイッチの高速化の場合、マルチレジスタセット
の各汎用レジスタセットに、タスクを割当て、タスクス
イッチ発生時に、汎用レジスタセットを各タスクに対応
させて切換える処理を行なう。In the case of speeding up task switching, a task is assigned to each general-purpose register set of a multi-register set, and when a task switch occurs, the general-purpose register set is switched in correspondence with each task.
また、高級言語における関数呼出しの高速化の場合、タ
スクをプログラムにおける関数にねりあてる。各汎用レ
ジスタセットは、引数の受は用、局所変数用、引数の渡
し用として、３種に分類されている。引数の受は用、渡
し用のレジスタは、各関数を呼び出す側と、呼び出され
る側で共用され、呼ぶ側では、渡し用、呼ばれる側では
、受は用として用いられる。このオーバーラツプのある
マルチレジスタセットについては、アイ・イー・イー・
イー コンピューター、１５巻、９号、第８頁から、第
２１項（Ｄａｉｄ、Ａ、Ｐａｔｔｅｒｓｏｎ、ａｎｄＣ
ａｒｌｏ、Ｈ，５ｅｑｕｉｎ“Ａ ＶＬＳＩ ＲＩＳＣ
” ＩＥＥＩＥ Ｃｏｍｐｕｔｅｒｖｏｌ、１５．ｎｏ
９．ｐｐ８−２１，５ｅｐｔ’ ８２）において論じら
れている。Furthermore, in the case of speeding up function calls in high-level languages, tasks are assigned to functions in the program. Each general-purpose register set is classified into three types: those for receiving arguments, those for local variables, and those for passing arguments. The registers for receiving and passing arguments are shared by the side that calls each function and the called side, and the registers are used for passing on the calling side and for passing on the called side. For this overlapping multi-register set, IE.
E-Computer, Vol. 15, No. 9, pp. 8-21 (Daid, A., Patterson, and C.
arlo, H, 5equin “A VLSI RISC
” IEEE Computer vol. 15. no.
9. pp 8-21, 5ept' 82).
上記従来技術は、マルチレジスタセットにおけるレジス
タセット数、および汎用レジスタセットあたりのレジス
タの数の点については配慮がされていない。The above conventional technology does not consider the number of register sets in a multi-register set and the number of registers per general-purpose register set.
そのため、１タスクあたりに用いるデータが多い場合に
は、レジスタセットにデータが入りきれないため、主メ
モリ上にデータをおかなければならないため、メモリア
クセスが増加するという問題がある。Therefore, when a large amount of data is used per task, the data cannot fit into the register set, so the data must be stored in the main memory, resulting in an increase in memory accesses.
また、１タスクあたりに用いるデータが少ない場合には
、レジスタセットに空きが生じるという問題がある。Furthermore, when the amount of data used per task is small, there is a problem in that the register set becomes empty.
本発明の目的は、レジスタセットを可変に構成できるス
タック方式のマルチレジスタセットを内蔵することにあ
る。An object of the present invention is to incorporate a stack-type multi-register set that can variably configure the register set.
上記目的は、可変語数のレジスタからなるスタックフレ
ームを構成することができ、スタックフレームに接続し
得て、少なくとも、算術演算と論理演算のできる演算回
路と、スタックフレームの長さを決定できる蓄積手段と
、前後のスタックフレームとのオーバーラツプ領域を設
定できる指定情報と、マルチレジスタセット内のスタッ
クフレームを指定できる選択手段とをそなえ、また、ス
タックフレームの長さを命令フォーマットにより決定す
る手段と、蓄積情報によりマルチレジスタセット内のス
タックフレームを指定できる選択手段を含んで構成する
ことにより、達成される。The above object is capable of configuring a stack frame consisting of registers with a variable number of words, an arithmetic circuit that can be connected to the stack frame and capable of at least arithmetic operations and logical operations, and a storage means that can determine the length of the stack frame. , specification information for setting an overlap area with the previous and subsequent stack frames, selection means for specifying the stack frame within the multi-register set, means for determining the length of the stack frame based on the instruction format, and storage This is achieved by including a selection means that can specify a stack frame within a multi-register set based on information.
マルチレジスタセットにおける第１のスタックフレーム
を第２のスタックフレームへ切換える命令が発生した場
合に、第１のスタックフレームから第２のスタックフレ
ームへの切換えができるとともに、第１のスタックフレ
ームと第２のスタックフレームとのオーバーラツプ領域
を指定できる。When an instruction to switch the first stack frame to the second stack frame in a multi-register set occurs, it is possible to switch from the first stack frame to the second stack frame, and also to switch between the first stack frame and the second stack frame. You can specify the overlap area with the stack frame.
また、第２のスタックフレームとして必要な長さを決定
し、使用することができる。Additionally, the required length of the second stack frame can be determined and used.
このスタックフレームの選択手段は、蓄積情報として、
暗黙指定する手段と、指定情報として。This stack frame selection means uses, as accumulated information,
As a means of implicit specification and specification information.
命令フォーマットにより指定することができる。It can be specified by the instruction format.
また、スタックフレームの長さを指定する手段は、指定
情報として、処理が発生する前に指示する手段と、レジ
スタの必要に応じて、蓄積手段として、保持できる手段
とを持つことによりマルチレジスタセットを有効に使用
することができる。In addition, the means for specifying the length of the stack frame is a multi-register set by having a means for specifying the length of the stack frame as specification information before the processing occurs, and a means for holding it as a storage means according to the register needs. can be used effectively.
以下、本発明の１実施例を第１図により説明する。 Hereinafter, one embodiment of the present invention will be described with reference to FIG.
第１図は、本発明が適用されるデータ処理装置の全体構
成の１例を示す図である。第１図において、１０は、１
１のキャッシュメモリ、１２の命令フェッチユニット、
１３の制御ユニット、１４のマルチレジスタセット、１
５の実行ユニット、を内蔵するマイクロプロセッサであ
り、１ｆのアドレスバスと、１ｇのデータバスを介して
、１Ｇの外部記憶と接続している。FIG. 1 is a diagram showing an example of the overall configuration of a data processing device to which the present invention is applied. In Figure 1, 10 is 1
1 cache memory, 12 instruction fetch units,
13 control units, 14 multi-register sets, 1
It is a microprocessor with a built-in 5 execution units, and is connected to a 1G external storage via a 1f address bus and a 1g data bus.
ここで、これらの要素からなるマイクロコンピュータ１
０の動作の概要を説明する。Here, microcomputer 1 consisting of these elements
An overview of the operation of 0 will be explained.
命令フェッチユニット１２で指定する命令語のアドレス
が、アドレスバス１ｄを介し、キャッシュメモリ１１に
ヒツトした場合、キャッシュメモリ１１からデータを読
出す。キャッシュメモリ１１にデータがない場合は、ア
ドレスバス１ｆと、データバス１ｇを介して、外部記憶
１６からデータを読出す。When the address of the instruction word specified by the instruction fetch unit 12 hits the cache memory 11 via the address bus 1d, data is read from the cache memory 11. If there is no data in the cache memory 11, the data is read from the external storage 16 via the address bus 1f and the data bus 1g.
読出された命令語（データ）は、制御ユニット１３でデ
コードされ、マルチレジスタセット１４へのアクセスを
行なう。次に、実行ユニット１５で処理され、結果がマ
ルチレジスタセットに格納される。The read instruction word (data) is decoded by the control unit 13 and accesses the multi-register set 14. It is then processed in execution unit 15 and the result is stored in a multi-register set.
第２図は、実行ユニットの構成を示す図である。FIG. 2 is a diagram showing the configuration of an execution unit.
実行ユニットは２本のリードデータバス１ａと１ｂ上の
データをソースラッチ１の２３、ソースラッチ２の２４
、に入力し、バレルシフタ２１で高速シフトを実行し、
マルチプレクサ２５に出力する。シフト量は、制御１１
ＩＡ２ａで指定される。The execution unit transfers the data on the two read data buses 1a and 1b to 23 of source latch 1 and 24 of source latch 2.
, execute a high-speed shift with barrel shifter 21,
Output to multiplexer 25. The shift amount is controlled by control 11.
Specified by IA2a.
ソースラッチ１の２３とマルチプレクサの２５から演算
ユニット２２に入力を行ない、演算結果をディスティネ
ーションラッチ２６に出力する。Inputs are made to the arithmetic unit 22 from the source latch 1 23 and the multiplexer 25, and the arithmetic results are output to the destination latch 26.
ディスティネーションラッチ２６からディスティネーシ
ョンバス１ｃ上に出力される。The signal is output from the destination latch 26 onto the destination bus 1c.
第３図は、マルチレジスタセットの基本構成を示す。ラ
イトデータバスｌｃ上のデータを、マルチレジスタセッ
ト１４に保持する。マルチレジスタセット１４に保持し
たデータは、リードデータバス１ａとリードデータバス
１ｂに出力される。FIG. 3 shows the basic configuration of a multi-register set. The data on the write data bus lc is held in the multi-register set 14. The data held in the multi-register set 14 is output to the read data bus 1a and the read data bus 1b.
このマルチレジスタセットは、可変長のスタックフレー
ムｎ個から構成される。ベースになるスタックフレーム
は、基底スタックフレームであるスタック０の３０、ス
タック１の３１、スタック２の３２．ｎ番目のスタック
フレームであるスタックｎの３３により構成される。This multi-register set is composed of n variable-length stack frames. The base stack frames are 30 of stack 0, 31 of stack 1, 32 of stack 2, etc. It is composed of 33 of stack n, which is the nth stack frame.
第４図は、マルチレジスタセットにおける１個のスタッ
クフレームの構成を示したものである。FIG. 4 shows the structure of one stack frame in a multi-register set.
スタックフレームの０番は、１番目のレジスタとして、
ＢＳＡＲＯ（ベーススタックアドレスレジスタ０）があ
る。ｉ番目のスタックフレームは、１つ前のスタックの
アドレスレジスタであるＰＳＡＲｉ（Ｐｒｅｖｉｏｕｓ
５ｔａｃｋ Ａｄｄｒｅｓｓ Ｒｅｇｉｓｔｅｎ ｉ
） ４１と１つ前のスタックフレームとのレジスタの共
有領域であるＧ Ｓ ＲＬ （Ｇｌｏｂａｌ ５ｔａｃ
ｋ Ｒｅｇｉｓｔｅｎ Ｌｏｗ）４２と、１つ前のスタ
ックフレームの長さを示すＰ Ｓ Ｌ Ｒ（Ｐｒｅｖｉ
ｏｕｓ ５ｔａｃｋ Ｌｅｎｇｔｈ Ｒｅｇｉｓｔｅｎ
）４３と現在のスタックフレームの基底アドレスを示す
Ｂ Ｓ Ａ Ｒｉ （Ｂａｓｅ ５ｔａｃｋ Ａｄｄｒ
ｅｓｓ Ｒｅｇｉｓｔｅｎ １）４４と次のスタックフ
レームとのレジスタの共有領域であるＧ Ｓ ＲＨ（Ｇ
ｌｏｂａｌ ５ｔａｃｋ ＲｅｇｉｓｔｅｎＨｉｇｈ）
４５と、現在のスタックフレームの長さを示すＣＳ
Ｌ Ｒｉ （Ｃｕｒｒｅｎｔ ５ｔａｃｋ ＬｅｎｌＨ
ｔｈ Ｒｅｇｉｓｔｅｎｉ）４６とにより構成される。Stack frame number 0 is the first register,
There is a BSARO (base stack address register 0). The i-th stack frame is the address register of the previous stack, PSARi (Previous
5tack Address Register i
) 41 and the previous stack frame.
k Register Low) 42 and P S L R (Previous) which indicates the length of the previous stack frame.
ous 5tack Length Register
)43 and B S A Ri (Base 5tack Addr) indicating the base address of the current stack frame.
ess Register 1) G S RH (G
(lobal 5tack Register High)
45 and a CS indicating the length of the current stack frame
L Ri (Current 5tack LenlH
th Registeri) 46.
スタックフレームを切替える命令、又はイベント、が発
生した時は、ＢＳＡＲｉは、次のスタックフレームのＰ
Ｓ Ａ Ｒｉ＋１として用いられる。またＧＳＲＨは
、ＧＳＲＬとして用いられ、Ｃ３ＬＲｉは、ＰＳＬＲＩ
÷１として用いられる。When a command or event that switches stack frames occurs, BSARi switches the P of the next stack frame.
Used as S A Ri+1. Also, GSRH is used as GSRL, and C3LRi is used as PSLRI.
It is used as ÷1.
１つのスタックフレームにおいて必要なデータは。What data is required in one stack frame?
ＧＳＲＬとＧＳＲＨに格納されている。Stored in GSRL and GSRH.
通常は、関数呼出し、イベント呼出しが発生した時点で
、スタックフレームの切換え（インクリメント）を行な
う。Normally, the stack frame is switched (incremented) when a function call or event call occurs.
また、直接スタックフレームを選択する方法として、ス
タックの番号を保持するレジスタ５ＮＲ（スタックナン
バーレジスタ）４７がある。Further, as a method for directly selecting a stack frame, there is a register 5NR (stack number register) 47 that holds a stack number.
第５図は、マルチレジスタセットにおける汎用レジスタ
のアクセス方法を示す。FIG. 5 shows a method of accessing general-purpose registers in a multi-register set.
関数呼出しくイベント呼出し）が発生し、スタツクフレ
ームの切換えを行なう時点で、スタックフレームｉ−１
の基底アドレスＢＡＲｔ−ｔ を現在のスタックフレー
ムのアドレスレジスタＰＳＡＲｉに格納する。スタック
フレームｉ−１のスタックの長さＣＳ Ｌ Ｒｉ−ｔ
を現在のスタックフレームにおけるＰＳＬＲｉに格納す
る。ＰＳＡＲｉとＰＳＬＲｉの加算を行ない現在の基底
アドレスをＢＡＲｉに格納する。When a function call or event call occurs and the stack frame is switched, stack frame i-1
The base address BARt-t of is stored in the address register PSARi of the current stack frame. Stack length of stack frame i-1 CS L Ri-t
is stored in PSLRi in the current stack frame. PSARi and PSLRi are added and the current base address is stored in BARi.
現在のスタックフレームでデータの加算を行なう場合は
、ＧＲＩにデータの３を代入し、ＧＲ２に１５０を代入
し、ＧＲＩとＧＲ２のデータをＧＲ３に格納する。When data is to be added in the current stack frame, data 3 is assigned to GRI, 150 is assigned to GR2, and the data of GRI and GR2 are stored in GR3.
第６図は、スタックフレームにおけるレジスタの加算方
法を示す。FIG. 6 shows how registers are added in a stack frame.
基底アドレスレジスタＢＡＲｉにオフセット２を加算し
たアドレスで指すデータをＳＬＩ （ソースラッチの２
）に代入する。ＢＡＲｉにオフセット２を加算したデー
タを５Ｌ２（ソースラッチ２）に代入する。The data pointed to by the address obtained by adding offset 2 to the base address register BARi is transferred to SLI
). The data obtained by adding offset 2 to BARi is assigned to 5L2 (source latch 2).
ＳＬＩとＳＬ２の加算結果をディスティネーションラッ
チＤＬに格納する。The addition result of SLI and SL2 is stored in the destination latch DL.
ディスティネーションラッチのデータＤＬを基底アドレ
スレジスタＢＡＲｉとオフセット３で示すアドレスに格
納する。The data DL of the destination latch is stored in the base address register BARi and the address indicated by offset 3.
本発明によれば、多数のレジスタセットにより構成され
るマルチレジスタセットにおいて、ある処理に対応する
スタックフレームを可変長にすることができるとともに
、スタックフレーム間にオーバーラツプ領域を設定する
ことができるため、ある処理に必要なデータ数が多い場
合は、対応するスタックフレームの長さを長くとり、必
要なデータが少ない場合には、スタックフレームの長さ
を短くとることができるので、マルチレジスタセットを
有効に無駄なく使用することができる。According to the present invention, in a multi-register set composed of a large number of register sets, it is possible to make the length of a stack frame corresponding to a certain process variable, and it is also possible to set an overlap area between stack frames. When a large amount of data is required for a certain process, the length of the corresponding stack frame can be increased, and when less data is required, the length of the stack frame can be shortened, making multi-register sets effective. It can be used without waste.
第１図はマイクロコンピュータの全体構成図、第２図は
実行ユニットを示す図、第３図はマルチレジスタセット
を示す図、第４図はｉ番目のスタックフレームを示す図
、第５図はレジスタの加算を示す図、第６図はスタック
フレームのデータのアクセス手段を示す図である。
１・°゛マイクロコンピユータ１４・・・マルチレジス
タセット、１５・・・実行ユニット、１６・・・外部記
憶、１１・・・マイクロプログラム、１２・・・命令フ
ェッチユニット、１３・・・制御ユニット。Figure 1 is a diagram showing the overall configuration of a microcomputer, Figure 2 is a diagram showing an execution unit, Figure 3 is a diagram showing a multi-register set, Figure 4 is a diagram showing the i-th stack frame, and Figure 5 is a diagram showing registers. FIG. 6 is a diagram showing the access means for data in the stack frame. 1.°゛Microcomputer 14...Multi register set, 15...Execution unit, 16...External storage, 11...Micro program, 12...Instruction fetch unit, 13...Control unit.
Claims (1)
該スタックフレームが複数本からなるマルチレジスタセ
ットを内蔵するマイクロコンピュータにおいて、前記ス
タックフレームに接続し得て、少なくとも、算術演算と
論理演算のできる演算回路と、前記スタックフレームの
長さを決定できる蓄積手段と、前後のスタックフレーム
とのオーバーラップ領域を設定できる指定情報と、マル
チレジスタセット内のスタックフレームを指定できる選
択手段とをそなえ、前記選択手段で選択している第１の
スタックフレームを第２のスタツクフレームへ切換える
命令、或いは、イベントが発生した場合には、第２のス
タックフレームを選択できる様にするとともに、前記指
定情報により、第２のスタックフレームと第１のスタッ
クフレームとのオーバーラップ領域を指定できる様にす
るとともに、第２のスタックフレームとして必要な長さ
を決定し、使用することを特徴とするスタック方式マイ
クロコンピュータ。 ２、特許請求の範囲第１項記載のスタックフレームは、
スタックフレームを切換える命令、イベントが発生した
場合に、そのスタックフレームの長さを命令フォーマッ
トにより決定する手段と、蓄積情報により、マルチレジ
スタセット内のスタックフレームを指定できる選択手段
を含んで構成することを特徴とするスタック方式マイク
ロコンピュータ。 ３、特許請求の範囲第１項記載のスタックフレームは、
マルチレジスタセット内のスタックフレーム数を記憶す
る手段を持ち、また、レジスタのオーバーフローが生じ
た場合に、下位のスタックフレームから、メモリへデー
タを退避する手段を保持することを特徴とするスタック
方式マイクロコンピュータ。[Claims] 1. Having a stack frame consisting of a plurality of registers,
In a microcomputer in which the stack frame has a built-in multi-register set consisting of a plurality of registers, an arithmetic circuit connectable to the stack frame and capable of at least arithmetic operations and logical operations, and a storage capable of determining the length of the stack frame. means, specification information for setting an overlap area between previous and succeeding stack frames, and selection means for specifying a stack frame in the multi-register set, the first stack frame being selected by the selection means is selected as the first stack frame. When a command or an event to switch to the second stack frame occurs, the second stack frame can be selected, and the specification information allows the switching between the second stack frame and the first stack frame. A stack type microcomputer is characterized in that an overlapping area can be specified, and a length required for a second stack frame is determined and used. 2. The stack frame according to claim 1,
When a stack frame switching instruction or event occurs, the stack frame length is determined by the instruction format, and the stack frame selection means is configured to specify the stack frame in the multi-register set based on stored information. A stack-type microcomputer featuring: 3. The stack frame described in claim 1 is:
A stack type micro that has means for storing the number of stack frames in a multi-register set, and also has means for saving data from lower stack frames to memory in the event of register overflow. Computer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16675588A JPH0217541A (en) | 1988-07-06 | 1988-07-06 | Stack system micro-computer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16675588A JPH0217541A (en) | 1988-07-06 | 1988-07-06 | Stack system micro-computer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0217541A true JPH0217541A (en) | 1990-01-22 |
Family
ID=15837131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16675588A Pending JPH0217541A (en) | 1988-07-06 | 1988-07-06 | Stack system micro-computer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0217541A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02217925A (en) * | 1989-02-17 | 1990-08-30 | Toshiba Corp | Microprocessor |
| JPH03230282A (en) * | 1990-02-05 | 1991-10-14 | Matsushita Electric Ind Co Ltd | microprocessor |
-
1988
- 1988-07-06 JP JP16675588A patent/JPH0217541A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02217925A (en) * | 1989-02-17 | 1990-08-30 | Toshiba Corp | Microprocessor |
| JPH03230282A (en) * | 1990-02-05 | 1991-10-14 | Matsushita Electric Ind Co Ltd | microprocessor |
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