JPH02176724A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH02176724A JPH02176724A JP63331341A JP33134188A JPH02176724A JP H02176724 A JPH02176724 A JP H02176724A JP 63331341 A JP63331341 A JP 63331341A JP 33134188 A JP33134188 A JP 33134188A JP H02176724 A JPH02176724 A JP H02176724A
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- JP
- Japan
- Prior art keywords
- electrode wiring
- liquid crystal
- selection lines
- crystal display
- picture elements
- Prior art date
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- Pending
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-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
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- Physics & Mathematics (AREA)
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- Mathematical Physics (AREA)
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- Crystallography & Structural Chemistry (AREA)
- General Physics & Mathematics (AREA)
- Optics & Photonics (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は複数の画素をマトリックス配列してなる液晶表
示装置に関する。
示装置に関する。
本発明は、夫々スイッチングトランジスタ及び付加容量
を有する複数の画素をマトリックス配列してなる液晶表
示装置において、各隣り合う２つの行の画素のスイッチ
ングトランジスタを同一の選択線に共通接続し、各列の
互いに異なる１つ置きの画素のスイッチングトランジス
タを夫々に同一の信号線に共通接続し、各選択線の間に
他の隣り合う２つの行の画素に共通な付加容量用の電極
配線を設けることによって、大画面、高解像度化を可能
にしたものである。
を有する複数の画素をマトリックス配列してなる液晶表
示装置において、各隣り合う２つの行の画素のスイッチ
ングトランジスタを同一の選択線に共通接続し、各列の
互いに異なる１つ置きの画素のスイッチングトランジス
タを夫々に同一の信号線に共通接続し、各選択線の間に
他の隣り合う２つの行の画素に共通な付加容量用の電極
配線を設けることによって、大画面、高解像度化を可能
にしたものである。
従来の液晶デイスプレィパネルの１画素の構成を第７図
に示す。同図中、（１）は画素（液晶セル（１，、Ｃ）
）を構成する透明の表示電極、（２）は画素を駆動する
ためのスイッチング用の薄膜トランジスタを示す。表示
電極（１）の各行間に各画素の行を選択する選択線（３
）が配され、表示電極（１）の各列間に画像信号を供給
するための信号線（４）が配される。
に示す。同図中、（１）は画素（液晶セル（１，、Ｃ）
）を構成する透明の表示電極、（２）は画素を駆動する
ためのスイッチング用の薄膜トランジスタを示す。表示
電極（１）の各行間に各画素の行を選択する選択線（３
）が配され、表示電極（１）の各列間に画像信号を供給
するための信号線（４）が配される。
そして薄膜トランジスタ（２）のドレイン（５Ｄ）が表
示電極（１）に接続され、ソース（５Ｓ）が信号線（４
）に接続され、ゲート（５Ｇ）が選択線（３）に接続さ
れる。
示電極（１）に接続され、ソース（５Ｓ）が信号線（４
）に接続され、ゲート（５Ｇ）が選択線（３）に接続さ
れる。
液晶デイスプレィパネルでは、その画質を向上させるた
めに第８図の等価回路に示すように各画素（ＬＣ）
毎に付加容量即ちストレージ容量Ｃ９を付加する必要が
ある。ストレージ容量Ｃ８の値はフリッカ−防止のため
にも大きい方が望ましい。
めに第８図の等価回路に示すように各画素（ＬＣ）
毎に付加容量即ちストレージ容量Ｃ９を付加する必要が
ある。ストレージ容量Ｃ８の値はフリッカ−防止のため
にも大きい方が望ましい。
従来のストレージ容量Ｃｓ は表示電極（１）を選択線
（３）や信号線（４）に層間絶縁膜を介して重ね合せて
作られていた。本例では表示電極（１）と選択線（３）
間でストレージ容量Ｃ５が構成されている。
（３）や信号線（４）に層間絶縁膜を介して重ね合せて
作られていた。本例では表示電極（１）と選択線（３）
間でストレージ容量Ｃ５が構成されている。
成するためのＣｓ専用の電極配線を作ることが考えられ
る。このＣｓ専用の電極配線には固定電位を与えること
ができるために、選択線や信号線の電位変化を受けず画
質の向上が望める。しかし、画素の開口率を変化させず
に実現するにはＣｓ専用の電極配線を透明電極等で形成
しなければならず、製造プロセスが増し、歩留り、コス
ト面で不利となる。
る。このＣｓ専用の電極配線には固定電位を与えること
ができるために、選択線や信号線の電位変化を受けず画
質の向上が望める。しかし、画素の開口率を変化させず
に実現するにはＣｓ専用の電極配線を透明電極等で形成
しなければならず、製造プロセスが増し、歩留り、コス
ト面で不利となる。
本発明は、上述の問題点を解決して大画面、高解像度化
を可能にした液晶表示装置を提供するものである。
を可能にした液晶表示装置を提供するものである。
液晶デイスプレィパネルにおいては、大画面、高解像度
化が進められている。しかし、高解像度化に伴って画素
ピッチが縮小してくると、上述の表示電極（１）と選択
線（３）や信号線（４）の重ね合せを利用して作るスト
レージ容量Ｃｓでは十分な容量値が得られない。従って
十分な容量値を得るために、例えば表示電極との間でス
トレージ容量Ｃｓを構〔課題を解決するための手段〕 本発明は、夫々スイッチングトランジスタＴｒ及び付加
容量（即ちストレージ容量） Ｃｓを有する複数の画素
ＬＣがマ） ＩＪソックス列されてなる液晶表示装置に
おいて、各隣り合う２つの行ｘ１とＸ２．Ｘ３ とＸ４
．・・・・の画素のスイッチングトランジスタを同一の
選択線（１３）に共通接続し、各列Ｙの互に異なる１つ
置きの画素のスイッチングトランジスタを夫々に同一の
信号線（１２ａ） （１２ｂ）に共通接続し、各選択線
（１３）の間、即ち他の隣り合う行Ｘ２ とＸ３． Ｘ
、 とＸｓ、・・・・の間に、その他の隣り合う２つの
行の画素に共通な付加容量用の電極配線（１４）を設け
て成るもるである。
化が進められている。しかし、高解像度化に伴って画素
ピッチが縮小してくると、上述の表示電極（１）と選択
線（３）や信号線（４）の重ね合せを利用して作るスト
レージ容量Ｃｓでは十分な容量値が得られない。従って
十分な容量値を得るために、例えば表示電極との間でス
トレージ容量Ｃｓを構〔課題を解決するための手段〕 本発明は、夫々スイッチングトランジスタＴｒ及び付加
容量（即ちストレージ容量） Ｃｓを有する複数の画素
ＬＣがマ） ＩＪソックス列されてなる液晶表示装置に
おいて、各隣り合う２つの行ｘ１とＸ２．Ｘ３ とＸ４
．・・・・の画素のスイッチングトランジスタを同一の
選択線（１３）に共通接続し、各列Ｙの互に異なる１つ
置きの画素のスイッチングトランジスタを夫々に同一の
信号線（１２ａ） （１２ｂ）に共通接続し、各選択線
（１３）の間、即ち他の隣り合う行Ｘ２ とＸ３． Ｘ
、 とＸｓ、・・・・の間に、その他の隣り合う２つの
行の画素に共通な付加容量用の電極配線（１４）を設け
て成るもるである。
各画素の付加容量Ｃ５は、上述の電極配線とこの電極配
線（１４）下に形成された絶縁膜（１６Ａ＞ と、導
電層（１５Ａ＞ とによって形成される。付加容量用
の電極配線は選択線と同一の層で形成することができる
。また、付加容量用の電極配線（１４）、導電層（１５
Ａ） 及び絶縁膜（１６Ａ） が信号線（１２ａ）
（１２ｂ）の下まで延在するように形成することもでき
る。
線（１４）下に形成された絶縁膜（１６Ａ＞ と、導
電層（１５Ａ＞ とによって形成される。付加容量用
の電極配線は選択線と同一の層で形成することができる
。また、付加容量用の電極配線（１４）、導電層（１５
Ａ） 及び絶縁膜（１６Ａ） が信号線（１２ａ）
（１２ｂ）の下まで延在するように形成することもでき
る。
上述の液晶表示装置では、フレーム画面を表示するよう
な画素数を有し、奇数行と偶数行に対応する上下２つの
画素が同時に選択されてノンインターレース駆動によっ
て表示される。そして、各隣り合う２つの行Ｘ１ と
Ｘ２．Ｘ３ とＸ６．・・・・の画素のスイッチングト
ランジスタＴｒが同一の選択線（１３）に共通接続され
るので、選択線（１３）の本数は１／２になる。同時に
各選択線（１３）間に、即ち選択線を省略した行間（Ｘ
２ とＸ３ 間、Ｘ４ とＸ５間・・・・）にその隣り
合う２つの画素に共通な付加容量用の電極配線（１４）
が設けられ、この電極配線（１４）が設けられた領域に
おいて付加容量Ｏ８が形成されることにより、画素の開
口率を変化させずに十分な値の付加容量Ｃｓが得られる
。即ち、画素ピッチを縮小化しても十分な値の付加容量
Ｃｓが得られる。電極配線（１４）には固定電位が与え
られ、付加容量は選択線（１３）の負荷にならない。し
たがって高速な動作が可能となり、大画面、高解像度が
可能となる。また付加容量が選択線の負荷容量にならな
いため、垂直スキャナー回路のドライバーが軽くでき、
回路が簡単化される。
な画素数を有し、奇数行と偶数行に対応する上下２つの
画素が同時に選択されてノンインターレース駆動によっ
て表示される。そして、各隣り合う２つの行Ｘ１ と
Ｘ２．Ｘ３ とＸ６．・・・・の画素のスイッチングト
ランジスタＴｒが同一の選択線（１３）に共通接続され
るので、選択線（１３）の本数は１／２になる。同時に
各選択線（１３）間に、即ち選択線を省略した行間（Ｘ
２ とＸ３ 間、Ｘ４ とＸ５間・・・・）にその隣り
合う２つの画素に共通な付加容量用の電極配線（１４）
が設けられ、この電極配線（１４）が設けられた領域に
おいて付加容量Ｏ８が形成されることにより、画素の開
口率を変化させずに十分な値の付加容量Ｃｓが得られる
。即ち、画素ピッチを縮小化しても十分な値の付加容量
Ｃｓが得られる。電極配線（１４）には固定電位が与え
られ、付加容量は選択線（１３）の負荷にならない。し
たがって高速な動作が可能となり、大画面、高解像度が
可能となる。また付加容量が選択線の負荷容量にならな
いため、垂直スキャナー回路のドライバーが軽くでき、
回路が簡単化される。
付加容量用の電極配線（１４）は選択線（１３）と同一
の層で形成することができるので、製造工程の追加は必
要としない。
の層で形成することができるので、製造工程の追加は必
要としない。
通常、液晶表示装置では１フイールドで書き替えしない
とフリッカ−が目立つ。このため、垂直画素数を４００
程度有し、１フレーム相当のテレビ信号を表示するよう
な液晶デイスプレィパネルにおいては、液晶の交流駆動
から生じるフリッカ−（１５Ｈ２）対策のためにフィー
ルドメモリ等を用いて１フイールドに全ての画素を書き
替える。即ちノンインターレース駆動で表示する。この
場合、第５図に示すように画素ＬＣの各列に２本の信号
線（４ａ） （４ｂ） 〔（４ａ１） （４ｂＩ）、（
４ａ２） （４ｂ２＞、＝ ・・）を配し、各一方の信
号線（４ａ）に各列の奇数番目に相当する１つ置きの画
素同士（Ｌ Ｃ，、、Ｌ Ｃ，３，・・・・）。
とフリッカ−が目立つ。このため、垂直画素数を４００
程度有し、１フレーム相当のテレビ信号を表示するよう
な液晶デイスプレィパネルにおいては、液晶の交流駆動
から生じるフリッカ−（１５Ｈ２）対策のためにフィー
ルドメモリ等を用いて１フイールドに全ての画素を書き
替える。即ちノンインターレース駆動で表示する。この
場合、第５図に示すように画素ＬＣの各列に２本の信号
線（４ａ） （４ｂ） 〔（４ａ１） （４ｂＩ）、（
４ａ２） （４ｂ２＞、＝ ・・）を配し、各一方の信
号線（４ａ）に各列の奇数番目に相当する１つ置きの画
素同士（Ｌ Ｃ，、、Ｌ Ｃ，３，・・・・）。
（Ｌ Ｃ２１，Ｌ Ｃ２３，・・・・）、・・・・を共
通接続し、各他方の信号線（４ｂ）に各列の偶数番目に
相当する１つ置きの画素同士（Ｌ ＣＩ２＋ Ｌ Ｃ
，４，・・・・）（Ｌ Ｃ２２，Ｌ Ｃ２，、・・・・
）、・・・・を共通接続し、また画素の各行毎に選択線
（３，）、 （３２）、 （３３）、 （３，）、・・
・・を配する。そして、駆動に際しては奇数行と偶数行
に対応する２つの選択線（３，）と（３２）、 （３３
） と（３４）、 ・・・・を同時に選択すると共
に、２本の信号線（４ａ）と（４ｂ）に奇数フィールド
及び偶数フィールドの信号を同時に供給して上下２つの
画素Ｌ Ｃ，１とＬ ＣＩ２． Ｌ Ｃ２１とＬＣ２
２，・・・・、ＬＣ＋ａとＬＣ，４゜ＬＣ２３とＬＣ２
４，・・・・を順次選択表示するような駆動方法が考え
られる。従って、このような駆動方法を採用するときは
、第６図に示すように隣り合う奇数行と偶数行の画素の
選択線を共通化し、１つ置きの行間に対応して選択線（
３ａ）、 （３ｂ）、・・・・を配することができる。
通接続し、各他方の信号線（４ｂ）に各列の偶数番目に
相当する１つ置きの画素同士（Ｌ ＣＩ２＋ Ｌ Ｃ
，４，・・・・）（Ｌ Ｃ２２，Ｌ Ｃ２，、・・・・
）、・・・・を共通接続し、また画素の各行毎に選択線
（３，）、 （３２）、 （３３）、 （３，）、・・
・・を配する。そして、駆動に際しては奇数行と偶数行
に対応する２つの選択線（３，）と（３２）、 （３３
） と（３４）、 ・・・・を同時に選択すると共
に、２本の信号線（４ａ）と（４ｂ）に奇数フィールド
及び偶数フィールドの信号を同時に供給して上下２つの
画素Ｌ Ｃ，１とＬ ＣＩ２． Ｌ Ｃ２１とＬＣ２
２，・・・・、ＬＣ＋ａとＬＣ，４゜ＬＣ２３とＬＣ２
４，・・・・を順次選択表示するような駆動方法が考え
られる。従って、このような駆動方法を採用するときは
、第６図に示すように隣り合う奇数行と偶数行の画素の
選択線を共通化し、１つ置きの行間に対応して選択線（
３ａ）、 （３ｂ）、・・・・を配することができる。
これによって、選択線の本数を１７２とすることができ
る。パターンレイアウトを考えたときには、透明の表示
電極間は離さなければならない。本発明では、１つ置き
の行間に対応して選択線を配し、選択線の本数を１７２
となし、その選択線が省略された他の１つ置きの行間に
付加容量（ストレージ容量）を構成する電極配線を配し
、この電極配線に固定電位を与えるようになす。
る。パターンレイアウトを考えたときには、透明の表示
電極間は離さなければならない。本発明では、１つ置き
の行間に対応して選択線を配し、選択線の本数を１７２
となし、その選択線が省略された他の１つ置きの行間に
付加容量（ストレージ容量）を構成する電極配線を配し
、この電極配線に固定電位を与えるようになす。
以下、第１図乃至第３図を用いて本発明による液晶デイ
スプレィパネルの一例を説明する。なお本例は垂直画素
数が４００程度のフレーム画面を表示する液晶デイスプ
レィパネルに適用した場合である。
スプレィパネルの一例を説明する。なお本例は垂直画素
数が４００程度のフレーム画面を表示する液晶デイスプ
レィパネルに適用した場合である。
第１図において、（１１） ［（１１，、）、 （ＩＬ
２）、 （１１，３）。
２）、 （１１，３）。
（１ｉｔ４）、 ・・・・、 （１１２，）、 （１
１２２）、 （１１２３）、 （１１２４）、 ・・
・・〕は画素（液晶セルＬＣ）を構成する例えば■Ｔｏ
（酸化インジウム錫）等よりなる透明の表示電極を示し
、夫々所定間隔を置いてマトリックス配列される。
１２２）、 （１１２３）、 （１１２４）、 ・・
・・〕は画素（液晶セルＬＣ）を構成する例えば■Ｔｏ
（酸化インジウム錫）等よりなる透明の表示電極を示し
、夫々所定間隔を置いてマトリックス配列される。
（１２ａ） （１２ｂ） （（１２ａ、） （１２ｂ、
）、 （１２ａ２）、 （１２ｂ２）、 ・・・・〕
はＡｊ２よりなる信号線であり、表示電極（１１）の各
列（Ｙ） Ｃ（Ｙｌ）、（Ｙ２）、 ・・・・〕の
間に夫々列（Ｙ）を挟むように２本づつ配される。
）、 （１２ａ２）、 （１２ｂ２）、 ・・・・〕
はＡｊ２よりなる信号線であり、表示電極（１１）の各
列（Ｙ） Ｃ（Ｙｌ）、（Ｙ２）、 ・・・・〕の
間に夫々列（Ｙ）を挟むように２本づつ配される。
（１３） （（１３ａ＞、 （１３ｂ）、 ＝ ＝ ）
は表示電極（１１）の隣り合う２つの行（ＸＩ）と（Ｉ
２）ノ間、行（Ｉ３）と（Ｘ、）の間、・・・・に配さ
れ、夫々両性（Ｘｌ）及び（Ｉ２）、 （Ｉ３）及び（
Ｉ４）、 ・・・・を同時に選択する選択線である。
は表示電極（１１）の隣り合う２つの行（ＸＩ）と（Ｉ
２）ノ間、行（Ｉ３）と（Ｘ、）の間、・・・・に配さ
れ、夫々両性（Ｘｌ）及び（Ｉ２）、 （Ｉ３）及び（
Ｉ４）、 ・・・・を同時に選択する選択線である。
（Ｔｒ） Ｃ（Ｔｒｌ、）、 （Ｔｒｌ２）、 （Ｔ１
３）。
３）。
（Ｔｒｌ４）、 −＝ −＝ （Ｔｒ２＋）、
（Ｔｒ２２）、 （Ｔｒ２３）、 （Ｔｒ２４）
。
（Ｔｒ２２）、 （Ｔｒ２３）、 （Ｔｒ２４）
。
・・・・〕は夫々の表示電極（１１，、）、 （ＩＬ２
）、 （ＩＬ３）。
）、 （ＩＬ３）。
（１１，、）、 ・・・・（１１２，）、 （１１２
２）、 （１１２，）、 （１１２，）、・・・・即ち
画素Ｌ Ｃｚ、 Ｌ Ｃ＋２． Ｌ Ｃ＋３．
Ｌ Ｃ１４，・・・・Ｌ Ｃ２，、Ｌ Ｃ２□、 Ｌ
Ｃ２３，ＣＬ２４． ・・・・を駆動する薄膜トラ
ンジスタによるスイッチングトランジスタで、夫々信号
線（１２ａ） （１２ｂ）と選択線（１３）との各交点
部分に対応して配される。（１４） ［（１４ａ）。
２）、 （１１２，）、 （１１２，）、・・・・即ち
画素Ｌ Ｃｚ、 Ｌ Ｃ＋２． Ｌ Ｃ＋３．
Ｌ Ｃ１４，・・・・Ｌ Ｃ２，、Ｌ Ｃ２□、 Ｌ
Ｃ２３，ＣＬ２４． ・・・・を駆動する薄膜トラ
ンジスタによるスイッチングトランジスタで、夫々信号
線（１２ａ） （１２ｂ）と選択線（１３）との各交点
部分に対応して配される。（１４） ［（１４ａ）。
（１４ｂ）、 （１４ｃ）、・・・・〕は表示電極（１
１）の行（Ｘｌ）の上側、以下性の隣り合う２つの行（
Ｉ２）とくＩ３）との間、（Ｉ４）と（Ｉ５）との間、
・・・・に配された該各両性に共通のストレージ容量Ｃ
ｓ用の電極配線（以下Ｃｓ用電極配線と云う）。本例で
は各Ｃ５用電極配線（１４）が夫々２つの行間に沿うと
共に、信号線（１２ａ） （１２ｂ） の下にも延長
して形成される。
１）の行（Ｘｌ）の上側、以下性の隣り合う２つの行（
Ｉ２）とくＩ３）との間、（Ｉ４）と（Ｉ５）との間、
・・・・に配された該各両性に共通のストレージ容量Ｃ
ｓ用の電極配線（以下Ｃｓ用電極配線と云う）。本例で
は各Ｃ５用電極配線（１４）が夫々２つの行間に沿うと
共に、信号線（１２ａ） （１２ｂ） の下にも延長
して形成される。
薄膜トランジスタ（Ｔｒ）は、絶縁基板上に第１層の多
結晶シリコン膜又は非晶質シリコン膜等による半導体薄
膜（１５）を形成し、この半導体薄膜（１５）のゲート
部上に例えば５１０２等よりなるゲート絶縁膜（１６）
を介して第２層の不純物ドープの半導体層例えば不純物
ドープした多結晶シリコン層（１９）よりなるゲート電
極（１７）を形成し、半導体薄膜（１５）のゲート電極
（１７）を挟む両頭域をソース領域（１８Ｓ） 及び
ドレイン領域（１８０） として構成される。この薄
膜トランジスタ（Ｔｒ）は、少くともゲート部が信号線
（１２ａ） （１２ｂ）下に存するように形成される。
結晶シリコン膜又は非晶質シリコン膜等による半導体薄
膜（１５）を形成し、この半導体薄膜（１５）のゲート
部上に例えば５１０２等よりなるゲート絶縁膜（１６）
を介して第２層の不純物ドープの半導体層例えば不純物
ドープした多結晶シリコン層（１９）よりなるゲート電
極（１７）を形成し、半導体薄膜（１５）のゲート電極
（１７）を挟む両頭域をソース領域（１８Ｓ） 及び
ドレイン領域（１８０） として構成される。この薄
膜トランジスタ（Ｔｒ）は、少くともゲート部が信号線
（１２ａ） （１２ｂ）下に存するように形成される。
この薄膜トランジスタ（Ｔｒ）のパターンレイアウトを
第３図りに示す。
第３図りに示す。
各薄膜トランジスタ（Ｔｒ）を構成するた酌の半導体薄
膜（１５）の形成時に、ドレイン領域（１８０） よ
り信号線（１２ａ） （１２ｂ）及びＣｓ用電極配線（
１３）下に沿うように延長する略Ｔ字状の半導体薄膜延
長部（１５Ａ） が一体に形成される。また、ゲート
絶縁膜（１６）の形成時に、之と一体に半導体薄膜延長
部（１５Ａ＞ の全面に延長するゲート絶縁膜延長部
（１６Ａ）が同時に形成される。この半導体薄膜（１５
）及びゲート絶縁膜（１６）のパターンレイアウトを第
３図Ａに示す。
膜（１５）の形成時に、ドレイン領域（１８０） よ
り信号線（１２ａ） （１２ｂ）及びＣｓ用電極配線（
１３）下に沿うように延長する略Ｔ字状の半導体薄膜延
長部（１５Ａ） が一体に形成される。また、ゲート
絶縁膜（１６）の形成時に、之と一体に半導体薄膜延長
部（１５Ａ＞ の全面に延長するゲート絶縁膜延長部
（１６Ａ）が同時に形成される。この半導体薄膜（１５
）及びゲート絶縁膜（１６）のパターンレイアウトを第
３図Ａに示す。
ゲート電極（１７）に接続される選択線（１３）はゲー
ト電極（１７）の形成と同時に同じ不純物ドープした多
結晶シリコン（１９）にて形成される。このとき、選択
線（１３ａ） が行（Ｘｌ）の各トランジスタＴｒ、
、。
ト電極（１７）の形成と同時に同じ不純物ドープした多
結晶シリコン（１９）にて形成される。このとき、選択
線（１３ａ） が行（Ｘｌ）の各トランジスタＴｒ、
、。
Ｔｒ２１． ’ｒｒｆｆ、、−、、と、行（Ｉ２）の各
トランジスタＴ ｒｌ ２１ Ｔ ｒ ２２＋ Ｔ ｒ
３２１ ・・・・の夫々のゲート電極（１７）に共通接
続するように形成され、選択線（１３ｋｌ） が行（
Ｉ３）の各トランジスタＴｒ１３． Ｔｒ２３． Ｔｒ
３＋、 ”・・と、行（Ｉ４）の各トランジスタＴ ｒ
Ｉ ４１ Ｔ ｒ ２４ ＋Ｔｒ３４．・・・・の夫
々のゲート電極（１７）に共通接続するように形成され
、選択！（１３ｃ） 以下も同様に２つの行のトランジ
スタＴｒ のゲート電極に共通接続するように形成され
る。Ｃｓ用電極配線（１４）［：（１４ａ）、 （１４
ｂ）、 （１４ｃ）、 ＝ ・・）はゲート電極（１７
）、選択線（１３）の形成と同時に、同じ不純物ドープ
の多結晶シリコン（１９）によって形成される。このと
き、Ｃｓ用電極配線（１４ａ） は行（ｘｌ）の各画
素Ｌ Ｃｚ、 Ｌ Ｃ２＋、 Ｌ Ｃ３１，・・・
・に対応する各ストレージ容量ＣＳ １ ＋ 、 ＣＳ
２１ 、 ＣＳ ３ ＋ 、・・・・に共通接続する
ように形成され、Ｃｓ用電極配線（１４ｂ） は行（
Ｉ２）及び（Ｉ３）ノ各画素ＬＣ１２，ＬＣ２２，ＬＣ
３２゜・・・及びＬ Ｃ＋３． Ｌ Ｃ２３，Ｌ Ｃ
！１３． ・・・・に対応する各ストレージ容量Ｃ３
Ｉ２． Ｃ８２２１Ｃ８２３１・・・・及びＣＳ Ｉ
４ 、 ＣＳ ２ ＜ 、 ＣＳ ３４ 、・・・・に
共通接続するように形成される。以下の各Ｃｓ用電極配
線り１４）も同様に行Ｘ４ とＸＳ、Ｉ６ とＩ７．
・・・・の各ストレージ容量に共通接続するように形成
される。このＣｓ用電極配線（１４）はゲート絶縁膜延
長部（１６八）上に形成される。第３図Ｂはゲート電極
（１７）、選択線（１３）及びＣｓ用電極配線（１４）
を構成する不純物ドープの多結晶シリコン（１９）のパ
ターンレイアウトを示す。
トランジスタＴ ｒｌ ２１ Ｔ ｒ ２２＋ Ｔ ｒ
３２１ ・・・・の夫々のゲート電極（１７）に共通接
続するように形成され、選択線（１３ｋｌ） が行（
Ｉ３）の各トランジスタＴｒ１３． Ｔｒ２３． Ｔｒ
３＋、 ”・・と、行（Ｉ４）の各トランジスタＴ ｒ
Ｉ ４１ Ｔ ｒ ２４ ＋Ｔｒ３４．・・・・の夫
々のゲート電極（１７）に共通接続するように形成され
、選択！（１３ｃ） 以下も同様に２つの行のトランジ
スタＴｒ のゲート電極に共通接続するように形成され
る。Ｃｓ用電極配線（１４）［：（１４ａ）、 （１４
ｂ）、 （１４ｃ）、 ＝ ・・）はゲート電極（１７
）、選択線（１３）の形成と同時に、同じ不純物ドープ
の多結晶シリコン（１９）によって形成される。このと
き、Ｃｓ用電極配線（１４ａ） は行（ｘｌ）の各画
素Ｌ Ｃｚ、 Ｌ Ｃ２＋、 Ｌ Ｃ３１，・・・
・に対応する各ストレージ容量ＣＳ １ ＋ 、 ＣＳ
２１ 、 ＣＳ ３ ＋ 、・・・・に共通接続する
ように形成され、Ｃｓ用電極配線（１４ｂ） は行（
Ｉ２）及び（Ｉ３）ノ各画素ＬＣ１２，ＬＣ２２，ＬＣ
３２゜・・・及びＬ Ｃ＋３． Ｌ Ｃ２３，Ｌ Ｃ
！１３． ・・・・に対応する各ストレージ容量Ｃ３
Ｉ２． Ｃ８２２１Ｃ８２３１・・・・及びＣＳ Ｉ
４ 、 ＣＳ ２ ＜ 、 ＣＳ ３４ 、・・・・に
共通接続するように形成される。以下の各Ｃｓ用電極配
線り１４）も同様に行Ｘ４ とＸＳ、Ｉ６ とＩ７．
・・・・の各ストレージ容量に共通接続するように形成
される。このＣｓ用電極配線（１４）はゲート絶縁膜延
長部（１６八）上に形成される。第３図Ｂはゲート電極
（１７）、選択線（１３）及びＣｓ用電極配線（１４）
を構成する不純物ドープの多結晶シリコン（１９）のパ
ターンレイアウトを示す。
画素ＬＣの各列Ｙｌ、Ｙ２．・・・・に対応して２本づ
つ配されたＡＩ信号線（１２ａ） （１２ｂ）は夫々各
列の一方の１つ置きの画素のトランジスタ同士及び他方
の１つ置きの画素のトランジスタ同士に共通接続される
。即ち、信号線（１２ａ、）は列Ｙ１ の１つ置きの画
素Ｌ Ｃｚ、 Ｌ Ｃ＋３． Ｌ ＣＩＳ、 ・
・・・のトランジスタＴｒ＋＋、 Ｔｒ＋ｓ、 Ｔｒｌ
ｓ、 ＋＋ ＋＋の各ソース領域（１８Ｓ）に共通接続
して形成され、信号線（１２ｂ、）は他の１つ置きの画
素Ｌ Ｃ＋２． Ｌ ＣＩ４． Ｌ ＣＩＢ、
・・・・のトランジスタＴｒ、□、 Ｔｒｙ４． Ｔｒ
１６１・・・・のソース領域（１８Ｓ） に共通接続
される。信号線（１２ａ２）は列Ｙ２の１つ置きの画素
Ｌ Ｃ２１，Ｌ Ｃ２３，Ｌ Ｃ２５，・・・・ノトラ
ンジスタＴｒ２＋、 Ｔｒ２ｓ、 Ｔｒ２５． ・’
”のソース領域（１８Ｓ） に共通接続され、信号線
（１２ｂ２）は他の１つ置きの画素Ｌ Ｃ２２，Ｌ Ｃ
２４，Ｌ Ｃ２Ｓ、 ・・・・のトランジスタＴｒ２
２． Ｔｒ２４．Ｔｒ２ｅ＋・・・・のソース領域（１
８Ｓ） に共通接続される。以下の各信号線（１２ａ
）（１２ｂ） も同時にして形成される。（２０）は
各対応する信号線（１２ａ） （１２ｂ）とソース領域
（１８Ｓ） ＣＤコンタクト部を示す。第３図Ｃは信号
線（１２ａ） （１２ｂ）のパターンレイアウトを示す
。
つ配されたＡＩ信号線（１２ａ） （１２ｂ）は夫々各
列の一方の１つ置きの画素のトランジスタ同士及び他方
の１つ置きの画素のトランジスタ同士に共通接続される
。即ち、信号線（１２ａ、）は列Ｙ１ の１つ置きの画
素Ｌ Ｃｚ、 Ｌ Ｃ＋３． Ｌ ＣＩＳ、 ・
・・・のトランジスタＴｒ＋＋、 Ｔｒ＋ｓ、 Ｔｒｌ
ｓ、 ＋＋ ＋＋の各ソース領域（１８Ｓ）に共通接続
して形成され、信号線（１２ｂ、）は他の１つ置きの画
素Ｌ Ｃ＋２． Ｌ ＣＩ４． Ｌ ＣＩＢ、
・・・・のトランジスタＴｒ、□、 Ｔｒｙ４． Ｔｒ
１６１・・・・のソース領域（１８Ｓ） に共通接続
される。信号線（１２ａ２）は列Ｙ２の１つ置きの画素
Ｌ Ｃ２１，Ｌ Ｃ２３，Ｌ Ｃ２５，・・・・ノトラ
ンジスタＴｒ２＋、 Ｔｒ２ｓ、 Ｔｒ２５． ・’
”のソース領域（１８Ｓ） に共通接続され、信号線
（１２ｂ２）は他の１つ置きの画素Ｌ Ｃ２２，Ｌ Ｃ
２４，Ｌ Ｃ２Ｓ、 ・・・・のトランジスタＴｒ２
２． Ｔｒ２４．Ｔｒ２ｅ＋・・・・のソース領域（１
８Ｓ） に共通接続される。以下の各信号線（１２ａ
）（１２ｂ） も同時にして形成される。（２０）は
各対応する信号線（１２ａ） （１２ｂ）とソース領域
（１８Ｓ） ＣＤコンタクト部を示す。第３図Ｃは信号
線（１２ａ） （１２ｂ）のパターンレイアウトを示す
。
各表示電極（１１）はＩＴ○で形成され、一部が対応す
るトランジスタ （Ｔｒ）のドレイン領域（１８０）に
接続される。このとき表示電極（１１）はドレイン領域
（１８０） のコンタクト部（２１）にＡ１電極（２
２）を介して接続される。各画素ＬＣのストレージ容量
Ｃｓ は、トランジスタＴｒ の半導体薄膜（１５）よ
り延長した第１層の半導体薄膜延長部（１５Ａ） と
、ゲート絶縁膜延長部（１６Ａ） と、第２層の不純
物ドープの多結晶シリコン（１９）よりなるＣｓ用電極
配線（１４）とにより構成される。Ｃｓ用電極配線（１
４）には固定電位が与えられる。
るトランジスタ （Ｔｒ）のドレイン領域（１８０）に
接続される。このとき表示電極（１１）はドレイン領域
（１８０） のコンタクト部（２１）にＡ１電極（２
２）を介して接続される。各画素ＬＣのストレージ容量
Ｃｓ は、トランジスタＴｒ の半導体薄膜（１５）よ
り延長した第１層の半導体薄膜延長部（１５Ａ） と
、ゲート絶縁膜延長部（１６Ａ） と、第２層の不純
物ドープの多結晶シリコン（１９）よりなるＣｓ用電極
配線（１４）とにより構成される。Ｃｓ用電極配線（１
４）には固定電位が与えられる。
内因示せざるも、かかる薄膜トランジスタ（Ｔｒ）、ス
トレージ容量Ｃ９及び表示電極（１１）が形成された透
明の絶縁基板に対向して内面全面に透明電極が形成され
た透明の絶縁基板が配され、側基板間に液晶が充填され
て目的の液晶デイスプレィパネルが構成される。
トレージ容量Ｃ９及び表示電極（１１）が形成された透
明の絶縁基板に対向して内面全面に透明電極が形成され
た透明の絶縁基板が配され、側基板間に液晶が充填され
て目的の液晶デイスプレィパネルが構成される。
上述の液晶デイスプレィパネルはフィールドメモリ等を
用い奇数と偶数の２つの行Ｘ、とＸ２．Ｘ３とＸ４．・
・・・に対応する夫々の上下２つの画素ＬＣとＬ Ｃ＋
２． Ｌ Ｃ２＋と０２□、・・・・を同時に選択し
て所謂ノンインターレース駆動によってフレーム相当の
テレビ画像を表示するようになされる。そして、この液
晶デイスプレィパネルによれば、２つの行Ｘ１ とＸ
２．Ｘ３ とｘ２．・・・・の選択線を夫々１つの選択
線（１３ａ）、 （１３ｂ）、・・・・によって共通化
し、これによって省略された行Ｘ１ の上側、２つの
行Ｘ２ とｘ３ の間、Ｘ、とＸ、の間、・・・・に夫
々共通のＣｓ用電極配線（１４） ［：（１４ａ）、
（１４ｂ）、 （１４ｃ）、 ・・・・〕を配し、この
Ｃｓ用電極配線（１４）と各画素に対応する半導体薄膜
延長部（１５Ａ） とゲート絶縁膜延長部（１６Ａ）
との間でストレージ容ｉＣｓを形成するようになし
たことにより、高解像度化した場合にも十分なＣｓ容量
値を得ることができる。そして、このストレージ容量Ｃ
ｓ は表示電極（１１）の各行間に形成され、更に容量
Ｃｓをかせぐ場合にも信号線下に延長して形成されるの
で画素の開口率を損なうことがない。
用い奇数と偶数の２つの行Ｘ、とＸ２．Ｘ３とＸ４．・
・・・に対応する夫々の上下２つの画素ＬＣとＬ Ｃ＋
２． Ｌ Ｃ２＋と０２□、・・・・を同時に選択し
て所謂ノンインターレース駆動によってフレーム相当の
テレビ画像を表示するようになされる。そして、この液
晶デイスプレィパネルによれば、２つの行Ｘ１ とＸ
２．Ｘ３ とｘ２．・・・・の選択線を夫々１つの選択
線（１３ａ）、 （１３ｂ）、・・・・によって共通化
し、これによって省略された行Ｘ１ の上側、２つの
行Ｘ２ とｘ３ の間、Ｘ、とＸ、の間、・・・・に夫
々共通のＣｓ用電極配線（１４） ［：（１４ａ）、
（１４ｂ）、 （１４ｃ）、 ・・・・〕を配し、この
Ｃｓ用電極配線（１４）と各画素に対応する半導体薄膜
延長部（１５Ａ） とゲート絶縁膜延長部（１６Ａ）
との間でストレージ容ｉＣｓを形成するようになし
たことにより、高解像度化した場合にも十分なＣｓ容量
値を得ることができる。そして、このストレージ容量Ｃ
ｓ は表示電極（１１）の各行間に形成され、更に容量
Ｃｓをかせぐ場合にも信号線下に延長して形成されるの
で画素の開口率を損なうことがない。
また、Ｃｓ用電極配線（１４）には固定電位が与えられ
るのでストレージ容量Ｃｓ は選択線（１３）の負荷と
ならない。従って、高速な動作が可能となり、大画面、
高解像度化が可能となる。さらに垂直スキャナー回路の
ドライバーを軽くでき、回路を簡易化することができる
。
るのでストレージ容量Ｃｓ は選択線（１３）の負荷と
ならない。従って、高速な動作が可能となり、大画面、
高解像度化が可能となる。さらに垂直スキャナー回路の
ドライバーを軽くでき、回路を簡易化することができる
。
また、ストレージ容量Ｃｓを構成する各Ｃｓ用電極配線
（１４）、ゲート絶縁膜延長部（１６Ａ）及び半導体薄
膜延長部（１５Ａ） は夫々ゲート電極（１７）、ゲ
ート絶縁膜（１６）及びトランジスタＴｒ の半導体薄
膜（１５）の形成と同時に形成される。したがって、製
造プロセスを追加することなくストレージ容量Ｃｓを形
成することができる。
（１４）、ゲート絶縁膜延長部（１６Ａ）及び半導体薄
膜延長部（１５Ａ） は夫々ゲート電極（１７）、ゲ
ート絶縁膜（１６）及びトランジスタＴｒ の半導体薄
膜（１５）の形成と同時に形成される。したがって、製
造プロセスを追加することなくストレージ容量Ｃｓを形
成することができる。
２画素を同時に駆動するために選択線が共通化できるが
、その結果生じたすき間に比較的厚い不純物ドープの多
結晶シリコンで形成された遮光性を有するＣｓ用電極配
線（１４）が形成されるので表示時にバックライトが上
記すき間を通過しないのでコントラストの低下を防ぐこ
とができる。なお、Ｃｓ用電極配線（１４）を不純物ド
ープの多結晶シリコンにより形成したが、コントラスト
の点からは、その他のＡＩ等の遮光性を有する材料で形
成することができる。
、その結果生じたすき間に比較的厚い不純物ドープの多
結晶シリコンで形成された遮光性を有するＣｓ用電極配
線（１４）が形成されるので表示時にバックライトが上
記すき間を通過しないのでコントラストの低下を防ぐこ
とができる。なお、Ｃｓ用電極配線（１４）を不純物ド
ープの多結晶シリコンにより形成したが、コントラスト
の点からは、その他のＡＩ等の遮光性を有する材料で形
成することができる。
第４図は本発明の他の例を示す。同図は１画素に相当す
る領域のみを示す。液晶デイスプレィパネルでは選択線
に選択信号が与えられ、その選択期間で信号線よりの画
像信号を液晶セルに加えるため、スイッチングトランジ
スタである薄膜トランジスタのオン抵抗を下げなければ
ならない。しかし、通常用いられる非晶質シリコンや多
結晶シリコンの薄膜トランジスタではその低い移動度の
ために、例えば第７図に示すようにチャンネル幅Ｗをチ
ャンネル長しの比Ｗ／Ｌの値を大きくして薄膜トランジ
スタのオン抵抗を下げている。従って薄膜トランジスタ
の面積が画素部の面積に入り込むため、画素の開口率が
下がってしまう。第４図はこの点を改善したものである
。
る領域のみを示す。液晶デイスプレィパネルでは選択線
に選択信号が与えられ、その選択期間で信号線よりの画
像信号を液晶セルに加えるため、スイッチングトランジ
スタである薄膜トランジスタのオン抵抗を下げなければ
ならない。しかし、通常用いられる非晶質シリコンや多
結晶シリコンの薄膜トランジスタではその低い移動度の
ために、例えば第７図に示すようにチャンネル幅Ｗをチ
ャンネル長しの比Ｗ／Ｌの値を大きくして薄膜トランジ
スタのオン抵抗を下げている。従って薄膜トランジスタ
の面積が画素部の面積に入り込むため、画素の開口率が
下がってしまう。第４図はこの点を改善したものである
。
超薄膜トランジスタ等の高い移動度を有する薄膜トラン
ジスタの場合、そのオン抵抗を下げてもＷ／Ｌは小さく
ても良く、トランジスタを細長い形に形成できる。従っ
て、第４図に示すように信号線（１２）及び選択線（１
３）を直線状に形成し、選択線（１３）と信号線（１２
）に囲まれた四角形領域と之に連続して一部信号線（１
２）下に入り込むような形状の表示電極（１１）を形成
し、信号線（１２）と選択線（１３）の交点の下にＷ／
Ｌの小さい、細長い形の超薄膜トランジスタ等の高い移
動度を有する薄膜トランジスタ（３１〉を形成する。こ
の様に、高移動度を有する超薄膜トランジスタを液晶デ
イスプレィパネルのスイッチングトランジスタに用いる
ことにより、そのトランジスタを形成する第１層の半導
体薄膜を信号線（１２）の下に設けて選択線（１３）を
直線状に形成することができ、設計ルールの許す限り画
素の開口率を向上することができる。この構成は高解像
度化に伴って画素面積が縮小化されていくに従って有効
となる。
ジスタの場合、そのオン抵抗を下げてもＷ／Ｌは小さく
ても良く、トランジスタを細長い形に形成できる。従っ
て、第４図に示すように信号線（１２）及び選択線（１
３）を直線状に形成し、選択線（１３）と信号線（１２
）に囲まれた四角形領域と之に連続して一部信号線（１
２）下に入り込むような形状の表示電極（１１）を形成
し、信号線（１２）と選択線（１３）の交点の下にＷ／
Ｌの小さい、細長い形の超薄膜トランジスタ等の高い移
動度を有する薄膜トランジスタ（３１〉を形成する。こ
の様に、高移動度を有する超薄膜トランジスタを液晶デ
イスプレィパネルのスイッチングトランジスタに用いる
ことにより、そのトランジスタを形成する第１層の半導
体薄膜を信号線（１２）の下に設けて選択線（１３）を
直線状に形成することができ、設計ルールの許す限り画
素の開口率を向上することができる。この構成は高解像
度化に伴って画素面積が縮小化されていくに従って有効
となる。
この第４図の構成は第１図の液晶デイスプレィパネルに
適用できる。
適用できる。
本発明の液晶表示装置によれば、マトリックス配列され
た画素においてその奇数と偶数の隣り合う２つの行の選
択線を共通にし、各列の上下２つの画素を同時に表示で
きるように構成されるので、■フレーム相当の画像表示
が可能となる。そして、選択線の共通化で選択線の省略
された行間に固定電位が与えられるＣｓ用電極配線が配
されるので、高解像度にした場合にも十分な容量値の付
加容量Ｃｓが構成でき、液晶表示装置の画質を向上させ
ることができる。また、付加容量に接続されるＣｓ用電
極配線には固定電位が与えられるので、この付加容量が
選択線の負荷とならず、従って高速動作が可能となる。
た画素においてその奇数と偶数の隣り合う２つの行の選
択線を共通にし、各列の上下２つの画素を同時に表示で
きるように構成されるので、■フレーム相当の画像表示
が可能となる。そして、選択線の共通化で選択線の省略
された行間に固定電位が与えられるＣｓ用電極配線が配
されるので、高解像度にした場合にも十分な容量値の付
加容量Ｃｓが構成でき、液晶表示装置の画質を向上させ
ることができる。また、付加容量に接続されるＣｓ用電
極配線には固定電位が与えられるので、この付加容量が
選択線の負荷とならず、従って高速動作が可能となる。
従って大画面、高解像度の液晶表示装置を提供できる。
さらにＣｓ用電極配線は選択線と同時に形成できるので
製造プロセスを追加する必要がなく、歩留り、コスト面
で有利となる。
製造プロセスを追加する必要がなく、歩留り、コスト面
で有利となる。
第１図は本発明による液晶表示装置の一例を示す平面図
、第２図はその等価回路図、第３図Ａは第１層の半導体
薄膜とゲート絶縁膜のパターンレイアウト図、第３図Ｂ
は選択線とＣｓ用電極配線のパターンレイアウト図、第
３図Ｃは信号線のパターンレイアウト図、第３図りは薄
膜トランジスタのパターンレイアウト図、第４図は本発
明の他の例を示す１画素の平面図、第５図及び第６図は
夫々本発明の説明に供する液晶表示装置の等価回路図、
第７図は従来の液晶表示装置の１画素の平面図、第８図
はその等価回路図である。 ＬＣは画素（液晶セル）、Ｃ８はストレージ容量、（２
） （Ｔｒ）は薄膜トランジスタによるスイッチングト
ランジスタ、（１１）は表示電極、（１２） （（１２
ａ、）（１２ｂ、）、 （１２ａ２） （１２ｂ２）、
＝ ＝は〕信号線、（１３）Ｃ（１３ａ） （１３ｂ
）、 ＝−ｒはＣｓ用電極配線、（１４）同 松 隈 秀 盛
、第２図はその等価回路図、第３図Ａは第１層の半導体
薄膜とゲート絶縁膜のパターンレイアウト図、第３図Ｂ
は選択線とＣｓ用電極配線のパターンレイアウト図、第
３図Ｃは信号線のパターンレイアウト図、第３図りは薄
膜トランジスタのパターンレイアウト図、第４図は本発
明の他の例を示す１画素の平面図、第５図及び第６図は
夫々本発明の説明に供する液晶表示装置の等価回路図、
第７図は従来の液晶表示装置の１画素の平面図、第８図
はその等価回路図である。 ＬＣは画素（液晶セル）、Ｃ８はストレージ容量、（２
） （Ｔｒ）は薄膜トランジスタによるスイッチングト
ランジスタ、（１１）は表示電極、（１２） （（１２
ａ、）（１２ｂ、）、 （１２ａ２） （１２ｂ２）、
＝ ＝は〕信号線、（１３）Ｃ（１３ａ） （１３ｂ
）、 ＝−ｒはＣｓ用電極配線、（１４）同 松 隈 秀 盛
Claims (1)
- 【特許請求の範囲】 夫々スイッチングトランジスタ及び付加容量を有する複
数の画素がマトリックス配列されてなる液晶表示装置に
おいて、 上記各隣り合う２つの行の画素のスイッチングトランジ
スタが同一の選択線に共通接続され、上記各列の互いに
異なる１つ置きの画素のスイッチングトランジスタが夫
々に同一の信号線に共通接続され、 上記各選択線の間に、上記他の各隣り合う２つの画素に
共通な付加容量用の電極配線が設けられて成る液晶表示
装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63331341A JPH02176724A (ja) | 1988-12-28 | 1988-12-28 | 液晶表示装置 |
| KR1019890019825A KR0166580B1 (ko) | 1988-12-28 | 1989-12-28 | 액정 표시 유니트 |
| EP89124104A EP0376329B1 (en) | 1988-12-28 | 1989-12-28 | Liquid crystal display device |
| US07/458,397 US5159476A (en) | 1988-12-28 | 1989-12-28 | Liquid crystal display unit having large image area and high resolution |
| DE68921591T DE68921591T2 (de) | 1988-12-28 | 1989-12-28 | Flüssigkristall-Anzeigevorrichtung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63331341A JPH02176724A (ja) | 1988-12-28 | 1988-12-28 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02176724A true JPH02176724A (ja) | 1990-07-09 |
Family
ID=18242598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63331341A Pending JPH02176724A (ja) | 1988-12-28 | 1988-12-28 | 液晶表示装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH02176724A (ja) |
| KR (1) | KR0166580B1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6259117B1 (en) | 1994-06-02 | 2001-07-10 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display having storage capacitor associated with each pixel transistor |
| JP2002014643A (ja) * | 2000-04-24 | 2002-01-18 | Sony Corp | アクティブマトリクス表示装置 |
| JP2008009433A (ja) * | 2006-06-27 | 2008-01-17 | Samsung Electronics Co Ltd | 表示基板及びこれを有する表示パネル |
| JP2009092912A (ja) * | 2007-10-09 | 2009-04-30 | Hitachi Displays Ltd | 液晶表示装置 |
| JP2016164678A (ja) * | 2016-04-21 | 2016-09-08 | Ｎｌｔテクノロジー株式会社 | 表示装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI280532B (en) * | 2002-01-18 | 2007-05-01 | Semiconductor Energy Lab | Light-emitting device |
Citations (2)
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| JPS6120929A (ja) * | 1984-07-10 | 1986-01-29 | Sanyo Electric Co Ltd | 液晶表示装置 |
-
1988
- 1988-12-28 JP JP63331341A patent/JPH02176724A/ja active Pending
-
1989
- 1989-12-28 KR KR1019890019825A patent/KR0166580B1/ko not_active Expired - Lifetime
Patent Citations (2)
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| JPS6076794A (ja) * | 1983-10-04 | 1985-05-01 | セイコーインスツルメンツ株式会社 | 行列型液晶表示パネル |
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| US6297518B1 (en) | 1994-06-02 | 2001-10-02 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display and electrooptical device |
| US6495858B1 (en) | 1994-06-02 | 2002-12-17 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device having thin film transistors |
| US6885027B2 (en) | 1994-06-02 | 2005-04-26 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display and electrooptical device |
| US7148506B2 (en) | 1994-06-02 | 2006-12-12 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display and electrooptical device |
| US7459724B2 (en) | 1994-06-02 | 2008-12-02 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display and electrooptical device |
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