JPH0333724A - 液晶表示装置 - Google Patents
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- JPH0333724A JPH0333724A JP1166652A JP16665289A JPH0333724A JP H0333724 A JPH0333724 A JP H0333724A JP 1166652 A JP1166652 A JP 1166652A JP 16665289 A JP16665289 A JP 16665289A JP H0333724 A JPH0333724 A JP H0333724A
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- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
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- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136259—Repairing; Defects
-
- G—PHYSICS
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- Design And Manufacture Of Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、液晶表示装置、特に薄膜トランジスタ及び画
素電極で画素を構成するアクティブマトリクス方式の液
晶表示装置に適用して画質向上に有効な技術に関する。
素電極で画素を構成するアクティブマトリクス方式の液
晶表示装置に適用して画質向上に有効な技術に関する。
アクティブマトリクス方式の液晶表示装置は。
第２図に示すようにマトリクス状に複数の単位画素が配
置された液晶表示部を有する。Ｍ品表示部の各単位Ｗ素
１は、隣接する２本のゲート信号線と隣接する２本のゲ
ータ線の交差領域に配置される。ここで単位画素とは同
時にアドレスされる画素の集まりの意味として用いる。
置された液晶表示部を有する。Ｍ品表示部の各単位Ｗ素
１は、隣接する２本のゲート信号線と隣接する２本のゲ
ータ線の交差領域に配置される。ここで単位画素とは同
時にアドレスされる画素の集まりの意味として用いる。
カラー表示の場合、各単位画素には１色のカラーフィル
タが対応する。ここにゲート線２は列方向（水平方向）
に延在し０行方向に複数本配置され、データＩＩ３はゲ
ート線と交差する行方向（垂直方向）に延在し、列方向
に複数本配置されている。
タが対応する。ここにゲート線２は列方向（水平方向）
に延在し０行方向に複数本配置され、データＩＩ３はゲ
ート線と交差する行方向（垂直方向）に延在し、列方向
に複数本配置されている。
上記の各単位画素は、液晶、その液晶を介在して配置さ
れた透明画素電極４及び共通透明画素電極、薄膜トラン
ジスタ（ＴＰＴ）５などから構成されている。透明画素
電極、ＴＰＴのそれぞれは、画素毎に設けられている。
れた透明画素電極４及び共通透明画素電極、薄膜トラン
ジスタ（ＴＰＴ）５などから構成されている。透明画素
電極、ＴＰＴのそれぞれは、画素毎に設けられている。
ＴＰＴのソース電極６゜ドレイン？を極７及びゲート線
！極８は、それぞれ透明画＃電極４．データ線３及びゲ
ート線２に接続される８画素電極部と隣接するゲート線
との間に電荷保持容量素子１１が形成されている。デー
タ線３．ゲート［２には、それぞれ信号ｗＩ動開回路９
垂直走査回路１０から所望の信号が印加される。
！極８は、それぞれ透明画＃電極４．データ線３及びゲ
ート線２に接続される８画素電極部と隣接するゲート線
との間に電荷保持容量素子１１が形成されている。デー
タ線３．ゲート［２には、それぞれ信号ｗＩ動開回路９
垂直走査回路１０から所望の信号が印加される。
上記のような液晶装置を大型化するに伴い、製造工程中
の異物等が原因でＴＰＴのドレイン・ソース間の短絡や
、ゲート・ソース間の短絡が発生し易くなる。これらの
短絡の生じた６素はいわゆる点欠陥（単位画素の損失）
になる、各画素サイズが大きくなることに伴い、上記の
ような点欠陥は目立ち易くなっている。
の異物等が原因でＴＰＴのドレイン・ソース間の短絡や
、ゲート・ソース間の短絡が発生し易くなる。これらの
短絡の生じた６素はいわゆる点欠陥（単位画素の損失）
になる、各画素サイズが大きくなることに伴い、上記の
ような点欠陥は目立ち易くなっている。
この対策として１画素部を冗長設計する方法がこれまで
に提案されている。
に提案されている。
第３図は特願昭６２−２４２３６３号に開示されるもの
で一画素を複数のＴＦＴと画＊１１１極に分割する方式
である。また、第４図は、サブビクセル４個で、１つの
ビクセルとしている方式である。
で一画素を複数のＴＦＴと画＊１１１極に分割する方式
である。また、第４図は、サブビクセル４個で、１つの
ビクセルとしている方式である。
なお、後者の方式は、インターナショナル デイスプレ
ィ リサーチ コンファレンス １９８δ年コンブアレ
ンス レコード 第５６頁ＣＩＤＲＣ。
ィ リサーチ コンファレンス １９８δ年コンブアレ
ンス レコード 第５６頁ＣＩＤＲＣ。
’ ８８ 、 Ｃｏｎｆａｒｅｎｃｅ、Ｒｅｃｏｒｄ、
（１９８８） ｐ、５６）に論じられている。
（１９８８） ｐ、５６）に論じられている。
しかし乍ら上記従来技術において、前者の方式では１例
えば第３図のＢ点が破壊すると３分割したＩｓ全てが動
作しなくなり、必がしも完全な冗長性が得られていなか
った。また後者の方式ではゲート線を２本ずつ駆動する
ので、保持容量素子を設けるにあたって、第３図のよう
にゲート線と兼ねさせる場合、それらの容量分してのノ
イズが。
えば第３図のＢ点が破壊すると３分割したＩｓ全てが動
作しなくなり、必がしも完全な冗長性が得られていなか
った。また後者の方式ではゲート線を２本ずつ駆動する
ので、保持容量素子を設けるにあたって、第３図のよう
にゲート線と兼ねさせる場合、それらの容量分してのノ
イズが。
上記２本のゲート線に連なる画素間で異なってくるとい
う問題があり、保持容量素子を設けることが容易でなか
った。
う問題があり、保持容量素子を設けることが容易でなか
った。
さらに、上記の両従来技術では、作製プロセスを変更す
ることなく保持容量素子専用の電極配線を別個に設ける
ことは開口率などの観点から困難であるという問題があ
った。
ることなく保持容量素子専用の電極配線を別個に設ける
ことは開口率などの観点から困難であるという問題があ
った。
本発明の目的は、上記の問題点を克服することにある。
すなわち、簡単な構成で冗長性を有する画素配置法を実
現し、さらに画質向上に効果のある保持容量素子のため
の電極配線を、駆動波形への影響が無いようにし、また
、極端な開口率の低減無くして形成配置することを目的
とする。
現し、さらに画質向上に効果のある保持容量素子のため
の電極配線を、駆動波形への影響が無いようにし、また
、極端な開口率の低減無くして形成配置することを目的
とする。
上記目的を達成するため、本発明においては、特許請求
の範囲に記載するように構成している。
の範囲に記載するように構成している。
すなわち本発明は、各ゲート線の両側にそのゲート線に
よって駆動されるほぼ同サイズのＴＰＴと画素電極を配
置したものである。あわせて各データ線の両側に同時駆
動されるようなほぼ同サイズのＴＰＴと画素電極を配置
したものである。さらにこれらの４画素分に相当する大
きさのカラーフィルタを対応させる。これらにより例え
ば第１図に示したような配置の単位画素４分割が可能と
なる。
よって駆動されるほぼ同サイズのＴＰＴと画素電極を配
置したものである。あわせて各データ線の両側に同時駆
動されるようなほぼ同サイズのＴＰＴと画素電極を配置
したものである。さらにこれらの４画素分に相当する大
きさのカラーフィルタを対応させる。これらにより例え
ば第１図に示したような配置の単位画素４分割が可能と
なる。
本発明では画質向上のために第６図に示すようにさらに
隣接するゲート配線とゲート配線の間にゲート配線と同
一工程で形成された保持容量素子のための電極線を設け
たものである。
隣接するゲート配線とゲート配線の間にゲート配線と同
一工程で形成された保持容量素子のための電極線を設け
たものである。
上述した手段によれば、前記各単位画素においてＴＰＴ
が局所的に破壊しても単位画素全体の点欠陥でなくなる
ので、画素の点欠陥を低減することができる。この点は
、第３図に示される方式と一部その作用は重複する。し
かし、第３図Ｂ点の破壊で一単位画素が欠陥となるのに
比べ１本発明の方式ではその危険性が回避されており、
完全な冗長性を有する。
が局所的に破壊しても単位画素全体の点欠陥でなくなる
ので、画素の点欠陥を低減することができる。この点は
、第３図に示される方式と一部その作用は重複する。し
かし、第３図Ｂ点の破壊で一単位画素が欠陥となるのに
比べ１本発明の方式ではその危険性が回避されており、
完全な冗長性を有する。
さらに上記手段によれば、従来プロセスの変更なく、保
持容量用素子電極専用線を設けることが可能なので液晶
に加わる電圧保持特性を改善でき、表示画質の均一性を
確保できる。このことは第４図に示した方式と列方向配
線数が変わらないことを考慮すると極めて有利な画素配
置となっている。
持容量用素子電極専用線を設けることが可能なので液晶
に加わる電圧保持特性を改善でき、表示画質の均一性を
確保できる。このことは第４図に示した方式と列方向配
線数が変わらないことを考慮すると極めて有利な画素配
置となっている。
（実施例１）
以下１本発明の一実施例を第１図により説明する。第１
図（ａ）はアクティブ・マトリクス方式のカラー液晶表
示装置の１力ラー画素部の平面図である。ここで−単位
画素は、４個のＴ Ｆ Ｔ（ＴＦＴＩ〜ＴＦＴ４）と画
Ｍｆ１１極で構成されている。また第１図（ａ）のＡ−
Ａ切断線で切った断面図を第１図（ｂ）に示す、さらに
第１図（ｃ）には、第１図（ａ）に示す単位画素を複数
配置したものを模式的に示したものである。
図（ａ）はアクティブ・マトリクス方式のカラー液晶表
示装置の１力ラー画素部の平面図である。ここで−単位
画素は、４個のＴ Ｆ Ｔ（ＴＦＴＩ〜ＴＦＴ４）と画
Ｍｆ１１極で構成されている。また第１図（ａ）のＡ−
Ａ切断線で切った断面図を第１図（ｂ）に示す、さらに
第１図（ｃ）には、第１図（ａ）に示す単位画素を複数
配置したものを模式的に示したものである。
液晶表示装置は、下部透明ガラス基板１８の表面上に、
ＴＰＴ及び透明画素電極ＩＴＯ１２を有するｒｔｉ素が
構成されている。
ＴＰＴ及び透明画素電極ＩＴＯ１２を有するｒｔｉ素が
構成されている。
各カラー一部は、上述のように実質的に大きさのほぼ等
しい４個のＴＰＴとその各々に接続された４個の画素ｆ
Ｉ＆極から構成されており、それぞれはゲート線１３及
びデータ線１４については対称に配置されている。すな
わち、第１図（ａ）及びＣＱ）に示されるように列方向
に延在し、行方向に複数本配置されたゲート線と１行方
向に延在し、列方向に複数本配置されたデータ線のそれ
ぞれの両側に、はぼ同時に駆動波形の印加される画素が
配置されている。
しい４個のＴＰＴとその各々に接続された４個の画素ｆ
Ｉ＆極から構成されており、それぞれはゲート線１３及
びデータ線１４については対称に配置されている。すな
わち、第１図（ａ）及びＣＱ）に示されるように列方向
に延在し、行方向に複数本配置されたゲート線と１行方
向に延在し、列方向に複数本配置されたデータ線のそれ
ぞれの両側に、はぼ同時に駆動波形の印加される画素が
配置されている。
各ＴＦＴＩ〜ＴＦＴ４のそれぞれは、主に、ゲート電極
１５．ゲート絶縁膜２３．ｉ型半導体層。
１５．ゲート絶縁膜２３．ｉ型半導体層。
一対のソース電極１６及びドレイン電極１７で構成され
ている。
ている。
ゲート電極は１例えばスパッタで形成されたクロムＣｒ
で構成され、ゲート配線の一部として丁字形状に突出さ
せたものである。厚さは１０００Ａ程度とした。
で構成され、ゲート配線の一部として丁字形状に突出さ
せたものである。厚さは１０００Ａ程度とした。
ゲート絶縁膜は１例えば、プラズマＣＶＤ法で形成され
た窒化シリコン膜を用い、３０００Ａ程度の膜厚で形成
する。
た窒化シリコン膜を用い、３０００Ａ程度の膜厚で形成
する。
ｉ型半導体層は、薄膜トランジスタＴＰＴＩ〜ＴＦＴ４
の夫々のチャネル形成領域として使用される。単位画素
を構成する４つの画素について。
の夫々のチャネル形成領域として使用される。単位画素
を構成する４つの画素について。
このｉ型半導体層は共通の島領域１８で構成される。ｉ
型半導体層は非晶質シリコンまたは多結晶シリコン膜で
形成し、２００〜３０００人程度の膜厚で形成する。
型半導体層は非晶質シリコンまたは多結晶シリコン膜で
形成し、２００〜３０００人程度の膜厚で形成する。
上記のように複数のトランジスタのそれぞれのｉ型半導
体層を共通の島状パターンに形成することによれば、ド
レイン配線がｉ型半導体Ｍ段差を乗り越える箇所が２箇
所となるので、この段差乗り越えの際に画素内に発生す
る点欠陥を１７４に低減できる。
体層を共通の島状パターンに形成することによれば、ド
レイン配線がｉ型半導体Ｍ段差を乗り越える箇所が２箇
所となるので、この段差乗り越えの際に画素内に発生す
る点欠陥を１７４に低減できる。
また前記ｉ型半導体層は、データ線とゲート線との交差
部（クロスオーバ部）の両者間までに延在させて設けら
れている。これによりデータ線とゲート線の短絡を低減
するような構成となっている。
部（クロスオーバ部）の両者間までに延在させて設けら
れている。これによりデータ線とゲート線の短絡を低減
するような構成となっている。
薄膜トランジスタＴＰＴＩ〜ＴＦＴ４のソース電極とド
レイン電極はｉ型半導体層上にそれぞれ隔離して設けら
れている。ソース電極、ドレイン電極の夫々は、回路の
バイアス極性が変わると、動作上、ソースとドレインが
入れ替わるように構成されている。つまりＴＦＴはＦＥ
Ｔと同様に双方向性である。
レイン電極はｉ型半導体層上にそれぞれ隔離して設けら
れている。ソース電極、ドレイン電極の夫々は、回路の
バイアス極性が変わると、動作上、ソースとドレインが
入れ替わるように構成されている。つまりＴＦＴはＦＥ
Ｔと同様に双方向性である。
ソース電極とドレイン電極はＣｒ及びＡｌ１の２重電極
構造であり、同一工程で形成される。またドレイン電極
１７はデータ１４ｍと一体に構成されている。
構造であり、同一工程で形成される。またドレイン電極
１７はデータ１４ｍと一体に構成されている。
ソース電極１６に一部重ねるようにして、スパッタで形
成された透明導電Ｌ４（インジウム・錫酸化膜ＩＴＯ）
１２を用い、１０００〜２０００人の膜厚（本実施例で
は１２ｏＯＡＩＩ！度）で透明画素電極を形成する。
成された透明導電Ｌ４（インジウム・錫酸化膜ＩＴＯ）
１２を用い、１０００〜２０００人の膜厚（本実施例で
は１２ｏＯＡＩＩ！度）で透明画素電極を形成する。
上記のように形成された下部基板の画面領域全体を被覆
するように保護１１１２０を形成し、カラーフィルタ２
２の形成された通常の対向基板上９゜液晶２１等と組合
せることにより液晶デイスプレィパネルが完成する。
するように保護１１１２０を形成し、カラーフィルタ２
２の形成された通常の対向基板上９゜液晶２１等と組合
せることにより液晶デイスプレィパネルが完成する。
第１！１ （０）では、上述の４画素から４１１！威さ
れる単位画素の赤（Ｒ）、緑（Ｇ）、青（Ｂ）配列を示
しである。このＫＧＢの各パターンは第１図（ａ）に示
される４曙索と対応する対向基板上に所定色のカラーフ
ィルタ２２パターンを形成する上記のように形成された
単位画素を構成する４画素のうちの一部の点欠陥は、単
位画素の全体の面積に比べて小さい（本実施例の場合１
７４の面積）ので、前記点欠陥を見にくくすることがで
きる。また上記４画素は実質的に同一サイズで形成され
ているので、画素内の点欠陥の面積を均一にすることが
できる。
れる単位画素の赤（Ｒ）、緑（Ｇ）、青（Ｂ）配列を示
しである。このＫＧＢの各パターンは第１図（ａ）に示
される４曙索と対応する対向基板上に所定色のカラーフ
ィルタ２２パターンを形成する上記のように形成された
単位画素を構成する４画素のうちの一部の点欠陥は、単
位画素の全体の面積に比べて小さい（本実施例の場合１
７４の面積）ので、前記点欠陥を見にくくすることがで
きる。また上記４画素は実質的に同一サイズで形成され
ているので、画素内の点欠陥の面積を均一にすることが
できる。
さらに第３図の従来技術の分割法と比べればＴＰＴの局
所破壊が一単位Ｉ！ｉ索の欠陥に結びつく危険性が回避
されているので、より完全な冗長性を実現することがで
きる。
所破壊が一単位Ｉ！ｉ索の欠陥に結びつく危険性が回避
されているので、より完全な冗長性を実現することがで
きる。
本実施例のその他の効果としては、特にデータ線の両側
に同時に駆動される画素を配置することにより、データ
線を行方向にほぼ直線状に形成することが可能となる点
が挙げられる。ＲＧＢの配列パターンは画像の視認性が
良い、いわゆる３自記列となっている。これを第３図の
従来技術ではデータ線が蛇行しているのと比べると、デ
ータ線の配線抵抗を２７３以下とすることが可能となる
。
に同時に駆動される画素を配置することにより、データ
線を行方向にほぼ直線状に形成することが可能となる点
が挙げられる。ＲＧＢの配列パターンは画像の視認性が
良い、いわゆる３自記列となっている。これを第３図の
従来技術ではデータ線が蛇行しているのと比べると、デ
ータ線の配線抵抗を２７３以下とすることが可能となる
。
線数を１７２に低減でき、ゲート線とデータ線の交点の
数を１７２にすることができ歩留り向上も遠戚される。
数を１７２にすることができ歩留り向上も遠戚される。
本実施例ではＲＧＢ三角配列としたが、第１図（ｄ）に
示すような縦ストライブ配列でも冗長性は損われない、
その他機ストライプ配列などにも適用できることはいう
までもない。
示すような縦ストライブ配列でも冗長性は損われない、
その他機ストライプ配列などにも適用できることはいう
までもない。
本発明の第１の実施例の改良を第１図（ｅ）。
（ｆ）を用いて説明する１本実施例では画素構成。
配置は第１の実施例と全く同じであり、ゲート線とデー
タ線を一部２層化したところのみが異なる。
タ線を一部２層化したところのみが異なる。
これらはゲート線１３を形成後に、もう一つのゲート配
線パターン１０３を形成する工程とゲート線１４を形成
後に、もう一つのデータ配線パターン１０４を形成する
工程を加えればよい。
線パターン１０３を形成する工程とゲート線１４を形成
後に、もう一つのデータ配線パターン１０４を形成する
工程を加えればよい。
上記のような配線パターンの２層化により、断線による
欠陥が救済されるという効果がある。
欠陥が救済されるという効果がある。
なおここでは追加パターン１０３，１０４はそれぞれ元
のパターン１３．１４の配線幅より狭くしたが、広くし
ても上記効果が失なわれないことは云うまでもない。
のパターン１３．１４の配線幅より狭くしたが、広くし
ても上記効果が失なわれないことは云うまでもない。
また本実施例ではＴＰＴのゲート部分での２層化を避け
であるが、これは配線交差部及びＴＦＴ部での配線、電
極等の段差切れを防ぐためである。
であるが、これは配線交差部及びＴＦＴ部での配線、電
極等の段差切れを防ぐためである。
必要に応じてこの部分も２層化することが可能である。
（実施例２）
本発明の第２の実施例による液晶表示装置の１力ラー画
素部の平面図を第５図に示す、同図では、斜線部に相当
する箇所のゲートパターンを除いである点のみが第１図
（ａ）と異なる。これによれば、ゲート線とデータ線の
オーバラップ面積を低減することができ、配線間容量と
、配線間短絡確率を低減できるという効果がある。
素部の平面図を第５図に示す、同図では、斜線部に相当
する箇所のゲートパターンを除いである点のみが第１図
（ａ）と異なる。これによれば、ゲート線とデータ線の
オーバラップ面積を低減することができ、配線間容量と
、配線間短絡確率を低減できるという効果がある。
（実施例３）
本発明の第３の実施例を第６図を用いて説明する。第６
図（ａ）は第１図ＣＱ）に相当する模式図である０本実
施例では、相隣るゲート線の方向と平行にかつまたそれ
らの相隣るゲート線の間隔をほぼ等分割する位置に保持
容量素子線２４を設けである。これらの保持容量素子線
２４は、その各線の両側のそれぞれの画素で画素電極と
の間に保持容量１１を形成する他方の電極を構成する。
図（ａ）は第１図ＣＱ）に相当する模式図である０本実
施例では、相隣るゲート線の方向と平行にかつまたそれ
らの相隣るゲート線の間隔をほぼ等分割する位置に保持
容量素子線２４を設けである。これらの保持容量素子線
２４は、その各線の両側のそれぞれの画素で画素電極と
の間に保持容量１１を形成する他方の電極を構成する。
上記保持容量素子線２４はゲート配線２の製造工程と同
一の工程で形成される。すなわち例えばＣｒのゲート配
線パターンと同時にＣｒの保持容量素子配線パターン々
を形成できるので従来プロセスを変える必要がない、従
来方式でも、もちろん同様の保持容量線を設けることは
可能である。
一の工程で形成される。すなわち例えばＣｒのゲート配
線パターンと同時にＣｒの保持容量素子配線パターン々
を形成できるので従来プロセスを変える必要がない、従
来方式でも、もちろん同様の保持容量線を設けることは
可能である。
しかしその場合は、ゲート線と平行に設けられる保持容
量線との間の領域が開口率を低減することまたゲート線
と保持容量線の短絡などの問題が生ずることを考えると
本方式の画素配置の方が望ましいことは云うまでもない
。
量線との間の領域が開口率を低減することまたゲート線
と保持容量線の短絡などの問題が生ずることを考えると
本方式の画素配置の方が望ましいことは云うまでもない
。
保持容量素子１１の誘電体膜としては下部基板上の所定
部に残されるゲート絶縁膜２３を用いればよい、保持容
量素子の大きさは、第６図（ｂ）に示すように上記保持
容量素子線で形成された電極と、ＩＴＯ画素電極のオー
バラップ面積を変えることにより所望の大きさにするこ
とができる。
部に残されるゲート絶縁膜２３を用いればよい、保持容
量素子の大きさは、第６図（ｂ）に示すように上記保持
容量素子線で形成された電極と、ＩＴＯ画素電極のオー
バラップ面積を変えることにより所望の大きさにするこ
とができる。
各保持容量素子線２４は電気的には定電位１例えば対向
電極Ｖｃｏｍの電圧と等しくしておく。
電極Ｖｃｏｍの電圧と等しくしておく。
上記の如き保持容量素子は、各画素での電荷保持に効果
があり、液晶表示装置の表示の均一性を向上することが
できる。また第３図従来例と異なり、本実施例の保持容
量素子線は専用線であってゲート線と兼ねるものではな
い、従ってこれによれば、ゲートパルス伝播遅延を引き
起こすゲート配線容量への保持容量からの寄与を低減で
きるという効果がある。
があり、液晶表示装置の表示の均一性を向上することが
できる。また第３図従来例と異なり、本実施例の保持容
量素子線は専用線であってゲート線と兼ねるものではな
い、従ってこれによれば、ゲートパルス伝播遅延を引き
起こすゲート配線容量への保持容量からの寄与を低減で
きるという効果がある。
（実施例４）
本発明の第４の実施例を第７図に示す。
この実施例は、画素配置とＴＰＴを設ける箇所との関係
において別の配置法を示したものである。
において別の配置法を示したものである。
本実施例では各ゲート線の両側にそのゲート線で駆動さ
れる画素を配置する点は、実施例１と同様であるが、ド
レイン電極の接続の仕方が異なる。
れる画素を配置する点は、実施例１と同様であるが、ド
レイン電極の接続の仕方が異なる。
この場合においてもカラー画素分割による冗長性はそこ
なわれないことは云うまでもない。
なわれないことは云うまでもない。
本実施例では各データ線に２色の信号が、ゲート線−ラ
イン毎に印加される。その２色の組合せはデータ線２本
毎に変わる０例えば、第７図では、第１．第２の組、第
３．第４の組、第５．第６の組のデータ線にはそれぞれ
（ＲＩ Ｂ）ｌ （ａｓ Ｒ）。
イン毎に印加される。その２色の組合せはデータ線２本
毎に変わる０例えば、第７図では、第１．第２の組、第
３．第４の組、第５．第６の組のデータ線にはそれぞれ
（ＲＩ Ｂ）ｌ （ａｓ Ｒ）。
（Ｂ、Ｒ）の信号が加えられる。
上記の方式は、混色２回路規模の複雑化を伴うが、デー
タ線の一本が断線しても各単位画素の１／２は点灯可能
であり、欠陥の救済できるという効果がある。
タ線の一本が断線しても各単位画素の１／２は点灯可能
であり、欠陥の救済できるという効果がある。
さらに第７図に示すように、データ線への入力をくし型
状としてパネルの上下方向から駆動する時には別の効果
がある。すなわち、同一単位画素の半分ずつをそれぞれ
上下の駆動回路で駆動するので、上下駆動回路の出力段
のＩＣの製造バラツキに伴うアナログ信号出力の上下の
差が吸収され。
状としてパネルの上下方向から駆動する時には別の効果
がある。すなわち、同一単位画素の半分ずつをそれぞれ
上下の駆動回路で駆動するので、上下駆動回路の出力段
のＩＣの製造バラツキに伴うアナログ信号出力の上下の
差が吸収され。
縦筋欠陥を低減できるという効果がある。
（実施例５）
第８図は本発明の第５の実施例図であり、テレビジョン
受像機のブロック構成図を示す。
受像機のブロック構成図を示す。
用いてＴＶ画像表示を行うものである。
第８図において、２５は通常のカラーＴＶに使用される
標準的な駆動回路である。また映像信号処理回路への入
力をＶ ’ｌ’ Ｒ信号とすればビデオモニタとしても
用いることができる。
標準的な駆動回路である。また映像信号処理回路への入
力をＶ ’ｌ’ Ｒ信号とすればビデオモニタとしても
用いることができる。
なお液晶表示部としては実施例２〜４に記載されるもの
を用いることができる。
を用いることができる。
また、この実施例においては、本発明の液晶表示装置は
ＴＶ画像表示に限らず、他のデイスプレィとして用いる
ことももちろん可能である。特に本発明を・適用すれば
、大画面、高精細の表示装置において従来より大幅に良
好な画面を実現することができ、精密な図形や小さな文
字等を明瞭に表示することができるので、情報用端末装
置または文字２図形表示装置等の表示装置として好適で
ある。
ＴＶ画像表示に限らず、他のデイスプレィとして用いる
ことももちろん可能である。特に本発明を・適用すれば
、大画面、高精細の表示装置において従来より大幅に良
好な画面を実現することができ、精密な図形や小さな文
字等を明瞭に表示することができるので、情報用端末装
置または文字２図形表示装置等の表示装置として好適で
ある。
以上実施例によって本発明を説明してきたが、本発明は
画素の配置２分割法にその主旨があり上記実施例に限定
されるものではない、特にゲート線及びゲート絶縁膜の
一部にはＡＱ及びその陽極化成膜を用いてもよい、ＴＰ
Ｔの構造も上記に限られない、また裕度があれば上記４
分割画素のそれぞれに第３Ｖ！ｊのような従来技術を適
用してもよいことはもちろんである。
画素の配置２分割法にその主旨があり上記実施例に限定
されるものではない、特にゲート線及びゲート絶縁膜の
一部にはＡＱ及びその陽極化成膜を用いてもよい、ＴＰ
Ｔの構造も上記に限られない、また裕度があれば上記４
分割画素のそれぞれに第３Ｖ！ｊのような従来技術を適
用してもよいことはもちろんである。
以上説明したように１本発明によれば１代表的なものと
して下記のような効果を得ることができる。
して下記のような効果を得ることができる。
液晶表示装置の液晶表示部の画素の点欠陥を低減するこ
とができると共に、表示画質の均一性を保つことができ
る。
とができると共に、表示画質の均一性を保つことができ
る。
本発明では上記従来プロセスの変更なく簡単な構成で達
成できるものである。
成できるものである。
第１図は本発明の一実施例とその改良による液晶表示装
置を説明するための図、第２図から第４図は従来公知例
を説明するための図、第５図から第７図は本発明の別の
実施例を説明するための図、第８図は本発明の応用装置
の一例のブロック構成図である。 １・・・単位画素、２・・・ゲート線、３・・・データ
線、４゜１２・・・透明画一１１１ｔｌ［ｉ、 ５・・
・ＴＦＴ、６，１６・・・ソース電極、７，１７・・・
ドレインｗｔｍ、８，１５・・・ゲート電極、１１・・
・保持容量素子、９・・・信号駆動回路、１０・・・垂
直走査回路、２４・・・保持容量素子線。 ２ 図 （Ｌ） ２ 第 １ １Ｕ （Ｃ） 冨 回（ｅ） 乃 Ｚ 図 第 閃 第 ５ 巳 冨 図（む 葛 面 （１）） 罵 図
置を説明するための図、第２図から第４図は従来公知例
を説明するための図、第５図から第７図は本発明の別の
実施例を説明するための図、第８図は本発明の応用装置
の一例のブロック構成図である。 １・・・単位画素、２・・・ゲート線、３・・・データ
線、４゜１２・・・透明画一１１１ｔｌ［ｉ、 ５・・
・ＴＦＴ、６，１６・・・ソース電極、７，１７・・・
ドレインｗｔｍ、８，１５・・・ゲート電極、１１・・
・保持容量素子、９・・・信号駆動回路、１０・・・垂
直走査回路、２４・・・保持容量素子線。 ２ 図 （Ｌ） ２ 第 １ １Ｕ （Ｃ） 冨 回（ｅ） 乃 Ｚ 図 第 閃 第 ５ 巳 冨 図（む 葛 面 （１）） 罵 図
Claims (1)
- 【特許請求の範囲】 １、列方向に延在し行方向に複数本配置されるゲート線
と行方向に延在し列方向に複数本配置されるデート線と
、それらの夫々の交差領域に薄膜トランジスタ及び画素
電極で構成される画素を有し上記データ線に表示すべき
信号を加える信号駆動回路と上記ゲート線にゲートパル
スを加える垂直走査回路とを有する液晶表示装置であつ
て、 上記複数本のゲート線の夫々について、各ゲート線に加
えられるゲートパルスによつて駆動される上記薄膜トラ
ンジスタ及び該薄膜トランジスタに接線された画素電極
が上記各ゲート線の両側に配置されたことを特徴とする
液晶表示装置。 ２、請求項第１項に記載の液晶表示装置において前記複
数本のデータ線の夫々について、１本のデータ線に加え
れる画像信号がほぼ同時に複数の画素に伝えられ、かつ
該複数の画素が上記夫々のデータ線の両側に配置された
ことを特徴とする液晶表示装置。 ３、請求項第１項ないし第２項記載の液晶表示装置にお
いて、前記複数本のゲート線のうちの隣接する２本のゲ
ート線の間のそれぞれに、上記ゲート線とほぼ平行にか
つ、上記２本のゲート線の間をほぼ等間隔に分割する位
置に容量電極線を形成し、各画素においては画素電極を
一方の電極とし、上記容量電極線を他方の電極とする保
持容量素子を構成したことを特徴とする液晶表示装置。 ４、請求項第１項記載の液晶表示装置において、上記各
ゲート線の両側に配置された上記薄膜トランジスタとそ
れに接続された画素電極の夫々は、実質的に同一サイズ
で構成されていることを特徴とする液晶表示装置。 ５、請求項第１項ないし第４項のいずれかに記載の液晶
表示装置において、同一のデータ信号がほぼ同時に伝え
られる複数の画素に対向する位置には、それら複数の画
素を含む大きさの所定色のフィルムが配置され、形成さ
れたカラーフィルタが設けられていることを特徴とする
液晶表示装置。 ６、表示手段として上記第１項ないし第５項のいずれか
に記載の液晶表示装置を用いたことを特徴とするテレビ
ジョン画像表示装置。 ７、表示手段として上記第１項ないし第５項のいずれか
に記載の液晶表示装置を用いたことを特徴とする情報用
端末装置または文字、図形表示装置。 ８、請求項第１項乃至第７項のいずれかに記載の液晶表
示装置において、上記ゲート線を２層の導体層で構成し
たことを特徴とする液晶表示装置。 ９、請求項第１項乃至第８項のいずれかに記載の液晶表
示装置において、上記ゲート線を２層の導体層で構成し
たことを特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1166652A JPH0333724A (ja) | 1989-06-30 | 1989-06-30 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1166652A JPH0333724A (ja) | 1989-06-30 | 1989-06-30 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0333724A true JPH0333724A (ja) | 1991-02-14 |
Family
ID=15835237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1166652A Pending JPH0333724A (ja) | 1989-06-30 | 1989-06-30 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0333724A (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04223428A (ja) * | 1990-12-25 | 1992-08-13 | Nec Corp | アクティブマトリックス液晶表示装置 |
| JPH05119344A (ja) * | 1991-10-25 | 1993-05-18 | Nec Corp | 液晶表示デバイス |
| US5247194A (en) * | 1991-05-24 | 1993-09-21 | Samsung Electronics Co., Ltd. | Thin film transistor with an increased switching rate |
| US5434686A (en) * | 1991-05-08 | 1995-07-18 | Sharp Kabushiki Kaisha | Active matrix display device |
| JP2002366057A (ja) * | 2001-06-11 | 2002-12-20 | Toshiba Corp | 表示装置 |
| WO2006064789A1 (ja) * | 2004-12-14 | 2006-06-22 | Sharp Kabushiki Kaisha | 液晶表示装置および液晶表示装置の欠陥修正方法 |
| US7145623B2 (en) | 2002-02-06 | 2006-12-05 | Sharp Kabushiki Kaisha | Flat panel display having concentrated switching element arrangement and method of manufacturing the same |
| JP2007139925A (ja) * | 2005-11-16 | 2007-06-07 | Seiko Epson Corp | 液晶装置およびプロジェクタ |
| EP2051302A1 (en) | 2007-10-17 | 2009-04-22 | Ricoh Company, Ltd. | Active matrix substrate and electronic display device |
| JP2012068573A (ja) * | 2010-09-27 | 2012-04-05 | Toppan Printing Co Ltd | 薄膜トランジスタアレイ及び画像表示装置並びに薄膜トランジスタアレイの製造方法 |
| JP2013019955A (ja) * | 2011-07-07 | 2013-01-31 | Dainippon Printing Co Ltd | アクティブマトリクス基板 |
| JP2013030788A (ja) * | 2012-09-07 | 2013-02-07 | Konica Minolta Holdings Inc | 画素アレイ |
| KR101337265B1 (ko) * | 2004-12-27 | 2013-12-05 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 이를 포함하는 액정 표시 장치 |
| JP2022116085A (ja) * | 2017-05-12 | 2022-08-09 | 京東方科技集團股▲ふん▼有限公司 | 表示パネル、表示装置及び補償方法 |
-
1989
- 1989-06-30 JP JP1166652A patent/JPH0333724A/ja active Pending
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| WO2006064789A1 (ja) * | 2004-12-14 | 2006-06-22 | Sharp Kabushiki Kaisha | 液晶表示装置および液晶表示装置の欠陥修正方法 |
| US7777825B2 (en) | 2004-12-14 | 2010-08-17 | Sharp Kabushiki Kaisha | Liquid crystal display and a defect correcting method for the same |
| KR101337265B1 (ko) * | 2004-12-27 | 2013-12-05 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 이를 포함하는 액정 표시 장치 |
| JP2007139925A (ja) * | 2005-11-16 | 2007-06-07 | Seiko Epson Corp | 液晶装置およびプロジェクタ |
| US7646462B2 (en) | 2005-11-16 | 2010-01-12 | Seiko Epson Corporation | Liquid crystal device and projector |
| EP2051302A1 (en) | 2007-10-17 | 2009-04-22 | Ricoh Company, Ltd. | Active matrix substrate and electronic display device |
| JP2012068573A (ja) * | 2010-09-27 | 2012-04-05 | Toppan Printing Co Ltd | 薄膜トランジスタアレイ及び画像表示装置並びに薄膜トランジスタアレイの製造方法 |
| JP2013019955A (ja) * | 2011-07-07 | 2013-01-31 | Dainippon Printing Co Ltd | アクティブマトリクス基板 |
| JP2013030788A (ja) * | 2012-09-07 | 2013-02-07 | Konica Minolta Holdings Inc | 画素アレイ |
| JP2022116085A (ja) * | 2017-05-12 | 2022-08-09 | 京東方科技集團股▲ふん▼有限公司 | 表示パネル、表示装置及び補償方法 |
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