JPH02177360A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH02177360A JPH02177360A JP63331708A JP33170888A JPH02177360A JP H02177360 A JPH02177360 A JP H02177360A JP 63331708 A JP63331708 A JP 63331708A JP 33170888 A JP33170888 A JP 33170888A JP H02177360 A JPH02177360 A JP H02177360A
- Authority
- JP
- Japan
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- wirings
- sense amplifiers
- sense amplifier
- drivers
- amplifiers
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 238000003491 array Methods 0.000 abstract description 3
- 230000007423 decrease Effects 0.000 abstract description 2
- 238000000034 method Methods 0.000 abstract 2
- 238000004904 shortening Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は半導体メモリに関し、特にダイナミックＲＡＭ
の配線レイアウトに関する。
の配線レイアウトに関する。
［従来の技術］
従来のダイナミックＲＡ ？’ｖ’Ｉの一例として１へ
ＩＤＲＡＭのセンスアンプ及びその周辺の回路図を第３
図に示し、これを用いて説明する。ＩＭＤＲＡＭでは一
度に２０４８ビツトのセルをリフレッシュしなければな
らないため、１本のワード線に沿って２０４８台のセン
スアンプかならぶことになる。メモリセルアレイの一辺
に沿って配置されたセンスアンプアレイの端子Ａ１〜Ａ
２０４８、端子日１〜Ｂ２０４８はドライバー配線によ
ってセルアレイの一端でそれぞれＰチャネルドライバー
及びＮチャネルドライバーに接続されている。
ＩＤＲＡＭのセンスアンプ及びその周辺の回路図を第３
図に示し、これを用いて説明する。ＩＭＤＲＡＭでは一
度に２０４８ビツトのセルをリフレッシュしなければな
らないため、１本のワード線に沿って２０４８台のセン
スアンプかならぶことになる。メモリセルアレイの一辺
に沿って配置されたセンスアンプアレイの端子Ａ１〜Ａ
２０４８、端子日１〜Ｂ２０４８はドライバー配線によ
ってセルアレイの一端でそれぞれＰチャネルドライバー
及びＮチャネルドライバーに接続されている。
センスアンプに信号が現れた後、センス信号φＳＥが高
レベル、φに丁が低レベルとなり、センスアンプが動作
を始める。このとき２０４８台のセンスアンプが同時に
動作するため、ドライバー配線に大量の電流が流れ、ド
ライブトランジスタから遠いＡｌ−Ｂ１開の電位差はド
ライブトランジスタに近いＡ２０４８−Ｂ２０４８間の
電位差に比へ小さくなってしまう。ドライバー配線の幅
を２０μ、長さを１６ｍｍ、Ａ’２の層抵抗を０． ０
２５Ω／口とすると、配線抵抗２０Ωとなり、５０ｎＩ
Ａのピーク電流で１Ｖずつ、計２Ｖの差が遠端と近端て
つき、センスアンプＳ１のセンス速度はセンスアンプ３
２０４８に比べかなり遅れることになる。
レベル、φに丁が低レベルとなり、センスアンプが動作
を始める。このとき２０４８台のセンスアンプが同時に
動作するため、ドライバー配線に大量の電流が流れ、ド
ライブトランジスタから遠いＡｌ−Ｂ１開の電位差はド
ライブトランジスタに近いＡ２０４８−Ｂ２０４８間の
電位差に比へ小さくなってしまう。ドライバー配線の幅
を２０μ、長さを１６ｍｍ、Ａ’２の層抵抗を０． ０
２５Ω／口とすると、配線抵抗２０Ωとなり、５０ｎＩ
Ａのピーク電流で１Ｖずつ、計２Ｖの差が遠端と近端て
つき、センスアンプＳ１のセンス速度はセンスアンプ３
２０４８に比べかなり遅れることになる。
［発明が解決しようとする問題点コ
上述した従来のダイナミックＲＡＭは、大容量化にとも
ない、１本のワード線に接続されるセルの数が増加し、
ドライバーからセンスアンプアレイの遠端までの抵抗が
無視できなくなる。この状態でセンスアンプを駆動する
と、ドライバー配線に大電流が流れるため、センスアン
プの駆動端子の電イΩがセンスアンプアレイの両端で大
きく異なるため、ドライバー近端のセンスアンプでは、
センス速度の増加によって、センス感度が劣化し、トラ
イバ遠端のセンスアンプでは、センス速度が低下して、
全体のアクセスを遅らせてしまう。このため、すべての
センスアンプに対ずろ最適な設計が困難であった。
ない、１本のワード線に接続されるセルの数が増加し、
ドライバーからセンスアンプアレイの遠端までの抵抗が
無視できなくなる。この状態でセンスアンプを駆動する
と、ドライバー配線に大電流が流れるため、センスアン
プの駆動端子の電イΩがセンスアンプアレイの両端で大
きく異なるため、ドライバー近端のセンスアンプでは、
センス速度の増加によって、センス感度が劣化し、トラ
イバ遠端のセンスアンプでは、センス速度が低下して、
全体のアクセスを遅らせてしまう。このため、すべての
センスアンプに対ずろ最適な設計が困難であった。
センスアンプ内のドライバー配線幅を大きくし抵抗を下
げようとすると、センスアンプ自身が配線類域を確保す
るため必要以上に大きくなり、ドライバー配線に直交す
るセンスアンプ内部の配線の寄生抵抗か増加するという
欠点や、センスアンプの拡散層を大きくすれば、ビット
線Ｚ、ｌ：接続される拡散層容量が増加してＣＢ／Ｃ９
が悪化するという欠点を生しる。配線長を短くして、セ
ルアレイの分割を増やし、センスアンプとドライバーの
間の抵抗を小さくしようとすると、チップサイズが大き
くなる。
げようとすると、センスアンプ自身が配線類域を確保す
るため必要以上に大きくなり、ドライバー配線に直交す
るセンスアンプ内部の配線の寄生抵抗か増加するという
欠点や、センスアンプの拡散層を大きくすれば、ビット
線Ｚ、ｌ：接続される拡散層容量が増加してＣＢ／Ｃ９
が悪化するという欠点を生しる。配線長を短くして、セ
ルアレイの分割を増やし、センスアンプとドライバーの
間の抵抗を小さくしようとすると、チップサイズが大き
くなる。
［発明の従来技術に対する相違点コ
上述した従来のダイナミックＲＡＭに対して、本発明は
、電源段ＵＧＮＤから複数のドライバーを介してセンス
アンプを駆動し、その駆動配線をセルアレイの上に配置
している。
、電源段ＵＧＮＤから複数のドライバーを介してセンス
アンプを駆動し、その駆動配線をセルアレイの上に配置
している。
［問題点を解決するだめの手段］
本発明の半導体メモリは複数グループに分けろれたメモ
リセルと、該メモリセルの複数グループのそれぞれに接
続可能な複数のセンスアンプと、該複数のセンスアンプ
に電流を供給する共通ドライブ信号線と、を含む半導体
メモリにおいて、上記共通ドライブ信号線に複数の駆動
トランジスタを並列に接続し、該駆動トランジスタを電
源配線に接続し・たものである。
リセルと、該メモリセルの複数グループのそれぞれに接
続可能な複数のセンスアンプと、該複数のセンスアンプ
に電流を供給する共通ドライブ信号線と、を含む半導体
メモリにおいて、上記共通ドライブ信号線に複数の駆動
トランジスタを並列に接続し、該駆動トランジスタを電
源配線に接続し・たものである。
従って、本発明の半導体メモリは、電源及びＧＮＤから
ドライバーを介してセンスアンプを結ぶ配線がチップ周
辺の十分に太い配線と、チップ周辺からセルアレイ上を
通ってセンスアンプに至る複数の配線によって接続され
ており、電源及びＧＮＤとセンスアンプの間の抵抗がセ
ンスアンプアレイ内でほぼ一定となり、各センスアンプ
間のセンス速度の差はきわめて小さくなっている。
ドライバーを介してセンスアンプを結ぶ配線がチップ周
辺の十分に太い配線と、チップ周辺からセルアレイ上を
通ってセンスアンプに至る複数の配線によって接続され
ており、電源及びＧＮＤとセンスアンプの間の抵抗がセ
ンスアンプアレイ内でほぼ一定となり、各センスアンプ
間のセンス速度の差はきわめて小さくなっている。
〔実施例］
第１図（ａ）は本発明の第１実施例の回路図である。ま
た第１図（ｂ）は本発明で用いたセンスアンプの回路図
である。各センスアンプ５１〜ＳｎのＰチャネルトラン
ジスタ側の端子は互いに接続され、メモリセル上を通る
配線Ｌ１〜Ｌ １＜を介してメモリセルアレイの反対側
にある複数のＰチャネルドライバーＰ１〜Ｐ ｋに接続
されている。
た第１図（ｂ）は本発明で用いたセンスアンプの回路図
である。各センスアンプ５１〜ＳｎのＰチャネルトラン
ジスタ側の端子は互いに接続され、メモリセル上を通る
配線Ｌ１〜Ｌ １＜を介してメモリセルアレイの反対側
にある複数のＰチャネルドライバーＰ１〜Ｐ ｋに接続
されている。
各センスアンプＳ１〜ＳｎのＮチャネルトランジスタ側
の端子も同様に配線Ｎ１〜Ｎ ｌ＜を介してメモリセル
アレイの反対側にある複数のＮチャネルドライバーＮ１
〜Ｎ Ｒに接続されている。
の端子も同様に配線Ｎ１〜Ｎ ｌ＜を介してメモリセル
アレイの反対側にある複数のＮチャネルドライバーＮ１
〜Ｎ Ｒに接続されている。
ビット線にセル内の信号が現れた後センス信号φＳＥが
高レベル、φＳＥが低レベルになり、各ドライバーが動
作状態にはいる。このときセンスアンプ８１〜Ｓ ｒｌ
への電流は配線Ｌ］〜Ｌ Ｊ（及びＭ１〜Ｍ １．（を
通して供給されるため、各配線間隔を十分小さくすれば
、センスアンプＳ１〜Ｓｎの両端子の電位はＳ１〜Ｓｎ
のセンスアンプで殆ど等電位となり、センス速度の差は
ほとんどなくなる。
高レベル、φＳＥが低レベルになり、各ドライバーが動
作状態にはいる。このときセンスアンプ８１〜Ｓ ｒｌ
への電流は配線Ｌ］〜Ｌ Ｊ（及びＭ１〜Ｍ １．（を
通して供給されるため、各配線間隔を十分小さくすれば
、センスアンプＳ１〜Ｓｎの両端子の電位はＳ１〜Ｓｎ
のセンスアンプで殆ど等電位となり、センス速度の差は
ほとんどなくなる。
第２図は本発明の第２実施例の回路図である。
８１〜Ｓｎは第１図（ｂ）に示したセンスアンプである
。ビット線が多分割されているダイナミツクＲＡＭで２
つのメモリセルアレイにはさまれたセンスアンプアレイ
において、互いに接続されたＰチャネルトランジスタ側
の端子と互いに接続されたＮチャネルトランジスタ側の
端子にはそれぞれ複数のＰチャネルドライバーＰ１〜Ｐ
ｋとＮチャネルドライバーＮ１〜Ｎ ｌｋｃが接続され
ている。
。ビット線が多分割されているダイナミツクＲＡＭで２
つのメモリセルアレイにはさまれたセンスアンプアレイ
において、互いに接続されたＰチャネルトランジスタ側
の端子と互いに接続されたＮチャネルトランジスタ側の
端子にはそれぞれ複数のＰチャネルドライバーＰ１〜Ｐ
ｋとＮチャネルドライバーＮ１〜Ｎ ｌｋｃが接続され
ている。
複数の電源配線及びＧＮＤ配線は複数のセルアレイ上を
ビット線に沿った方向に通過しており、これらの配線が
それぞれＰチャネルドライバーＰ１〜Ｐ ｋ、Ｎチャネ
ルドライバーＮ１〜Ｎ ｋと接続されている。
ビット線に沿った方向に通過しており、これらの配線が
それぞれＰチャネルドライバーＰ１〜Ｐ ｋ、Ｎチャネ
ルドライバーＮ１〜Ｎ ｋと接続されている。
［発明の効果］
以上説明したように本発明は、電源及びＧ Ｎ Ｄとセ
ンスアンプの間の配線の全部または一部をアレイ上にｔ
２にすることによってチップサイズを大きくすることな
く各センスアンプ間のセンス速度の差か減少し、全ての
センスアンプについてセンス動作の最適設計が可能にな
る。
ンスアンプの間の配線の全部または一部をアレイ上にｔ
２にすることによってチップサイズを大きくすることな
く各センスアンプ間のセンス速度の差か減少し、全ての
センスアンプについてセンス動作の最適設計が可能にな
る。
第１図（ａ）は本発明の第１実施例の回路図、第１図（
ｂ）は本発明の実施例で用いたセンスアンプの回路図、
第２図は本発明の第２実施例の回路図、第３図は従来の
ＩＭ ＤＲＡＭのセンスアンプ及びその周辺の回路図
である。 Ｓ１〜Ｓｎ・・・・・・・・・・センスアンプ、Ｐ１〜
Ｐ １（・・・・・・・ＰチャネルドライバーＮ１〜Ｎ
Ｒ・・・・・・・ＮチャネルドライバーＬ］〜Ｌ１（
。 Ｍ１〜Ｍｋ・・・・・ドライバー配線。
ｂ）は本発明の実施例で用いたセンスアンプの回路図、
第２図は本発明の第２実施例の回路図、第３図は従来の
ＩＭ ＤＲＡＭのセンスアンプ及びその周辺の回路図
である。 Ｓ１〜Ｓｎ・・・・・・・・・・センスアンプ、Ｐ１〜
Ｐ １（・・・・・・・ＰチャネルドライバーＮ１〜Ｎ
Ｒ・・・・・・・ＮチャネルドライバーＬ］〜Ｌ１（
。 Ｍ１〜Ｍｋ・・・・・ドライバー配線。
Claims (1)
- 複数グループに分けられたメモリセルと、該メモリセル
の複数グループのそれぞれに接続可能な複数のセンスア
ンプと、該複数のセンスアンプに電流を供給する共通ド
ライブ信号線と、を含む半導体メモリにおいて、上記共
通ドライブ信号線に複数の駆動トランジスタを並列に接
続し、該駆動トランジスタを電源配線に接続したことを
特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63331708A JPH0756885B2 (ja) | 1988-12-27 | 1988-12-27 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63331708A JPH0756885B2 (ja) | 1988-12-27 | 1988-12-27 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02177360A true JPH02177360A (ja) | 1990-07-10 |
| JPH0756885B2 JPH0756885B2 (ja) | 1995-06-14 |
Family
ID=18246700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63331708A Expired - Fee Related JPH0756885B2 (ja) | 1988-12-27 | 1988-12-27 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0756885B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04195896A (ja) * | 1990-11-27 | 1992-07-15 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5321646A (en) * | 1991-04-09 | 1994-06-14 | Mitsubishi Denki Kabushiki Kaisha | Layout of a semiconductor memory device |
| JP2012175012A (ja) * | 2011-02-24 | 2012-09-10 | Hitachi Ltd | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS595490A (ja) * | 1982-07-01 | 1984-01-12 | Mitsubishi Electric Corp | 半導体メモリ |
| JPS62107497A (ja) * | 1985-11-05 | 1987-05-18 | Hitachi Ltd | 半導体メモリ |
-
1988
- 1988-12-27 JP JP63331708A patent/JPH0756885B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS595490A (ja) * | 1982-07-01 | 1984-01-12 | Mitsubishi Electric Corp | 半導体メモリ |
| JPS62107497A (ja) * | 1985-11-05 | 1987-05-18 | Hitachi Ltd | 半導体メモリ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04195896A (ja) * | 1990-11-27 | 1992-07-15 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5321646A (en) * | 1991-04-09 | 1994-06-14 | Mitsubishi Denki Kabushiki Kaisha | Layout of a semiconductor memory device |
| JP2012175012A (ja) * | 2011-02-24 | 2012-09-10 | Hitachi Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0756885B2 (ja) | 1995-06-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |