JPH0756885B2 - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH0756885B2 JPH0756885B2 JP63331708A JP33170888A JPH0756885B2 JP H0756885 B2 JPH0756885 B2 JP H0756885B2 JP 63331708 A JP63331708 A JP 63331708A JP 33170888 A JP33170888 A JP 33170888A JP H0756885 B2 JPH0756885 B2 JP H0756885B2
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- Japan
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- sense
- sense amplifier
- wiring
- driver
- sense amplifiers
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- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体メモリに関し、特にダイナミックRAMの
配線レイアウトに関する。
配線レイアウトに関する。
［従来の技術］ 従来のダイナミックRAMの一例として1M DRAMのセンスア
ンプ及びその周辺の回路図を第３図に示し、これを用い
て説明する。1M DRAMでは一度に2048ビットのセルをリ
フレッシュしなければならないため、１本のワード線に
沿って2048台のセンスアンプがならぶことになる。メモ
リセルアレイの一辺に沿って配置されたセンスアンプア
レイの端子A1〜A2048、端子B1〜B2048はドライバー配線
によってセルアレイの一端でそれぞれＰチャネルドライ
バー及びＮチャネルドライバーに接続されている。セン
スアンプに信号が現れた後、センス信号φSEが高レベ
ル、φ▲▼が低レベルとなり、センスアンプが動作
を始める。このとき2048台のセンスアンプが同時に動作
するため、ドライバー配線に大量の電流が流れ、ドライ
ブトランジスタから遠いA1-B1間の電位差はドライブト
ランジスタに近いA2048-B2048間の電位差に比べ小さく
なってしまう。ドライバー配線の幅を20μ、長さを16m
m、Alの層抵抗を0.025Ω／□とすると、配線抵抗20Ωと
なり、50mAのピーク電流で1Vずつ、計2Vの差が遠端と近
端でつき、センスアンプS1のセンス速度はセンスアンプ
S2048に比べかなり遅れることになる。
ンプ及びその周辺の回路図を第３図に示し、これを用い
て説明する。1M DRAMでは一度に2048ビットのセルをリ
フレッシュしなければならないため、１本のワード線に
沿って2048台のセンスアンプがならぶことになる。メモ
リセルアレイの一辺に沿って配置されたセンスアンプア
レイの端子A1〜A2048、端子B1〜B2048はドライバー配線
によってセルアレイの一端でそれぞれＰチャネルドライ
バー及びＮチャネルドライバーに接続されている。セン
スアンプに信号が現れた後、センス信号φSEが高レベ
ル、φ▲▼が低レベルとなり、センスアンプが動作
を始める。このとき2048台のセンスアンプが同時に動作
するため、ドライバー配線に大量の電流が流れ、ドライ
ブトランジスタから遠いA1-B1間の電位差はドライブト
ランジスタに近いA2048-B2048間の電位差に比べ小さく
なってしまう。ドライバー配線の幅を20μ、長さを16m
m、Alの層抵抗を0.025Ω／□とすると、配線抵抗20Ωと
なり、50mAのピーク電流で1Vずつ、計2Vの差が遠端と近
端でつき、センスアンプS1のセンス速度はセンスアンプ
S2048に比べかなり遅れることになる。
［発明が解決しようとする問題点］ 上述した従来のダイナミックRAMは、大容量化にともな
い、１本のワード線に接続されるセルの数が増加し、ド
ライバーからセンスアンプアレイの遠端までの抵抗が無
視できなくなる。この状態でセンスアンプを駆動する
と、ドライバー配線に大電流が流れるため、センスアン
プの駆動端子の電位がセンスアンプアレイの両端で大き
く異なるため、ドライバー近端のセンスアンプでは、セ
ンス速度の増加によって、センス感度が劣化し、ドライ
バ遠端のセンスアンプでは、センス速度が低下して、全
体のアクセスを遅らせてしまう。このため、すべてのセ
ンスアンプに対する最適な設計が困難であった。
い、１本のワード線に接続されるセルの数が増加し、ド
ライバーからセンスアンプアレイの遠端までの抵抗が無
視できなくなる。この状態でセンスアンプを駆動する
と、ドライバー配線に大電流が流れるため、センスアン
プの駆動端子の電位がセンスアンプアレイの両端で大き
く異なるため、ドライバー近端のセンスアンプでは、セ
ンス速度の増加によって、センス感度が劣化し、ドライ
バ遠端のセンスアンプでは、センス速度が低下して、全
体のアクセスを遅らせてしまう。このため、すべてのセ
ンスアンプに対する最適な設計が困難であった。
センスアンプ内のドライバー配線幅を大きくし抵抗を下
げようとすると、センスアンプ自身が配線領域を確保す
るため必要以上に大きくなり、ドライバー配線に直交す
るセンスアンプ内部の配線の寄生抵抗が増加するという
欠点や、センスアンプの拡散層を大きくすれば、ビット
線に接続される拡散層容量が増加してCB/CSが悪化する
という欠点を生じる。配線長を短くして、セルアレイの
分割を増やし、センスアンプとドライバーの間の抵抗を
小さくしようとすると、チップサイズが大きくなる。
げようとすると、センスアンプ自身が配線領域を確保す
るため必要以上に大きくなり、ドライバー配線に直交す
るセンスアンプ内部の配線の寄生抵抗が増加するという
欠点や、センスアンプの拡散層を大きくすれば、ビット
線に接続される拡散層容量が増加してCB/CSが悪化する
という欠点を生じる。配線長を短くして、セルアレイの
分割を増やし、センスアンプとドライバーの間の抵抗を
小さくしようとすると、チップサイズが大きくなる。
［発明の従来技術に対する相違点］ 上述した従来のダイナミックRAMに対して、本発明は、
電源及びGNDから複数のドライバーを介してセンスアン
プを駆動し、その駆動配線をセルアレイの上に配置して
いる。
電源及びGNDから複数のドライバーを介してセンスアン
プを駆動し、その駆動配線をセルアレイの上に配置して
いる。
［問題点を解決するための手段］ 本発明の半導体メモリは複数グループに分けられたメモ
リセルと、該メモリセルの複数グループのそれぞれに接
続可能な複数のセンスアンプと、該複数のセンスアンプ
に電流を供給する共通ドライブ信号線と、を含む半導体
メモリにおいて、上記共通ドライブ信号線に複数の駆動
トランジスタを並列に接続し、該駆動トランジスタを電
源配線に接続したものである。
リセルと、該メモリセルの複数グループのそれぞれに接
続可能な複数のセンスアンプと、該複数のセンスアンプ
に電流を供給する共通ドライブ信号線と、を含む半導体
メモリにおいて、上記共通ドライブ信号線に複数の駆動
トランジスタを並列に接続し、該駆動トランジスタを電
源配線に接続したものである。
従って、本発明の半導体メモリは、電源及びGNDからド
ライバーを介してセンスアンプを結ぶ配線がチップ周辺
の十分に太い配線と、チップ周辺からセルアレイ上を通
ってセンスアンプに至る複数の配線によって接続されて
おり、電源及びGNDとセンスアンプの間の抵抗がセンス
アンプアレイ内でほぼ一定となり、各センスアンプ間の
センス速度の差はきわめて小さくなっている。
ライバーを介してセンスアンプを結ぶ配線がチップ周辺
の十分に太い配線と、チップ周辺からセルアレイ上を通
ってセンスアンプに至る複数の配線によって接続されて
おり、電源及びGNDとセンスアンプの間の抵抗がセンス
アンプアレイ内でほぼ一定となり、各センスアンプ間の
センス速度の差はきわめて小さくなっている。
［実施例］ 第１図（ａ）は本発明の第１実施例の回路図である。ま
た第１図（ｂ）は本発明で用いたセンスアンプの回路図
である。各センスアンプS1〜SnのＰチャネルトランジス
タ側の端子は互いに接続され、メモリセル上を通る配線
L1〜Lkを介してメモリセルアレイの反対側にある複数の
ＰチャネルドライバーP1〜Pkに接続されている。各セン
スアンプS1〜SnのＮチャネルトランジスタ側の端子も同
様に配線N1〜Nkを介してメモリセルアレイの反対側にあ
る複数のＮチャネルドライバーN1〜Nkに接続されてい
る。
た第１図（ｂ）は本発明で用いたセンスアンプの回路図
である。各センスアンプS1〜SnのＰチャネルトランジス
タ側の端子は互いに接続され、メモリセル上を通る配線
L1〜Lkを介してメモリセルアレイの反対側にある複数の
ＰチャネルドライバーP1〜Pkに接続されている。各セン
スアンプS1〜SnのＮチャネルトランジスタ側の端子も同
様に配線N1〜Nkを介してメモリセルアレイの反対側にあ
る複数のＮチャネルドライバーN1〜Nkに接続されてい
る。
ビット線にセル内の信号が現れた後センス信号φSEが高
レベル、φ▲▼が低レベルになり、各ドライバーが
動作状態にはいる。このときセンスアンプS1〜Snへの電
流は配線L1〜Lk及びM1〜Mkを通して供給されるため、各
配線間隔を十分小さくすれば、センスアンプS1〜Snの両
端子の電位はS1〜Snのセンスアンプで殆ど等電位とな
り、センス速度の差はほとんどなくなる。
レベル、φ▲▼が低レベルになり、各ドライバーが
動作状態にはいる。このときセンスアンプS1〜Snへの電
流は配線L1〜Lk及びM1〜Mkを通して供給されるため、各
配線間隔を十分小さくすれば、センスアンプS1〜Snの両
端子の電位はS1〜Snのセンスアンプで殆ど等電位とな
り、センス速度の差はほとんどなくなる。
第２図は本発明の第２実施例の回路図である。
S1〜Snは第１図（ｂ）に示したセンスアンプである。ビ
ット線が多分割されているダイナミックRAMで２つのメ
モリセルアレイにはさまれたセンスアンプアレイにおい
て、互いに接続されたＰチャネルトランジスタ側の端子
と互いに接続されたＮチャネルトランジスタ側の端子に
はそれぞれ複数のＰチャネルドライバーP1〜PkとＮチャ
ネルドライバーN1〜Nkが接続されている。複数の電源配
線及びGND配線は複数のセルアレイ上をビット線に沿っ
た方向に通過しており、これらの配線がそれぞれＰチャ
ネルドライバーP1〜Pk、ＮチャネルドライバーN1〜Nkと
接続されている。
ット線が多分割されているダイナミックRAMで２つのメ
モリセルアレイにはさまれたセンスアンプアレイにおい
て、互いに接続されたＰチャネルトランジスタ側の端子
と互いに接続されたＮチャネルトランジスタ側の端子に
はそれぞれ複数のＰチャネルドライバーP1〜PkとＮチャ
ネルドライバーN1〜Nkが接続されている。複数の電源配
線及びGND配線は複数のセルアレイ上をビット線に沿っ
た方向に通過しており、これらの配線がそれぞれＰチャ
ネルドライバーP1〜Pk、ＮチャネルドライバーN1〜Nkと
接続されている。
［発明の効果］ 以上説明したように本発明は、電源及びGNDとセンスア
ンプの間の配線の全部または一部をアレイ上に配置する
ことによってチップサイズを大きくすることなく各セン
スアンプ間のセンス速度の差が減少し、全てのセンスア
ンプについてセンス動作の最適設計が可能になる。
ンプの間の配線の全部または一部をアレイ上に配置する
ことによってチップサイズを大きくすることなく各セン
スアンプ間のセンス速度の差が減少し、全てのセンスア
ンプについてセンス動作の最適設計が可能になる。
第１図（ａ）は本発明の第１実施例の回路図、第１図
（ｂ）は本発明の実施例で用いたセンスアンプの回路
図、第２図は本発明の第２実施例の回路図、第３図は従
来の1M DRAMのセンスアンプ及びその周辺の回路図であ
る。 S1〜Sn……センスアンプ、P1〜Pk……Ｐチャネルドライ
バー、N1〜Nk……Ｎチャネルドライバー、L1〜Lk,M1〜M
k……ドライバー配線。
（ｂ）は本発明の実施例で用いたセンスアンプの回路
図、第２図は本発明の第２実施例の回路図、第３図は従
来の1M DRAMのセンスアンプ及びその周辺の回路図であ
る。 S1〜Sn……センスアンプ、P1〜Pk……Ｐチャネルドライ
バー、N1〜Nk……Ｎチャネルドライバー、L1〜Lk,M1〜M
k……ドライバー配線。
Claims (1)
- 【請求項１】複数グループに分けられたメモリセルと、
該メモリセルの複数グループのそれぞれに接続可能な複
数のセンスアンプと、該複数のセンスアンプに電流を供
給する共通ドライブ信号線と、を含む半導体メモリにお
いて、上記共通ドライブ信号線に複数の駆動トランジス
タを並列に接続し、該駆動トランジスタを電源配線に接
続したことを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63331708A JPH0756885B2 (ja) | 1988-12-27 | 1988-12-27 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63331708A JPH0756885B2 (ja) | 1988-12-27 | 1988-12-27 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02177360A JPH02177360A (ja) | 1990-07-10 |
| JPH0756885B2 true JPH0756885B2 (ja) | 1995-06-14 |
Family
ID=18246700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63331708A Expired - Fee Related JPH0756885B2 (ja) | 1988-12-27 | 1988-12-27 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0756885B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04195896A (ja) * | 1990-11-27 | 1992-07-15 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0562461A (ja) * | 1991-04-09 | 1993-03-12 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP5645708B2 (ja) * | 2011-02-24 | 2014-12-24 | 株式会社日立製作所 | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS595490A (ja) * | 1982-07-01 | 1984-01-12 | Mitsubishi Electric Corp | 半導体メモリ |
| JPH0778993B2 (ja) * | 1985-11-05 | 1995-08-23 | 株式会社日立製作所 | 半導体メモリ |
-
1988
- 1988-12-27 JP JP63331708A patent/JPH0756885B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02177360A (ja) | 1990-07-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |