JPH02177471A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH02177471A JPH02177471A JP63332226A JP33222688A JPH02177471A JP H02177471 A JPH02177471 A JP H02177471A JP 63332226 A JP63332226 A JP 63332226A JP 33222688 A JP33222688 A JP 33222688A JP H02177471 A JPH02177471 A JP H02177471A
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- JP
- Japan
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- gate electrode
- insulating film
- oxide film
- film
- floating gate
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- Pending
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、半導体装置の製造方法に関し、特にＥＰ
ＲＯＭ （Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍ
ａｂｌｅ Ｒｅａｄ ＯｎｌｙＭｅｍｏｒｙ）を内蔵す
るＭＯＳＬＳＩの製造方法の改良に係るものである。
ＲＯＭ （Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍ
ａｂｌｅ Ｒｅａｄ ＯｎｌｙＭｅｍｏｒｙ）を内蔵す
るＭＯＳＬＳＩの製造方法の改良に係るものである。
従来方法によって製造されたこの種のＥＰ ｌ（ＯＭを
内蔵するＭＯＳＬＳＩとして、こ蔦では、同一チップ上
に、 Ｅｌ） ＲＯＭ ）ランジスタ（以下、メモリト
ランジスタと呼ぶ）部と、そのほかのロジックトランジ
スタ部、この場合、 Ｐチャネルトランジスタ部および
Ｎチャネルトランジスタ部とを構成させたＭＯＳＬＳＩ
の模式的に表わした概要断面を第２図に示す。
内蔵するＭＯＳＬＳＩとして、こ蔦では、同一チップ上
に、 Ｅｌ） ＲＯＭ ）ランジスタ（以下、メモリト
ランジスタと呼ぶ）部と、そのほかのロジックトランジ
スタ部、この場合、 Ｐチャネルトランジスタ部および
Ｎチャネルトランジスタ部とを構成させたＭＯＳＬＳＩ
の模式的に表わした概要断面を第２図に示す。
すなわち、この第２図従来例構成において、符号ｌはＰ
型シリコン半導体基板を示し、２および３はこの半導体
基板ｌ上に形成されたＰウェルおよびＮウェル、４は素
子間分離酸化膜であり、５ａおよび５ｂＬｔ Ｐウェル
２側に構成したメモリトランジスタ部およびＮチャネル
トランジスタ部、５ｃはＮウェル３側に構成したＰチャ
ネルトランジスタ部である。
型シリコン半導体基板を示し、２および３はこの半導体
基板ｌ上に形成されたＰウェルおよびＮウェル、４は素
子間分離酸化膜であり、５ａおよび５ｂＬｔ Ｐウェル
２側に構成したメモリトランジスタ部およびＮチャネル
トランジスタ部、５ｃはＮウェル３側に構成したＰチャ
ネルトランジスタ部である。
また、６ａはゲート酸化膜、 ７ａはポリシリコンから
なるフローティングゲート電極、 ８ａはＮ＋ソースド
レイン領域、 ９ａは酸化膜、 １０ａはポリシリコン
からなるコントロールゲート電極であって、これらによ
り前記メモリトランジスタ部５ａを構成させており、同
様に、６ｂはゲート酸化膜、 ７ｂはポリシリコンから
なるゲート電極、 ８ｂはＮゝリソースレイン領域であ
って、これらにより前記Ｎチャネルトランジスタ部５ｂ
を構成させ、６Ｃはゲート酸化膜。
なるフローティングゲート電極、 ８ａはＮ＋ソースド
レイン領域、 ９ａは酸化膜、 １０ａはポリシリコン
からなるコントロールゲート電極であって、これらによ
り前記メモリトランジスタ部５ａを構成させており、同
様に、６ｂはゲート酸化膜、 ７ｂはポリシリコンから
なるゲート電極、 ８ｂはＮゝリソースレイン領域であ
って、これらにより前記Ｎチャネルトランジスタ部５ｂ
を構成させ、６Ｃはゲート酸化膜。
７Ｃはポリシリコンからなるゲート電極、 ８ｃはＰ＋
ソースドレイン領域であって、前記Ｎチャネルトランジ
スタ部５Ｃを構成させたものである。
ソースドレイン領域であって、前記Ｎチャネルトランジ
スタ部５Ｃを構成させたものである。
（発明が解決しようとする課題〕
前記したように、同一チップ上にあって、メモリトラン
ジスタ部５ａと、 Ｐチャネルトランジスタ部５ｂ、お
よびＮチャネルトランジスタ部５ｃとをそれぞれに構成
させた従来のＭＯＳＬＳＩの製造方法において、これら
の各トランジスタ部５ａ、５ｂ、５ｃでのゲート酸化膜
６ａ、６ｂ、６ｃは、同時に共通して形成されるが、酸
化１１ｉ９ａについては、メモリトランジスタ部５ａに
対してのみ単独に形成され、別に容置を形成する場合に
あっては、これらの各トランジスタ部５ｂ、５ｃでのゲ
ート酸化膜６ｂ、６ｃによる容量が使用されており、こ
のためその製造Ｃ際しては、新たにマスク合せなどの工
程の追加が必要とされるもので、かつまた、その酸化膜
の膜厚が単に種類にしか過ぎないことから、得ようとす
る容量での単位面積当りの容量値についても一種類にの
み限定されることになって、複数種類の容量値を必要と
するときなどには、結果的にチップ上での所要面積を増
加せざるを得ないと云う問題点があった。
ジスタ部５ａと、 Ｐチャネルトランジスタ部５ｂ、お
よびＮチャネルトランジスタ部５ｃとをそれぞれに構成
させた従来のＭＯＳＬＳＩの製造方法において、これら
の各トランジスタ部５ａ、５ｂ、５ｃでのゲート酸化膜
６ａ、６ｂ、６ｃは、同時に共通して形成されるが、酸
化１１ｉ９ａについては、メモリトランジスタ部５ａに
対してのみ単独に形成され、別に容置を形成する場合に
あっては、これらの各トランジスタ部５ｂ、５ｃでのゲ
ート酸化膜６ｂ、６ｃによる容量が使用されており、こ
のためその製造Ｃ際しては、新たにマスク合せなどの工
程の追加が必要とされるもので、かつまた、その酸化膜
の膜厚が単に種類にしか過ぎないことから、得ようとす
る容量での単位面積当りの容量値についても一種類にの
み限定されることになって、複数種類の容量値を必要と
するときなどには、結果的にチップ上での所要面積を増
加せざるを得ないと云う問題点があった。
この発明は、従来のこのような問題点を改善するために
なされたもので、その目的とするところは、別に容量を
形成する場合にあっても、新たな工程の追加を必要とせ
ず、しかも、必要に応じて複数種類の容量値をチップ上
での所要面積の増加を抑−１して実現し得るようにした
。この種の半導体装置の製造方法を提供することである
。
なされたもので、その目的とするところは、別に容量を
形成する場合にあっても、新たな工程の追加を必要とせ
ず、しかも、必要に応じて複数種類の容量値をチップ上
での所要面積の増加を抑−１して実現し得るようにした
。この種の半導体装置の製造方法を提供することである
。
前記目的を達成するために、この発明に係る半導体装置
の製造方法は、半導体基板上に、少なくともゲート酸化
膜、フローティングゲート電極。
の製造方法は、半導体基板上に、少なくともゲート酸化
膜、フローティングゲート電極。
酸化膜、およびコントロールゲート電極を順次に形成し
たＥＰ ＲＵＭを内蔵するＭＯＳＬＳＩにおいて、前記
フローティングゲート電極とコントロールゲート電極間
の絶縁膜の材質および膜厚を複数種類に亙って選択し得
るようにさせ、このゲート電極間の絶縁膜の形成時に、
併設される容量の絶縁膜を同時に形成するようにしたこ
とを特徴とするものである。
たＥＰ ＲＵＭを内蔵するＭＯＳＬＳＩにおいて、前記
フローティングゲート電極とコントロールゲート電極間
の絶縁膜の材質および膜厚を複数種類に亙って選択し得
るようにさせ、このゲート電極間の絶縁膜の形成時に、
併設される容量の絶縁膜を同時に形成するようにしたこ
とを特徴とするものである。
すなわち、この発明方法においては、ＥＰＲＯＭでのフ
ローティングゲート電極とコントロールゲート電極間の
絶ｉｊ膜の材質および膜厚を複数種類に亙って選択し得
るようにさせておき、別に容量を形成させる場合にあっ
て、このゲート電極間の絶縁膜の形成と同時に、併設さ
れる容量の絶縁膜を形成するようにしたので、この容量
の絶縁膜を選択されたゲート電極間の絶縁膜の種類に対
応して同時に形成でき、このために容量の絶縁膜をして
、新たな工程を全く必要とせずに形成できると共に、選
択するゲート電極間の絶縁膜の材質および膜厚の種類に
よって、任意の容量値の設定が可能になる。
ローティングゲート電極とコントロールゲート電極間の
絶ｉｊ膜の材質および膜厚を複数種類に亙って選択し得
るようにさせておき、別に容量を形成させる場合にあっ
て、このゲート電極間の絶縁膜の形成と同時に、併設さ
れる容量の絶縁膜を形成するようにしたので、この容量
の絶縁膜を選択されたゲート電極間の絶縁膜の種類に対
応して同時に形成でき、このために容量の絶縁膜をして
、新たな工程を全く必要とせずに形成できると共に、選
択するゲート電極間の絶縁膜の材質および膜厚の種類に
よって、任意の容量値の設定が可能になる。
Ｃ実 施 例〕
以下、この発明に係る半導体装置の製造方法の実施例に
つき、第１図を参照して詳細に説明する。
つき、第１図を参照して詳細に説明する。
第１図はこの実施例方法を適用して製造されたＥＩ’
ＲＯＭを内蔵するＭＯＳＬＳＩの概要構成を模式的に示
した断面図である。この実施例構成においても、 ＥＰ
ｌｌ０Ｍを内蔵するＭＯＳＬＳＩは、同一チップ上に
あって、メモリトランジスタ部と、 Ｐチャネルトラン
ジスタ部およびＮチャネルトランジスタ部とで構成され
ており、この第１図実施例において、前記第２図従来例
と同一符号は同一または相当部分を示している。
ＲＯＭを内蔵するＭＯＳＬＳＩの概要構成を模式的に示
した断面図である。この実施例構成においても、 ＥＰ
ｌｌ０Ｍを内蔵するＭＯＳＬＳＩは、同一チップ上に
あって、メモリトランジスタ部と、 Ｐチャネルトラン
ジスタ部およびＮチャネルトランジスタ部とで構成され
ており、この第１図実施例において、前記第２図従来例
と同一符号は同一または相当部分を示している。
この第１図実施例構成の場合にあっても、符号ｌはＰ型
シリコン半導体基板を示し、２および３はこの半導体基
板ｌ上に形成されたＰウェルおよびＮウェル、４は素子
間分離酸化膜であり、５ａおよび５ｂはＰウェル２側に
構成したメモリトランジスタ部およびＮチャネルトラン
ジスタ部、５ＣはＮウェル３側に構成したＰチャネルト
ランジスタ部である。
シリコン半導体基板を示し、２および３はこの半導体基
板ｌ上に形成されたＰウェルおよびＮウェル、４は素子
間分離酸化膜であり、５ａおよび５ｂはＰウェル２側に
構成したメモリトランジスタ部およびＮチャネルトラン
ジスタ部、５ＣはＮウェル３側に構成したＰチャネルト
ランジスタ部である。
また、６ａはゲート酸化膜、 ７ａはポリシリコンから
なるフローティングゲート電極、 ８ａはＮ１ソースド
レイン領域、 ９ａは酸化膜、 １０ａはポリシリコン
からなるコントロールゲート電極であって、これらによ
り前記メモリトランジスタ部５ａを構成させており、同
様に、６ｂはゲート酸化膜、 ７ｂはポリシリコンから
なるゲート電極、 ８ｂはＮゝリソースレイン領域であ
って、これらにより前記Ｎチャネルトランジスタ部５ｂ
を構成させ、６Ｃはゲート酸化膜。
なるフローティングゲート電極、 ８ａはＮ１ソースド
レイン領域、 ９ａは酸化膜、 １０ａはポリシリコン
からなるコントロールゲート電極であって、これらによ
り前記メモリトランジスタ部５ａを構成させており、同
様に、６ｂはゲート酸化膜、 ７ｂはポリシリコンから
なるゲート電極、 ８ｂはＮゝリソースレイン領域であ
って、これらにより前記Ｎチャネルトランジスタ部５ｂ
を構成させ、６Ｃはゲート酸化膜。
７Ｃはポリシリコンからなるゲート電極、 ８ｃはＰ＋
ソースドレイン領域であって、前記Ｎチャネルトランジ
スタ部５Ｃを構成させである。
ソースドレイン領域であって、前記Ｎチャネルトランジ
スタ部５Ｃを構成させである。
しかして、この実施例方法においては、同一チップ上に
あって、別に容量を必要とする場合、前記メモリトラン
ジスタ部５ａでの各ゲート電極７ａ。
あって、別に容量を必要とする場合、前記メモリトラン
ジスタ部５ａでの各ゲート電極７ａ。
１０ａ間での酸化膜９ａの形成時にあって、こＳで必要
とされる容量の誘電体膜としての絶縁膜、つまり、酸化
膜を同時に形成させるようにし、また、その容量値を可
変させるために、同酸化膜の材質および膜厚を複数種類
に亙って選択し得るようにさせたもので、この場合、材
質については、例えば、ポリシリコンを用いるようにし
、膜厚については、これを２種類の厚さＬｂ ｈ （Ｌ
ｌ＜ ｈ）を用いるようにしたものである。
とされる容量の誘電体膜としての絶縁膜、つまり、酸化
膜を同時に形成させるようにし、また、その容量値を可
変させるために、同酸化膜の材質および膜厚を複数種類
に亙って選択し得るようにさせたもので、この場合、材
質については、例えば、ポリシリコンを用いるようにし
、膜厚については、これを２種類の厚さＬｂ ｈ （Ｌ
ｌ＜ ｈ）を用いるようにしたものである。
すなわち、 ５ｄおよび５ｅはこのようにして形成され
た容量を示し、７ｄおよび７ｅはそれぞれにポリシリコ
ンからなる一方の電極、９ｄおよび９ｅは誘電体膜とし
ての膜厚１．およびｔ２にされたそれぞれに酸化膜、１
０ｄおよび１０ｅはそれぞれにポリシリコンからなる他
方の電極である。
た容量を示し、７ｄおよび７ｅはそれぞれにポリシリコ
ンからなる一方の電極、９ｄおよび９ｅは誘電体膜とし
ての膜厚１．およびｔ２にされたそれぞれに酸化膜、１
０ｄおよび１０ｅはそれぞれにポリシリコンからなる他
方の電極である。
そして、この実施例方法の場合には、前記各酸化１１ｉ
９ｄ、９ｅのそれぞれについて、これを前記選択された
酸化膜９ａ（もしくはその他の選択された酸化膜）の種
類に対応して同時に形成させ得るのであり、このためこ
れらの各別の容１ｉ５ｄ、５ｅでの各酸化膜９ｄ、９ｅ
のそれぞれの形成に際しては、特にあらためて新たな工
程を全く必要としないばかりか、選択する酸化膜９ａの
材質および膜厚の種類によっては、任意の容量値の設定
が可能であることから、チップ上での限定された小面積
内で必要な容量値を確保し得るのである。
９ｄ、９ｅのそれぞれについて、これを前記選択された
酸化膜９ａ（もしくはその他の選択された酸化膜）の種
類に対応して同時に形成させ得るのであり、このためこ
れらの各別の容１ｉ５ｄ、５ｅでの各酸化膜９ｄ、９ｅ
のそれぞれの形成に際しては、特にあらためて新たな工
程を全く必要としないばかりか、選択する酸化膜９ａの
材質および膜厚の種類によっては、任意の容量値の設定
が可能であることから、チップ上での限定された小面積
内で必要な容量値を確保し得るのである。
なお、前記実施例方法においては、コントロールゲート
電極にポリシリコンを用いているが、その他、ポリサイ
ドまたは金属などを用いることができ、また、各ゲート
間の絶縁膜としては、シリコン酸化膜の単体のほか、シ
リコン酸化膜とシリコン窒化膜との積層された絶縁膜な
どを用いることができる。
電極にポリシリコンを用いているが、その他、ポリサイ
ドまたは金属などを用いることができ、また、各ゲート
間の絶縁膜としては、シリコン酸化膜の単体のほか、シ
リコン酸化膜とシリコン窒化膜との積層された絶縁膜な
どを用いることができる。
（発明の効果）
以上詳述したように、この発明方法によれば、半導体基
板上に、少なくともゲート酸化膜、フローティングゲー
ト電極、酸化膜、およびコントロールゲート電極を順次
に形成したＥＰ ＲＯＭを内蔵するＭＯＳＬＳＩにおい
て、フローティングゲート電極とコントロールゲート電
極間の絶縁膜の材質および膜厚を複数種類に亙って選択
し得るようにさせておき、別に容量を形成させる場合に
あって、このゲート電極間の絶縁膜の形成と同時に、併
設される容量の絶ＭＩＩｓＩを形成するようにしたので
、この容量の絶縁膜について、これを選択されたゲート
電極間の絶縁膜の種類に対応して同時に形成でき、この
ために容量の絶縁膜形成に際して、特にあらためて新た
な工程を全く必要とせず、従って、容量自体の形成、ひ
いては装置全体の製造工程を簡略化し得ると共に、その
製造が極めて容易になり、しかも、選択するゲート電極
間の絶縁膜の材質および膜厚の種類によっては、形成さ
れる容量に関して、任意の容量値の設定が可能であるこ
とから、チップ上での限定された小面積内で必要な容量
値を任意かつ容易に確保し得るなどの優れた特長を有す
るものである。
板上に、少なくともゲート酸化膜、フローティングゲー
ト電極、酸化膜、およびコントロールゲート電極を順次
に形成したＥＰ ＲＯＭを内蔵するＭＯＳＬＳＩにおい
て、フローティングゲート電極とコントロールゲート電
極間の絶縁膜の材質および膜厚を複数種類に亙って選択
し得るようにさせておき、別に容量を形成させる場合に
あって、このゲート電極間の絶縁膜の形成と同時に、併
設される容量の絶ＭＩＩｓＩを形成するようにしたので
、この容量の絶縁膜について、これを選択されたゲート
電極間の絶縁膜の種類に対応して同時に形成でき、この
ために容量の絶縁膜形成に際して、特にあらためて新た
な工程を全く必要とせず、従って、容量自体の形成、ひ
いては装置全体の製造工程を簡略化し得ると共に、その
製造が極めて容易になり、しかも、選択するゲート電極
間の絶縁膜の材質および膜厚の種類によっては、形成さ
れる容量に関して、任意の容量値の設定が可能であるこ
とから、チップ上での限定された小面積内で必要な容量
値を任意かつ容易に確保し得るなどの優れた特長を有す
るものである。
第１図はこの発明の一実施例方法を適用して製造された
ＥＰ ＲＯＭを内蔵するＭＯ５Ｃ５Ｉの概要構成を模式
的に示した断面図であり、また、第２図は従来例方法に
よって製造されたＥＦ ＲＯＭを内蔵するＭＯＳＬＳＩ
の概要構成を模式的に示した断面図である。 ｌ・・・・Ｐ型シリコン半導体基板、２・・・・Ｐウェ
ル、３・・・・Ｎウェル、４・・・・素子量分＃Ｉ酸化
膜、５ａ・・・・メモリトランジスタ部、５ｂ・・・・
Ｎチャネルトランジスタ部、５ｃ・・・・Ｐチャネルト
ランジスタ部、５ｄ、５ｅ ・−−−容量、６ａ、６ｂ
、６ｃ・・−・ゲート酸化膜、７ａ・・・・７０−ティ
ングゲート電極、７ｂ、７ｃ・・・・ゲート電極、７ｄ
、７ｅ・・・・８琶の一方の電極、８ａ、８ｂ・・・・
Ｎ＋ソースドレイン領域、８ｃｍ−−−Ｐ”ソースドレ
イン領域、９ａ・・・・電極間の酸化膜、９ｄ、９ｅ・
・・・容量の各電極間の酸化膜、ＩＯａ・・・・コント
ロールゲート電極、ｌＯｄ、ＩＯｅ・・・・容量の他方
の電極。 代理人 大 岩 増 雑纂１図 １０ｄ、ｔｏｅ ；谷＠ｒ イ情！万ｄ〕ｉ７才ノー
ＥＰ ＲＯＭを内蔵するＭＯ５Ｃ５Ｉの概要構成を模式
的に示した断面図であり、また、第２図は従来例方法に
よって製造されたＥＦ ＲＯＭを内蔵するＭＯＳＬＳＩ
の概要構成を模式的に示した断面図である。 ｌ・・・・Ｐ型シリコン半導体基板、２・・・・Ｐウェ
ル、３・・・・Ｎウェル、４・・・・素子量分＃Ｉ酸化
膜、５ａ・・・・メモリトランジスタ部、５ｂ・・・・
Ｎチャネルトランジスタ部、５ｃ・・・・Ｐチャネルト
ランジスタ部、５ｄ、５ｅ ・−−−容量、６ａ、６ｂ
、６ｃ・・−・ゲート酸化膜、７ａ・・・・７０−ティ
ングゲート電極、７ｂ、７ｃ・・・・ゲート電極、７ｄ
、７ｅ・・・・８琶の一方の電極、８ａ、８ｂ・・・・
Ｎ＋ソースドレイン領域、８ｃｍ−−−Ｐ”ソースドレ
イン領域、９ａ・・・・電極間の酸化膜、９ｄ、９ｅ・
・・・容量の各電極間の酸化膜、ＩＯａ・・・・コント
ロールゲート電極、ｌＯｄ、ＩＯｅ・・・・容量の他方
の電極。 代理人 大 岩 増 雑纂１図 １０ｄ、ｔｏｅ ；谷＠ｒ イ情！万ｄ〕ｉ７才ノー
Claims (1)
- 半導体基板上に、少なくともゲート酸化膜、フローティ
ングゲート電極、酸化膜、およびコントロールゲート電
極を順次に形成したＥＰＲＯＭを内蔵するＭＯＳＬＳＩ
において、前記フローティングゲート電極とコントロー
ルゲート電極間の絶縁膜の材質および膜厚を複数種類に
亙つて選択し得るようにさせ、このゲート電極間の絶縁
膜の形成時に、併設される容量の絶縁膜を同時に形成す
るようにしたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63332226A JPH02177471A (ja) | 1988-12-28 | 1988-12-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63332226A JPH02177471A (ja) | 1988-12-28 | 1988-12-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02177471A true JPH02177471A (ja) | 1990-07-10 |
Family
ID=18252583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63332226A Pending JPH02177471A (ja) | 1988-12-28 | 1988-12-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02177471A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19531629C1 (de) * | 1995-08-28 | 1997-01-09 | Siemens Ag | Verfahren zur Herstellung einer EEPROM-Halbleiterstruktur |
-
1988
- 1988-12-28 JP JP63332226A patent/JPH02177471A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19531629C1 (de) * | 1995-08-28 | 1997-01-09 | Siemens Ag | Verfahren zur Herstellung einer EEPROM-Halbleiterstruktur |
| US5970338A (en) * | 1995-08-28 | 1999-10-19 | Siemens Aktiengesellschaft | Method of producing an EEPROM semiconductor structure |
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