JPS60242585A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ この発明は、半導体記憶技術に関し、例えばダイナミッ
ク型の半導体記憶装置におけるデータ線のプリチャージ
方式に利用して有効な技術に関する。

［背景技術］ 従来、ダイナミック型ＲＡＭ　（ランダム・アクセス・
メモリ）においては、一般にラッチ型のセンスアンプ（
フリップフロップ）の一対の入出力端子に接続された相
補データ線（もしくはビット線）に、メモリセルに記憶
される情報”１”と＃　Ｏｒｔの中間電荷を蓄えるダミ
ーセルが接続される。そして、予めデータ線対を電源電
圧Ｖｃｃまでプリチャージしておくとともに、一方のデ
ータ線に接続されたメモリセルが選択されたとき、これ
と対をな゛す他方のデータ線上のダミーセルを同時に選
択する。その後、相補データ線間に生じ−た電位差をセ
ンスアンプで検出、増幅して、読出しデータを出力する
ようにされていた。

これに対し、本出願人は、相補データ線に接続されるダ
ミーセルを省略し、代わりに相補データ線間に、これを
短絡されるスイッチを設けて、プリチャージ信号によっ
てオンさせるようにして、相補データ線対をＶｃｃ／２
レベルにプリチャージする方式（以下ハーフプリチャー
ジ方式と称する）を提案した（特願昭５７−１６４８３
１号）。

この方式では、相補データ線対をＶｃｃ／２にプリチャ
ージした後、データ線間を短絡するスイッチをオフして
からワード線を立ち上げる。すると、ワード線によって
選択されたメモリセル−が接続された側のデータ線の電
位が、記憶情報１１０　ＨまたはＩＩ　Ｉ　１１に応じ
てＶｃｃ／２から少し変位する。一方、このデータ線と
対をなす他方のデータ線の電位はＶｃｃ／２のままであ
る。そこで、データ線対に接続されたセンスアンプを適
当なタイミング信号で活性化してやると、相補データ線
間の上記電位差が増幅される。しかる後、Ｙ系のアドレ
ス信号に対応した相補データ線上のカラムスイッチをオ
ンさせて、相補データ線をコモンデータ線を介してメイ
ンアンプに接続させることにより、所望のデータの読出
しが行なわれる。

上記ハーフプリチャージ方式によると、相補データ線対
のプリチャージレベルは、従来の方式に比べて２分の１
に低下される。そのため、データ線のプリチャージに伴
なう消費電流が減少されるとともに、プリチャージ時間
が短縮される等の利点がある。

ところで、上記先願発明では、相補データ線のプリチャ
ージレベルをＶｃｃ／２としている。しかし、これは相
補データ線対に各々接続された素子および配線の対称性
により、各データ線に寄生する容量が等しくなることに
よって、単に相補データ線間を短絡させてやれば、結果
的にＶｃｃ／２にプリチャージされるものである。つま
り、上記先願発明によれば、回路素子や配線のレイアウ
トの都合上、各データ線に接続される寄生容量がアンバ
ランスになれば、Ｖｃｃ／２レベルのプリチャージレベ
ルが保証されるものではない。

しかしながら、上記ハーフプリチャージ方式を用いた場
合であっても、データ線プリチャージの最も適切なレベ
ルがＶｃｃ／２であるか否かについて定説はない。つま
り、プリチャージレベルがＶｃｃ／２よりも低ければ、
ロウ側のデータ線の引抜きが遅くなるが、情報電荷の蓄
積されているメモリセルの選択用スイッチＭＯ３ＦＥＴ
のオン状態への移り変わりが早くなるため、ハイ側のデ
ータ線の立上がりが早くなる。一方、プリチャージレベ
ルがＶｃｃ／２よりも高ければ、ハイ情報の蓄積されて
いるメモリセルのＭＯＳＦＥＴのオン状態への移り変わ
りが遅くなって、ハイ情報が出にくくなるが、ロウ側の
データ線のチャージの引き抜きは速くなるとともに、セ
ンスアンプを活性化したとき、データ線間のレベル差が
開いて行く速度も速くなるという利点がある。

従って、相補データ線のプリチャージレベルをＶｃｃ／
２ではなく、適当な手段により任意に調整することがで
きれば、メモリの設計基準もしくは設計思想や回路形式
等に応じて所望のプリチャージレベルを実現することが
でき、読出し速度の高速化およびセンスマージンの最適
化が可能となるので、非常に都合が良い。

［発明の目的］ この発明の目的は、データ線のハーフプリチャージ方式
の適用されたダイナミック型ＲＡＭにおいて、読出し速
度の高速化およびセンスマージンの最適化を可能とする
ような技術を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。

［発明の概要コ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、各データ線に寄生する容量がアンバランスで
あれば、プリチャージレベルがＶｃｃ／２からずれるこ
と、また各データ線に寄生する容量には、センスアンプ
を構成するＭＯＳＦＥＴの共通ソース線に寄生する容量
も含まれることに着目し、この共通ソース線にＭＯ８容
量等を利用した容量素子を積極的に付加してやることに
より、相補データ線に接続される容量を予め所定量だけ
アンバランスにさせ、これ番；よって、データ線のプリ
チャージレベルを電源電圧ＶｃｃとＶｓｓとの間の任意
の値に設定できるようにするという上記目的を達成する
ものである。

［実施例コ 第１図は、本発明をダイナミック型ＲＡＭに適用した場
合の一実施例の概略構成を示す回路図である。

メモリアレイＭ−ＡＲＹには、公知の１ＭＯ８型メモリ
セルがマトリックス状に配設されて構成されている。た
だし、図面にはメモリアレイ内の　。

一対のメモリ行のみが代表として示されており、このメ
モリ行と平行に配置された相補データ線り。

Ｄおよびこれと直交する方向に配設されたワード線Ｗｓ
　ｒ　Ｗ２　ｙ　・＝・Ｗｎに、スイッチＭＯ８Ｆ、Ｅ
ＴＱｚ　Ｉ　Ｆ　Ｑ、２１　’＝・ＱｌｎとＭＯ８容量
とで構成されたメモリセルのそれぞれの入出力ノードが
１．同図に示すように所定の規則性をもって配分されて
結合され、いわゆる２交点方式（もしくは折り返しビッ
ト線方式）のメモリアレイが構成されている。

上記スイッチＭＯ８ＦＥＴＱＩ　１〜Ｑ１ｎのゲート端
子に接続されたワード線Ｗ１〜Ｗｎは、ＭＯＳＦＥＴＱ
１１−Ｑｌ　ｎのゲート電極と一体のポリシリコン層に
より形成され、外部から供給されるアドレス信号Ａｘｉ
をデコードするロウアドレスデコーダ回路Ｒ−ＤＣＲに
よってそのうちの一本が選択レベルにされる。

上記相補データ線り、Ｄ間には、プリチャージ信号φｐ
ｃによってオン、オフ制御されるプリチャージ用のスイ
ッチＭＯ５ＦＥＴＱｐと、ＣＭＯＳラッチ回路で構成さ
れたセンスアンプＳＡが設けられている。上記スイッチ
ＭＯＳＦＥＴにｌｐは、特に制限されないが、ｐチャン
ネル型に形成されている。センスアンプＳＡは、同図に
示すように、Ｐチャンネル型ＭＯ８ＦＥＴＱ１．Ｑ３と
、ｎチャンネル型ＭｏＳ、ＦＥＴＱ２．’Ｑ４とからな
るＣＭＯＳラッチ回路で構成され、その一対の入出力ノ
ードが上記相補データ線り、Ｄに結合されている。

また、上記相補データ線り、Ｄは、カラムスイッチＱｙ
１．Ｑｙ２を介してコモンデータ線ＣＤ。

ＣＤに接続されている。カラムスイッチＱ　ｙ　１１Ｑ
　’１２は、特に制限されないが、ｎチャンネル型ＭＯ
ＳＦＥＴにより構成され、外部から供給されるＹ系のア
ドレス信号Ａｙｉをデコードするカラムアドレスデコー
ダＣ−ＤＣＲの出力信号によってオン、オフ制御される
ようにされている。

上記センスアンプＳＡおよびカラムスイッチＱｙ１ｒ　
Ｑｙｚは、図示しない他の相補データ線にも設けられ、
メモリアレイＭ−ＡＲＹの一側にセンスアンプ列とカラ
ムスイッチ列が配設されている。

各相補データ線ごとに設けられたＣＭＯＳラッチ回路か
らなるセンスアンプＳＡを構成するＭＯＳＦＥＴＱＩ、
Ｑ３およびＱ２．Ｑ４のそれぞれのソース端子は、共通
のソース線ＣＳｐおよびＣ８ｎによって互いに接続され
ている。また、上記ラッチ回路には、共通ソース線Ｃ８
Ｐに接続されたｐチャンネル型Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　
Ｑ　５を通して電源電圧Ｖｃｃが供給されるとともに、
共通ソース線ＣＳｎに接続されたｎチャンネル型ＭＯ８
ＦＥＴＱ６を通して回路の接地電圧Ｖｓｓが供給される
ようにされている。

上記ＭＯ８ＦＥＴＱ５とＣ６のゲートには、互いにほぼ
相補的な関係にあるタイミング信号１１とφ、が印加さ
れ、タイミング信号φｐとφＮとによって上記センスア
ンプＳＡが活性化されるようになっている。

そして、この実施例では、上記共通ソース線Ｃ５ｐとＣ
８ｎの近傍に、ＭＯ’５ＦＥＴのゲート電極を利用した
ＭＯ５Ｏ５容量０心ｐくはＣｍｎが設けられ、共通ソー
ス線Ｃ８ｐまたはＣＳ　ｎのいずれか一方に、ＭＯ８容
量容量ｍ　ｐまたはＣｍｎが選択的に接続されるように
されている。

上記実施例においては、外部から供給されるＲＡＳ信号
（ロウアドレス・ストローブ信号）のような制御信号の
立下がりに同期して、第２図に示すように、プリチャー
ジ信号φｐｃがロウレベルからハイレベルに変化される
。すると、プリチャージ用のＭＯ８ＦＥＴＱＰがオフさ
れて、相補データＡＩＤ、Ｄが切り離される。このとき
までに、相補データ線り、Ｄは、同一のレベル（Ｖｃｃ
とＶｓｓの中間）にプリチャージされており、プリチャ
ージ信号φｐｃが立ち上がってから、いずれか一本のワ
ード線Ｗが選択レベルにされると、選択されたメモリセ
ルの情報電荷に応じて、一方のデータ線のレベルが変化
する。しかる後、タイミング信号φ、が立ち上がり、続
いてタイミング信号ＥＶが立ち下がることにより、セン
スアンプＳＡに電源電圧ＶｃｃとＶｓｓが共通ソース線
ｃｓｐ、ｃｓｎを介して供給される。すると、センスア
ンプＳＡが活性化されて、相補データ線り、Ｄのレベル
が急速に開いて行き、読出しデータ（データ線のレベル
差）が増幅される。それから、カラムアドレステゴーダ
Ｃ−ＤＣＲからの出力信号によって、一対のカラムスイ
ッチＱｙ１ｙ　Ｑｙｚがオンされて、選択された相補デ
ータ線対り、Ｄがコモンデータ線ＣＤ、ＣＤに接続され
、メインアンプＭＡによって読出しデータが更に増幅さ
れて図示しない出カバソファ回路を介して外部へ出力さ
れる。

データ読出し後にＲＡＳ信号がハイレベルに立ち上がる
と、これに同期して、タイミング信号φＰがハイレベル
に変化され、φＮがロウレベルへ変化される。そのため
、センスアンプＳＡが電源電圧ＶｃｃとＶｓｓから切り
離され、共通ソース線Ｃ８ｐ、Ｃ，Ｓｎおよび相補デー
タ線り、Ｄは、フローティング状態にされる。

その後、プリチャージ信号φｐｃがハイレベルからロウ
レベルへ変化され、プリチャージ用のＭ○５ＦＥＴＱＰ
がオンされる。これによって、一方はＶｃｃレベルにま
た他方はＶｓｓレベル（０■）に確定されていたデータ
線り、′５のレベルが、電荷の移動により同一の電位に
される。

このとき、電位の高い側のデータ線上の電荷の一部は、
センスアンプＳＡのｎチャンネル型Ｍ○Ｓ　’Ｆ　Ｅ　
Ｔ　Ｑ　２もしくはＣ４を通してＶｓｓ側の共通ソース
線Ｃ８ｎへ流れ込み、Ｖｃｃ側の共通ソース線Ｃ８Ｐ上
の電荷の一部は、センスアンプＳＡのｐチャンネル型Ｍ
　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　１もしくはＣ３を通してデー
タ線へ流れ込む。

従って、この実施例では、Ｖｃｃ側の共通ソース線Ｃ３
ｐに前記ＭＯ８容量Ｃｍｐを接続させておれば、データ
読出し後ＭＯ３ＦＥＴＱｓとＣ６がオフされた状態で共
通ソース線Ｃ３ｐとＣ８ｎに接続された容量（寄生容量
を含む）は、共通ソース線Ｃ８Ｐの方がＣ８ｎよりも大
きくなる。そのため、プリチャージ用ＭＯ８ＦＥＴＱｐ
をオンさせたとき、データ線り、方便から共通ソース線
Ｃ３ｎに流れ込む電荷量よりも、共通ソース線Ｃ８ｐか
らデータ線り、Ｄ側へ流れ込む電荷量の方が多くなる。

その結果、共通ソース線Ｃ８ＰにＭＯ８容量容量ｍ　ｐ
を接続した場合には、データ線り。

５は、電源電圧■ＣＣとｖＳＳの中間の電位Ｖｃｃ／２
よりも少し高い電位にプリチャージされる。

一方、Ｖｓｓ側の共通ソース線Ｃ８ｎに前記ＭＯ８容量
Ｃｍ　ｎを接続させておれば、データ読出し後Ｍ　ＯＳ
　Ｆ　Ｅ　Ｔ　Ｑ　ｓとＣ６がオフされた状態で共通ソ
ース線Ｃ８ｐとＣ８ｎに接続された容量（寄生容量を含
む）は、共通ソース線Ｃ８ｎの方がＣ５Ｐよりも大きく
なる。そのため、プリチャージ用ＭＯＳＦＥＴＱｐをオ
ンさせたとき、データ線り、Ｄ側から共通ソース線Ｃ８
ｎに流れ込む電荷量よりも、共通ソース線Ｃ８ｐからデ
ータ線り。

Ｄ側へ流れ込む電荷量の方が少なくなる。その結果、共
通ソース線Ｃ８ｎにＭＯ８容量Ｃｍ　ｎを接続した場合
には、データ線り、Ｄは、電源電圧ＶｃｃとＶｓｓの中
間の電位Ｖｃｃ／２よりも少し低い電位にプリチャージ
される。

つまり、共通ソース線Ｃ８ｐまたはＣ３ｎのいずれか一
方に、適当な大きさのＭＯ８容量を接続させることで、
データ線り、′５のプリチャージレベルを電源電圧Ｖｃ
ｃとＶｓｓとの間の任意の電位に設定してやることがで
きる。

次に、上記実施例におけるＭＯ８容量のレイアウトの一
例を第３図を用いて説明する。

なお、実施例の半導体記憶装置は、例えば次のような製
法によって製造される。

単結晶Ｐ型シリコンからなる半導体基板を用意し、その
表面にＮ型ウェル領域を形成する。

選択酸化技術によって半導体基板主面の非活性領域、す
なわちＭＯＳＦＥＴ、ＭＯＳキャパシタ。

半導体配線領域等が形成されるいわゆる活性領域を除く
領域に比較的厚い厚さのフィールド酸化膜を形成する。

選択酸化の際に用いられた窒化シリコン膜からなるよう
な耐酸化マスクを除去した後に、熱酸化によって活性領
域の表面にゲート酸化膜を形成する。

後で形成されるＮチャンネルＭＯ８ＦＥＴのソースもし
くはドレイン領域とポリシリコン層とのダイレクトコン
タクトを可能とするように選択エツチング技術によって
ゲート酸化膜にコンクトホールを形成し、その後半導体
基板の主面にＣＶＤ法によってポリシリコン層を形成す
る。

リン処理によってポリシリコン層をＮ型にした後、その
ポリシリコン層を選択エツチングする。

これによって、半導体基板上には、ゲート電極及び配線
とされるべきポリシリコン層が残る。

Ｎ型ウェル領域の表面にボロンのようなＰ型不純物をイ
オン打込みによって導入することによってＰ型チャンネ
ルＭＯ８ＦＥＴのソース、ドレイン領域を形成する。な
お、このイオン打込みにおいては、ＮチャンネルＭＯ５
ＦＥＴが形成されるべき領域は、フォトレジスト膜から
なるようなイオン打込みマスクによって覆われている必
要がある。形成されるソース、ドレイン領域は、ポリシ
リコン層及びフィールド絶縁膜が一種のマスクとして作
用することになるので、このポリシリコン層及びフィー
ルド絶縁膜に対して自己整合される。

その後、ＰチャンネルＭＯ５ＦＥＴ形成部分をイオン打
込みマスクで覆った状態において、半導体基板表面にリ
ンのようなＮ型不純物をイオン打込みによって導入して
、ＮチャンネルＭＯ５ＦＥＴのソース、ドレイン領域を
形成する。このときのソース、トレイン領域は、Ｐチャ
ンネルＭＯ３ＦＥＴのそれと同様にポリシリコン層及び
フィールド絶縁膜に対して自己整合される。

イオン打込み領域の適当なアニール処理の後、半導体基
板の主面全面にシリコン酸化膜のような層間絶縁膜を被
着する。

層間絶縁膜にコンタクトホールを形成した後、半導体基
板上にアルミニウム層を形成する。その後、アルミニウ
ム層を選択エツチングする。

その後、フォスフオシリケードガラス膜とシリコン窒化
膜との２層構造からなるようなファイナルパッシベーシ
ョン膜を形成する。予め形成されるボンデングパッド電
極層上からファイナルパッシベーション膜を除去するこ
とによって装置は完成する。

以下説明するレイアウトを示す図面においては、活性領
域のパターンすなわちフィールド絶縁膜によって囲まれ
ている領域のパターンは破線によって示され、ポリシリ
コン層のパターンは一点鎖線によって示されている。ま
た、アルミニウム層のパターンは実線によって示されて
いる。ポリシリコン層とＭＯＳＦＥＴのソース、ドレイ
ン領域とを結合させるためのコンタクトホールは、Ｘ印
と二点鎖線との組み合せによって示されている。さらに
、眉間絶縁膜に設けられるコンタクトホールは、Ｘ印と
実線との組み合せによって示されている。

第３図には、相補データ線り、Ｄの一端にて接続される
センスアンプＳＡを構成するｎチャンネル型ＭＯ８ＦＥ
ＴＱ２　、Ｑ４と、センスアンプＳＡのＶｓｓ側の共通
ソース線Ｃ８ｎに接続されるＭＯ８容量Ｃｍｎのレイア
ウトの一例を示す平面図が示されている。

同図において、ｌａ、ｌｂで示されているのは、センス
アンプを構成するｎチャンネル型ＭＯ８ＦＥ　Ｔ　Ｑ　
２とＱ４のソース領域となるＮ型拡散領域、また２ａ、
２ｂで示されているのは、同じ＜ＭＯ３ＦＥＴＱ２とＱ
４のドレイン領域となるＮ型拡散領域である。これらの
Ｎ型拡散領域１ａ、ｌｂ。

２ａ、２ｂは、シリコンのような半導体基板の主面上に
形成されている。そして、Ｎ型拡散領域１ａと２ａとの
間およびｌｂ、２ｂとの間に、それぞれＭ　ＯＳ　ＦＥ
　Ｔ　Ｑ　２とＱ４のゲート電極となるポリシリコン層
３ａ、３ｂが形成されている。各ポリシリコン層３ａと
３ｂは、それぞれスルーホール４ａと４ｂにて他方のＭ
Ｏ８ＦＥ’ｒのドレイン領域２ｂと２ａに接触され、こ
れによって、一方のＭＯＳ　Ｆ　Ｅ　ＴＱ２　（または
Ｑ４）のドレイン電圧が、他方のＭ　ＯＳ　Ｆ　Ｅ　Ｔ
　Ｑ　４　（またはＱ２）のゲートに印加される第１図
に示すようなセンスアンプの回路接続が行なわれる。従
って、図中斜線５ａ、５ｂで示されているような箇所に
、ＭＯ８ＦＥＴＱ２とＱ４のチャンネル部が形成される
。

また、上記ソース領域１ａとｉｂには、これらのＭＯ８
ＦＥＴＱ２とＱ４が形成された領域の上に絶縁膜を介し
てこれらを覆うように形成された共通ソース線６に、コ
ンタクトホール７ａ、７ｂを介して接触されている。こ
の共通ソース線６は、アルミニウム層によってセンスア
ンプ列に沿って形成されている。つまり、比較的幅の広
く形成された共通ソース線６　（Ｃ５ｎ）の下方に、セ
ンスアンプを構成するｎチャンネル部Ｏ，Ｓ　Ｆ　Ｅ　
Ｔ　Ｑ２　。

Ｑ４が配設されている。なお、上記ソース領域工ａと１
ｂは、隣接するセンスアンプのＮ−ＭＯ３のソース領域
と一体に形成されている。

さらに、上記共通ソース線６の隣りには、これと平行に
、同じくアルミニウム層からなるＶｓｓライン８が配設
され、このＶｓｓラインの下方には。

ポリシリコン層からなる電極９が形成され、この電極９
の下方の基板主面上には、Ｎ型拡散領域ＩＯが形成され
ている。上記電極９およびＮ型拡散領域１０は、例えば
後述のメモリセル内のＭＯ８容量を構成するポリシリコ
ン電極（もしくはＭＯ８Ｆ　Ｅ　ＴＱ２　、Ｑ４のゲー
ト電極）およびポリシリコン電極の下方のＮ型拡散層（
もしくはＮ型拡散領域２ａ、２ｂ）と同時に形成される
。電極９とＮ型拡散層１０との間および電極９とその上
のＶｓｓライン８との間には絶縁膜が形成されている。

そして、上記Ｎ型拡散層１０には、コンタクトホール１
１を介してアルミ層からなるＶｓｓライン８が接触され
、上記ポリシリコン電極９には、スルーホール１２を介
して前記共通ソース線６が接触されている。その結果、
上記共通ソース線６（Ｃ８ｎ）と電源電圧Ｖｓｓとの間
には、上記ポリシリコン電極９とＮ型拡散層１０との間
のＭＯ８容量が接続され、第２図に示すような回路が実
現される。

しかも、上記Ｖｓｓライン８の下方のポリシリコン電極
９とＮ型拡散層１０は、Ｖｓｓライン８の配設に方向に
沿って適当なピッチ（相補データ線対一つおき）で複数
個形成されている。従って、これらのポリシリコン電極
９（もしくはＮ型拡散層１０）に対するコンタクトホー
ル１１　（もしくはスルーホール１２）を形成する箇所
を適当に設定してやることにより、共通ソース線６に接
続されるＭＯ３容量の数を任意に決めてやることができ
る。その結果、共通ソース線６に接続されるＭＯ８容量
の大きさを任意に設定して、所望のプリチャージレベル
（＜Ｖｃｃ／２）を実現させることができる。

一方、第１図におけるセンスアンプＳＡのＶｃｅ側の共
通ソース線Ｃ８ＰにＭＯ８容量を接続してプリチャージ
レベルをＶｃｃ／２よりも高く設定したい場合には、上
記と同様にして、共通ソース線Ｃ８ｐの下方に形成され
るセンスアンプのｐチャンネル型ＭＯ８ＦＥＴＱ１．Ｑ
ｓの側方の基板主面上に拡散領域を形成する。また、こ
の拡散領域の上方にポリシリコン電極９を形成し、さら
にその上には、アルミ層からなる共通ソース線Ｃ８ｐと
平行にＶｃｃラインを形成して、適当な拡散領域にｖｃ
ｃラインを接触させる。これによって、Ｃ，ＭｏＳタイ
プのセンスアンプのＶｃｅ側の共通ソース線Ｃ８ｐにＭ
Ｏ８容量を接続させ、データ線のプリチャージレベルを
Ｖｃｃ／２．にりも高くしてやることが可能となる。

ただし、上記の場合、センスアンプＳＡを構成するＰチ
ャンネル型ＭＯ８ＦＥＴＱ１．Ｑｓのソース、ドレイン
領域への他方のＭＯＳゲート電極の接触は、ポリシリコ
ンゲート電極の抵抗を下げるためＮ型不純物をポリシリ
コン層に打ち込むようにした場合には、アルミを介して
行なう必要がある。

第４図には、メモリセルおよびデータ線のレイアウトの
一例が示されている。すなわち、半導体基板の主面上に
、メモリセルを構成するスイッチＭＯ８ＦＥＴ　（Ｑｌ
−Ｑｎ）のドレイン領域となるＮ型拡散層１３と、その
ＭＯＳＦＥＴのソース領域および情報電荷蓄積用のＭＯ
３容量の一方の電極を構成するＮ型拡散層１４が形成さ
れている。

上記Ｎ型拡散層１３と１４は、同図に示すように隣合っ
たメモリセル同士で互いに対称的に形成されるとともに
、所定の規則性をもって配設されている。

上記Ｎ型拡散層１４の上には、絶縁膜を介してＭＯ８容
量の他方の電極となる一層目のポリシリコン層１５が、
基板上方を連続的に覆うように形成され、上記拡散層１
３が形成されている箇所に長方形の窓１５ａが形成され
ている。この窓１５ａと交叉するように、上記スイッチ
ＭＯ８ＦＥテ（Ｑ　１〜Ｑ　ｎ　）のゲート電極および
ワード線となる２層目のポリシリコン層１６カ輿縁膜を
介して形成されている。

このポリシリコン層１６を形成してから、上記窓１５ａ
から基板の主面上にＮ型不純物のイオン打込みを行なう
ことによって、上記ＭＯ８ＦＥＴのソース、ドレイン領
域が自己整合的に形成されている。これによって、同図
に斜線１７で示すような箇所にスイッチＭＯ８ＦＥＴ　
（Ｑ１１〜Ｑ１ｎ）のチャンネル部が形成される。

また、上記ポリシリコン層（ワード線）１６と直交する
方向に沿って、上記窓１５ａと交叉するようにアルミニ
ウム層からなるデータ線１８が形成されている。このデ
ータ線１８は、コンタクトホール１９にて、各行のメモ
リセルを構成するスイッチＭＯ８ＦＥＴの共通ドレイン
領域（Ｎ型拡散層１３）に接触されている。

そして、アルミ層からなる上記データ線１８の一端が、
スルーホール２０を介して第３図に示されているセンス
アンプ内のポリシリコン層３ａ。

３ｂの延長端部に接続されることにより、第１図に示す
ように各対の相補データ線り、Ｄにラッチ型のセンスア
ンプＳＡが接続された回路構成が実現される。

なお、上記実施例では、共通ソース線ｃＳｐまたはＣＳ
　ｎに接続されるＭＯＳ容量ＣｍｐまたはＣｍｎを、メ
モリアレイ内のセンスアンプ列と並行して新たにＶｓｓ
ラインを設け、その下に形成するようにしているが、メ
モリアレイの外側にＭＯ８Ｏ８容量０亥ｐはＣｍ　ｎを
設けるようにすることもできる。また、上記実施例では
、ＣＭＯＳラッチ回路型のセンスアンプを有するＲＡＭ
に適用した場合について説明したが、ｎチャンネル型の
ＭＯＳＦＥＴのみからなるセンスアンプを有するＲＡＭ
にも適用することができる。

［効果］ 一対のデータ線の選択に先立って、そのデータ線対間に
設けられたスイッチＭＯ８ＦＥＴをオンさせて、電源電
圧ＶｃｃとＶｓｓの中間の電位にデータ線対をプリチャ
ージするようにしたハーフプリチャージ方式のダイナミ
ック型ＲＡＭにおいて、各データ線対間に接続されたラ
ッチ型のセンスアンプの共通ソース線にＭＯ８容量等を
利用した容量素子を付加してやることにより、相補デー
タ線に接続される容量を予め所定量だけアンバランスに
させてなるので、センスアンプを活性化させたとき、共
通ソース線から一方のデータ線へ流れ込む電荷量と他′
方のデータ線から共通ソース線へ流れ込む電荷量が一定
量だけ相異するようになるという作用により、データ線
のプリチャージレベルを電源電圧ＶｃｃとＶｓｓとの間
の任意の値に設定できるようになる。その結果、センス
マージンの最適化および読出し速度の高速化が図れるよ
うになるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば前記実施例では、
データ線のプリチャージレベルを設定するためセンスア
ンプの共通ソース線に積極的にＭＯ８容量を接続させて
いるが、共通ソース線に接続される容量（寄生容量を含
む）がＶｃｅ側とＶｓｓ側とで結果的にアンバランスに
なればよい。従って、ＭＯ８容量を接続する代わりに、
共通ソース線Ｃ８ｐとＣ８ｎの太さを変える等の方法に
より、各共通ソース線に接続される寄生容量の大きさを
変えてやって、プリチャージレベルを調整することも可
能である。

［利用分野］ 以上の説明では主として本発明者によってなされた発明
を、その背景となった利用分野である２交点方式のダイ
ナミック型ＲＡＭに適用したものについて説明したが、
１交点方式（オープンビット線方式）のダイナミック型
ＲＡＭその他、相補データ線を有し、選択時にこれをプ
リチャージさせるようにしたすべての半導体記憶装置に
利用できるものである。

【図面の簡単な説明】

第１図は、本発明をダイナミック型ＲＡＭに適用した場
合の要部の一実施例を示す概略回路構成図、 第２図は、そのタイミングチャート、 第３図は、センスアンプの要部および共通ソース線に接
続されるＭＯ５容量のレイアウト構成の一例を示す平面
説明図、 第４図は、本発明が適用されるＲＡＭのメモリアレイ内
のレイアウト構成の一例を示す平面説明図である。 Ｍ−ＡＲＹ・・・・メモリアレイ、Ｄ、′５・・・・相
補データ線、Ｗ１〜Ｗｎ・・・・ワード線、Ｑｌ、〜Ｑ
１ｎ・・・・スイッチＭＯ３ＦＥＴ、Ｑｐ・・・・プリ
チャージ用スイッチＭＯ８ＦＥＴ、Ｒ−ＤＣＲ・・・・
ロウアドレスデコーダ、Ｃ−ＤＣＲ・・・・カラムアド
レスデコーダ、ＳＡ・・・・センスアンプ、ＭＡ・・・
・メインアンプ、ＣＤ、ＣＤ・°°°コモンデータ線、
Ｑ　ｙ　ｉ　ｒ　Ｑ　ｙ　２・・・・カラムスイッチ、
Ｃ８ｐ、Ｃ８ｎ・・・・共通ソース線、Ｃｍｐ、Ｃｍｎ
−ＭＯ８容量、ｌａ、ｌｂ、２ａ。 ２ｂ・・・・Ｎ型拡散領域、３ａ、３ｂ・・・・ポリシ
リコン層、４ａ、４ｂ・・・・スルーホール、５ａ。 ５ｂ・・・・チャンネル部、６・・・・共通ソース線、
７ａ、７ｂ、１１・・・・コンタクトホール、８・・・
・Ｖｓｓライン、９・・・・ポリシリコン電極、１０・
・・・Ｎ型拡散層、１２・・・・スルーホール、１３゜
１４・・・・Ｎ型拡散層、１５・・・・ポリシリコン層
、１５ａ・・・・窓、１６・・・・ポリシリコン層（ワ
ード線）、１７・・・・チャンネル部、１８・・・・デ
ータ線、１９・・・・コンタクトホール、２０・・・・
スルーホール。

Claims (1)

1. 【特許請求の範囲】 １、複数個のメモリセルがマトリックス状に配設されて
   いるとともに、各メモリ列に対応してそれぞれデータ線
   が配設され、このデータ線にその列のメモリセルの入出
   力ノードが接続されるようにされているメモリアレイを
   備え、上記データ線が２本ずつ対をなして一つのラッチ
   回路で構成されたセンスアンプの一対の入出力端子に接
   続され、かつ上記各データ線対間には、これを短絡可能
   なスイッチ素子が設けられてなる半導体記憶装置におい
   て、上記センスアンプの共通ソース線には適当な大きさ
   の容量素子が設けられ、上記データ線対間のスイッチ素
   子をオンさせてデータ線のプリチャージを行なったとき
   、各対のデータ線の電位が所望のプリチャージレベルに
   設定されるようにされてなることを特徴とする半導体記
   憶装置。 ２、上記センスアンプが０ＭＯ８う・ソチ面路で構成さ
   れているものにおいて、このＣＭＯＳラッチ回路を構成
   する一対のＰチャンネル型ＭＯ８ＦＥＴのソースを共通
   ユチャージアップ用ＭＯ８ＦＥＴに接続させる共通ソー
   ス線、または上記ＣＭＯＳラッチ回路を構成する一対の
   ｎチャンネル型ＭＯ８ＦＥＴのソースを共通のチャージ
   引抜き用ＭＯ８ＦＥＴに接続させる共通ソース線のいず
   れか一方に、上記容量素子が接続されることにより、上
   記データ線対のプリチャージレベルが所望の値に設定さ
   れるようにされてなることを特徴とする特許請求の範囲
   第１項記載の半導体記憶装置。 ３、上記容量素子は、上記共通ソース線を構成するアル
   ミニウム層の下方の半導体主面上に形成された拡散層と
   、この拡散層の上に絶縁膜を介して形成されたポリシリ
   コン層との間に形成されたＭｏＳ容量であることを特徴
   とする特許請求の範囲第２項の半導体記憶装置。