JPH02177558A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH02177558A JPH02177558A JP63334542A JP33454288A JPH02177558A JP H02177558 A JPH02177558 A JP H02177558A JP 63334542 A JP63334542 A JP 63334542A JP 33454288 A JP33454288 A JP 33454288A JP H02177558 A JPH02177558 A JP H02177558A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- oxide film
- memory cell
- photoresist
- patterns
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Semiconductor Memories (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体集積回路装置に関し、特に微細なパター
ンが高精度で形成された半導体集積回路装置に関する。
ンが高精度で形成された半導体集積回路装置に関する。
［従来の技術］
近時、リソグラフィ技術及びエツチング技術等の微細加
工技術の進歩によりＬＳＩ（集積回路装置）の設計寸法
は増々小さくなり、サブミクロンの領域に達している。
工技術の進歩によりＬＳＩ（集積回路装置）の設計寸法
は増々小さくなり、サブミクロンの領域に達している。
このため、微妙な寸法変化がＬＳＩの特性等に大きな影
曽を与えている。従って、微細なパターンを設計寸法通
りに形成することは極めて重要なこととなっている。
曽を与えている。従って、微細なパターンを設計寸法通
りに形成することは極めて重要なこととなっている。
第３図は半導体メモリセルの製造工程において、メモリ
セルを構成するＭＯＳトランジスタのゲート電極を形成
するためのホトレジストパターンを形成した後のメモリ
セルの端部の素子構造を示す断面図である。シリコン基
板１１上にはフィールド酸化膜１２が形成されていて各
メモリセルのＭＯＳ）ランジスタを絶縁分離するように
なっている。基板１１の表面にはゲート酸化膜１３が形
成されており、フィールド酸化Ｍ１２及びゲート酸化膜
１３上にはゲート電極層１４が形成されている。
セルを構成するＭＯＳトランジスタのゲート電極を形成
するためのホトレジストパターンを形成した後のメモリ
セルの端部の素子構造を示す断面図である。シリコン基
板１１上にはフィールド酸化膜１２が形成されていて各
メモリセルのＭＯＳ）ランジスタを絶縁分離するように
なっている。基板１１の表面にはゲート酸化膜１３が形
成されており、フィールド酸化Ｍ１２及びゲート酸化膜
１３上にはゲート電極層１４が形成されている。
また、このゲート電極層１４のゲート電極細分を選択的
に被覆するようにしてホトレジストパターン１５，１６
．１７が形成されている。ホトレジストパターン１５，
１６．１７は幅がしてあり、メモリセル最外周のゲート
電極形成用ホトレジスドパターン１５からセル内部に向
ってフィールド酸化膜１２に仕切られた各素子領域に順
次ホトレジストパターン１６．１７．・・・が配置され
ている。
に被覆するようにしてホトレジストパターン１５，１６
．１７が形成されている。ホトレジストパターン１５，
１６．１７は幅がしてあり、メモリセル最外周のゲート
電極形成用ホトレジスドパターン１５からセル内部に向
ってフィールド酸化膜１２に仕切られた各素子領域に順
次ホトレジストパターン１６．１７．・・・が配置され
ている。
ＬＳＩの種類によってフィールド酸化膜及びゲート電極
等のパターンは異なるが、各メモリセル内では同一の繰
り返しパターンが形成されている。
等のパターンは異なるが、各メモリセル内では同一の繰
り返しパターンが形成されている。
［発明が解決しようとする課題］
しかしながら、上述した従来のメモリセルにおいては、
ゲート電極形成用ホトレジストパターン１５．１６．１
７の幅寸法りがメモリセルの最外周部と内部とで異なる
という問題点がある。
ゲート電極形成用ホトレジストパターン１５．１６．１
７の幅寸法りがメモリセルの最外周部と内部とで異なる
という問題点がある。
第４図は第３図に示すゲート電極形成用のホトレジスト
パターン１５，１６．１７の設計寸法が約１．０μｍで
ある場合に、得られたホトレジストパターンの寸法りを
測長し、この寸法りの設計寸法からの差をメモリセルの
外周部のホトレジストパターン１５（Ｎａｌ）からパタ
ーン１６．１７゜・・・（Ｎａ２，３．・・・）と内部
方向に向って図示したグラフ図である。この図から明ら
かなように、メモリセル最外周のゲート電極パターン（
Ｎａｌ）は他のゲート電極パターンに比して幅寸法が大
きくなっている。なお、上述の如く、最外周でのパター
ンが太くなる場合もあるが、レジスト膜厚等によっては
細くなる場合もある。この原因は最外周のホトレジスト
パターン１５の周囲のパターンが異なることにより、レ
ジスト塗布膜厚が変化して多重干渉効果等が起きている
ことによるものである。
パターン１５，１６．１７の設計寸法が約１．０μｍで
ある場合に、得られたホトレジストパターンの寸法りを
測長し、この寸法りの設計寸法からの差をメモリセルの
外周部のホトレジストパターン１５（Ｎａｌ）からパタ
ーン１６．１７゜・・・（Ｎａ２，３．・・・）と内部
方向に向って図示したグラフ図である。この図から明ら
かなように、メモリセル最外周のゲート電極パターン（
Ｎａｌ）は他のゲート電極パターンに比して幅寸法が大
きくなっている。なお、上述の如く、最外周でのパター
ンが太くなる場合もあるが、レジスト膜厚等によっては
細くなる場合もある。この原因は最外周のホトレジスト
パターン１５の周囲のパターンが異なることにより、レ
ジスト塗布膜厚が変化して多重干渉効果等が起きている
ことによるものである。
このため、メモリセルの最外周部に形成されたゲート電
極の寸法がメモリセルの内部に形成された他のゲート電
極の寸法と著しく異なるため、トランジスタ性能が最外
周部のものと内部のものとで一致しないという問題点が
ある。これにより、半導体集積回路の歩留が低下すると
共に、性能が劣化する等の不都合を招来する。
極の寸法がメモリセルの内部に形成された他のゲート電
極の寸法と著しく異なるため、トランジスタ性能が最外
周部のものと内部のものとで一致しないという問題点が
ある。これにより、半導体集積回路の歩留が低下すると
共に、性能が劣化する等の不都合を招来する。
本発明はかかる問題点に鑑みてなされたものであって、
ホトレジストパターンの寸法不均一に起因する素子特性
の不均−及び性能の劣化を回避することができ、製造歩
留が高い半導体集積回路装置を提供することを目的とす
る。
ホトレジストパターンの寸法不均一に起因する素子特性
の不均−及び性能の劣化を回避することができ、製造歩
留が高い半導体集積回路装置を提供することを目的とす
る。
［課題を解決するための手段］
本発明に係る半導体集積回路装置は、単位パタ＝ンが連
続して構成された繰り返しパターンを備えた半導体集積
回路装置において、前記繰り返しパターンが形成された
領域の端部に隣接する領域にデバイスの回路動作に関与
しないと共に前記単位パターンと同一の形状を有するダ
ミーパターンを少なくとも１個具備することを特徴とす
る。
続して構成された繰り返しパターンを備えた半導体集積
回路装置において、前記繰り返しパターンが形成された
領域の端部に隣接する領域にデバイスの回路動作に関与
しないと共に前記単位パターンと同一の形状を有するダ
ミーパターンを少なくとも１個具備することを特徴とす
る。
［作用］
本発明においては、デバイスの回路動作上必要な繰り返
しパターンと、この繰り返しパターンの単位パターンと
同一形状の少なくとも１個のダミーパターンとを有する
。このため、この繰り返しパターン及びダミーパターン
の全体の領域にホトレジストパターンを形成した場合に
は、全体領域の最外周のパターンが内部のパターンに対
し、寸法が異なって形成されても、この最外周のパター
ンはダミーパターンであって、デバイスの回路動作に関
与しないものであるから、素子特性の不均−及びそれに
よる素子性能の劣化を回避することができる。
しパターンと、この繰り返しパターンの単位パターンと
同一形状の少なくとも１個のダミーパターンとを有する
。このため、この繰り返しパターン及びダミーパターン
の全体の領域にホトレジストパターンを形成した場合に
は、全体領域の最外周のパターンが内部のパターンに対
し、寸法が異なって形成されても、この最外周のパター
ンはダミーパターンであって、デバイスの回路動作に関
与しないものであるから、素子特性の不均−及びそれに
よる素子性能の劣化を回避することができる。
［実施例］
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第１図は本発明を半導体メモリセルに適用した実施例を
示す断面図である。この第１図はメモリセルを構成する
ＭＯＳ）ランジスタのゲート電極をパターニングする工
程を示すものである。シリコン基板１上にフィールド酸
化膜２、ゲート酸化ｗＡ３及びゲート電極層４が形成さ
れ、ゲート電極形成用のＬの幅寸法を有するホトレジス
トパターン５．６．７がフィールド酸化膜２により仕切
られた素子形成領域に夫々形成されている。ホトレジス
トパターン５はメモリセルの最外周に配置されるＭＯＳ
）ランジスタのゲート電極を形成するためのものであっ
て、このホトレジストパターン５からパターン６．７と
セル内部方向へ向かって各ホトレジストパターンが順次
配置されている。
示す断面図である。この第１図はメモリセルを構成する
ＭＯＳ）ランジスタのゲート電極をパターニングする工
程を示すものである。シリコン基板１上にフィールド酸
化膜２、ゲート酸化ｗＡ３及びゲート電極層４が形成さ
れ、ゲート電極形成用のＬの幅寸法を有するホトレジス
トパターン５．６．７がフィールド酸化膜２により仕切
られた素子形成領域に夫々形成されている。ホトレジス
トパターン５はメモリセルの最外周に配置されるＭＯＳ
）ランジスタのゲート電極を形成するためのものであっ
て、このホトレジストパターン５からパターン６．７と
セル内部方向へ向かって各ホトレジストパターンが順次
配置されている。
これらのホトレジストパターン５，６．７等により、メ
モリセルを構成するＭＯＳ）ランジスタのゲート電極が
形成される。
モリセルを構成するＭＯＳ）ランジスタのゲート電極が
形成される。
そして、このメモリセルの最外周のパターンの外側にフ
ィールド酸化膜２により仕切られたダミーパターン領域
８が形成されている。このダミーパターンはメモリセル
の各単位パターンと同一の形状（寸法）を有している。
ィールド酸化膜２により仕切られたダミーパターン領域
８が形成されている。このダミーパターンはメモリセル
の各単位パターンと同一の形状（寸法）を有している。
上述の如く構成された本実施例のメモリセルにおいては
、ホトレジストパターン５の外側の周囲のパターン（ダ
ミーパターン）が他のホトレジストパターン６．７と同
様になるため、パターン５の幅寸法りが他の内部のパタ
ーン６．７の幅寸法と略々等しいものになる。即ち、設
計寸法が約１．０μｍのパターンにおいて、パターン５
の寸法差は第４図のＮ１Ｌ２の位置のパターンの寸法差
になるため、第４図から明らかなようにこの寸法差が±
０．０５μｍ以下と極めて小さいものに抑制される。
、ホトレジストパターン５の外側の周囲のパターン（ダ
ミーパターン）が他のホトレジストパターン６．７と同
様になるため、パターン５の幅寸法りが他の内部のパタ
ーン６．７の幅寸法と略々等しいものになる。即ち、設
計寸法が約１．０μｍのパターンにおいて、パターン５
の寸法差は第４図のＮ１Ｌ２の位置のパターンの寸法差
になるため、第４図から明らかなようにこの寸法差が±
０．０５μｍ以下と極めて小さいものに抑制される。
第２図は本発明の他の実施例を示すメモリセル部の断面
図である。前述の第１の実施例では、メモリセルの端部
に隣接する領域にフィールド酸化膜２により仕切られた
ダミーパターン領域８のみを形成しているのに対し、本
実施例では、このダミーパターン領域８にゲート電極の
ホトレジストダミーパターン９を形成しである。このダ
ミーパターン９はゲート電極形成用のホトレジストパタ
ーン５，６．７と同一の設計寸法を有する。
図である。前述の第１の実施例では、メモリセルの端部
に隣接する領域にフィールド酸化膜２により仕切られた
ダミーパターン領域８のみを形成しているのに対し、本
実施例では、このダミーパターン領域８にゲート電極の
ホトレジストダミーパターン９を形成しである。このダ
ミーパターン９はゲート電極形成用のホトレジストパタ
ーン５，６．７と同一の設計寸法を有する。
このように構成された本実施例においては、第１の実施
例の効果に加えて、更に現像時の周囲の状況も、メモリ
セルの最外周部と内部とで同様にすることができるので
、寸法制御をより安定に行うことができるという利点が
ある。
例の効果に加えて、更に現像時の周囲の状況も、メモリ
セルの最外周部と内部とで同様にすることができるので
、寸法制御をより安定に行うことができるという利点が
ある。
なお、以上の実施例では、メモリセルについて述べたが
、周辺回路等でも同様の効果を得ることができることは
明らかである。
、周辺回路等でも同様の効果を得ることができることは
明らかである。
［発明の効果］
以上説明したように本発明は、メモリセル等の繰り返し
パターンの端部の外側に隣接する領域にダミーパターン
を設けたから、回路動作上必要な繰り返しパターン領域
においては、ホトレジストパターンの寸法差を小さくす
ることができるという優れた効果を奏する。このなめ、
素子特性の不均一が防止され、半導体集積回路装置の性
能が向上し、製造歩留も向上する。
パターンの端部の外側に隣接する領域にダミーパターン
を設けたから、回路動作上必要な繰り返しパターン領域
においては、ホトレジストパターンの寸法差を小さくす
ることができるという優れた効果を奏する。このなめ、
素子特性の不均一が防止され、半導体集積回路装置の性
能が向上し、製造歩留も向上する。
第１図は本発明の実施例を示す断面図、第２図は本発明
の他の実施例を示す断面図、第３図は従来例を説明する
ための断面図、第４図はレジスト寸法とその形成位置と
の関係を示すグラフ図である。 １．１１；シリコン基板、２，１２；フィールド酸化膜
、３．１３．ゲート酸化膜、４，１４：ゲート電極層、
５．６．７．１５，１６．１７；ホトレジストパターン
、８；ダミーパターン領域、９；ホトレジストダミーパ
ターン
の他の実施例を示す断面図、第３図は従来例を説明する
ための断面図、第４図はレジスト寸法とその形成位置と
の関係を示すグラフ図である。 １．１１；シリコン基板、２，１２；フィールド酸化膜
、３．１３．ゲート酸化膜、４，１４：ゲート電極層、
５．６．７．１５，１６．１７；ホトレジストパターン
、８；ダミーパターン領域、９；ホトレジストダミーパ
ターン
Claims (1)
- （１）単位パターンが連続して構成された繰り返しパタ
ーンを備えた半導体集積回路装置において、前記繰り返
しパターンが形成された領域の端部に隣接する領域にデ
バイスの回路動作に関与しないと共に前記単位パターン
と同一の形状を有するダミーパターンを少なくとも１個
具備することを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63334542A JPH02177558A (ja) | 1988-12-28 | 1988-12-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63334542A JPH02177558A (ja) | 1988-12-28 | 1988-12-28 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02177558A true JPH02177558A (ja) | 1990-07-10 |
Family
ID=18278578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63334542A Pending JPH02177558A (ja) | 1988-12-28 | 1988-12-28 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02177558A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5945702A (en) * | 1996-11-19 | 1999-08-31 | Nec Corporation | Semiconductor memory device with peripheral dummy cell array |
| US6486558B2 (en) | 2000-10-10 | 2002-11-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a dummy pattern |
| US6583458B1 (en) * | 1998-10-14 | 2003-06-24 | Fujitsu Limited | Semiconductor integrated circuit including a DRAM and an analog circuit |
| US6727028B2 (en) | 2001-04-27 | 2004-04-27 | Kabushiki Kaisha Toshiba | Pattern formation method, mask for exposure used for pattern formation, and method of manufacturing the same |
| JP2011158689A (ja) * | 2010-02-01 | 2011-08-18 | Sony Corp | 露光用マスク及びこの露光用マスクを用いた配線パターンの形成方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5536977A (en) * | 1978-09-07 | 1980-03-14 | Fujitsu Ltd | Production of semiconductor device |
-
1988
- 1988-12-28 JP JP63334542A patent/JPH02177558A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5536977A (en) * | 1978-09-07 | 1980-03-14 | Fujitsu Ltd | Production of semiconductor device |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5945702A (en) * | 1996-11-19 | 1999-08-31 | Nec Corporation | Semiconductor memory device with peripheral dummy cell array |
| US6583458B1 (en) * | 1998-10-14 | 2003-06-24 | Fujitsu Limited | Semiconductor integrated circuit including a DRAM and an analog circuit |
| US7118957B2 (en) | 1998-10-14 | 2006-10-10 | Fujitsu Limited | Semiconductor integrated circuit including a DRAM and an analog circuit |
| US7361552B2 (en) | 1998-10-14 | 2008-04-22 | Fujitsu Limited | Semiconductor integrated circuit including a DRAM and an analog circuit |
| US6486558B2 (en) | 2000-10-10 | 2002-11-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a dummy pattern |
| US6727028B2 (en) | 2001-04-27 | 2004-04-27 | Kabushiki Kaisha Toshiba | Pattern formation method, mask for exposure used for pattern formation, and method of manufacturing the same |
| JP2011158689A (ja) * | 2010-02-01 | 2011-08-18 | Sony Corp | 露光用マスク及びこの露光用マスクを用いた配線パターンの形成方法 |
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