JPH02177724A - output buffer circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は出力バッファ回路に関し、特にショットキーゲ
ート型電界効果トランジスタ（ＭＥＳＦＥＴ）を用いた
半導体回路の出力バッファ回路の改善に関するものであ
る。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an output buffer circuit, and particularly to an improvement of an output buffer circuit of a semiconductor circuit using a Schottky gate field effect transistor (MESFET).
従来、この種の出力バッファ回路として、例えば、第３
図のブロック構成図に示されるものがある。Conventionally, as this type of output buffer circuit, for example, a third
There is something shown in the block diagram of the figure.
同図において、半導体回路１は種々の論理演算を行うも
のであり、この出力部には出力バッファ回路２が接続さ
れている。この出力バッファ回路２は例えばソース・カ
ップルド・ＦＥＴ・ロジック（Ｓ ＣＦ Ｌ）回路やソ
ースフォロア回路等で構成される。この出力バッファ回
路２からは、論理演算結果である相反する電圧レベルの
信号Ｑ、 Ｑが出力される。この出力信号の電圧レベル
の制御は、レベル制御端子２ａに入力される電圧レベル
を制御することにより行われ、負電源Ｖｓｓの電圧を抵
抗Ｒ１，Ｒ２によって所望の電圧に抵抗分割することに
より制御される。なお、出力バッファ回路２が５ＣＦＬ
回路やソースフォロア回路等で構成される場合には、出
力信号Ｑ、Ｑの電圧レベル制御はこれら回路の電流源と
なる電界効果トランジスタ（ＦＥＴ）のゲート電圧を制
御することにより行われる。In the figure, a semiconductor circuit 1 performs various logical operations, and an output buffer circuit 2 is connected to its output section. The output buffer circuit 2 is composed of, for example, a source coupled FET logic (SCF L) circuit, a source follower circuit, and the like. This output buffer circuit 2 outputs signals Q and Q of opposite voltage levels, which are the results of logical operations. The voltage level of this output signal is controlled by controlling the voltage level input to the level control terminal 2a, and is controlled by resistively dividing the voltage of the negative power supply Vss into desired voltages using resistors R1 and R2. Ru. Note that the output buffer circuit 2 is 5CFL.
When configured with circuits, source follower circuits, etc., the voltage levels of the output signals Q and Q are controlled by controlling the gate voltages of field effect transistors (FETs) that serve as current sources for these circuits.
しかしながら、上記構成の従来の出力バッファ回路２に
あっては、レベル制御端子２ａに入力される電圧レベル
は電源電圧の変動や周囲温度変化の影響をそのまま受け
て大きく変動する。この結果、出力バッファ回路２から
出力される信号Ｑ。However, in the conventional output buffer circuit 2 having the above configuration, the voltage level input to the level control terminal 2a fluctuates greatly as it is directly affected by fluctuations in the power supply voltage and changes in the ambient temperature. As a result, a signal Q is output from the output buffer circuit 2.
Ｑの出力電圧レベルは安定しないという課題を有してい
た。The problem was that the output voltage level of Q was unstable.
出力信号の電圧レベルが電源電圧変動や周囲温度変化等
の影響を受けて変動すると、出力バッファ回路に接続さ
れる半導体回路はその動作が不安定になり、また、出力
バッファ回路と外部回路との確実なインターフェイスを
取ることが出来ない。If the voltage level of the output signal fluctuates due to power supply voltage fluctuations, ambient temperature changes, etc., the operation of the semiconductor circuit connected to the output buffer circuit will become unstable, and the relationship between the output buffer circuit and external circuits will become unstable. It is not possible to establish a reliable interface.
このため、出力バッファ回路から出力される信号は電源
電圧変動や周囲温度変化に影響を受けないことが必要と
される。Therefore, the signal output from the output buffer circuit is required to be unaffected by power supply voltage fluctuations and ambient temperature changes.
本発明はこのような課題を解消するためになされたもの
で、信号の平均レベル電圧を出力するレベル平均化回路
と、この平均レベル電圧と所定のレベル電圧との差電圧
を増幅して出力する増幅回路と、この増幅された差電圧
に応じて出力バッファ回路から出力される信号の電圧レ
ベルを制御する出力レベル制御回路とを備えたものであ
る。The present invention has been made to solve these problems, and includes a level averaging circuit that outputs an average level voltage of a signal, and a voltage difference between this average level voltage and a predetermined level voltage that is amplified and output. The device includes an amplifier circuit and an output level control circuit that controls the voltage level of the signal output from the output buffer circuit according to the amplified differential voltage.
出力信号の平均レベル電圧は所定のレベル電圧に常に一
致させられる。The average level voltage of the output signal is always made to match a predetermined level voltage.
次に本発明について図面を参照して以下に詳述する。 Next, the present invention will be described in detail below with reference to the drawings.
第１図は本発明の一実施例を表す回路図である。FIG. 1 is a circuit diagram representing one embodiment of the present invention.
同図において、ＭＥＳＦＥＴから構成され、論理演算等
を行う半導体回路３の出力側には出力バッファ０路４が
接続され、出力バッファ回路４の出力端子４ａ、４ｂか
らは相反する電圧レベルの信号Ｑ、Ｑが出力される。こ
の出力信号Ｑ、Ｑは半導体回路３における論理演算結果
を表し、図示しない他の半導体回路に入力されてさらに
他の論理演算に供される。In the same figure, an output buffer 0 path 4 is connected to the output side of a semiconductor circuit 3 that is composed of MESFETs and performs logical operations, etc., and a signal Q having an opposite voltage level is output from output terminals 4a and 4b of the output buffer circuit 4. , Q are output. These output signals Q and Q represent the results of logical operations in the semiconductor circuit 3, and are input to other semiconductor circuits (not shown) to be further subjected to other logical operations.
また、出力端子４ａ、４ｂには抵抗Ｒ３および抵抗Ｒ４
の直列回路が接続され、これら抵抗Ｒ３および抵抗Ｒ４
はレベル平均化回路５を構成している。すなわち、各抵
抗の抵抗値は等しく設定されているため、これら各抵抗
の接続点には出力信号Ｑ、Ｑの平均レベル電圧Ｖａが現
れるようになっている。また、各抵抗の抵抗値は高抵抗
値になるようにも設定されているため、このレベル平均
化回路５は出力信号Ｑ、Ｑの出力レベル電圧には影響を
与えないものとなっている。なお、これら各抵抗の抵抗
値は例えばそれぞれＩＯＫΩに設定される。In addition, the output terminals 4a and 4b are connected to a resistor R3 and a resistor R4.
are connected in series, and these resistors R3 and R4
constitutes a level averaging circuit 5. That is, since the resistance value of each resistor is set to be equal, the average level voltage Va of the output signals Q and Q appears at the connection point of each of these resistors. Furthermore, since the resistance value of each resistor is set to be a high resistance value, this level averaging circuit 5 does not affect the output level voltage of the output signals Q and Q. Note that the resistance value of each of these resistors is set to, for example, IOKΩ.
レベル平均化回路５から出力された平均レベル電圧Ｖａ
は差動増幅器６の一人力に入力され、この他人力には予
め定まった所定のリファレンス電圧Ｖ ｒｅｆ’が入力
されている。この差動増幅器６は平均レベル電圧Ｖａと
リファレンス電圧Ｖ ｒｅｆ’との差電圧を増幅して出
力する。この差動増幅器６の利得は適度に大きく、増幅
された差電圧はレベル変換回路７を介して出力バッファ
回路４のレベル制御端子４ｃに入力される。このため、
レベル制御端子４Ｃに入力される増幅信号の信号レベル
は、レベル変換回路７によって出力バッファ回路４内の
図示しない出力レベル制御回路の駆動信号レベルに一致
したものとなる。そして、出力レベル制御回路はレベル
制御端子４ｃに入力された信号に応じて出力信号Ｑ、Ｑ
の出力電圧レベルを制御し、出力信号Ｑ、Ｑの平均レベ
ル電圧は常にリファレンス電圧Ｖ ｒｅｆ’に一致させ
られる。Average level voltage Va output from level averaging circuit 5
is input to the single power of the differential amplifier 6, and a predetermined reference voltage V ref' is input to the other power. This differential amplifier 6 amplifies and outputs the difference voltage between the average level voltage Va and the reference voltage V ref'. The gain of this differential amplifier 6 is suitably large, and the amplified differential voltage is input to the level control terminal 4c of the output buffer circuit 4 via the level conversion circuit 7. For this reason,
The signal level of the amplified signal input to the level control terminal 4C is brought to match the drive signal level of the output level control circuit (not shown) in the output buffer circuit 4 by the level conversion circuit 7. The output level control circuit outputs output signals Q and Q according to the signal input to the level control terminal 4c.
The average level voltage of the output signals Q and Q is always made to match the reference voltage V ref'.
このように上記実施例によれば、出力信号Ｑ。Thus, according to the above embodiment, the output signal Q.
Ｑの平均レベル電圧Ｖａが常にリファレンス電圧Ｖ ｒ
ｅ４に一致するように、レベル制御端子４ｃに印加され
る信号はフィードバック制御される。従って、出力信号
Ｑ、Ｑは電源電圧変動や周囲温度変化に影響を受けない
ものとなっている。The average level voltage Va of Q is always the reference voltage V r
The signal applied to the level control terminal 4c is feedback-controlled so as to match e4. Therefore, the output signals Q and Q are not affected by power supply voltage fluctuations or ambient temperature changes.
また、出力端子４ａ、４ｂに接続される負荷形態にかか
わらず、出力信号Ｑ、Ｑの平均レベル電圧Ｖａは常にリ
ファレンス電圧Ｖ ｒｅｆ’に一致されるため、出力イ
ンピーダンスは等価的に小さくなる。従って、ガリウム
−砒素（ＧａＡｓ）回路においても、シリコン（Ｓｉ）
を用いたエミッタ會カップルド・ロジック（Ｅ ＣＬ）
回路と同様に出力インピーダンスは小さくなり、様々な
負荷形態が可能になる。また、リファレンス電圧Ｖ ｒ
ｅｆ’としてＥＣＬ回路の電圧ＶＢＢを用いれば、ＥＣ
Ｌ回路と同等な出力レベルが得られる。Furthermore, regardless of the load type connected to the output terminals 4a, 4b, the average level voltage Va of the output signals Q, Q is always matched to the reference voltage V ref', so the output impedance is equivalently reduced. Therefore, even in gallium-arsenide (GaAs) circuits, silicon (Si)
Emitter coupled logic (ECL) using
As with the circuit, the output impedance is reduced and a variety of load configurations are possible. Also, the reference voltage V r
If the voltage VBB of the ECL circuit is used as ef', EC
An output level equivalent to that of the L circuit can be obtained.
第２図は第１図に示された出力バッファ回路のより詳細
な一例を表す回路図であり、第１図と同一または相当す
る部分については同符号を用いてその説明は省略する。FIG. 2 is a circuit diagram showing a more detailed example of the output buffer circuit shown in FIG. 1, and the same reference numerals are used for the same or corresponding parts as in FIG. 1, and the explanation thereof will be omitted.
同図において、抵抗Ｒ５の一端は接地され、他端には抵
抗Ｒ６および抵抗Ｒ７の一端が接続されている。抵抗Ｒ
６および抵抗Ｒ７の各他端はＭＥＳＦＥＴであるＦＥＴ
１およびＦＥＴ２の各ドレインが接続され、これらのソ
ースは相互に接続されている。また、ＦＥＴ１およびＦ
ＥＴ２の各ゲートには半導体回路３から出力される相反
するデジタル信号、つまり、一方がハイレベルの時は他
方がロウレベルになる信号Ｄａ、Ｄａが入力される。ま
た、ＦＥＴＩおよびＦＥＴ２から構成される並列回路に
はＭＥＳＦＥＴであるＦＥＴ３のドレイン・ソース回路
が直列に接続され、ＦＥＴ３のソースは貴重１Ｖｓｓに
接続されている。In the figure, one end of a resistor R5 is grounded, and one end of a resistor R6 and a resistor R7 are connected to the other end. Resistance R
6 and the other ends of resistor R7 are MESFETs.
The drains of FET 1 and FET 2 are connected, and their sources are connected to each other. Also, FET1 and FET
Contradictory digital signals output from the semiconductor circuit 3, that is, signals Da and Da in which when one is at a high level, the other is at a low level are input to each gate of the ET2. Further, the drain-source circuit of FET3, which is a MESFET, is connected in series to the parallel circuit composed of FETI and FET2, and the source of FET3 is connected to the precious 1Vss.
ＦＥＴＩおよびＦＥＴ２の各ドレインはＭＥＳＦＥＴで
あるＦＥＴ４およびＦＥＴ５の各ゲートに接続されてい
る。これらＦＥＴ４およびＦＥＴ５の各ドレインは接地
され、各ソースはダイオードＤ１およびダイオードＤ２
の各アノードに接続されている。また、ダイオードＤ１
およびＤ２の各カソードには出力端子４ａ、４ｂが接続
されており、これら出力端子４ａ、４ｂには信号Ｄａ。The drains of FETI and FET2 are connected to the gates of FET4 and FET5, which are MESFETs. Each drain of these FET4 and FET5 is grounded, and each source is connected to a diode D1 and a diode D2.
connected to each anode. Also, the diode D1
Output terminals 4a and 4b are connected to each cathode of D2 and D2, and a signal Da is connected to these output terminals 4a and 4b.
Ｄａに対応して得られる相反するデジタル出力信号Ｑ、
Ｑが出力される。Conflicting digital output signals Q obtained corresponding to Da,
Q is output.
さらに、ダイオードＤ１およびＤ２の各カソードにはＭ
ＥＳＦＥＴであるＦＥＴ６およびＦＥＴ７の各ドレイン
・ソース回路が直列に接続され、これらＦＥＴ６および
ＦＥＴ７の各ソースは負電源ＶＳＳに接続されている。Furthermore, each cathode of diodes D1 and D2 has M
The drain-source circuits of FET6 and FET7, which are ESFETs, are connected in series, and the sources of FET6 and FET7 are connected to a negative power supply VSS.
また、ＦＥＴ６およびＦ ＥＴ７の各ゲートは相互に接
続され、かつ、ＦＥＴ３のゲートにも接続されている。Furthermore, the gates of FET6 and FET7 are connected to each other and also to the gate of FET3.
出力端子４ａ、４ｂには抵抗Ｒ３および抵抗Ｒ４の直列
回路から構成されるレベル平均化回路５が接続され、こ
れら抵抗の接続点は差動増幅器６の一人力に接続されて
いる。また、この他入力には予め定まった所定のリファ
レンス電圧Ｖ ｒｅｆ’が印加されており、差動増幅器
６の出力はレベル変換回路７に入力される。レベル変換
回路７の出力はレベル制御端子４ｃに接続され、出力レ
ベル制御回路を構成するＦＥＴ３、ＦＥＴ６およびＦＥ
Ｔ７の各ゲートにレベル制御電圧Ｖｃｓが印加されるも
のとなっている。A level averaging circuit 5 made up of a series circuit of a resistor R3 and a resistor R4 is connected to the output terminals 4a and 4b, and the connection point of these resistors is connected to the output terminal of the differential amplifier 6. Further, a predetermined reference voltage V ref' is applied to other inputs, and the output of the differential amplifier 6 is input to the level conversion circuit 7 . The output of the level conversion circuit 7 is connected to the level control terminal 4c, and FET3, FET6 and FE which constitute the output level control circuit are connected to the level control terminal 4c.
A level control voltage Vcs is applied to each gate of T7.
このような構成において、半導体回路３から出力される
信号Ｄａ、Ｄａに応じて出力信号Ｑ、 Ｑは以下のよう
になる。In such a configuration, the output signals Q and Q are as follows depending on the signals Da and Da output from the semiconductor circuit 3.
つまり、Ｄａ−０（負電源ＶＳＳの電位レベルに相当す
る白つレベル）、Ｄａ−１（接地電位レベルに相当する
ハイレベル）の場合には、ＦＥＴＩはオフ状態になり、
ＦＥＴ２はオン状態になる。That is, in the case of Da-0 (white level corresponding to the potential level of the negative power supply VSS) and Da-1 (high level corresponding to the ground potential level), the FETI is in the off state,
FET2 is turned on.
このため、接地〜負電源Ｖｓｓ間には、抵抗Ｒ５゜抵抗
Ｒ７，ＦＥＴ２およびＦＥＴ３によって構成される直列
経路が形成され、この直列経路に電流が通電されること
により、ＦＥＴ２のドレイン電位はロウレベルになる。Therefore, a series path consisting of resistor R5, resistor R7, FET2, and FET3 is formed between the ground and the negative power supply Vss, and by passing current through this series path, the drain potential of FET2 becomes low level. Become.
また、ＦＥＴ１はオフ状態のため、このドレイン電位は
ハイレベルにある。Furthermore, since FET1 is in an off state, its drain potential is at a high level.
従って、ＦＥＴ４のゲートにはハイレベル電位が。Therefore, a high level potential is applied to the gate of FET4.
ＦＥＴ５のゲートにはロウレベル電位が印加され、ＦＥ
Ｔ４はオン状態、ＦＥＴ５はオフ状態になる。A low level potential is applied to the gate of FET5, and the FE
T4 is turned on and FET5 is turned off.
従って、出力信号Ｑはハイレベル、出力信号Ｑはロウレ
ベルになり、各出力信号Ｑ、ＱはｒｌＪ 。Therefore, the output signal Q becomes high level, the output signal Q becomes low level, and each output signal Q, Q becomes rlJ.
「０」になる・
また、Ｄａ−１，Ｄａ−０の場合には、ＦＥＴ１はオン
状態になり、ＦＥＴ２はオフ状態になる。Becomes "0".Furthermore, in the case of Da-1 and Da-0, FET1 is in the on state and FET2 is in the off state.
このため、接地〜負電源Ｖｓｓ間には、抵抗Ｒ５゜抵抗
Ｒ６，ＦＥＴＩおよびＦＥＴ３によって構成される直列
経路が形成され、この直列経路に電流が通電されること
により、ＦＥＴＩのドレイン電位はロウレベルになる。Therefore, a series path consisting of resistor R5, resistor R6, FETI, and FET3 is formed between the ground and the negative power supply Vss, and by passing current through this series path, the drain potential of FETI becomes low level. Become.
また、ＦＥＴ２はオフ状態のため、このドレイン電位は
ハイレベルにある。Furthermore, since FET2 is in an off state, its drain potential is at a high level.
従って、上記の場合と逆になり、ＦＥＴ４のゲートには
ロウレベル電位が、ＦＥＴ５のゲートにはハイレベル電
位が印加され、ＦＥＴ４はオフ状態。Therefore, in the opposite case to the above case, a low level potential is applied to the gate of FET4, a high level potential is applied to the gate of FET5, and FET4 is in an off state.
ＦＥＴ５はオン状態になる。従って、出力信号Ｑはロウ
レベル、出力信号Ｑはハイレベルになり、各出力信号Ｑ
、ＱはｒＯＪ、ｒｌＪになる。FET5 is turned on. Therefore, the output signal Q becomes low level, the output signal Q becomes high level, and each output signal Q becomes
, Q becomes rOJ, rlJ.
また、各出力信号Ｑ、Ｑはレベル平均化回路５に入力さ
れ、各信号電圧の平均レベル電圧Ｖａが抵抗Ｒ３および
抵抗Ｒ４の接続点に得られる。平均レベル電圧Ｖａはさ
らに差動増幅器６の正入力に入力され、リファレンス電
圧Ｖ ｒｅｆ’が負入力に入力され、その差電圧が増幅
されて出力される。Further, each of the output signals Q and Q is input to a level averaging circuit 5, and an average level voltage Va of each signal voltage is obtained at the connection point between the resistor R3 and the resistor R4. The average level voltage Va is further input to the positive input of the differential amplifier 6, the reference voltage V ref' is input to the negative input, and the difference voltage is amplified and output.
この増幅信号はレベル変換回路７に入力されてレベル制
御電圧Ｖｃｓにレベル変換され、レベル制御端子４Ｃを
介するＦＥＴ３、ＦＥＴ６およびＦＥＴ７の各ゲートに
レベル制御電圧Ｖｃｓが印加される。このレベル制御電
圧ＶＣ５は、平均レベル電圧Ｖａがリファレンス電圧Ｖ
ｒｅｆ’より大きいと上昇し、平均レベル電圧Ｖａが
リファレンス電圧Ｖ ｒｅｒより小さいと低下する。This amplified signal is input to the level conversion circuit 7 and level-converted to a level control voltage Vcs, and the level control voltage Vcs is applied to each gate of FET3, FET6, and FET7 via a level control terminal 4C. This level control voltage VC5 has an average level voltage Va of a reference voltage V
When the average level voltage Va is larger than ref', it increases, and when the average level voltage Va is smaller than the reference voltage V rer, it decreases.
ＦＥＴ３はＦＥＴＩおよびＦＥＴ２から構成されるスイ
ッチング部の電流源になっており、このＦＥＴ３のゲー
ト電圧（電圧Ｖ ｃｓ）が変化するとスイッチング部を
流れる電流の電流値が変化する。FET3 serves as a current source for the switching section composed of FETI and FET2, and when the gate voltage (voltage Vcs) of FET3 changes, the current value of the current flowing through the switching section changes.
電流値が変化すると各抵抗Ｒ５〜Ｒ７に生じる電圧降下
は変化し、ＦＥＴＩおよびＦＥＴ２の各ドレイン電位が
変化することにより、出力信号Ｑ。When the current value changes, the voltage drop occurring across each of the resistors R5 to R7 changes, and the drain potentials of FETI and FET2 change, resulting in an output signal Q.
Ｑの出力レベル電圧は変化する。つまり、電圧Ｖｃｓが
大きくなると出力レベルは低下し、電圧Ｖｃｓが小さく
なると出力レベルは上昇する。この出力レベル電圧の変
化は、上述したレベル平均化回路５．差動増幅器６．レ
ベル変換回路７および出力レベル制御回路から構成され
るフィードバック回路により、常にその平均レベル電圧
Ｖａがリファレンス電圧Ｖ ｒｅｆに一致するようにフ
ィードバック制御される。The output level voltage of Q changes. That is, as voltage Vcs increases, the output level decreases, and as voltage Vcs decreases, the output level increases. This change in output level voltage is determined by the level averaging circuit 5. Differential amplifier6. A feedback circuit composed of a level conversion circuit 7 and an output level control circuit performs feedback control so that the average level voltage Va always matches the reference voltage V ref.
このため、上記実施例によれば、各出力信号Ｑ。Therefore, according to the above embodiment, each output signal Q.
Ｑは電源電圧変動や周囲温度変化から受ける影響は小さ
くなり、その出力電圧レベルはほぼ一定に保たれる。ま
た、本実施例においても、出力端子４ａ、４ｂに接続さ
れる負荷形・態にかかわらず出力電圧レベルはほぼ一定
に保たれるため、出力インピーダンスは等価的に小さく
なる。Q is less affected by power supply voltage fluctuations and ambient temperature changes, and its output voltage level is kept almost constant. Further, in this embodiment as well, the output voltage level is kept substantially constant regardless of the type and condition of the load connected to the output terminals 4a and 4b, so the output impedance is equivalently reduced.
なお、上記実施例においては電圧Ｖｃｓを５ＣＦＬ回路
及びソースフォロア回路の電流源ＦＥＴの全てのゲート
に印加したが、５ＣＦＬ回路またはソースフォロア回路
のいずれかの電流源ＦＥＴのみのゲートに印加するよう
にしても良く、上記実施例と同様な効果を奏する。In the above embodiment, the voltage Vcs was applied to all the gates of the current source FETs of the 5CFL circuit and the source follower circuit, but it was applied to the gate of only the current source FET of either the 5CFL circuit or the source follower circuit. However, the same effect as in the above embodiment can be obtained.
以上説明したように本発明は、出力信号の平均レベル電
圧を出力するレベル平均化回路と、この平均レベル電圧
と所定のレベル電圧との差電圧を増幅して出力する増幅
回路と、この増幅された差電圧に応じて出力バッファ回
路がら出力される信号の電圧レベルを制御する出力レベ
ル制御回路とを備えたことにより、出力信号の平均レベ
ル電圧は所定のレベル電圧に常に一致させられる。As explained above, the present invention includes a level averaging circuit that outputs an average level voltage of an output signal, an amplifier circuit that amplifies and outputs a difference voltage between this average level voltage and a predetermined level voltage, and a level averaging circuit that outputs an average level voltage of an output signal. By including the output level control circuit that controls the voltage level of the signal output from the output buffer circuit according to the differential voltage, the average level voltage of the output signal can always be made to match the predetermined level voltage.
このため、出力信号の電圧レベルが電源電圧変動や周囲
温度変化等から受ける影響が大きいという従来の課題は
解消され、出力信号の電圧レベルは電源電圧変動や周囲
温度変化等から受ける影響が小さくなり、はぼ一定に保
たれるという効果を有する。Therefore, the conventional problem that the voltage level of the output signal is greatly affected by power supply voltage fluctuations, ambient temperature changes, etc. is resolved, and the output signal voltage level is less affected by power supply voltage fluctuations, ambient temperature changes, etc. , has the effect of being kept approximately constant.
従って、本発明の出力バッファ回路に接続される半導体
回路の動作は周囲温度変化および電源電圧変動の影響に
かかわらず安定し、また、出力バッファ回路と外部回路
との確実なインターフェイスを取ることが出来る。Therefore, the operation of the semiconductor circuit connected to the output buffer circuit of the present invention is stable regardless of the effects of ambient temperature changes and power supply voltage fluctuations, and a reliable interface between the output buffer circuit and external circuits can be established. .
さらに、接続される負荷形態にかかわらず常に出力電圧
レベルは一定に保たれ、等価的に出力インピーダンスが
小さくなるという効果も有する。Furthermore, the output voltage level is always kept constant regardless of the type of load connected, and the output impedance is equivalently reduced.
第１図は、本発明の一実施例を表すブロック構成図、第
２図は、第１図に示された出力バッファ回路の詳細な一
例を表す回路図、第３図は、従来の構成を表すブロック
構成図である。
３・・・半導体回路、４・・・出力バッファ回路、４ａ
。
ｂ・・・出力端子、４Ｃ・・・レベル制御端子、５・・
・レベル平均化回路、６・・・差動増幅器、７・・・レ
ベル変換回路、Ｑ、Ｑ・・・出力信号、Ｖａ・・・平均
レベル電圧、Ｖ ｒｅｒ・・・リファレンス電圧。
特許出願人 住友電気工業株式会社
代理人弁理士 長谷用 芳 樹間
塩 １） 辰 也−９０力委シイク５
のａＡ＼２
第１図
＃東ル構成
第３図FIG. 1 is a block configuration diagram showing one embodiment of the present invention, FIG. 2 is a circuit diagram showing a detailed example of the output buffer circuit shown in FIG. 1, and FIG. 3 is a circuit diagram showing a detailed example of the output buffer circuit shown in FIG. FIG. 3... Semiconductor circuit, 4... Output buffer circuit, 4a
. b...Output terminal, 4C...Level control terminal, 5...
-Level averaging circuit, 6...Differential amplifier, 7...Level conversion circuit, Q, Q...Output signal, Va...Average level voltage, Vrer...Reference voltage. Patent applicant: Sumitomo Electric Industries, Ltd. Representative patent attorney Yoshiki Hase
Salt 1) Tatsuya - 90 power committee seek 5
aA\2 Figure 1 #Toru configuration Figure 3
Claims (1)
の出力バッファ回路において、前記信号の平均レベル電
圧を出力するレベル平均化回路と、この平均レベル電圧
を入力しこの平均レベル電圧と予め定められた所定のレ
ベル電圧との差電圧を増幅して出力する増幅回路と、こ
の増幅された差電圧を入力し出力バッファ回路から出力
される前記信号の出力電圧レベルをこの増幅された差電
圧に応じて制御する出力レベル制御回路とを備え、前記
信号の平均レベル電圧を前記所定のレベル電圧と常に一
致させることを特徴とする出力バッファ回路。In an output buffer circuit of a logic gate circuit that outputs signals of contradictory voltage levels, there is provided a level averaging circuit that outputs an average level voltage of the signal, and a level averaging circuit that inputs this average level voltage and has a predetermined predetermined level that is equal to this average level voltage. an amplifier circuit that amplifies and outputs the voltage difference between the level voltage of and an output level control circuit that always makes the average level voltage of the signal equal to the predetermined level voltage.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63331640A JPH02177724A (en) | 1988-12-28 | 1988-12-28 | output buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63331640A JPH02177724A (en) | 1988-12-28 | 1988-12-28 | output buffer circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02177724A true JPH02177724A (en) | 1990-07-10 |
Family
ID=18245917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63331640A Pending JPH02177724A (en) | 1988-12-28 | 1988-12-28 | output buffer circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02177724A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0884847A3 (en) * | 1997-06-13 | 1999-04-07 | NEC Corporation | Small amplitude signal output circuit |
| US6137350A (en) * | 1997-10-15 | 2000-10-24 | Nec Corporation | Differential amplifier circuit |
| EP1187329A1 (en) * | 2000-09-08 | 2002-03-13 | Mitsubishi Denki Kabushiki Kaisha | Self-bias adjustment circuit |
| JP2003511978A (en) * | 1999-10-07 | 2003-03-25 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Automatic output drive level control in home networked transceivers |
| CN103916120A (en) * | 2014-03-28 | 2014-07-09 | 西安华芯半导体有限公司 | Signal conversion circuit applied to fuse circuits |
-
1988
- 1988-12-28 JP JP63331640A patent/JPH02177724A/en active Pending
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