JPH02177724A

JPH02177724A - 出力バッファ回路

Info

Publication number: JPH02177724A
Application number: JP63331640A
Authority: JP
Inventors: Takashi Nakabayashi; 隆志中林
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 1988-12-28
Filing date: 1988-12-28
Publication date: 1990-07-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は出力バッファ回路に関し、特にショットキーゲ
ート型電界効果トランジスタ（ＭＥＳＦＥＴ）を用いた
半導体回路の出力バッファ回路の改善に関するものであ
る。

〔従来の技術〕

従来、この種の出力バッファ回路として、例えば、第３
図のブロック構成図に示されるものがある。

同図において、半導体回路１は種々の論理演算を行うも
のであり、この出力部には出力バッファ回路２が接続さ
れている。この出力バッファ回路２は例えばソース・カ
ップルド・ＦＥＴ・ロジック（Ｓ　ＣＦ　Ｌ）回路やソ
ースフォロア回路等で構成される。この出力バッファ回
路２からは、論理演算結果である相反する電圧レベルの
信号Ｑ、　Ｑが出力される。この出力信号の電圧レベル
の制御は、レベル制御端子２ａに入力される電圧レベル
を制御することにより行われ、負電源Ｖｓｓの電圧を抵
抗Ｒ１，Ｒ２によって所望の電圧に抵抗分割することに
より制御される。なお、出力バッファ回路２が５ＣＦＬ
回路やソースフォロア回路等で構成される場合には、出
力信号Ｑ、Ｑの電圧レベル制御はこれら回路の電流源と
なる電界効果トランジスタ（ＦＥＴ）のゲート電圧を制
御することにより行われる。

〔発明が解決しようとする課題〕

しかしながら、上記構成の従来の出力バッファ回路２に
あっては、レベル制御端子２ａに入力される電圧レベル
は電源電圧の変動や周囲温度変化の影響をそのまま受け
て大きく変動する。この結果、出力バッファ回路２から
出力される信号Ｑ。

Ｑの出力電圧レベルは安定しないという課題を有してい
た。

出力信号の電圧レベルが電源電圧変動や周囲温度変化等
の影響を受けて変動すると、出力バッファ回路に接続さ
れる半導体回路はその動作が不安定になり、また、出力
バッファ回路と外部回路との確実なインターフェイスを
取ることが出来ない。

このため、出力バッファ回路から出力される信号は電源
電圧変動や周囲温度変化に影響を受けないことが必要と
される。

〔課題を解決するための手段〕

本発明はこのような課題を解消するためになされたもの
で、信号の平均レベル電圧を出力するレベル平均化回路
と、この平均レベル電圧と所定のレベル電圧との差電圧
を増幅して出力する増幅回路と、この増幅された差電圧
に応じて出力バッファ回路から出力される信号の電圧レ
ベルを制御する出力レベル制御回路とを備えたものであ
る。

〔作用〕

出力信号の平均レベル電圧は所定のレベル電圧に常に一
致させられる。

〔実施例〕

次に本発明について図面を参照して以下に詳述する。

第１図は本発明の一実施例を表す回路図である。

同図において、ＭＥＳＦＥＴから構成され、論理演算等
を行う半導体回路３の出力側には出力バッファ０路４が
接続され、出力バッファ回路４の出力端子４ａ、４ｂか
らは相反する電圧レベルの信号Ｑ、Ｑが出力される。こ
の出力信号Ｑ、Ｑは半導体回路３における論理演算結果
を表し、図示しない他の半導体回路に入力されてさらに
他の論理演算に供される。

また、出力端子４ａ、４ｂには抵抗Ｒ３および抵抗Ｒ４
の直列回路が接続され、これら抵抗Ｒ３および抵抗Ｒ４
はレベル平均化回路５を構成している。すなわち、各抵
抗の抵抗値は等しく設定されているため、これら各抵抗
の接続点には出力信号Ｑ、Ｑの平均レベル電圧Ｖａが現
れるようになっている。また、各抵抗の抵抗値は高抵抗
値になるようにも設定されているため、このレベル平均
化回路５は出力信号Ｑ、Ｑの出力レベル電圧には影響を
与えないものとなっている。なお、これら各抵抗の抵抗
値は例えばそれぞれＩＯＫΩに設定される。

レベル平均化回路５から出力された平均レベル電圧Ｖａ
は差動増幅器６の一人力に入力され、この他人力には予
め定まった所定のリファレンス電圧Ｖ　ｒｅｆ’が入力
されている。この差動増幅器６は平均レベル電圧Ｖａと
リファレンス電圧Ｖ　ｒｅｆ’との差電圧を増幅して出
力する。この差動増幅器６の利得は適度に大きく、増幅
された差電圧はレベル変換回路７を介して出力バッファ
回路４のレベル制御端子４ｃに入力される。このため、
レベル制御端子４Ｃに入力される増幅信号の信号レベル
は、レベル変換回路７によって出力バッファ回路４内の
図示しない出力レベル制御回路の駆動信号レベルに一致
したものとなる。そして、出力レベル制御回路はレベル
制御端子４ｃに入力された信号に応じて出力信号Ｑ、Ｑ
の出力電圧レベルを制御し、出力信号Ｑ、Ｑの平均レベ
ル電圧は常にリファレンス電圧Ｖ　ｒｅｆ’に一致させ
られる。

このように上記実施例によれば、出力信号Ｑ。

Ｑの平均レベル電圧Ｖａが常にリファレンス電圧Ｖ　ｒ
ｅ４に一致するように、レベル制御端子４ｃに印加され
る信号はフィードバック制御される。従って、出力信号
Ｑ、Ｑは電源電圧変動や周囲温度変化に影響を受けない
ものとなっている。

また、出力端子４ａ、４ｂに接続される負荷形態にかか
わらず、出力信号Ｑ、Ｑの平均レベル電圧Ｖａは常にリ
ファレンス電圧Ｖ　ｒｅｆ’に一致されるため、出力イ
ンピーダンスは等価的に小さくなる。従って、ガリウム
−砒素（ＧａＡｓ）回路においても、シリコン（Ｓｉ）
を用いたエミッタ會カップルド・ロジック（Ｅ　ＣＬ）
回路と同様に出力インピーダンスは小さくなり、様々な
負荷形態が可能になる。また、リファレンス電圧Ｖ　ｒ
ｅｆ’としてＥＣＬ回路の電圧ＶＢＢを用いれば、ＥＣ
Ｌ回路と同等な出力レベルが得られる。

第２図は第１図に示された出力バッファ回路のより詳細
な一例を表す回路図であり、第１図と同一または相当す
る部分については同符号を用いてその説明は省略する。

同図において、抵抗Ｒ５の一端は接地され、他端には抵
抗Ｒ６および抵抗Ｒ７の一端が接続されている。抵抗Ｒ
６および抵抗Ｒ７の各他端はＭＥＳＦＥＴであるＦＥＴ
１およびＦＥＴ２の各ドレインが接続され、これらのソ
ースは相互に接続されている。また、ＦＥＴ１およびＦ
ＥＴ２の各ゲートには半導体回路３から出力される相反
するデジタル信号、つまり、一方がハイレベルの時は他
方がロウレベルになる信号Ｄａ、Ｄａが入力される。ま
た、ＦＥＴＩおよびＦＥＴ２から構成される並列回路に
はＭＥＳＦＥＴであるＦＥＴ３のドレイン・ソース回路
が直列に接続され、ＦＥＴ３のソースは貴重１Ｖｓｓに
接続されている。

ＦＥＴＩおよびＦＥＴ２の各ドレインはＭＥＳＦＥＴで
あるＦＥＴ４およびＦＥＴ５の各ゲートに接続されてい
る。これらＦＥＴ４およびＦＥＴ５の各ドレインは接地
され、各ソースはダイオードＤ１およびダイオードＤ２
の各アノードに接続されている。また、ダイオードＤ１
およびＤ２の各カソードには出力端子４ａ、４ｂが接続
されており、これら出力端子４ａ、４ｂには信号Ｄａ。

Ｄａに対応して得られる相反するデジタル出力信号Ｑ、
Ｑが出力される。

さらに、ダイオードＤ１およびＤ２の各カソードにはＭ
ＥＳＦＥＴであるＦＥＴ６およびＦＥＴ７の各ドレイン
・ソース回路が直列に接続され、これらＦＥＴ６および
ＦＥＴ７の各ソースは負電源ＶＳＳに接続されている。

また、ＦＥＴ６およびＦ　ＥＴ７の各ゲートは相互に接
続され、かつ、ＦＥＴ３のゲートにも接続されている。

出力端子４ａ、４ｂには抵抗Ｒ３および抵抗Ｒ４の直列
回路から構成されるレベル平均化回路５が接続され、こ
れら抵抗の接続点は差動増幅器６の一人力に接続されて
いる。また、この他入力には予め定まった所定のリファ
レンス電圧Ｖ　ｒｅｆ’が印加されており、差動増幅器
６の出力はレベル変換回路７に入力される。レベル変換
回路７の出力はレベル制御端子４ｃに接続され、出力レ
ベル制御回路を構成するＦＥＴ３、ＦＥＴ６およびＦＥ
Ｔ７の各ゲートにレベル制御電圧Ｖｃｓが印加されるも
のとなっている。

このような構成において、半導体回路３から出力される
信号Ｄａ、Ｄａに応じて出力信号Ｑ、　Ｑは以下のよう
になる。

つまり、Ｄａ−０（負電源ＶＳＳの電位レベルに相当す
る白つレベル）、Ｄａ−１（接地電位レベルに相当する
ハイレベル）の場合には、ＦＥＴＩはオフ状態になり、
ＦＥＴ２はオン状態になる。

このため、接地〜負電源Ｖｓｓ間には、抵抗Ｒ５゜抵抗
Ｒ７，ＦＥＴ２およびＦＥＴ３によって構成される直列
経路が形成され、この直列経路に電流が通電されること
により、ＦＥＴ２のドレイン電位はロウレベルになる。

また、ＦＥＴ１はオフ状態のため、このドレイン電位は
ハイレベルにある。

従って、ＦＥＴ４のゲートにはハイレベル電位が。

ＦＥＴ５のゲートにはロウレベル電位が印加され、ＦＥ
Ｔ４はオン状態、ＦＥＴ５はオフ状態になる。

従って、出力信号Ｑはハイレベル、出力信号Ｑはロウレ
ベルになり、各出力信号Ｑ、ＱはｒｌＪ　。

「０」になる・また、Ｄａ−１，Ｄａ−０の場合には、ＦＥＴ１はオン
状態になり、ＦＥＴ２はオフ状態になる。

このため、接地〜負電源Ｖｓｓ間には、抵抗Ｒ５゜抵抗
Ｒ６，ＦＥＴＩおよびＦＥＴ３によって構成される直列
経路が形成され、この直列経路に電流が通電されること
により、ＦＥＴＩのドレイン電位はロウレベルになる。

また、ＦＥＴ２はオフ状態のため、このドレイン電位は
ハイレベルにある。

従って、上記の場合と逆になり、ＦＥＴ４のゲートには
ロウレベル電位が、ＦＥＴ５のゲートにはハイレベル電
位が印加され、ＦＥＴ４はオフ状態。

ＦＥＴ５はオン状態になる。従って、出力信号Ｑはロウ
レベル、出力信号Ｑはハイレベルになり、各出力信号Ｑ
、ＱはｒＯＪ、ｒｌＪになる。

また、各出力信号Ｑ、Ｑはレベル平均化回路５に入力さ
れ、各信号電圧の平均レベル電圧Ｖａが抵抗Ｒ３および
抵抗Ｒ４の接続点に得られる。平均レベル電圧Ｖａはさ
らに差動増幅器６の正入力に入力され、リファレンス電
圧Ｖ　ｒｅｆ’が負入力に入力され、その差電圧が増幅
されて出力される。

この増幅信号はレベル変換回路７に入力されてレベル制
御電圧Ｖｃｓにレベル変換され、レベル制御端子４Ｃを
介するＦＥＴ３、ＦＥＴ６およびＦＥＴ７の各ゲートに
レベル制御電圧Ｖｃｓが印加される。このレベル制御電
圧ＶＣ５は、平均レベル電圧Ｖａがリファレンス電圧Ｖ
　ｒｅｆ’より大きいと上昇し、平均レベル電圧Ｖａが
リファレンス電圧Ｖ　ｒｅｒより小さいと低下する。

ＦＥＴ３はＦＥＴＩおよびＦＥＴ２から構成されるスイ
ッチング部の電流源になっており、このＦＥＴ３のゲー
ト電圧（電圧Ｖ　ｃｓ）が変化するとスイッチング部を
流れる電流の電流値が変化する。

電流値が変化すると各抵抗Ｒ５〜Ｒ７に生じる電圧降下
は変化し、ＦＥＴＩおよびＦＥＴ２の各ドレイン電位が
変化することにより、出力信号Ｑ。

Ｑの出力レベル電圧は変化する。つまり、電圧Ｖｃｓが
大きくなると出力レベルは低下し、電圧Ｖｃｓが小さく
なると出力レベルは上昇する。この出力レベル電圧の変
化は、上述したレベル平均化回路５．差動増幅器６．レ
ベル変換回路７および出力レベル制御回路から構成され
るフィードバック回路により、常にその平均レベル電圧
Ｖａがリファレンス電圧Ｖ　ｒｅｆに一致するようにフ
ィードバック制御される。

このため、上記実施例によれば、各出力信号Ｑ。

Ｑは電源電圧変動や周囲温度変化から受ける影響は小さ
くなり、その出力電圧レベルはほぼ一定に保たれる。ま
た、本実施例においても、出力端子４ａ、４ｂに接続さ
れる負荷形・態にかかわらず出力電圧レベルはほぼ一定
に保たれるため、出力インピーダンスは等価的に小さく
なる。

なお、上記実施例においては電圧Ｖｃｓを５ＣＦＬ回路
及びソースフォロア回路の電流源ＦＥＴの全てのゲート
に印加したが、５ＣＦＬ回路またはソースフォロア回路
のいずれかの電流源ＦＥＴのみのゲートに印加するよう
にしても良く、上記実施例と同様な効果を奏する。

〔発明の効果〕

以上説明したように本発明は、出力信号の平均レベル電
圧を出力するレベル平均化回路と、この平均レベル電圧
と所定のレベル電圧との差電圧を増幅して出力する増幅
回路と、この増幅された差電圧に応じて出力バッファ回
路がら出力される信号の電圧レベルを制御する出力レベ
ル制御回路とを備えたことにより、出力信号の平均レベ
ル電圧は所定のレベル電圧に常に一致させられる。

このため、出力信号の電圧レベルが電源電圧変動や周囲
温度変化等から受ける影響が大きいという従来の課題は
解消され、出力信号の電圧レベルは電源電圧変動や周囲
温度変化等から受ける影響が小さくなり、はぼ一定に保
たれるという効果を有する。

従って、本発明の出力バッファ回路に接続される半導体
回路の動作は周囲温度変化および電源電圧変動の影響に
かかわらず安定し、また、出力バッファ回路と外部回路
との確実なインターフェイスを取ることが出来る。

さらに、接続される負荷形態にかかわらず常に出力電圧
レベルは一定に保たれ、等価的に出力インピーダンスが
小さくなるという効果も有する。

【図面の簡単な説明】

第１図は、本発明の一実施例を表すブロック構成図、第
２図は、第１図に示された出力バッファ回路の詳細な一
例を表す回路図、第３図は、従来の構成を表すブロック
構成図である。３・・・半導体回路、４・・・出力バッファ回路、４ａ
。ｂ・・・出力端子、４Ｃ・・・レベル制御端子、５・・
・レベル平均化回路、６・・・差動増幅器、７・・・レ
ベル変換回路、Ｑ、Ｑ・・・出力信号、Ｖａ・・・平均
レベル電圧、Ｖ　ｒｅｒ・・・リファレンス電圧。特許出願人　　住友電気工業株式会社代理人弁理士　　　長谷用　　芳　　樹間　　　　　　
　　　塩　　　１）　　辰　　　也−９０力委シイク５
のａＡ＼２第１図＃東ル構成第３図

Claims

【特許請求の範囲】

　相反する電圧レベルの信号を出力する論理ゲート回路
の出力バッファ回路において、前記信号の平均レベル電
圧を出力するレベル平均化回路と、この平均レベル電圧
を入力しこの平均レベル電圧と予め定められた所定のレ
ベル電圧との差電圧を増幅して出力する増幅回路と、こ
の増幅された差電圧を入力し出力バッファ回路から出力
される前記信号の出力電圧レベルをこの増幅された差電
圧に応じて制御する出力レベル制御回路とを備え、前記
信号の平均レベル電圧を前記所定のレベル電圧と常に一
致させることを特徴とする出力バッファ回路。