JPH0217878B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は半導体メモリに係り、特に消費電流の
低減化を図つた半導体メモリに関する。

第１図に従来のRAMの回路構成を示す。この
RAMにおいては、アドレスデータA₀，₀，…
A_i，_iの組み合わせにより、これらのアドレスデ
ータが入力される行デコーダ１は１つの行線WL
を選択する。また、列デコーダ２はアドレスデー
タA_j，_j，…A_o，_oの組み合わせによりその列
デコーダの出力線DOLを選択し、この列デコー
ダ出力線DOLの“１”，“０”により列選択回路
３は列線CLのうちどれか一対の列線Q_o，_oを選
択する。そして、このように選択された行線
WL、列線Q_o，_oにより、出力ビツトO₀〜O₇に
対応したメモリセルアレイ４の内からそれぞれ１
つづつのメモリセルMCのデータがセンスアンプ
５にて検知され、この検出されたデータは出力バ
ツフア６にて増幅され、出力ビツトO₀〜O₇とし
て送出される。

上記したメモリセルMCの詳細を第２図に示
す。破線で囲まれた部分が各メモリセルMCに相
当し、このメモリセルはよく知られた交叉結合さ
れたフリツプフロツプからなるスタテイツク型の
RAMセルである。すなわち、電源V_c（例えば
5V）と電源V_s（例えば0V）との間に直列に接続
された抵抗Ｒ１とエンハンスメント型（Ｅ型）
MOSトランジスタQ₁と、同じく上記電源V_c，V_s
間に直列接続された抵抗Ｒ２とエンハンスメント
型MOSトランジスタQ₂とを有し、これらトラン
ジスタQ₂，Q₁のゲートはそれぞれトランジスタ
Q₁及び抵抗Ｒ１の接続点Ａ、トランジスタQ₂及
び抵抗Ｒ２の接続点Ｂに接続されている。また、
これら接続点Ａ，Ｂはそれぞれエンハンスメント
型MOSトランジスタQ₃，Q₄を介して列線Q_o，_o
に接続され、トランジスタQ₃，Q₄のゲートはそ
れぞれ行線WLに接続される。

このように構成されたメモリセルMCにおいて
は、接続点Ａが“１”レベル（例えば5V）にな
つているとトランジスタQ₂はオンし、接続点Ｂ
は“０”レベル（例えば0V）になつてトランジ
スタQ₁はオフするので、Ａ点、Ｂ点はそれぞれ
“１”，“０”レベルに安定して保持される。いま、
このメモリセルMCが選択されたとすると、行線
WLが“１”になつてトランジスタQ₃，Q₄がオン
し、Ａ点、Ｂ点のデータが列線Q_o，_oに伝達さ
れ、列選択回路３により一対の列線Q_o，_oが選
択されれば、この列線Q_o，_oのデータがセンス
アンプ５により検出され、出力バツフア回路６に
より送出される。

なお、第１図に示すように列線Q_o，_oにはそ
れぞれ負荷回路７が接続される。これは、列線
Q_o，_oをプリチヤージするタイプのメモリであ
れば、負荷回路としてプリチヤージ回路が接続さ
れ、プリチヤージ信号が与えられると全ての列線
Q_o，_oを一様に所定の電位レベルにプリチヤー
ジする。また、単に第２図に示したように負荷ト
ランジスタQ₅を電源V_cと列線Q_o，_oとの間に接
続し、これを負荷回路としたものもある。これら
の負荷回路７は、列線Q_o，_oの電位レベルが下
がりすぎ、メモリセルMCが選択されてデータが
読み出される時にメモリセルMCの“１”レベル
が“０”レベルになり、誤り書き込みが起こる恐
れがあるので、列線Q_o，_oの“０”レベルをあ
る所定の中間電位レベルに保持する役目をする。
また、上記メモリセルMC内の抵抗Ｒ１，Ｒ２の
抵抗値を小さくすると、メモリセルMCで消費す
る電流が増加するので、これらの抵抗値は出来る
だけ大きくしている。このため、列線Q_o，_oを
抵抗Ｒ１，Ｒ２だけで充電するには非常に長い時
間かかるため、これを負荷回路で補うようにして
いる。

しかし、上記した負荷回路７は全列線Q_o，_o
に接続され、列線Q_o，_oが選択されない時でも
行線WLにより、例えばトランジスタQ₃，Q₄がオ
ンするため、全列線Q_o，_oに接続されている負
荷回路７が働くことになる。このため、この負荷
回路７が供給する電流は非常に大きなものとな
り、また非選択列線にも負荷回路７は電流を供給
するため無駄な電流が流れることになる。これら
の負荷回路７に流れる電流をできるだけ減らそう
と従来考えられたのが第３図に示すメモリ回路で
ある。

前述した第１図の回路では、出力の８ビツトに
対応したメモリセルアレイ４が行デコーダ１の両
側に４ビツトずつ配置されていたが、第３図の回
路では、出力の８ビツトに対応したメモリセルア
レイ４が行デコーダ１の両側に８ビツトずつ配置
されている。そして、例えばアドレスデータA_iに
より、このアドレスデータA_iが“１”の時には行
デコーダ１の右側の８ビツトを選択し、アドレス
データA_iが“０”の時には行デコーダ１の左側の
８ビツトを選択して、それぞれ出力するようにし
ている。そして、このアドレスデータA_iが“１”
の時は選択された行デコーダ１の右側の行線WL
が“１”になり、左側の行線WLは全て“０”と
なる。このため、メモリセルMCのデータを列線
Q_o，_oに伝達する、例えば第２図のトランジス
タQ₃，Q₄は左側の全てのメモリセルアレイ４で
カツトオフされ、列線Q_o，_oは全て“１”レベ
ルに充電されるので左側の負荷回路７から流れる
電流はない。このため、第１図の回路に比べて第
３図の回路は負荷回路７から流れ出る電流は半分
になり、大幅な消費電流の低減が図れる。

上記した第３図において、アドレスデータA_iが
ゲート入力されるトランジスタQ₆およびアドレ
スデータ_iがゲート入力されるトランジスタQ₇
は、このアドレスデータA_iが“１”の時にトラン
ジスタQ₆がオンし、行デコーダ１の右側のメモ
リセルアレイ４のデータをセンスアンプ５に伝え
る。この時、トランジスタQ₇はオフのため右側
のメモリセルアレイ４のデータが左側に流出する
ことを防止し、センスアンプ５までの負荷容量を
減らす。アドレスデータA_iが“０”の時はトラン
ジスタQ₆はオフ、トランジスタQ₇がオンし、行
デコーダ１の左側のメモリセルアレイ４のデータ
がセンスアンプ５に伝達される。しかるに、この
第３図の様な回路構成においては、行デコーダ１
の右側と左側のメモリセルアレイ４を接続する、
すなわち出力ビツトに対応したトランジスタQ₆，
Q₇のそれぞれ対応するドレイン同士を接続する
必要がある。このような回路が例えば５mm角の
ICチツプ上に作られたとすると、発明者らの経
験によればこれらトランジスタの配線だけで２mm
の長さを必要とする。さらに、列線Q_o，_oのデ
ータをセンスアンプ５に伝達するためにそれぞれ
２本ずつの配線が必要となり、これらの配線だけ
でかなりのチツプ面積が占有されてしまう。この
ことは第３図の様な回路構成では、センスアンプ
５と列選択回路３との間の負荷容量が非常に大き
なものとなることを意味している。また、メモリ
セルMCを構成するトランジスタの寸法は、チツ
プサイズとのかね合いから極めて小さくしなけれ
ばならず、それだけ駆動能力が小さくなるのでメ
モリの読み出し速度が遅くなる。さらに、上記し
たような配線接続のためにチツプサイズが大きく
なるという欠点があつた。

本発明は上記の欠点を解消するためになされた
もので、デコーダの左右に配置した所定ビツトの
メモリセルアレイに対応してセンスアンプ及び出
力バツフアを接続すると共に、このデコーダの左
右の出力バツフアの対応する出力ビツト同士を配
線接続し、上記デコーダに入力されるアドレスデ
ータによりこの左右の出力バツフアを選択制御し
て上記メモリセルアレイからのデータを外部に送
出する回路構成とすることによつて、列線に接続
される負荷回路に流れる消費電流を大幅に低減で
きると共に、配線容量による読み出し速度の低下
を防止し得る半導体メモリを提供することを目的
とする。

以下、図面を参照して本発明の一実施例を説明
する。第４図に示すメモリ回路において、前述と
同様な部分には同一符号を用いてその説明は略述
する。すなわち、第４図の回路では、前記第３図
の回路同様に行デコーダ１の右側と左側のメモリ
セルアレイ４を、例えばアドレスデータA_iにより
選択するという点では同じである。そのために、
負荷回路７に流れる電流は従来の第１図の回路に
比べて半分になつている。しかるに、本回路は、
前述した第３図の回路のようにセンスアンプ５に
入力する前に行デコーダ１の左側と右側のメモリ
セルアレイ４を接続するという様にはしておら
ず、行デコーダ１の右側８ビツト、左側８ビツト
にそれぞれ対応してセンスアンプ５及び出力バツ
フア回路６を接続するようにしている。このた
め、従来の回路に比べてセンスアンプ５及び出力
バツフア６の数が２倍になつている。これらのデ
コーダ１の右側と左側にそれぞれ配設された８個
のバツフア６の出力は、外部へ送出する出力ビツ
トO₀〜O₇に対応する出力同士を接続するように
している。通常、ICの出力には外部負荷容量と
して150_pＦ程度の大きな容量が接続される。従つ
て、上記したように出力バツフア６同士を接続す
る配線により生じる負荷容量は、上記外部負荷容
量150_pＦに比べればその誤差範囲内に納まる程度
の小さいものであり、この出力バツフア６同士の
接続により生じた負荷容量のためにメモリセルか
らのデータを読み出すための読み出し速度が遅れ
ることはない。

また、上記第４図の回路では、前記アドレスデ
ータA_i，_iにより出力バツフア６を制御すること
によつて、行デコーダ１の右側のメモリセルアレ
イ４からのデータか左側のメモリセルアレイ４か
らのデータかを判別して出力している。このよう
に、出力バツフア６をアドレスデータA_i，_iで制
御することにより、負荷回路７に流れる電流は右
側か左側かの半分の負荷回路７のみに流れるた
め、消費電流は大幅に減ることになる。

上述したアドレスデータA_i，_iにより制御駆動
される出力バツフア回路の一例を第５図に示す。
図において、６₁は行デコーダ１の右側に位置す
る出力バツフアを示し、６₂は左側に位置する出
力バツフアを示している。この回路６₁では、電
源V_s，V_c間に、ゲートにアドレスデータA_iが入
力されるエンハンスメント型（Ｅ型）MOSトラ
ンジスタQ₈、ゲートがソースに接続されたデプ
レツシヨン型（Ｄ型）MOSトランジスタQ₉、ゲ
ートにセンスアンプ５からのデータが供給される
Ｅ型MOSトランジスタQ₁₀が直列に接続されてい
る。このトランジスタQ₉，Q₁₀の共通接続点にゲ
ートが接続され、ソースが電源V_sに接続された
Ｅ型MOSトランジスタQ₁₂と、このトランジスタ
Q₁₂のドレインにそのソース・ゲートが接続さ
れ、ドレインが電源V_cに接続されたＤ型MOSト
ランジスタQ₁₁が設けられている。また、トラン
ジスタQ₁₃〜Q₁₆が電源V_c，V_s間に直列接続され、
Ｅ型MOSトランジスタQ₁₃のゲートにはアドレス
データA_iが入力され、Ｅ型MOSトランジスタQ₁₄
のゲートには出力エネイブル回路からの出力信号
Ｅが入力される。この出力エネイブル回路は、１
つのバスラインに複数のメモリの出力を接続した
時に用いられるもので、選択されたメモリの出力
バツフアを動作させてデータを出力し、非選択的
なメモリの出力をハイインピーダンス状態にして
バスラインへの影響をなくすようにする回路で、
通常の半導体メモリには普通備えられている。ま
た、Ｄ型MOSトランジスタQ₁₅のゲートは第２イ
ンバータI₂を構成する前記トランジスタQ₁₁，Q₁₂
の相互接続点に接続され、Ｅ型MOSトランジス
タQ₁₆のゲートは第１インバータI₁を構成する前
記トランジスタQ₉，Q₁₀の相互接続点に接続され
ている。上記トランジスタQ₁₅，Q₁₆は第１バツ
フアB₁を構成する。このトランジスタQ₁₅，Q₁₆
の相互接続点と電源V_sとの間には、アドレスデ
ータA_iの反転信号アドレスデータ_iおよび前記信
号Ｅの反転信号がそれぞれゲート入力されると
Ｅ型MOSトランジスタQ₁₇，Q₁₈が設けられてい
る。同様に、電源V_c，V_s間にはトランジスタQ₁₉
〜Q₂₂が直列接続され、Ｅ型MOSトランジスタ
Q₁₉のゲートにはアドレスデータA_iが入力され、
Ｅ型MOSトランジスタQ₂₀のゲートには前記信号
Ｅが入力される。また、Ｄ型MOSトランジスタ
Q₂₁のゲートは前記トランジスタQ₉，Q₁₀の相互
接続点に、Ｅ型MOSトランジスタQ₂₂のゲートは
前記トランジスタQ₁₁，Q₁₂の相互接続点にそれ
ぞれ接続されており、これらトランジスタQ₂₁，
Q₂₂にて第２バツフアB₂を構成する。このトラン
ジスタQ₂₁，Q₂₂の相互接続点と電源V_sとの間に
は、前述同様それぞれ前記アドレスデータ_i及び
前記信号がゲート入力されるトランジスタ
Q₂₄，Q₂₃が並列接続されている。さらに、電源
V_c，V_s間には、第３バツフアB₃を構成するＥ型
MOSトランジスタQ₂₅，Q₂₆が接続されており、
トランジスタQ₂₅のゲートは上記第１バツフアB₁
の出力端に、トランジスタQ₂₆のゲートは上記第
２バツフアB₂の出力端にそれぞれ接続されてお
り、この第３バツフアB₃の出力がデコーダ１の
右側部分に位置するバツフア回路６₁の出力とな
る。

同様に、デコーダ１の左側に位置する出力バツ
フア６₂は、上述した出力バツフア６₁と同様のト
ランジスタQ₈′〜Q₂₆′で構成されている。ただ、
この出力バツフア６₂の場合には、アドレスデー
タA_iはトランジスタQ₁₇′，Q₂₄′のゲートに入力さ
れ、アドレスデータ_iはトランジスタQ₈′，Q₁₃′，
Q₁₉′のゲートに入力されるようになつている。上
記バツフア回路６₁，６₂の両出力は接続され、出
力ビツトO_k（０≦ｋ≦７）に対応したデータを出
力するものである。

上記の様に構成されたバツフア回路において
は、アドレスデータA_iが“１”の時には出力バツ
フア６₁が動作状態となり、一方アドレスデータ
A_iは“０”となるため出力バツフア６₂は非動作
状態となる。この時、第６図に示すようなセンス
アンプを用いれば、非選択的な側のセンスアンプ
５及び出力バツフア６₂に流れる電流は略零にす
ることができる。上記したアドレスデータA_iが
“１”の時は出力バツフア６₁を通じてセンスアン
プ５からのデータは出力され、このときトランジ
スタQ₂₅′，Q₂₆′のゲートでは“０”であるため両
トランジスタQ₂₅′，Q₂₆′はカツトオフし、出力に
影響を与えることは無い。また、逆にアドレスデ
ータA_iが“０”、すなわちアドレスデータ_iが
“１”の時は出力バツフア６₂を通じてセンスアン
プ５からのデータが出力される。例えばアドレス
データ_iが“１”の時、センスアンプ５のデータ
が“１”ならばトランジスタQ₁₀′はオンし、該ト
ランジスタQ₁₀′のドレインは“０”レベルとな
る。この時、トランジスタQ₁₂′，Q₁₆′はオフとな
り、トランジスタQ₁₂′のドレインはトランジスタ
Q₁₁′により充電され“１”レベルとなる。そし
て、トランジスタQ₁₅′，Q₁₆′の共通接続点は
“１”レベルとなるのでトランジスタQ₂₅′はオン
する。さらに、トランジスタQ₂₂′はオンするので
トランジスタQ₂₂′，Q₂₁′の共通接続点は“０”に
なり、これによりトランジスタQ₂₆′はオフするの
で出力には“１”があらわれる。センスアンプ５
からのデータが“０”ならば出力には“０”があ
らわれる。一方、信号Ｅが“０”で信号が
“１”ならば、トランジスタQ₂₅，Q₂₆，Q₂₅′，
Q₂₆′のゲートは全て“０”になり、出力はハイイ
ンピーダンス状態になる。この出力エネイブル信
号Ｅ，の発生回路は後述する第７図に示してい
る。

上記第６図のセンスアンプは既知の差動型セン
スアンプで、一対の列線Q_o，_oからのデータが
入力され、差動増幅した後その出力信号を出力バ
ツフア６に伝達する。前述した出力バツフア６₁
に接続されるセンスアンプ５ではＥ型MOSトラ
ンジスタQ₂₇〜Q₂₉のゲートにアドレス信号A_iが
入力され、出力バツフア回路６₂に接続されるセ
ンスアンプ５では、Ｅ型MOSトランジスタQ₂₇〜
Q₂₉のゲートにはアドレスデータ_iが入力され
る。この様にすれば、アドレスデータA_i，_iのい
ずれか一方は“０”になるため非選択のセンスア
ンプ５に流れる電流は零となる。

第７図は出力エネイブル信号Ｅ，の発生回路
を示している。この回路はトランジスタQ₃₀〜
Q₄₂にて構成されており、トランジスタQ₃₁のゲ
ートには外部から供給されるエネイブル信号
が加えられ、トランジスタQ₃₄のゲートにはチツ
プ動作信号CEが加えられている。このチツプ動
作信号CEが“１”レベルならチツプは動作状態
となるが、信号CEが“０”レベルならチツプは
非動作状態となり、このときエネイブル信号Ｅは
“０”、信号は“１”となり、出力バツフア６₁，
６₂の出力はハイインピーダンス状態になる。す
なわち、前述した第５図のアドレスデータにより
制御駆動される出力バツフア回路６₁，６₂を第４
図に示す回路に適用すれば、負荷回路７に流れる
電流を半分にし、しかも消費電流を非選択のバツ
フア回路６₁あるいは６₂に流すことなく読み出し
速度のかわらない半導体メモリが得られる。

第８図は第４図の出力バツフア回路６の他の構
成回路を示している。出力バツフア６₁では、前
記第５図の回路におけるトランジスタQ₁₃，Q₁₇，
Q₁₉，Q₂₄を省略すると共に、ドレインが前記ト
ランジスタQ₉，Q₁₀の共通接続点に、ソースが電
源V_sにそれぞれ接続され、ゲートにアドレスデ
ータ_iが加えられるＥ型MOSトランジスタQ₄₃を
設けており、さらにトランジスタQ₁₄，Q₂₀のゲ
ートに信号Ｅ１を、トランジスタQ₁₈，Q₂₃のゲ
ートに前記信号Ｅ１の反転信号１を供給する回
路構成とし、出力バツフア６₂では同様にトラン
ジスタQ₁₃′，Q₁₇′，Q₁₉′，Q₂₄′を省略し、トラン
ジスタQ₄₃′を設け、さらにトランジスタQ₁₄′，
Q₂₀′のゲートに信号Ｅ２を、トランジスタQ₁₈′，
Q₂₃′のゲートに信号Ｅ２の反転信号２を供給す
る回路構成としている。その他の回路は第５図と
同様である。

上記信号Ｅ１，１，Ｅ２，２は、バツフア
出力をハイインピーダンスにしたい時は信号Ｅ
１，Ｅ２を“０”レベルに、信号１，２を
“１”レベルにし、データを外部に送出する時に
は、例えばアドレスデータA_iが“１”で前記第４
図の行デコーダ１の右側のメモリセルアレイ４か
らデータが出力される場合には出力バツフア回路
６₁が動作状態になり、信号Ｅ１が“１”、信号
１が“０”、信号Ｅ２が“０”、信号２が“１”
となる。この時も、非選択な方の出力バツフア回
路６₂に流れる電流は零になる。

前述した第８図に示した信号Ｅ１，１，Ｅ
２，２およびアドレスデータA_i，_iを発生する
回路の一例を第９図に示す。第９図ｂの回路は外
部から入力されたアドレスデータa_iをトランジス
タQ₄₄〜Q₅₈からなる回路で波形整形し、このア
ドレスデータa_iと同相の信号A_iおよび逆相の信号
A_iを作るアドレスバツフア回路である。この回路
で信号CEは前記チツプ動作信号で、チツプが非
動作状態の時は信号CEは“０”で、この時アド
レスバツフア回路に流れる電流を零としている。
また、チツプが非動作状態で信号CEが“０”な
らばアドレスデータA_i，_iは共に“０”になり、
出力バツフア回路６₁，６₂に流れる電流も零とな
るように回路構成されている。第９図ａの上段は
外部からのエネイブル信号を受けて信号Ｅ１，
Ｅ１を作成し、第９図ａの下段は上記信号OEを
受けて信号Ｅ２，２を作成する回路である。こ
れらの回路は、それぞれトランジスタQ₅₉〜Q₇₁、
トランジスタQ₇₂〜Q₈₄にて構成されている。ま
た、トランジスタQ₆₃のゲートには上記アドレス
データA_iが、トランジスタQ₇₆のゲートには上記
アドレスデータ_iがそれぞれ加えられるようにな
つている。今、外部信号が“０”でアドレス
データA_iが“１”、_iが“０”であるならば、信
号Ｅ１＝“１”、１＝“０”、Ｅ２＝“０”、２＝
“１”となり、前記出力バツフア回路６₁を動作状
態にし、また信号OEが“０”でアドレスデータ
A_iが“０”、_iが“１”ならば、信号Ｅ１＝“０”，
Ｅ１＝“１”、Ｅ２＝“１”、２＝“０”になり、
前記出力バツフア回路６₂を動作状態にする。ま
た、信号が“１”ならば、信号Ｅ１＝“０”、
Ｅ１＝“１”、Ｅ２＝“０”、２＝“１”となつて
バツフア出力をハイインピーダンス状態にする。
もちろん、信号CEが“０”でチツプ全体が非動
作状態の時は、アドレスデータA_i＝“０”、_i＝
“０”となり、この回路からは信号Ｅ１＝“０”、
Ｅ１＝“１”、Ｅ２＝“０”、２＝“１”となるの
で、この時もバツフア出力はハイインピーダンス
状態となる。

第１０図は第６図に示すセンスアンプ５を用い
て、このセンスアンプ５を出力バツフア回路６同
様にアドレスデータA_i，_iで制御駆動するように
した半導体メモリの回路を示している。このよう
にすれば、出力バツフア６及びセンスアンプ５と
もデコーダ１の右側と左側において確実に動作、
非動作となり、余分な電流消費はさらに少なくな
る。

前述した実施例においては、メモリセルMCの
データを外部へ出力する出力バツフア６₁，６₂の
トランジスタQ₂₅，Q₂₆，Q₂₅′，Q₂₆′の共通の接続
点のうち、行デコーダ１の右側と左側で出力ビツ
トO₀〜O₇に対応する共通接続点どうしを接続し
て外部へ出力するようにしていた。この様にすれ
ば、外部には約150_pＦもの大きな容量が接続され
るため、トランジスタQ₂₅，Q₂₆，Q₂₅′，Q₂₆′どう
しを接続する配線による容量は無視できる程小さ
なものである。

上述したトランジスタQ₂₅，Q₂₆，Q₂₅′，
Q₂₆′（以後バツフアトランジスタと呼ぶ）は外部
の大きな負荷容量を駆動するため、その駆動能力
は極めて大きく、例えばチヤンネル長が4μm、チ
ヤンネル幅が2000μm程度に作成している。その
ため、バツフアトランジスタQ₂₅，Q₂₆を駆動す
るための前段のトランジスタの駆動能力も大きく
設定されている。このため、バツフアトランジス
タQ₂₅，Q₂₆の前段で行デコーダ１の右側と左側
に位置するバツフア回路６を接続しても、その接
続のために加わる配線容量の増加はバツフアトラ
ンジスタのゲート容量と比較してそれほど大きく
はない。つまり、バツフアトランジスタQ₂₅，
Q₂₆，Q₂₅′，Q₂₆′の前段で出力バツフア６₁，６₂を
接続しても全体のメモリ読み出し速度に与える影
響は極めて小さい。

第１１図は上記したバツフアトランジスタの前
段を接続したメモリ回路を示しており、バツフア
トランジスタQ₂₅，Q₂₆かバツフアトランジスタ
Q₂₅′，Q₂₆′かのいずれか一方を省略でき、これを
ブロク８のバツフアトランジスタとして示してい
る。このメモリ回路においては、アドレスデータ
A_iが“１”の時は行デコーダ１の右側のメモリセ
ルアレイ４が選択され、例えば８ビツトのデータ
がセンスアツプ５、出力バツフア６₁およびバツ
フアトランジスタ８を介して外部に出力される。
アドレスデータA_iが“０”つまりアドレスデータ
A_iが“１”の時は行デコーダ１の左側のメモリセ
ル４が選択され、８ビツトのデータがセンスアン
プ５、出力バツフア６₂およびバツフアトランジ
スタ８を介して外部に出力される。このように、
アドレスデータA_iが“１”の時は出力バツフア６
_１が動作し、アドレスデータ_iが“１”の時は出
力バツフア６₂が動作する。

第１２図は第１１図の場合の出力バツフア回路
６の構成例を示している。前記ブロツク８はＥ型
バツフアトランジスタQ₈₅，Q₈₆により構成され、
このバツフアトランジスタQ₈₅，Q₈₆のそれぞれ
のゲートにはアドレスデータA_i，_iにより選択駆
動される出力バツフア回路６₁，６₂が接続されて
いる。この出力バツフア回路６₁，６₂はトランジ
スタQ₈₇〜Q₉₈，Q₈₇′〜Q₉₈′と共通トランジスタ
Q₉₉〜Q₁₀₂にて構成され、各トランジスタのゲー
トに入力される信号Ｅ１，１，Ｅ２，２は前
述した第９図の信号発生回路により得られるもの
である。これらの信号がＥ１＝“１”、１＝
“０”、Ｅ２＝“０”、２＝“１”の時、デコーダ
１の右側に位置する出力バツフア６₁が動作状態
になる。そして、センスアンプ５にて検出したメ
モリセルアレイ４からのデータは、トランジスタ
Q₉₅〜Q₉₈を介してバツフアトランジスタ８に伝
えられ、出力ビツトO_k（０ｋ７）として送出
される。このとき、出力バツフア６₂内のトラン
ジスタQ₉₅′〜Q₉₈′のゲートは全て“０”であるの
で、出力バツフア６₂は非動力となつて出力バツ
フア６₁に影響を及ぼさない。逆に、信号がＥ１
＝“０”、１＝“１”、Ｅ２＝“１”、２＝“０”
の時には出力バツフア６₁は非動作状態、出力バ
ツフア６₂は動作状態となるので、行デコーダ１
の左側に位置するメモリセルアレイ４からのデー
タが出力バツフア６₂およびバツフアトランジス
タ８を通じて出力されることになる。この時も、
上述同様に出力バツフア６₁は出力バツフア６₂に
影響を及ぼすことはない。さらに、バツフア出力
をハイインピーダンスにする時は信号Ｅ１＝
“０”、１＝１、Ｅ２＝“０”、２＝“１”とな
り、バツフアトランジスタ８のゲートは“０”と
なるので出力はハイインピーダンス状態になる。

第１３図は第１１図の回路でさらにアドレスデ
ータA_i，_iによつて出力バツフア６₁，６₂のみな
らずセンスアツプ５も制御駆動できるようにした
半導体メモリを示している。本回路も前述同様の
動作と効果を有するものである。

なお、前述した実施例では、RAMについて説
明しているが、本発明はROM（リードオンリメ
モリ）にも適用できる。すなわち従来、全列線に
負荷回路が接続されているROMに関しては
RAM同様の問題が起こる。そこで、本発明を適
用して、行デコーダ１の右側と左側の回路選択を
アドレスデータA_i，_iにより切換制御してやれ
ば、前述のRAM同様の効果を期待できる。例え
ばダイナミツク形式のROMにおいては特に有効
である。また、ダイナミツク動作のための列線の
プリチヤージにおいては、例えば行デコーダ１の
右側のメモリセルアレイ４が選択されるなら、右
側のメモリセルアレイ４だけをプリチヤージすれ
ば特に消費電流を大幅に減らすことができる。

以上説明したように本発明によれば、デコーダ
の右側と左側に配置した所定ビツトのメモリセル
アレイに対応してセンスアンプ及び出力バツフア
を接続すると共に、このデコーダの左右に位置す
るメモリセルのデータを出力する出力バツフアの
対応する出力ビツトどうしを配線接続し、上記デ
コーダに入力されるアドレスデータによりこの左
右の出力バツフアを選択駆動して上記メモリセル
アレイからのデータを外部に送出する回路構成と
しているので、列線に接続される負荷回路に流れ
る消費電流を大幅に低減できると共に、配線容量
による読み出し速度の低下を防止し得る半導体メ
モリを提供できる。

【図面の簡単な説明】

第１図は従来のRAMの回路構成図、第２図は
第１図のメモリセルの回路構成図、第３図は従来
のRAMの回路構成図、第４図は本発明の一実施
例に係るRAMの回路構成図、第５図は第４図の
出力バツフアの詳細な回路構成図、第６図は第４
図のセンスアンプの詳細な回路構成図、第７図は
第５図の回路で使用される信号Ｅ，発生回路の
構成図、第８図は出力バツフア回路の他の実施例
に係る構成図、第９図は第８図の回路で使用され
る信号Ｅ１，Ｅ２，１，２発生回路の構成
図、第１０図及び第１１図は本発明の他の実施例
に係るRAMの回路構成図、第１２図は第１１図
の出力バツフアの詳細な回路構成図、第１３図は
本発明のさらに他の実施例に係るRAMの回路構
成図である。 １…行デコーダ、２…列デコーダ、３…列選択
回路、４…メモリセルアレイ、５…センスアン
プ、６…出力バツフア、７…負荷回路、８…バツ
フアトランジスタ、Q₁〜Q₁₀₂，Q₈′〜Q₂₄′，
Q₄₃′Q₈₇′〜Q₉₈′…トランジスタ、WL…行線、Q_o，
Q_o…列線、MC…メモリセル、A_i，_i…アドレス
データ。

Claims (1)

1. 【特許請求の範囲】 １ アドレスデータを受けて所定番地を指定する
   デコーダ手段と、データを格納する複数のメモリ
   セルを各々が有している複数のメモリセルアレイ
   から成るメモリセル群と、前記各メモリセルアレ
   イに対応して配置され、メモリセルからのデータ
   を検出する複数のセンスアンプと、上記各センス
   アンプに対応して配置され、対応するセンスアン
   プで検出したデータを出力するための複数の出力
   バツフア回路から成る出力バツフア群と、前記複
   数の出力バツフア回路を前記アドレスデータによ
   り選択駆動する制御手段とを具備し、前記デコー
   ダ手段により指定されたメモリセルからのデータ
   を選択駆動した出力バツフア回路を通じて外部に
   出力するようにしてなる半導体メモリ。 ２ 前記制御手段は、外部からのエネーブル信号
   を受けて前記出力バツフア群を選択駆動するため
   の信号を発生する制御信号発生回路を具備するこ
   とを特徴とする特許請求の範囲第１項記載の半導
   体メモリ。 ３ 同一の出力ビツトの異なる番地のデータを前
   記デコーダ手段の左側のメモリセル群と右側のメ
   モリセル群に格納し、前記制御手段は前記アドレ
   スデータにより上記左側のメモリセル群に対応す
   る出力バツフア群と上記右側のメモリセル群に対
   応する出力バツフア群のいずれか一方を選択駆動
   する手段を具備したことを特徴とする特許請求の
   範囲第１項記載の半導体メモリ。 ４ 前記メモリセル群に対応した出力バツフア群
   において、所定出力ビツトに対応した複数のメモ
   リセル群に対応する各出力バツフアの出力端どう
   しを接続するようにしてなることを特徴とする特
   許請求の範囲第１項記載の半導体メモリ。 ５ 前記メモリセル群に対応した出力バツフア群
   において、所定出力ビツトに対応した複数のメモ
   リセル群に対応する各出力バツフア内に含まれる
   最終段のバツフアトランジスタのうち１つを残し
   残りを省略し、１つのバツフアトランジスタに回
   路を共通接続して所定ビツト出力を送出させるよ
   うにしてなることを特徴とする特許請求の範囲第
   １項記載の半導体メモリ。 ６ 前記制御手段は、さらに前記メモリセル群に
   対応したセンスアンプ群を前記アドレスデータに
   より選択駆動するようにしてなることを特徴とす
   る特許請求の範囲第１項に記載の半導体メモリ。