JPS5850698A

JPS5850698A - 半導体メモリ

Info

Publication number: JPS5850698A
Application number: JP56148971A
Authority: JP
Inventors: Hiroshi Iwahashi; 岩橋　弘; Masamichi Asano; 正通浅野
Original assignee: Toshiba Corp; Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1981-09-21
Filing date: 1981-09-21
Publication date: 1983-03-25
Also published as: JPH0217878B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は半導体メモリに４１ｋｇ、特に消費電流の低減
化を図った半導体メモリに関する。

８１図に従来のＲＡＭの９回路構成を示す。このＲＡＭ
においては、アドレスデータム、ム、・・・ムｒの組み
合わせによシ、これらのアドレスｒ　−タが入力される
行デコー〆１は１つの行線ＷＬを選択する。また、列デ
コーダ２はアドレスデ列デコーダの出力線ＤＯＬを選択
し、この列デコーダ出力線ＤＯＬの１１”＠Ｐによシ列
選択回路３は列線ＣＬのうちどれか一対の列線Ｑ、　、
　Ｑゎを選択する。そして、このように選択され九行線
ＷＬ、列１１１Ｑｎ、Ｑｎにより、出力ビットＯｏ〜０
１に対応したメモリセルアレイ４の内からそれぞれ１つ
づつのメモリセルＭＣのｒ−夕がセンスアンプ５にて検
知され、この検出されたデータは出カバ、７ア６にて増
幅され、出カビ、ト０・〜０１として送出される。

上記したメモリセルＭＣの詳細を第２図に示す。破線で
囲まれた部分が各メモリセルＭＣに相当し、このメモリ
セル群よく知られ九交叉結合されたフリップフロッグか
らなるスタティック型のＲＡＭセルである。すなわち、
電源Ｖ（例えＨｓｖ）と１１Ｅ源Ｖ（例えはＯＶ）との
間に直列に接続された抵抗Ｒ１とエンハンスメント渥（
Ｅ型）　ＭＯＢ　）ランノスタＱ１と、同じく上記電源
Ｖ　、Ｖ間に直列接続され九抵抗Ｒ２とエン＠　　　　
　畠ハンスメント型ＭＯ８）ランジスタＱｓ　とを有し、こ
れらトランジスタＱ冨　ｓＱＩのゲートはそれぞれトラ
ンジスタＱ１及び抵抗Ｒ１の接続点ム、トランジスタＱ
ｌ及び抵抗Ｒ２の接続点Ｂに接続されている。また、こ
れら接続点ム、Ｂはそれぞれエンハンスメン）ｆｉＭＯ
８）ランジスタＱｓｍＱａ　を介して列線Ｑｎ、　Ｑｎ
に接続され、トランジスタＱ＠ＩＱ４のゲートはそれぞ
れ行線ＷＬＩｆＣ＠続される。

このように構成されたメモリセルＭＣにおいては、接続
点ムが＠１”レベル（例えｔｆ５Ｖ）になっているとト
ランジスタＱｍはオンし、接続点Ｂｄ＠Ｏ”レベル（例
えばＯＶ）になってトランジスタＱ１はオフするので、
ム点、Ｂ点はそれぞれ＠ｌ＃　、　＠Ｑ”レベルに安定
して保持される。

いま、この・メモリセルＭＣが選択され良とすると、行
線ＷＬが”１”になってトランジスタＱｓ。

Ｑ４がオンし、ム点、Ｂ点のデータが列線ＱｎｓＱ、に
伝達され、列選択回路３により一対の列−Ｑｎｅζが選
択されれば、この列線Ｑ、　、　Ｑ、のデータがセンス
アン！５により検出され、出力バッファ回路６により送
出される。

なお、第１図に示すように列線Ｑｎ、Ｑｎにはそれぞれ
負荷回路１が接続される。これは、列線Ｑｎ、　Ｑ、を
プリチャージするタイプのメモリであれは、負荷回路と
してプリチャージ回路か接続され、プリチャージ信号か
与えられると全ての列線Ｑｎ、ζを一様に所定の電位レ
ベルにプリチャージする。また、単に第２図に示したよ
うに負荷トランジスタＱ１を電＃ｖ８と列Ｉ　Ｑｎ、　
Ｑ、とめ間に接続し、これを負荷回路とじ九ものもある
。これらの負荷回路１は、列線Ｑｎｍ　％の電位レベル
が下か９すぎ、メモリセルＭＣが選択されてデータか読
み出される時にメモリセルＭＣの−１”レベルが＠Ｏｍ
レベルにな９、誤り書き込みが起こる恐れがあるので、
列線Ｑｎ、　Ｑｎの１０ルベルをある所定の中間電位レ
ベルに保持する役目をする。また、上記メモリセルＭＣ
内の抵抗ＲＪ、ＲＪの抵抗値を小さくすると、メモリセ
ルＭＣで消費する電流が増加するので、これらの抵抗値
は出来るだけ大きくしている。このため、列線Ｑｎ、互
ユを抵抗Ｒ１，Ｒ２だけで充電するには非常に長い時間
かかるため、これを負荷回路で補うようにしている。

しかし、上記した負荷回路１は全列線Ｑ、Ｑ。

ＫＩ！続され、列線Ｑｎ、７Ｘｎが選択されない時でも
行線ＷＬによシ、例えばトランジスタＱ１．Ｑ４がオン
するため、全列ｉｔ　Ｑ、　、　Ｑ、に接続されている
負荷回路７が働くことになる。このため、この負荷回路
１が供給する電流は非常に大きなものとなシ、ま九非選
択列線にも負荷回ｗｒ１は電流を供給する丸め無駄な電
流が流れる仁とになる。これらの負荷回路１に流れる電
流をできるだけ減らそうと従来考えられたのが第３図に
示すメモリ回路゛である。

前述し良１ｌｌ１図の回路では、出力の８ビ、トに対応
し九メ峰リセルアレイ４が行デコー〆１の両側に４ビツ
トずつ配置されていたが、第３図の回路では、出力の８
ビ、トに対応したメモリセルアレイ４が行デコーダＪの
両側に８ビツトずつ配置されている。そして、例えはア
ドレスデータムにより、このアドレスデータＡ、が１１
の時には行デコーダ１の右側の８ビツトを選択し、アド
レスデータムが＠０１の時には行デコーグ１の左側の８
ビツトを選択して、それぞれ出力するようにしている。

そして、このアドレスデータＡか１１”の時鉱選択され
次行デコーダ１の右側の行線ＷＬが＠１ｍになり、左側
の行線ＷＬは全て“Ｏ″となる。このため、；モリセル
ＭＣのデータを列線Ｑｎ＋ζに伝達する、例えは第２図
のトランジスタＱＩＩＱ４は左側の全てのメモリセルア
レイ４で力、トオフされ、列線Ｑｎ、　Ｑ、は全て１１
”レベルに充電されるので左−〇負荷回路７から流れる
′−流はない、このため、＃Ｉ１図の回路に比べて第３
図の回路は負荷回路１から流れ出る′−流は半分になり
、大輪な消費電流の低減が図れる。

上記した第３図において、アドレスデータＡがダート入
力されるトランジスタＱ・およびアドレスデータ肩ｉｒ
−ト入力されるトランジスタＱ１は、このアドレスデー
タム１が＠ｌＩ′の時にトランジスタＱ・がオンし、行
デコーダ１の右側のメモリセルアレイ４のデータをセン
スアンプ６に伝える。この時、トランジスタＱ１はオフ
の丸め右側のメモリセルアレイ４のデータが左＠に流出
することを防止し、センスアンプ５までの負荷容量を減
らす。アドレスデータム１が１０ｍの時はトランジスタ
Ｑ１はオフ、トランジスタＱ１かオンし、行デコーダ１
の左側のメモリセルアレイ４のデータがセンスアンプ５
に伝達される。しかるに、この第３図の様な回路構成に
おいては、行デコーダ１の右側と左側のメモリセルアレ
イ４を接続する、すなわち出力ビットに対応したトラン
ジスタＱ・　、Ｑｌのそれぞれ対応するドレイン同士を
接続する必要がある。このような回路が例えは５ｓ角の
ＩＣチップ上に作られたとすると、発明者らの経験によ
れはこれらトランジスタの配線だけで２腸の長さｔ必要
とする。さらに、列線Ｑｎ、　Ｑ、のデータをセンスア
ンプ５に伝達するためにそれぞれ２本ずつの配線か必要
となり、これらの配線だけでか表りのチップ面積が占有
されてしまう。このことは第３図の様な回路構成では、
センスアンｆ５と列選択回路３との間の負荷容量が非常
に大きなものとなることを意味している。また、メモリ
セルＭＣを構成するトランジスタの寸法は、チップサイ
ズとのかね合いから極めて小さくしなけれはならず、そ
れだけ駆動能力が小さく表るのでメモリの読み出し速度
が遅くなる。

さらに、上記したような配線接続のためにチップサイズ
が大きくなるという欠点があった。

本発明伏上記の欠点を解消するためになされ良もので、
デコーダの左右に配置し九所定ビットのメモリセルアレ
イに対応してセンスアンプ及び出カバ、ファを接続する
と共に、このデコーダの左右の出力バッファの対応する
出力ピッ、）同士を配線接続し、上記デコーダに入力さ
れるアドレスデータによりこの左右の出力／４ツフアを
選択制御して上記メモリセルアレイからのデータを外部
に送出する回路構成とすることによって、列線に接続さ
れる負荷回路に流れる消費電流を大幅に低減できると共
に、配線容量による読み出し速度の低下を防止し得る半
導体メモリを提供することを目的とする。

以下、−図面を参照して本発明の一実施例を説明する。

第４図に示すメモリ回路において、前述と同様な部分に
は同一符号を用いてその説明は略述する。すなわち、第
４図の回路では、前記第３図の回丸同様に行デコーダ１
の右側と左側のメモリセルアレイ４を、例えばアドレス
データム１によシ選択するという点では同じである。

そのために、負荷回路１に流れる電流は従来の第１図の
回路に比べて半分になっている。しかるに、本回路紘、
前述した第、３図の回路のよ７うにセンスアンプ５に入
力する前（行デコーダ１の左側と右側のメモリセルアレ
イ４を接続するという様にはしておらず、行デコーダ１
の右側８ビ、ト、左側８ビ、トにそれぞれ対応してセン
ろアンｆ６及び出カバ、ファ回路６を接続すべてセンス
アンプ５及び出力）々ツフフ６の数が２倍になっている
。これらのデコーダ１の右側と左側にそれぞれ配設され
た８個の・櫂ツファ６の出力は、外部へ送出する出カビ
、ト０・〜０７に対応する出力同士を接続するようにし
ている。

通常、ＩＣの出力には外部負荷容量として１５０９Ｆ程
度の大きな容量が接続される。従って、上記したように
出カバ、ノア６同士を接続する配線により生じる負荷容
量は、上記外部負荷容量１５０９Ｆに比べればその娯差
範囲内に納まる程度の小さいものであり、この出カバ、
ノア６同士の接続によシ生じた負荷容量の次めにメモリ
セルからのデータを読み出すための読み出し速度が遅れ
ることはない。

また、上記第４図の回路では、前記アドレスデータム１
．ム「によシ出力・童、７ア６を″制御することによっ
て、行デコーダ１の右側のメモリセルアレイ４からのデ
ータか左側のメモリセルアレイ４か″らのデータかを判
別して出力している。

このように、出力バッファ６をアドレスデータＡ、、Ａ
、で制御することによシ、負・荷回路１に流れる電流は
右側か左側かの半分の負荷回路７のみに流れるため、消
費電流は大幅に減ることになる。

上述し九アドレスデータＡ、　、　Ａ、により制御駆動
される出カバ、７７回路の一例を第５図に示す６図にお
いて、６１はデコー〆１の右＠に位置する出力・１ツフ
アを示し、６１は左側に位置する出カバ、７アを示して
いる。この回路６１では、電源ｖ、ｖ間に、ゲートにア
ドレスデータＡ１が入力されるエンハンスメント証（［
ｉｌＪ）ＭＯＢ　）ランジスタＱＣ、ダートがソースに
接続されたデプレ、シｌン型（Ｄ型）　ＭＯＢ　）ラン
ジスタＱ＊、ｒ）にセンスアンプ５からのデータか供給
されるＫｆｉＭＯ８）ランジスタＱ１＠が直列に接続さ
れている。このトランジスタＱＩ　。

Ｑｉ・の共通接続点にゲートが接続され、ソースが電源
Ｖ　Ｋｍ続されたＥ臘ＭＯ８）ランノスタＱｔｓと、こ
のトランジスタＱｓｍのドレインにそのソース拳ゲート
が接続され、ドレインが電源Ｖに接続されたＩｌｌｔＭ
Ｏ８）９ンゾスタＱｔｔが設けられている。また、トラ
ンジスタＱｌｌ−Ｑ１４が電源ｖ　、７間に直列Ｃ畠接続され、Ｅ型ＭＯ８）ランノスタＱｓｓのダートには
アドレスデータＡが入力され、Ｅ型ＭＯ＆　）ランジス
タＱ１４のダートには出力エネイブル回路からの出力信
号Ｅが入力される。この出力エネイブル回路は、１つの
パスラインに複数のメモリの出力を接続した時に用いら
れるもので、選択されたメモリの出力バッファを動作さ
せてデータを出方し、非選択的なメモリの出力をハイイ
ンピーダンス状態にしてパスラインへの影餐をなくすよ
うにする回路で、通常の半導体メモリには普通備えられ
ている。

また、Ｄ型Ｍ０８トランジスタＱｌｉのゲートは第２イ
ンバーター黛を構成する前記トランジスタＱ■、Ｑ１１
の相互接続点に接続され、Ｅ型ＭＯ８）２ンジスタＱ１
−のゲートは第１インバーター１を構成する前記トラン
ジスタＱ＊、Ｑｓ・の相互接続点に接続されている。上
記トランジスタ（ｈｓ＋Ｑ１・は第１バツフアＢ＝を構
成する。このトッンノスタＱ＊ｉ　＊　Ｑｌ＠の相互接
続点と電源Ｖとの間には、アドレスデータム量の反転信
号アドレスデータＡｉおよび前記信号Ｅの反転信号Ｅが
それぞれｆ−）入力されるとｇｍＭｏｓト＞ｙノスタＱ
ｔｙｐＱｘｓが設けられている。同様に、電源ｖ、ｖ間
にはトランジスタ９１参〜Ｑ■卆直列接続され、Ｅ截Ｍ
０８トランジスタＱ１−のｒ−）にｈアドレスデ・−タ
ム１が入力され、ＩＷＭＯ８）ッンジスタＱ■のｆ−）
には前記信号Ｅが入力さ２れる。また、０ｍＭＯ８）ラ
ンノるりＱｓｓのｒ−）は１Ｍｒ記トランジスタＱｓ＊
Ｑｔ・の相互接続点に％　ｇａＭＭＯ８）　２ンジスタ
Ｑｍｍのゲートは前記トランジスタＱｌｌ　＊　Ｑｘｍ
の相互接続点にそれぞれ接続されておル、これらトラン
ジスタＱｍｔ　＊　Ｑｓｓにて＃Ｉ２ノ童、ツファＢｓ
＆構成する。・、このトランジスタＱｓ＊　ａ　Ｑｎｓ
の相互ゝ接続点、と電源Ｖとの間には、前述同様それぞ
れ前記アト２．スデータも及び前記信号Ｅがダート入力
され暮ト２ンジスタＱ１４゜Ｑｓｓが並列ｍ続されてい
る。さらに、電源Ｖ。

７１間には、第３ノぐツファａｍを構成するＥ温ＭＯ８
）ランジスタＱｓｉ　＊　Ｑｍｓが接°続されておシ、
トランジスタ（ｈＩのゲートは上記第１バツフアＢ１の
出力端に、トランジスタＱｓｓのｒ−）Ｕ上記第２バッ
ファＢ寓の出力端にそれぞれ接続されてお）、この第３
パ、ファＢｓの出力がデコーダ１の右側部分に位置する
バッファ回路６１同様に、デコーダ１の左側に位置する
出カーッファ６ｊは、上述した出カバ、ファ６１と同様
のトランジスタＱｌ−Ｑｓ４で構成されている。

ただ、この出カバ、ファｉ１の場合には、アドレスデー
タム、はトランジスタＱｘ４　ｅ　Ｑｓａのゲートに入
力され、アドレスデータ薊はトランジスタＱｊ　　ｅ　
Ｑｔｊ　ｍ　Ｑｍｓのダートに入力されるようになって
いる。上記バッファ回路’１ｓ４ｔｍの両川力り接続さ
れ、出力ピッ）Ｏｋ（０≦に≦７）に対応したデータを
出力するものである。

上記の様Ｋａ晟されたパ・７γ回路においては、アドレ
スデータＡ、が＠ｌ”の時には出カパッファ６１か動作
状態となシ、一方アドレスｒ−タＡ、　Ｕ　”０’とな
るため出力バッファ６雪は非動作状態となる。この時、
＃！６図に示すようなセンスアンプを用いれば、非選択
的な側のセンスアンプ５及び出力バッファ６３に流れる
電流は略零にすることかできる。上記したアドレスデー
タム、か１１”の時は出力・櫂、７ア６１を通じてセン
スアンプ５からのデータは出力され、このと６トランジ
スタＱｓ！　＊　Ｃｕ２のダートでは＠Ｏ”であるため
両トランジスタＱ１．　ｅ’　、ｑｍ’ｊは力、トオフ
し、出力に影響を与えることは無い。また、逆にアドレ
スデータＡ１が＠０”、すなわちアドレスデータ薊が１
１”の時線出力パッファ６１を通じてセンス７ノプ５か
らのデータｉｔｓ出力される。

例えはアドレスデータもが＠１１の時、セ・ンスアング
５のデータが１１”ならはトランジスタＱ＋４はオンし
、該トランジスタＱ１Ｊのドレイ／は０”レベルとなる
。この時、トランジスタＱｔ４Ｑｓ４　ハオフとなシ、
ト２ンノそ夕Ｑｘ４のドレづンはトランジスタＱｔ／に
より充電され１１ｍレベルとなる。そして、トランジス
タＱｓｊ　、　ＱＩＪの共通接続点は＠１”レベルとな
るのでトランジスタＱ１はオンする。さらに、トランジ
うりＱｓ４はオンするのでトランジスタＱｓｌ　、　Ｑ
ｓ（、の共通接続点は１０”にな−シ、これにより）ラ
ンジスタＱｓｊはオフするので出力には１１”があられ
れる。

センス７ノプには！０１′があられれる。一方、−号Ｅが１０″で信
号Ｅがｗｌ、ｓならｉｆ、　　）ランノスタＱｇｓ　＃
　Ｑ１番。

Ｑｓ≦＋Ｑｍシのｆ−）は全て＠θ″にν、出方はハイ
インピーダンス状態になる。この出力エネイブル信号Ｅ
、Ｅの発止回路は後述する第７図に示している。

上記第６図のセンスアンプは既知の差ｉ＃型センスアン
プで、一対の列線　　−からのｒ−タが入力され、差動
増幅した後その出力信号を出カパッファ６Ｖｃ伝達する
。前述した出力パラ７７６１に接続されるセンスアンプ
６ではＥ瀝Ｍ０ＢトランジスタＱｓｙ〜Ｑｓｓのダート
にアドレス信号ムか入力され、出力バッファ回路６ｍ１
ＩＣ接続されるセンスアンｆ６では、ＩＩ！ＭＯＢ）う
ンジスタＱｍｖ〜Ｑ■のダートにはアドレスデータムが
入力される。この様にすれは、アドレスデータム１１心
１のいずれか一方は＠ｌｏ”になるため非選択の七ンス
アンプ５に流れる電流は零となる。

第７図社出力エネイッル信号Ｂ、Ｅの一生回路を示して
いる。この回路はトランジスタＱｓ・〜９４ｍにて構成
されておシ、トランジスタＱｌｌのダートには外部から
供給されるエネイブル信号ＯＥが加えられ、トランジス
タＱＩ４のダートにはチップ動作信号ＣＩが加えられて
いる。このチップ動作信号ＣＥが１１ルベルならチップ
は動作状態となるが、信号ＣＥが＠Ｏｍレベルならチッ
プは非動作状態となり、このときエネイブル信号ｇＦｉ
＠ｏ”、信号Ｅは１１”となシ、出力バッファ６１ｅ６
ｍの出力はハイインピーダンス状態になる。すなわち７
前述した第５図のアドレスデータによ多制御駆動される
出力バラフッ回路＃ｌ＊＃ｍを第４図に示す回路に適用
すれは、負荷回路１に流れる電流を半分にし、しかも消
費電流を非選択のバッファ回路６１あるいは６１Ｋ流す
ことなく読み出し速度のかわらない半導体メモリが得ら
れる。

＃！８図は第４図の出力パッフ７回路６の他の構成回路
を示している。出力バッファ６１では、前記第５図の回
路におけるトランジスタ。■。

Ｑｓｔ　＊　Ｑ＊會ｓ　Ｑｓａを省略すると共に、ドレ
インが前記トランジスタＱｈＱＩＩの共通接続点に、　
　　−□ソースが電源Ｖ、にそれぞれ接続され、ゲート
にアドレスデータＡｉが加えられるｌ型ＭＯＢ）ランジ
スタＱａｓを設けておシ、さらにトランジスタＱ＊ａ　
＊　Ｑｓ・のゲートに４６号Ｅ１を、トランジスタＱ１
・−５Ｑｓｓのダートに前記信号Ｅ１の反転信号Ｅ１を
供給する回路構成とし、出カパッ７ア６１では同様にト
ランジスタＱｔ遥ｅ　Ｑｓ４　＊　ＱｔｊＱａＪを省略
し、トランジスタＱａ４を設け、さらえ）　、：ｙＮｘ
ｆｉＱｘｌ　ｓ　Ｑｓｔ（Ｄｌ”　−）Ｋ信号。しを、
トランジスタＱ１ｊ　ｅ　Ｃｈｊのゲートに信号Ｅ２の
反転信号Ｅ２を供給する回路構成としている。

その他の回路は＃！５図とｆＷＪ様である。

上記信号Ｅｌ、Ｅｌ、Ｅ２．Ｅ２ｔｄ、、バッファ出力
をハイインピーダンスにしたい時は信号ＥＪ。

Ｅ２を１０ルベルに、信号Ｅｌ、Ｅ２を１１１″レベル
にし、データを外部に送出する時には、例えはアドレス
データムが＠ｌ”で前記第４図の行デコーダ１の右側の
メモリセルアレイ４からデータが出力される場合には出
カバ、ファ回路６１が動作状態になシ、信号Ｅ１が１１
”、信号１了か１０”、信号Ｅ２が＠０′、信号Ｅ２が
″ｌ”となる。この時も、非選択な方の出力バッファ回
路ｇｓｔｃｔ＆れる電流は零になぁ。

前述した第８図に示した信号ｇＪ、Ｅｌ、Ｅ、？。

１ｊおよびアドレスデータム１１心を発生する回路の一
例を第９図に示す。＃Ｉ９図（ｂ）の回路は外部から入
力され九アドレスデータａをトランジスタＱ４４〜Ｑｓ
ｓからなる回路で波形整形し、このアドレスデータａと
同相の信号Ａおよび逆相の４Ｍ号ｒを作るアビレフ２．
フフ回路である。この回路で４６号ＣＩは前記チップ動
作信号で、チップが非動作状態の時は信号ＣＥＦｉ″″
０″で、この時アドレスパ、ファ回路に流れる電流を零
としている。

また、チップが非動作状態で信号ＣＥがＩＩＰならばア
ドレスデータム　、Ｔは共に＠０”になり、出力バッフ
ァ回路６１ｅ６ｍに流れる電流も零となる゛ように回路
構成されている。第９図（、）の上段は外部からのエネ
イブル信号ＯＥを受けて信号ＥＪ、ＥＪを作成し、第９
図（１）の下段は上記信号０Ｅｔ−受けて信号Ｅ２．　
Ｅ２を作成する回路である。これらの回路は、それぞれ
トランジスタＱ■〜Ｑｙｘ、）ランジスタＱｔｓ　−Ｑ
ｓａ　にて構成されている二また、トランジスタＱｓｓ
のダートには上記アドレスデータＡが、トランジスタＱ
１・のゲートには上記アドレスデータ石がそれぞｎ〒え
られるようにな・ている。今、外部信号ＯＥが・０・で
薔ドレスデータム、が＠ｌ”、Ａｉか＠０”であるなら
ば、信号Ｅ　Ｊ　＝　＠１”、Ｅ　１　＝　”０”、Ｅ
２＝＠０”、１７＝′″１１となシ、前記出力バッファ
回路６１を動作状態にし、また信号ＯＥか′″０＃でア
ドレスデーｆｉ　Ａ、カ＠０”、Ａ　カ＠ｌ’ナラｄ、
信号Ｅｚ＝＠ｏ’、石＝１′１”、ｊＪ＝＠ｌ’、ｇ２
＝”ｏ”になシ、前記出力パッファ回路６怠を動作状ａ
にする。また、信号面か１１１ならは、信号ＥＪ＝”０
”１、訂＝甲、Ｅ２＝＠０’、ＥＪ＝”ｌ”となってバ
ッファ出力をハイインピーダンス状態にする。もちろん
、信号ＣＥが＠０”でチップ全体が非動作状態の時は、
アドレス７’−／Ａ、＝”０’、Ａ、＝”０’ｌり、コ
ノ回路力らｔｌｉ−Ｉｇ１ｍ＠ｏ”、百ゴ＝＠１１、Ｅ
　Ｊ＝　”０’、ＥＪ＝”ｌ’となるので、この時もバ
ッファ出力はハイインピーダンス状態となる。

第１０図れ第６図に示すセンスアン１６を用いて、この
センスアン！５を出力パラフッ回路８同様にアドレスデ
ータム　、ｒで制御駆動するようにした半導体メモリの
回路を示している。このようにすれに１出力パツフア６
及びセンスアンプｓともデコー〆１の右側と左側におい
て確実に動作、非動作となり、余分な電流消費はさらに
少なくなる。

前述した実施例においては、メモリセルＭ　ＣＩＤ？’
　−タを外部へ出力する出力パラ７１６１＋６Ｍのトラ
ンジスタＱｓｓ　＊Ｑｌ・＊Ｃｈｔ−Ｑｓ４の共通の接
続点のうち、行デコー〆１の右側と左側で出カビ、ト０
・〜ＯｖＫ対応する共通接続点どうしを接続して外部へ
出力するようにしていた。この様にすれば、外部に祉約
１５０９Ｆもの大きな容量が接続されるため、トランジ
スタＱｓ＊＊Ｑｓ・ｍ　Ｑ１７＊　Ｑ２Ｊどうしを接続
する配線による容量は無視できる程小さなものである。

上述し友トランジスタｑり５ｅＱｓ・＋　Ｑｓ！　ｅ　
１；ｂｊ　（以後バッファトランジスタｅ呼ぶ）は外部
の大きな負荷容量を駆動するため、その駆動能力は極め
て大きく、例えはチャンネル長が４μｍ、チャンネル長
か２０００μｍ程度に作成している。そのため、バッフ
ァトランジスタＱｓｓ、Ｑｍｓを駆動するための前段の
トランジスタの駆動能力も大きく設定されている。この
ため、バッファトランジスタＱｍｓ＊（ｈｓの前段で行
デコーダ１の右側と左側に位置するパ、７７回路６を接
続しても、その接続のために加わる配線容′童の増加は
バッファトランジスタのダート容量と比較してそれほど
大きくはない。つまシ、パワフナ・、・トランジスタＱ
ｓｉｅＱ＊・ｅＱｓＪ　ｅＱｍｊの前段で出力バッファ
６１＊Ｉｍを接続しても全体のメモリ読み出し速度に与
える影響は駕めて小さｉ。

第１１図は上記し九）々ツファトランノスタの前段を接
続したメモリ回路を示しており、１ノ々ツ７アトツンジ
ス、りＱ意１　＃　Ｑ２ｇ　カミ４ツフアト５７）スタ
Ｑ！ｓ　’　＋　（ｈｓ−かのいずれか一方を省略でき
、これをプロ、り８のバッファトランジスタとしこの一
メモリ回路に竺いては、アドレスデータム１が１１”の時は行デコーダ１の右側の
メモリセルアレイ４が選択され、例えば８ピ、トのデー
タがセンスア、ｆ５、出７Ｊ’々ツファ６におよび）ｆ
、ファト２ンノスタ８を介して外部に出力される。アド
レスデータＡ−Ｅ−０’つ″！シアドレスデータＡ、が
′″１″の時は行デコーダ１の左側のメモリセル４が選
択され、８ビ、トのデータがセンスアンｆ５、出カッ々
ツ７ア６３およびバッファトランジスタ８を介して外部
に出力される。？Ｔのように、アドレスデータムｌが″
１”の時は出カッぐツ７ア＃１２＞五動作し、アドレス
デー夕てが１１”の時は出力１４ツフア６ｍが動作する
。

籐１２図は第１１図の場合の出カッ４ツファ回路６の構
成例を示している。前記プロ、り８はＥ型バッファトラ
ンジスタＱｓｉ＋Ｑｓｓによシ構成され、このバッファ
トランジスタＱ＠＠＋Ｑｍｍのそれぞれのｆ−）にはア
ドレスデータＡ、　、　Ａ。

により選択駆動される出カバ、ファ回路６１　。

６３が接続されている。この出力バッファ回路６、．６
ｍはトランジスタＱｓｙ　〜Ｑｓｓ　＋　ＱＩ？　’〜
Ｑ・・′と共通トランジスタＱｓ＊”Ｑｔｓｎにて構成
され、各トランジスタのｆｆ−）に入力される信号Ｅ１
．Ｅ１．Ｅ２．Ｅ２は前述した第９図の信号発生回路に
よシ得られるものである。これらの信号がＦＪ＝’ｌ”
、ｔｌ＝”０”、Ｅ２＝”０″、ｇｚ＝”ｉ”の時、デ
コーダ１の右側に位置する出カバ、ファ６１が動作状態
になる。

そして、センスアンプ６にて検出したメモリセルアレイ
４からのデータは、トラ、ンジスタＱｓｓ〜Ｑｖａを介
してバッファトランジスタ８に伝えられ、出カビ、ト０
ｋ（０≦に≦７）として送出される。このとき、出カッ
櫂ツファ６１内のトランゾスタＱｓｓ’〜Ｑ会・′のゲ
ートは全て＠Ｏ”であるので、出カバ、ファ６ｓは非動
力となって出カパッ７ア６１に影響を及はさない、逆に
、信号がＥ１＝”０’、ＷＪ＝＠ｌ”、ｉｉ：ｊ＝＠ｌ
’、Ｅｊ＝″″Ｏ″の時には出力バッファ６１は非動作
状態、出力バッファ６３は動作状態となるので、行デコ
ーダ１の左側に位置するメモリセルアレイ４からのデー
タが出力バッファ６３およびバッファトランジスタ８を
通じて出力されることになる。この時も、上述同様に出
カバ、ファ６１は出カッ々、ファ６茸に影響を及ぼすこ
とはない。さらに、バッファ出力をノ１イインピーダン
スにする時は信号Ｂ１＝”Ｏ＃、Ｅ１＝１、Ｅ２＝＝Ｏ
’、ＥＪ＝”ｌ’となシ、バッファトランジスタ８のｆ
−）は″０”となるので出力はハイインピーダンス状態
になる。

第１３図は第１１図の回路でさらにアドレスデータＡ　
　、Ａ　によって州カバ、ファ６１．６ｇのみならずセ
ンスアンプ５も制御駆動できるようにした半導体メモリ
を示している。本回路も前述同様の動作と効果を有する
ものである。

明しているが、本発明はＲＯＭ　（リードオンリメモリ
）にも適用できる。すなわち従来、全列線に負荷回路が
接続されているＲＯＭに関してはＲＡＭ同様の問題が起
こる。そこで、本発明を適用して、行デコーダ１の右側
と左側の回路選択をアドレスデータＡ、　ｌ　Ａｉによ
シ切換制御してやれば、前述のＲＡＭ同様の効果を期待
できる０例えばメ゛イナミック形式のＲＯＭにおいては
特に有効である。また、ダイナミツ°り動作のための列
線のグリチャージにおいては、例えは行デコーダノの右
側のメモリセルアレイ４が選択されるなら、右側のメモ
リセルアレイ４だけをグリチャージすれば特に消費電流
を大幅に減らすことができる。

以上説明したように本発明によれは、デコーダの右側と
左側に配電した所定ビットのメモリセルアレイに対応し
てセンスアンプ及び出力バッファを接続すると共に、こ
のデコーダの左右に位置するメモリセルのデータを出力
する出力バッファの対応する出カビ、トどうしを配線接
続し、上、記デコーダに入力されるアドレスデータによ
シこの左右の出力バッファを選択駆動して上ｌ己メモリ
セルアレイからのデータを外部に送出する回路構成とし
ているので、列線に接続される負荷回路に流れる消費電
流を大幅に低減できると共に、配線容量による読み出し
速度の低下を防止し得る半導体メモリを提供できる。

【図面の簡単な説明】

第１図は従来のＲＡＭの回路構成図、Ｍ２図は第１図の
メモリセルの回路構成図、第３図は従来のＲＡＭの回路
構成図、第４図゛は本発明の一実施例に係るＲＡＭの回
路構成図、第５図は第４図の出カバ、ファの詳−な回路
構成図、第６図は第４図のセンスアンプの詳細な回路構
°成図、第７ｇＡは第５図の回路で使用される（Ｉｆ号
Ｅ、Ｉ発生回路の構成図、第８図は出力／（ツファ回路
の他の実施例に係る構成図、第９１紘第８図の回路で使
用される信号ｇｘ、ｘ２．ｇｚ、ｇｚ発生＠路の構成図
、第発生囲路び第１１図り本発明の他の実施例に係るＲ
ＡＭの回路構成図、第１２図線第１１図の出力バッファ
の詳細な回路構成図、第１３図は本発明のさらに他の実
施例に係るＲＡＭの囲路構成図である。 −ダ、ｌ・・・列選択回路、４・・・メモリセルアレイ、５・・・センスア
ンプ、６・・・出力バッファ、１・・・負荷回路、８・
・・バッファトランジスタ、Ｑｌ〜Ｑｔ・ｓｗＱｓ’〜
Ｑ冨ａ’　ｇ　Ｑ４ｍ’　Ｑ＠７’〜Ｑ９ａ′・・・ト
ランジスタ、Ｗ　Ｌ　・・・行線、（Ｊ）　＊　Ｑｎ・
・・列線、ＭＣ・・・メモリセル、ム、。Ａ１・・・アドレスデータ。出願人代理人　弁理士　鈴　江　武　彦第５Ｉａ υｒ第６１Ｗｓ１１！７図１１８１１第９＠（ａ）

Claims

【特許請求の範囲】

（１）　　アドレスデータを受けて所定番地を指定する
デコーダ手段と、このデコーダ手段の左右にそれぞれ所
定用カビ、トに対応して配置されデータを格納する複数
のメモリセル群と、仁れらメモリセルからのデータを検
出する複数のセンスアンプと、上記センスアンプに対応
して配置され、これらセンスアンプで検出したデータド
レスデータにより選択駆動する制御手段とを具備し、前
記アコ−１手ＪＲＫよｐ指定されたメモリセルからＱ７
’−夕を選択駆動した出カッ臂。ノア群を通じて外部に出力するようにしてなる半導体ン
毫り。
（２）前記制御手段は、外部からのエネーノル信号を受
けて前記出力バッファ＃Ｆを選択ＩＩＡ＃するための信
号を発生する制御信号発生回路を具記載の半導体メモリ
。
（３）　　同一の出力ビットの異なる番地のデータを前
記デコーダ手段の左側のメモリセル群と右側のメモリセ
ル群に格納し、前記制御手段は前−記アｒレスデータに
より上記左側のメモリセル群に対応する出カバ、ノア群
と上記右側のメモリセル群に対応する出カバ、７７群の
いずれか一方を選択−動する手段を具備したことを特徴
とする特許請求の範囲第１項記載の半導体メモリ。
（４）前記デコーダ手段の左右に配置されたメモリセル
群に対応した出力バッファ群において、前記所定ビット
に対応した左右のメモリセル群に対応する各出カバ、７
アの出力端どうしを接続するよ°うにしてなることを特
徴とする特許請求の範１８ｉ第３項記載の半導体メモリ
。
（５）前記デコーダ手段の座着に配置されたメモリセル
＃に対応し九出力パッ７ア群において、前記所定ビット
に対応した左右メモリセル群に対応する各出カバ、ファ
内に含まれる最終段のバッファトランジスタのうち一方
を省略し、他方のバッファトランジスタに回路を共通接
続して所定ピット出力を送出させるようにしてなる半導
体メモリ。
（６）前記制御手段は、さらに前記デコーダ手段の左右
に配設畜れたメモリセル群に対応したセンスアンプ群の
いづれか一方を前記アドレスデータによｐ選択駆動する
ようにしてなることを特徴とする特許趙求の範囲第１項
および第３項のいずれか一方に記載の半導体メモリ。