JPH02179045A - データ受信装置のクロック周波数調整方法 - Google Patents
データ受信装置のクロック周波数調整方法Info
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- JPH02179045A JPH02179045A JP63333150A JP33315088A JPH02179045A JP H02179045 A JPH02179045 A JP H02179045A JP 63333150 A JP63333150 A JP 63333150A JP 33315088 A JP33315088 A JP 33315088A JP H02179045 A JPH02179045 A JP H02179045A
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- 238000004891 communication Methods 0.000 claims description 6
- 238000001514 detection method Methods 0.000 claims description 2
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- 230000010355 oscillation Effects 0.000 description 10
- 230000005540 biological transmission Effects 0.000 description 6
- 230000007423 decrease Effects 0.000 description 6
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- 238000005516 engineering process Methods 0.000 description 1
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、通信回線を通じて送られてくるリアルタイム
の音声または画像を表すデータを受信するデータ受信装
置のクロック周波数調整方法に関するものである。
の音声または画像を表すデータを受信するデータ受信装
置のクロック周波数調整方法に関するものである。
従来、通信回線からのリアルタイム入力データをその送
信元からの書込みクロックによりバッファに書込み、こ
のバッファから前記書込みクロックとは別の読出しクロ
ックにより読出したデータを出力データとする形式のデ
ータ受信装置がある。
信元からの書込みクロックによりバッファに書込み、こ
のバッファから前記書込みクロックとは別の読出しクロ
ックにより読出したデータを出力データとする形式のデ
ータ受信装置がある。
第３図は、この種の従来の装置を示すものである。
この図において、Ｌは通信回線、１はデコーダ、２はバ
ッファ、３は水晶発振器、４はＤ／Ａコンバータである
。通信回線りからのリアルタイムの入力データは、デコ
ーダ１に入力される。このデコーダ１は、人力データが
送信側において時間軸圧縮されて送られてきた場合、こ
れに伸張処理を施して元の時間軸に戻すとともに、該入
力データを復調するなどして送信側の基本周波数に相当
する周波数のクロックを生成する。入力データは、この
ようにしてデコードされてデータとクロックとに分離さ
れる。そのデータは書込みデータとして、クロックは書
込みタロツクとしてバッファ２に与えられ、これにより
デコーダ１からのデータはバッファ２内に格納される。
ッファ、３は水晶発振器、４はＤ／Ａコンバータである
。通信回線りからのリアルタイムの入力データは、デコ
ーダ１に入力される。このデコーダ１は、人力データが
送信側において時間軸圧縮されて送られてきた場合、こ
れに伸張処理を施して元の時間軸に戻すとともに、該入
力データを復調するなどして送信側の基本周波数に相当
する周波数のクロックを生成する。入力データは、この
ようにしてデコードされてデータとクロックとに分離さ
れる。そのデータは書込みデータとして、クロックは書
込みタロツクとしてバッファ２に与えられ、これにより
デコーダ１からのデータはバッファ２内に格納される。
水晶発振器３の出力は読出しクロックとしてバッファ２
に供給されている。これによりバッファ２内に格納され
たデータが読出され、Ｄ／Ａコンバータ４によりアナロ
グ信号に変換されて、リアルタイムの音声や画像を表す
出力データとされる。
に供給されている。これによりバッファ２内に格納され
たデータが読出され、Ｄ／Ａコンバータ４によりアナロ
グ信号に変換されて、リアルタイムの音声や画像を表す
出力データとされる。
このように、入力データを、まず送信元からのクロック
によりバッファ２に一旦書込み、その後、発振器３から
のクロックにより読出して、これを出力データとするこ
とにより、データが通信回線Ｌ」二を伝送されるときに
、その経由してくるノードでの遅延等が原因となる周波
数のバラツキを吸収するようにしているものである。
によりバッファ２に一旦書込み、その後、発振器３から
のクロックにより読出して、これを出力データとするこ
とにより、データが通信回線Ｌ」二を伝送されるときに
、その経由してくるノードでの遅延等が原因となる周波
数のバラツキを吸収するようにしているものである。
しかしながら、この従来の装置を構成する水晶発振器は
、その発振周波数が電源電圧の変動や温度変化により変
動することがあり、この場合、バッファ２への書込みク
ロックと読出しクロックとに周波数の差が発生する。そ
のため、このような状態が継続すると、その周波数の誤
差が累積しバッファ２からのデータの読出しが正常に行
われなくなるという問題がある。すなわち、書込みクロ
ックより読出しクロックの方が周波数が高いと、書込み
が読出しに追付かなくなって読出そうとしてもバッファ
２にデータが無いというような状態を生じ、逆に書込み
クロックより読出しクロックの方が周波数が低いと、読
出しが書込みに追付かなくなってバッファ２が満杯にな
りデータの消失が発生することとなるのである。
、その発振周波数が電源電圧の変動や温度変化により変
動することがあり、この場合、バッファ２への書込みク
ロックと読出しクロックとに周波数の差が発生する。そ
のため、このような状態が継続すると、その周波数の誤
差が累積しバッファ２からのデータの読出しが正常に行
われなくなるという問題がある。すなわち、書込みクロ
ックより読出しクロックの方が周波数が高いと、書込み
が読出しに追付かなくなって読出そうとしてもバッファ
２にデータが無いというような状態を生じ、逆に書込み
クロックより読出しクロックの方が周波数が低いと、読
出しが書込みに追付かなくなってバッファ２が満杯にな
りデータの消失が発生することとなるのである。
ここで、基本周波数をｆｓ、実際の読出しクロックの周
波数をｆＳ’と置き、例えば、ｆＳ−１００００１０Ｈ
ｚＳ ｆｓ’−１００００００Ｈｚで一定であるとし、
１回のクロックで１バイトの転送を行うものとすると、
０． １ （＝１／Ｉ ｆｓ−ｆｓ’ｌ）秒に１バイト
の割合でバッファ２にデータが蓄積されていくこととな
る。そして、バッファ２の容量を例えば１００キロバイ
トとすると、１０（−１００キロバイトＸＯ，，１）秒
でバッファ２は満杯となってしまうのである。
波数をｆＳ’と置き、例えば、ｆＳ−１００００１０Ｈ
ｚＳ ｆｓ’−１００００００Ｈｚで一定であるとし、
１回のクロックで１バイトの転送を行うものとすると、
０． １ （＝１／Ｉ ｆｓ−ｆｓ’ｌ）秒に１バイト
の割合でバッファ２にデータが蓄積されていくこととな
る。そして、バッファ２の容量を例えば１００キロバイ
トとすると、１０（−１００キロバイトＸＯ，，１）秒
でバッファ２は満杯となってしまうのである。
本発明は、このような従来技術の有する問題点に鑑みて
なされたもので、その目的とするところは、バッファの
空状態や満杯状態を発生させることのない、データ受信
装置のクロック周波数調整方法を提供することにある。
なされたもので、その目的とするところは、バッファの
空状態や満杯状態を発生させることのない、データ受信
装置のクロック周波数調整方法を提供することにある。
本発明に係るデータ受信装置のクロック周波数調整方法
は、書込みクロックと読出しクロックとの周波数差を検
出し、この周波数差に応じて読出しクロックの周波数を
調整するとともに、所定値以内の周波数差を表している
検出信号に対しては出力が不変となる制御信号発生回路
からの制御信号によりその制御を行うようにしたことを
特徴とする。
は、書込みクロックと読出しクロックとの周波数差を検
出し、この周波数差に応じて読出しクロックの周波数を
調整するとともに、所定値以内の周波数差を表している
検出信号に対しては出力が不変となる制御信号発生回路
からの制御信号によりその制御を行うようにしたことを
特徴とする。
このような構成を有する本発明において、読出しクロッ
クの周波数を書込みクロックの周波数を基準に調整する
ようにしたところは一つの大きな特徴である。
クの周波数を書込みクロックの周波数を基準に調整する
ようにしたところは一つの大きな特徴である。
すなわち、書込みクロックは、上述した如く、伝送上の
要因によりその周波数に不均一を生ずるが、平均すれば
ｆｓである。本発明は、この点に着目し、若干の周波数
変動は伝送上の要因による書込みクロックの周波数不均
一であるとして無視し、その範囲を越えたとき、読出し
クロックの周波数変動であるとしてその補正を行うよう
にしたものである。 本発明によれば、まず、書込みク
ロックと読出しクロックとの周波数差に応じて読出しク
ロッジの周波数を調整するようにしているため、読出し
クロックの発振源が電源電圧の変動や温度変化等の影響
を受けて、その書込みクロックと読出しクロックとに周
波数差が生じたとしてもその補正がなされ、誤差が累積
することを防止することができる。
要因によりその周波数に不均一を生ずるが、平均すれば
ｆｓである。本発明は、この点に着目し、若干の周波数
変動は伝送上の要因による書込みクロックの周波数不均
一であるとして無視し、その範囲を越えたとき、読出し
クロックの周波数変動であるとしてその補正を行うよう
にしたものである。 本発明によれば、まず、書込みク
ロックと読出しクロックとの周波数差に応じて読出しク
ロッジの周波数を調整するようにしているため、読出し
クロックの発振源が電源電圧の変動や温度変化等の影響
を受けて、その書込みクロックと読出しクロックとに周
波数差が生じたとしてもその補正がなされ、誤差が累積
することを防止することができる。
また、この制御を行う制御信号の発生回路は、所定値以
内の周波数差に対しては不感帯となっているため、その
不感帯の範囲を伝送上のバラツキの範囲として設定すれ
ば、この種の装置本来のバラツキ吸収動作は確実に行わ
れる。
内の周波数差に対しては不感帯となっているため、その
不感帯の範囲を伝送上のバラツキの範囲として設定すれ
ば、この種の装置本来のバラツキ吸収動作は確実に行わ
れる。
以下に本発明の実施例について図面を参照しつつ説明す
る。
る。
第１図は本発明方法を実現するデータ受信装置の一実施
例のブロック図、第２図はその制御信号発生回路を構成
するＲＯＭの出力特性を示す曲線図である。
例のブロック図、第２図はその制御信号発生回路を構成
するＲＯＭの出力特性を示す曲線図である。
まず、第１図において、５は電圧制御水晶発振器であり
、ここではバッファ２への読出しクロックとしては、こ
の電圧制御発振器５の出力が供給されている。
、ここではバッファ２への読出しクロックとしては、こ
の電圧制御発振器５の出力が供給されている。
６はアップダウンカウンタである。アップダウンカウン
タ６は、デコーダ１からの書込みクロックによりカウン
トアツプし、電圧制御発振器５からの読出しクロックに
よりカウントダウンするもので、その出力には、書込み
クロックと読出しクロックとの周波数の差に対応するカ
ウント値が現れるようになっていて、このアップダウン
カウンタ６により書込みクロックと読出しクロックとの
周波数差が検出されるようになっている。
タ６は、デコーダ１からの書込みクロックによりカウン
トアツプし、電圧制御発振器５からの読出しクロックに
よりカウントダウンするもので、その出力には、書込み
クロックと読出しクロックとの周波数の差に対応するカ
ウント値が現れるようになっていて、このアップダウン
カウンタ６により書込みクロックと読出しクロックとの
周波数差が検出されるようになっている。
７はＲＯＭ、８は積分器である。ＲＯＭ７は、アップダ
ウンカウンタ６の各カウント値に対応する読出しクロッ
ク周波数の操作量となるデータを保持しており、第２図
に示すように、アップダウンカウンタ６のカウント値が
−Ｘ以上＋Ｘ以下のときは不変動で、同カウント値が＋
Ｘより大きくなるときはカウント値の増加に比例して増
加し、同カウント値が−Ｘ未満のときにはカウント値の
減少に比例して減少するような出力を発生する。
ウンカウンタ６の各カウント値に対応する読出しクロッ
ク周波数の操作量となるデータを保持しており、第２図
に示すように、アップダウンカウンタ６のカウント値が
−Ｘ以上＋Ｘ以下のときは不変動で、同カウント値が＋
Ｘより大きくなるときはカウント値の増加に比例して増
加し、同カウント値が−Ｘ未満のときにはカウント値の
減少に比例して減少するような出力を発生する。
上記“−Ｘ以上＋Ｘ以下”の範囲は書込みクロックの周
波数の不均一によるアップダウンカウンタ６のカウント
値のバラツキの最大範囲に相当するものである。積分器
８にはＲＯＭ７の出力を積分するものとされており、そ
の積分値が電圧制御発振器８の制御端子に供給され、こ
の積分器８の出力電圧に応じた周波数のクロックが発振
器５から出力される。
波数の不均一によるアップダウンカウンタ６のカウント
値のバラツキの最大範囲に相当するものである。積分器
８にはＲＯＭ７の出力を積分するものとされており、そ
の積分値が電圧制御発振器８の制御端子に供給され、こ
の積分器８の出力電圧に応じた周波数のクロックが発振
器５から出力される。
本実施例によれば、まず、アップダウンカウンタ６のカ
ウント値が“−Ｘ以上＋Ｘ以下”の範囲に収まっている
間は、ＲＯＭ７がゼロを出力しているため、積分器８の
出力電圧は一定値を保持し、よって電圧制御発振器５の
発振周波数は、電源電圧の変動や温度変化等の影響が無
ければ一定値を保つ。
ウント値が“−Ｘ以上＋Ｘ以下”の範囲に収まっている
間は、ＲＯＭ７がゼロを出力しているため、積分器８の
出力電圧は一定値を保持し、よって電圧制御発振器５の
発振周波数は、電源電圧の変動や温度変化等の影響が無
ければ一定値を保つ。
しかし、かかる要因によって、電圧制御発振器５の発振
周波数が変化し、アップダウンカウンタ６のカウント値
が”−Ｘ以上＋Ｘ以下″の範囲を越えるようになると、
積分器８＋方向あるいは一方向の入力が発生することと
なる。
周波数が変化し、アップダウンカウンタ６のカウント値
が”−Ｘ以上＋Ｘ以下″の範囲を越えるようになると、
積分器８＋方向あるいは一方向の入力が発生することと
なる。
まず、電圧制御発振器５の発振周波数が低下し、アップ
ダウンカウンタ６のカウント値が＋Ｘを越えた場合、そ
の越える前まで出力していた電圧値にＲＯＭ７の出力が
生方向に累積加算されて積分器８の出力は増大し、これ
に伴って電圧制御発振器５の発振周波数が窩められ、ア
ップダウンカウンタ６のカウント値が“−Ｘ以上＋Ｘ以
下′の範囲内に収まるように補正されることとなる。
ダウンカウンタ６のカウント値が＋Ｘを越えた場合、そ
の越える前まで出力していた電圧値にＲＯＭ７の出力が
生方向に累積加算されて積分器８の出力は増大し、これ
に伴って電圧制御発振器５の発振周波数が窩められ、ア
ップダウンカウンタ６のカウント値が“−Ｘ以上＋Ｘ以
下′の範囲内に収まるように補正されることとなる。
また、電圧制御発振器５の発振周波数が増大し、アップ
ダウンカウンタ６のカウント値が−Ｘを越えた場合、そ
の越える前まで出力していた電圧値にＲＯＭ７の出力が
一方向に累積加算されて積分器８の出力が低下し、これ
に伴って電圧制御発振Ｓ５の発振周波数が低下させられ
、同様にアップダウンカウンタ６のカウント値が“−Ｘ
以上＋Ｘ以下”の範囲内に収まるように補正されること
となる。
ダウンカウンタ６のカウント値が−Ｘを越えた場合、そ
の越える前まで出力していた電圧値にＲＯＭ７の出力が
一方向に累積加算されて積分器８の出力が低下し、これ
に伴って電圧制御発振Ｓ５の発振周波数が低下させられ
、同様にアップダウンカウンタ６のカウント値が“−Ｘ
以上＋Ｘ以下”の範囲内に収まるように補正されること
となる。
このようにして、電圧制御発振器５の発振周波数、即ち
読出しクロックの周波数が補正されることにより、バッ
ファ２に空状態やオーバーフロー状態が生ずることを防
止することができ、音声・画像などを正常に再生するこ
とができる。
読出しクロックの周波数が補正されることにより、バッ
ファ２に空状態やオーバーフロー状態が生ずることを防
止することができ、音声・画像などを正常に再生するこ
とができる。
以上説明したように本発明によれば、所定以内の周波数
変動は伝送上の要因による書込みクロックの周波数不均
一であるとして無視し、その範囲を越えたとき、読出し
クロックの周波数変動であるとしてその補正を行うよう
になるので、バッファの空状態や満杯状態を発生させる
ことが無く、電源電圧の変動や温度変化等があっても正
常な音声・画像等のリアルタイムデータを出力すること
ができるという効果を奏する。
変動は伝送上の要因による書込みクロックの周波数不均
一であるとして無視し、その範囲を越えたとき、読出し
クロックの周波数変動であるとしてその補正を行うよう
になるので、バッファの空状態や満杯状態を発生させる
ことが無く、電源電圧の変動や温度変化等があっても正
常な音声・画像等のリアルタイムデータを出力すること
ができるという効果を奏する。
第１図は本発明方法を実現するデータ受信装置の一実施
例のブロック図、第２図はその制御信号発生回路を構成
するＲ ＯＭの出力特性を示すグラフ、第３図は従来の
データ受信装置のブロック図である。
例のブロック図、第２図はその制御信号発生回路を構成
するＲ ＯＭの出力特性を示すグラフ、第３図は従来の
データ受信装置のブロック図である。
Claims (1)
- 【特許請求の範囲】 通信回線からのリアルタイム入力データをその送信元か
らの書込みクロックによりバッファに書込み、このバッ
ファから前記書込みクロックとは別の読出しクロックに
より読出し、その読出しデータを出力データとするデー
タ受信装置の基本周波数調整方法であって、 前記書込みクロックと前記読出しクロックとの周波数差
を検出し、 この周波数差として所定値以内を表している検出信号に
対しては出力が不変となる制御信号発生回路からの制御
信号により、前記周波数差に応じて前記読出しクロック
の周波数を調整する、ことを特徴とする、データ受信装
置のクロック周波数調整方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63333150A JPH02179045A (ja) | 1988-12-28 | 1988-12-28 | データ受信装置のクロック周波数調整方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63333150A JPH02179045A (ja) | 1988-12-28 | 1988-12-28 | データ受信装置のクロック周波数調整方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02179045A true JPH02179045A (ja) | 1990-07-12 |
Family
ID=18262854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63333150A Pending JPH02179045A (ja) | 1988-12-28 | 1988-12-28 | データ受信装置のクロック周波数調整方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02179045A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2375934B (en) * | 2001-01-03 | 2004-10-20 | Vtech Communications Ltd | System clock synchronisation using phase-locked loop |
| US7027424B1 (en) | 2000-05-24 | 2006-04-11 | Vtech Communications, Ltd. | Method for avoiding interference in a digital communication system |
| US7693488B2 (en) | 2004-09-30 | 2010-04-06 | Vtech Telecommunications Limited | System and method for asymmetric enhanced mode operation in a digital communication system |
-
1988
- 1988-12-28 JP JP63333150A patent/JPH02179045A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7027424B1 (en) | 2000-05-24 | 2006-04-11 | Vtech Communications, Ltd. | Method for avoiding interference in a digital communication system |
| US7990933B2 (en) | 2000-05-24 | 2011-08-02 | Vtech Communications, Ltd. | Method for avoiding interference in a digital communication system |
| US8531998B2 (en) | 2000-05-24 | 2013-09-10 | Vtech Communications, Ltd. | Communications apparatus and method to avoid interference |
| GB2375934B (en) * | 2001-01-03 | 2004-10-20 | Vtech Communications Ltd | System clock synchronisation using phase-locked loop |
| US6912260B2 (en) | 2001-01-03 | 2005-06-28 | Vtech Communications, Ltd. | System clock synchronization using phase-locked loop |
| US7693488B2 (en) | 2004-09-30 | 2010-04-06 | Vtech Telecommunications Limited | System and method for asymmetric enhanced mode operation in a digital communication system |
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