JPH02179292A - 電動機の速度制御装置 - Google Patents
電動機の速度制御装置Info
- Publication number
- JPH02179292A JPH02179292A JP63334487A JP33448788A JPH02179292A JP H02179292 A JPH02179292 A JP H02179292A JP 63334487 A JP63334487 A JP 63334487A JP 33448788 A JP33448788 A JP 33448788A JP H02179292 A JPH02179292 A JP H02179292A
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- Japan
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- cycle
- speed
- period
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- Pending
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- Control Of Direct Current Motors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、例えば縮率機能を有する複写機の光源駆動用
等に用いる電動機の速度制御装置に関するものである。
等に用いる電動機の速度制御装置に関するものである。
従来の技術
縮率機能をもつ複写機では、縮率設定により光源駆動モ
ータの回転速度がその設定速度で回転するよう速度制御
をかけている。
ータの回転速度がその設定速度で回転するよう速度制御
をかけている。
第２図に複写機に用いた従来の電動機の速度制御装置の
一例を示す。
一例を示す。
第２図に於いて、インプットキャプチャレジスタ〈以下
ＩＣＲと略す）１は電動機６に取り付けられたパルスジ
ェネレータ（以下ＰＧと略す）７のパルス周期を読みと
りそのデータをラッチしてお（。速度演算手段１０はＩ
ＣＲＩがラッチした前後のデータから周期を出し、その
逆数をとって速度に変換している。外部の縮率設定手段
９からの信号に応じて速度の設定を行う基準速度設定手
段１１と、前記速度演算手段１０の偏差はディジタルフ
ィルタ（以下ＤＦと略す）３を通して比例積分制御され
る。ＤＦ３の出力はＰＷＭ変換手段４を通してＰＷＭ（
パルス幅変調）波形としてスイツチング回路５を通して
電源８の電力制御を行い前記電動機６の速度制御をして
いる。
ＩＣＲと略す）１は電動機６に取り付けられたパルスジ
ェネレータ（以下ＰＧと略す）７のパルス周期を読みと
りそのデータをラッチしてお（。速度演算手段１０はＩ
ＣＲＩがラッチした前後のデータから周期を出し、その
逆数をとって速度に変換している。外部の縮率設定手段
９からの信号に応じて速度の設定を行う基準速度設定手
段１１と、前記速度演算手段１０の偏差はディジタルフ
ィルタ（以下ＤＦと略す）３を通して比例積分制御され
る。ＤＦ３の出力はＰＷＭ変換手段４を通してＰＷＭ（
パルス幅変調）波形としてスイツチング回路５を通して
電源８の電力制御を行い前記電動機６の速度制御をして
いる。
実際の回路構成では、第２図の点線ａ内はマイクロコン
ピュータで構成されている。
ピュータで構成されている。
又、前記ＩＣＲＩはマイクロコンピュータのクロックと
同期したクロックでフリーランニングカウンタを走らせ
て、前記ＰＧ７のパルスのエッチ検出時点でのその値を
ラッチしておく。第３図にその状態を示す。フリーラン
ニングカウンタＡに示すように１６ビツトで構成されて
いるとすると、一定周期でｏｏｏｏからＦＦＦＦまで変
化するが、前記ＰＧ７のパルスが入って来た時点でカウ
ンタ値Ｔ、をラッチし、次のパルスでカウンタ値Ｔ２を
ラッチする。Ｔ２のラッチ後（Ｔｇ Ｔ＋）の演算を
行い周期検出を行っている。
同期したクロックでフリーランニングカウンタを走らせ
て、前記ＰＧ７のパルスのエッチ検出時点でのその値を
ラッチしておく。第３図にその状態を示す。フリーラン
ニングカウンタＡに示すように１６ビツトで構成されて
いるとすると、一定周期でｏｏｏｏからＦＦＦＦまで変
化するが、前記ＰＧ７のパルスが入って来た時点でカウ
ンタ値Ｔ、をラッチし、次のパルスでカウンタ値Ｔ２を
ラッチする。Ｔ２のラッチ後（Ｔｇ Ｔ＋）の演算を
行い周期検出を行っている。
発明が解決しようとする課題
従来の方式では、速度をパルスジェネレータの周期から
除算演算して求めているが、パルス毎にリアルタイムで
演算する必要がある為、高速になればなる程マイクロコ
ンピュータの演算速度を上げなければならなかった。こ
の結果、コストが高くつ（か、あるいは高速ではＰＧ７
のパルスを分周して速度制御性能を犠牲にしなければな
らない問題が有った。
除算演算して求めているが、パルス毎にリアルタイムで
演算する必要がある為、高速になればなる程マイクロコ
ンピュータの演算速度を上げなければならなかった。こ
の結果、コストが高くつ（か、あるいは高速ではＰＧ７
のパルスを分周して速度制御性能を犠牲にしなければな
らない問題が有った。
本発明の目的は上記問題に鑑み、速度ループのゲインを
一定にすることにより、制御性能を落とすことなく広範
囲な定速制御がおこなえる電動機の速度制御装置を提供
することである。
一定にすることにより、制御性能を落とすことなく広範
囲な定速制御がおこなえる電動機の速度制御装置を提供
することである。
課題を解決するための手段
本発明は、パルスジェネレータの周期を読み取りラッチ
するインプットキャプチャレジスタと、外部からの信号
でその周期を可変できる基準周期設定手段と、この基準
周期設定手段の出力周期と前記インプットキャプチャレ
ジスタの出力周期との差を比例積分するディジタルフィ
ルタと、前記ディジタルフィルタの出力をＰＷＭ波形に
変換するＰＷＭ変換手段と、前記ＰＷＭ変換手段との出
力により前記電動機に印加する電力を制御するスイッチ
ング回路で構成され、前記ディジタルフィルタのゲイン
は、前記基準周期設定手段の出力基準周期の２乗に比例
して可変する構成としたものである。
するインプットキャプチャレジスタと、外部からの信号
でその周期を可変できる基準周期設定手段と、この基準
周期設定手段の出力周期と前記インプットキャプチャレ
ジスタの出力周期との差を比例積分するディジタルフィ
ルタと、前記ディジタルフィルタの出力をＰＷＭ波形に
変換するＰＷＭ変換手段と、前記ＰＷＭ変換手段との出
力により前記電動機に印加する電力を制御するスイッチ
ング回路で構成され、前記ディジタルフィルタのゲイン
は、前記基準周期設定手段の出力基準周期の２乗に比例
して可変する構成としたものである。
作用
以上の手段により基準周期設定変更信号を受けるとその
都度ディジタルフィルタのゲインを基準周期に応じて変
更する為、異なる基準周期でも常に速度ループのゲイン
を一定にできる。
都度ディジタルフィルタのゲインを基準周期に応じて変
更する為、異なる基準周期でも常に速度ループのゲイン
を一定にできる。
従って、この結果周期制御を速度制御と等価な動作に置
き換えることができ、広範囲に定速制御が可能になる。
き換えることができ、広範囲に定速制御が可能になる。
実施例
以下、本発明の一実施例を第１図を参照して説明する。
なお、上記従来の構成と同−構成手段又は、同一構成部
品は同一番号を付し、その説明を略す。
品は同一番号を付し、その説明を略す。
縮率設定手段９により、基準周期設定手段２の基準周期
とＤＦ３のゲインを設定する。
とＤＦ３のゲインを設定する。
今、前々回と前回のパルス周期を７ ｎ −＋ 、前回
と今回のパルス周期をＴｎとし、それぞれから計算した
速度をυｎ−１．υｎとすると、周期の変動分をΔＴと
して Ｏｎ−１＝ Ｋ ／ Ｔ ｎ−１ ｖｎ＝に／ （Ｔｎ−１＋ΔＴ） で表せる。ただし、Ｋは定数、従って速度の変動分Δυ
は Δｕ＝ｖｎ ｕｎ＋＝ ＫΔＴ ／ Ｔ ２ｎ−＋と
なる。即ち、おおよそ速度変動分は周期変動分をその基
準周期の２乗で除したものに比例する為、周期誤差で速
度制御する為には周期誤差に基準周期の２乗を乗する必
要がある。
と今回のパルス周期をＴｎとし、それぞれから計算した
速度をυｎ−１．υｎとすると、周期の変動分をΔＴと
して Ｏｎ−１＝ Ｋ ／ Ｔ ｎ−１ ｖｎ＝に／ （Ｔｎ−１＋ΔＴ） で表せる。ただし、Ｋは定数、従って速度の変動分Δυ
は Δｕ＝ｖｎ ｕｎ＋＝ ＫΔＴ ／ Ｔ ２ｎ−＋と
なる。即ち、おおよそ速度変動分は周期変動分をその基
準周期の２乗で除したものに比例する為、周期誤差で速
度制御する為には周期誤差に基準周期の２乗を乗する必
要がある。
従って、比例積分ゲインを縮率設定に応じて基準周期の
２乗に比例したものとして可変すればよい。
２乗に比例したものとして可変すればよい。
このＤＦ３のゲイン変更は縮率変更時のみでよいから、
電動機運転中には無関係であり、マイクロコンピュータ
の処理速度に影響を与えないですむ。
電動機運転中には無関係であり、マイクロコンピュータ
の処理速度に影響を与えないですむ。
発明の効果
以上の説明から明らかなように本発明によれば、コスト
を上げることな（、高い運転制御性能を保ちながら、か
つ広範囲の定速制御を得られる効果がある。
を上げることな（、高い運転制御性能を保ちながら、か
つ広範囲の定速制御を得られる効果がある。
第１図は複写機に用いた本発明の実施例のブロック図、
第２図は従来例のブロック図、第３図は動作説明図であ
る。 １・・・・・・インプットキャプチャレジスタ（ＩＣＲ
）、２・・・・・・基準周期設定手段、３・・・・・・
ディジタルフィルタ（ＤＦ）、４・・・・・・ＰＷＭ変
換手段、５・・・・・・スイッチング回路、６・・・・
・・電動機、７・・・・・・パルスジェネレータ、１０
・・・・・・速度演算手段、１１・・・・・基準速度設
定手段。
第２図は従来例のブロック図、第３図は動作説明図であ
る。 １・・・・・・インプットキャプチャレジスタ（ＩＣＲ
）、２・・・・・・基準周期設定手段、３・・・・・・
ディジタルフィルタ（ＤＦ）、４・・・・・・ＰＷＭ変
換手段、５・・・・・・スイッチング回路、６・・・・
・・電動機、７・・・・・・パルスジェネレータ、１０
・・・・・・速度演算手段、１１・・・・・基準速度設
定手段。
Claims (1)
- 電動機に連絡されたパルスジェネレータと、前記パルス
ジェネレータの周期を読み取りラッチするインプットキ
ャプチャレジスタと、外部からの信号でその周期を可変
できる基準周期設定手段と、この基準周期設定手段の出
力周期と前記インプットキャプチャレジスタの出力周期
との差を比例積分するディジタルフィルタと、前記ディ
ジタルフィルタの出力をＰＷＭ波形に変換するＰＷＭ変
換手段と、前記ＰＷＭ変換手段との出力により前記電動
機に印加する電力を制御するスイッチング回路で構成さ
れ、前記ディジタルフィルタのゲインは、前記基準周期
設定手段の出力基準周期の２乗に比例して可変する電動
機の速度制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63334487A JPH02179292A (ja) | 1988-12-28 | 1988-12-28 | 電動機の速度制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63334487A JPH02179292A (ja) | 1988-12-28 | 1988-12-28 | 電動機の速度制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02179292A true JPH02179292A (ja) | 1990-07-12 |
Family
ID=18277947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63334487A Pending JPH02179292A (ja) | 1988-12-28 | 1988-12-28 | 電動機の速度制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02179292A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0393457A (ja) * | 1989-09-04 | 1991-04-18 | Toshiba Corp | 電圧駆動形素子の駆動回路 |
-
1988
- 1988-12-28 JP JP63334487A patent/JPH02179292A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0393457A (ja) * | 1989-09-04 | 1991-04-18 | Toshiba Corp | 電圧駆動形素子の駆動回路 |
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