JPH02181236A - デバッグ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 玖Ｊｄト野 本発明はデバッグ装置に関し、特に情報処理装置のデバ
ッグ処理に関する。

従来技術 従来、命令先取り手段を有する情報処理装置においては
、同じ命令を処理する場合でも前後の命令によって内部
動作が異なる場合がある。

たとえば、処理１７ようとしている命令が特定のレジス
タを用いる場合、先行命令でその特定のレジスタの内容
が書換えられたならば、該命令の処理はその特定のレジ
スタの内容か更新されるまで待たなければならない。

上記のように、同じ命令を処理する場合でも命令の順序
関係などによっては内部動作が異なるため、ソフトウェ
アを用いて命令列の処理を行うことにより得られた出力
と、該命令列の間に出力結果に影響を与えないような命
令［たとえばＮ０Ｐ（ｎｏ　ｏｐｅｒａｔｉｏｎ　１ｎ
ｓｔｒｕｃｔｉｏｎ）ステップなど］を挿入し、その命
令列の処理を行うことにより得られた出力とを比較して
装置のデバッグを行っていた。

このような従来の情報処理装置では、ソフトウェアを用
いて命令列の処理を行うことにより得られた出力と、該
命令列の間に出力結果に影響を与えないような命令を挿
入し、その命令列の処理を行うことにより得られた出力
とを比較して装置のデバッグを行っていたので、その命
令列だけが異常なく動作することが確認されるだけで、
他の多くの命令列の動作を確３．２するためには多くの
ラフ１〜ウエアを作成しなければならないために効率か
悪いという欠点がある。

よな、上記の方法では一般ユーザで使用されるラフ１〜
ウエアがＷ常なく動作することの確認とはならないなめ
、デバッグの効果が低いという欠点がある。

発明の目的 本発明は上記のような＆１．来のものの欠点を除去すべ
くなされたもので、テスト用のソフトウェアを開発する
ことなく、効率よくデバッグを行うことかでき、一般ユ
ー→ノ′て′（中圧ｊされるソフトウェアによって容易
にデバッグを行うことができるデバＶり装置の提１％を
目的とする。

発明の構成 本発明によるデバッグ装置は、命令先取り手段にｔつ先
取りされたイ１ｊ令の処理を行う情報処理装；ξのデハ
ソク装Ｂｙであって、デパックモード時に前記命令の処
理終了に応答１−て＋ｉｉｆ記命令先取り手段に前記命
令の先取りを行わせるよう制クリする手段を有すること
を特徴とする。

夫族ヱ 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の構成を示すブロック図であ
る１図において、命令先取り回路１は信号線１０１を介
して命令先取り指示信号が入力されると、１個の命令を
先取りする。この先取りした命令は信号線１０２を介し
て演算回路２に送出される。

演算回路２は命令先取り口Ｉ￥８１により先取りされた
命令の処理を実行し、該命令の処理が終了すると、信号
線１０３を介してオアゲート３に命令処理終了信号を出
力する。

オアゲート３は演算回路２からの命令処理終了信号と、
インバータ５および信号線１０６．１０７を介して入力
されるモードレジスタ４がらのデバッグモード信号と、
信号線１０５を介して入力される外部デバッグ指示回路
６がらの命令処理開始信号との論理和をとり、信号線１
０１を介して命令先取り回路１に命令先取り指示信号を
出力する。

モードレジスタ４には外部デバッグ指示回路６から信号
線１０４を介してデバッグモードが設定される。

第２図は本発明の一実施例における通常動作時の命令処
理の流れを示す図であり、第３図は本発明の一実施例に
おけるデバッグモード時の命令処理の流れを示す図であ
る。これらの図において、Ｄは命令デコードサイクルを
、Ａは仮想アドレス作成サイクルを、Ｐはベージングサ
イクルを、Ｃはキャッシュ言売出しサイクルを、Ｔはア
ラインサイクルを、Ｅは演算処理サイクルを、Ｗは書込
みサイクルを夫々示している。

また、命令デコードサイクルＤと、仮想アドレス作成サ
イクルＡと、ページングサイクルＰと、キャッシュ読出
しサイクルＣとは夫々命令先取りのサイクルであり、こ
れらのサイクルは命令先取り回路１によって処理される
。

これら第１図〜第３図を用いて本発明の一実施例の動作
について説明する。

まず、通常動作時には、モードレジスタ４にデバッグモ
ードが設定されていないので、オアゲート３にはデバッ
グモード信号として“１″か入力され、オアゲート３か
ら命令先取り回路１には命令先取り指示信号として１″
が連続して出力される。

したがって、命令先取り回路１では命令■〜ＩＶの命令
デコードサイクルＤ、仮想アドレス作成サイクルＡ、ペ
ージングサイクルＰ、キャッシュ読出しサイクルＣの各
処理が夫々行われ、その出力が順次演算回路２に転送さ
れる６ 演算回路２は転送されてきた命令先取り回路１からの出
力により命令１〜ＩＶの演算処理サイクルＥおよび書込
みサイクルＷの処理が実行され、その命令■〜ＩＶの実
行により演算回路２で得られた演算結果が図示せぬメモ
リに格納される。

次に、デバッグを行う場合には、外部デバッグ指示回路
６からモードレジスタ４にデバッグモードとして“１″
がセットされ、外部デバッグ指示回路６からオアゲート
３に１サイクルだけ命令開始信号として“１パが出力さ
れる。

これにより、オアゲート３から命令先取り回路１に命令
先取り指示信号として°′１″が出力される。

命令先取り回路１では命令先取り指示信号が入力される
と、１個の命令１の先取り処理を行う。

すなわち、命令先取り回路１はこの命令１の命令デコー
ドサイクルＤ、仮想アドレス作成サイクルＡ、ページン
グサイクルＰ、キャッシュ読出しサイクルＣの各処理を
行い、演算回路２にその出力を転送する。

演算回路２では転送されてきた命令先取り回路１からの
出力により命令Ｔの演算処理サイクルＥおよび書込みサ
イクルＷの処理が実行され、この命令■の処理が終了す
ると、演算回路２からオアゲート３に命令処理終了信号
として“１″が１サイクルだけ出力される。

オアゲート３では演算回路２からの命令処理終了信号が
入力されると、命令先取り回路１に命令先取り指示信号
として“１″を１サイクルだけ出力する。

これにより、命令先取り回路１では上述の処理と同様に
次の命令■の先取りが行われ、命令■の命令デコードサ
イクルＤ、仮想アドレス作成サイクルＡ、ベージングサ
イクルＰ、キャッシュ読出しサイクルＣの各処理が行わ
れ、演算回路２にその出力が転送される。

以下同様に、演算回路２で命令■の処理が終了すると、
演算回路２からオアゲート３に命令処理終了信号として
“１パが１サイクルだけ出力され、命令先取り回路１に
おいて次の命令■の先取りが行われる。

上述のように、外部デバッグ指示回路６によりモードレ
ジスタ４にデバッグモードが設定され、命令開始信号が
オアゲート３に出力されると、これ以降演算回路２で命
令■、■の処理が終了する毎に、命令先取り回路１で次
の命令■、■が順次−命令ずつ先取りされていく。

よって、このとき演算回路２において得られた演算結果
を、通常動作時に演算回路２で得られ、メモリに格納さ
れている演算結果と比較することにより、装置のデバッ
グをテスト用のソフトウェアを開発することなく、効率
よくデバッグを行うことができる。

また、デバッグモード時には一命令の処理が終了する毎
に命令先取りを行わせるので、一般ユーザで使用される
ソフトウェアを用いてデバッグを行うことも容易である
。

このように、デバッグモード時に演算回路２で一命令の
処理が終了する毎に、命令先取り回路１に１個の命令の
先取りを行わせるようにすることによって、通常動作時
の処理結果とデバッグモード時の処理結果とを容易に比
較することができるので、テスト用のソフトウェアを開
発することなく、効率よくデバッグを行うことができ、
一般ユーザで使用されるソフトウェアによって容易にデ
バッグを行うことができる。

発明の詳細 な説明したように本発明によれば、デバッグモード時に
命令の処理終了に応答して命令の先取りを行わせるよう
にすることによって、テスト用のソフトウェアを開発す
ることなく、効率よくデバッグを行うことができ、一般
ユーザで使用されるソフトウェアによって容易にデバッ
グを行うことができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は本発明の一実施例における通常動作時の命令処理
の流れを示す図、第３図は本発明の一実施例におけるデ
バッグモード時の命令処理の流れを示す図である。 主要部分の符号の説明 ■・・・・・・命令先取り回路 ２・・・・・・演算回路 ３・・・・・・オアゲート ４・・・・・・モードレジスタ ６・・・・・・外部デバッグ指示回路

Claims (1)

【特許請求の範囲】
1. （１）命令先取り手段により先取りされた命令の処理を
   行う情報処理装置のデバッグ装置であって、デバッグモ
   ード時に前記命令の処理終了に応答して前記命令先取り
   手段に前記命令の先取りを行わせるよう制御する手段を
   有することを特徴とするデバッグ装置。