JPH117309A - プログラマブルコントローラ - Google Patents

Abstract

(57)【要約】 【課題】 外部から現在実行中のプログラムのアドレス
を正確に把握することができるようにする。 【解決手段】 内部処理として所定段数のパイプライン
処理をする演算手段と、パイプラインの各段に対応して
設けられたアドレスレジスタを含み、パイプライン処理
に対応した制御信号を生成して、アドレスレジスタにパ
イプライン処理される命令のアドレスを格納する制御手
段とを備え、アドレスレジスタには少なくとも現在実行
中の命令のアドレスを格納する。これよって外部のＣＰ
Ｕ等から現在実行中の命令を把握することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はプログラマブルコン
トローラ、特にパイプライン処理される命令のアドレス
に関するものである。

【０００２】

【従来の技術】従来からプログラマブルコントローラに
もパイプライン構造を用いたものがある。通常、パイプ
ライン構造による命令実行は１サイクルで１命令を実行
するのが基本であるが、１つ１つの命令が複雑な動作を
するときにはその実行に何サイクルも必要になる場合が
あり、その場合にはその分パイプラインの一部を一時停
止させる必要があり、結果としてパイプラインの乱れが
大きくなる（なお、分岐によるパイプラインの乱れは、
パイプライン構造を用いた大抵の命令実行ユニットで発
生するが、その場合にはパイプラインの一時停止は必要
ない。）。

【０００３】

【発明が解決しようとする課題】ところが、パイプライ
ンがどんなに乱れても、外部ＣＰＵはそのパイプライン
動作を正確に把握できなければならない。その理由は少
なくとも２つ挙げられる。 ａ）プログラマブルコントローラには割り込み機能があ
るが、それは外部から何らかの割り込みがプログラマブ
ルコントローラに送られた場合に、プログラマブルコン
トローラはその実行しているプログラムを即座に中断
し、割り込みプログラムを実行するというものである。
ところが、割り込みプログラムの実行が終われば、中断
していたプログラムの実行を再開しなければならず、そ
のためには外部ＣＰＵが実行中のアドレスを正確に把握
する必要がある。 ｂ）プログラマブルコントローラの機能の一つとしてデ
バック機能があり、これは作業者の指示によって命令を
一つずつ実行していくというものである。この機能を実
現するためには外部ＣＰＵが実行中のアドレスを正確に
把握して作業者にフィードバックする必要がある。しか
しながら、従来のプログラマブルコントローラにおいて
は、パイプラインが乱れると、外部ＣＰＵがパイプライ
ンの動作を正確に把握することができなかったので支障
をきたしていた。

【０００４】本発明は、このような問題点を解決するた
めになされたものであり、外部ＣＰＵからパイプライン
動作を正確に把握できるようにしたプログラマブルコン
トローラを提供することを目的とする。

【０００５】

【課題を解決するための手段】本発明に係るプログラマ
ブルコントローラは、内部処理として所定段数のパイプ
ライン処理をする演算手段と、パイプラインの各段に対
応して設けられたアドレスレジスタを含み、パイプライ
ン処理に対応した制御信号を生成して、アドレスレジス
タにパイプライン処理される命令のアドレスを格納する
制御手段とを備え、アドレスレジスタには少なくとも現
在実行中の命令のアドレスを格納する。これよって外部
のＣＰＵ等から現在実行中の命令を把握することができ
る。

【０００６】

【発明の実施の形態】図１は本発明の一実施形態に係る
プログラマブルコントローラのゲートアレイの構成を示
すブロック図である。図１において、１０はゲートアレ
イ、１１〜１９はそれぞれこのゲートアレイ１０に含ま
れる機能ブロックである。１１はＣＰＵインターフェー
スブロックであり、これはゲートアレイ１０と外部ＣＰ
Ｕ３１，３２とのインターフェースを行うものである。
１２はトラップ回路ブロックであり、これはＵＭ（ユー
ザメモリ）アドレスに対するトラップを行う。１３はＵ
Ｍメモリインターフェースブロックであり、これはＵＭ
メモリ４１とユーザープログラムのやり取りを行う。１
４はＭＭメモリインターフェースブロックであり、これ
はＭＭメモリ４２とマイクロコードのやり取りを行う。
１５はＶＭメモリインターフェースブロックであり、こ
れはＶＭメモリ４３とステータスやデータのやり取りを
行う。１６は命令デコードブロックであり、これは命令
語の解析を行い、その解析結果に対応したマイクロコー
ドのアドレスを生成する。１７は命令実行ブロックであ
り、これはマイクロコードに基づいて命令を実行する。
１８は演算回路ブロックであり、これは演算処理を行
う。１９はコントロールブロックであり、これはゲート
アレイ１０の全体を制御するものであり、ＵＭＡレジス
タ１〜ＵＭＡレジスタ４を内蔵している。このＵＭＡレ
ジスタ１〜ＵＭＡレジスタ４には各パイプラインにおい
て実行されているプログラムのアドレスが保存される。

【０００７】図２は図１のゲートアレイ１０のパイプラ
イン処理のサイクルについての説明図である。図示のよ
うに、サイクル１ではＵＭメモリインターフェースブロ
ック１３によりＵＭメモリ４１から命令語の読込を行
い、サイクル２ではその命令語を命令デコードブロック
１６にてデコードし、サイクル３ではＭＭメモリインタ
ーフェースブロック１４によりＭＭメモリ４２からその
デコードされた命令語に対応したマイクロコードの読込
を行い、サイクル４では命令実行ブロック１７にてその
マイクロコードに基づいた命令を実行する。

【０００８】図３はパイプライン処理による命令実行の
例を示した説明図である。図示の例においては、１サイ
クルで命令の実行が完了している。

【０００９】図４はパイプライン処理による命令実行の
他の例を示した説明図である。図示の例においては、３
サイクルで命令の実行が完了しており、命令の実行が完
了するまで、第１段目及び第２段目のパイプラインを待
機（ＷＡＩＴ）させて、第３段目及び第４段目のパイプ
ラインのみを動作させている。

【００１０】図５はパイプライン処理による命令実行の
更に他の例を示した説明図である。図示の例において
は、ＣＡＬＬ命令等の実行によってユーザープログラム
内で分岐処理が発生しており、この場合には、第１段目
と第２段目のパイプラインを、第３段目と第４段目とは
独立させるとともに、各々を別々に動作させる。即ち、
第１段目の待機（ＷＡＩＴ）と第２段目の待機（ＷＡＩ
Ｔ）とを順番に解除している。

【００１１】図６はコントロールブロック１９における
パイプラインの状態を規定した動作状態を示した説明図
である。ゲートアレイ１０の安定動作を確保するため
に、回路全体の動作状態を予め規定しておく必要があ
り、本実施形態ではコントロールブロック１９において
パイプラインの状態を基準にして５つの動作状態を規定
している。ＣＰＵモード、命令実行モード１、命令実行
モード２、命令実行モード３及び命令実行モード４、と
いう５つのモードが規定されている。ＣＰＵモードは電
源投入及び命令実行モード４におけるブレーク命令又は
ＥＮＤ命令によって開始し、命令実行モード１は外部Ｃ
ＰＵ３１，３２からのプログラム実行開始指令によって
開始するものであり、第１段目のパイプラインが使用さ
れる。命令実行モード２〜命令実行モード４はそれぞれ
前段のモードが終了するとその処理が開始する。命令実
行モード２は第１段目及び第２段目のパイプラインが使
用され、命令実行モード３は第１段目〜第３段目ののパ
イプラインが使用される。命令実行モード４は第１段目
〜第４段目のパイプラインが使用され、ブレーク命令又
はＥＮＤ命令が現れるまで命令実行モード４が継続され
る。

【００１２】図１のコントロールブロック１９に内蔵さ
れたＵＭＡレジスタ１〜４には次のアドレスが保存され
る。 ＵＭＡレジスタ１：現在実行中又は実行したアドレス
（ＣＰＵモード時）を保存する。 ＵＭＡレジスタ２：次に実行するアドレスを保存する。 ＵＭＡレジスタ３：次の次に実行するアドレスを保存す
る。 ＵＭＡレジスタ４：ＵＭメモリ４１からリード中のアド
レスを保存する。

【００１３】表１はＵＭＡレジスタ１〜４に保存される
データ（アドレス）とコントロール信号との関連を示し
た表である。

【００１４】

【表１】

【００１５】表１のコントロール信号はそれぞれ次のよ
うな状態においてＯＮになる。 ＧＣＳＴ１ ：状態が命令実行モード１の時にＯＮ ＧＣＳＴ２ ：状態が命令実行モード２の時にＯＮ ＧＣＳＴ３ ：状態が命令実行モード３の時にＯＮ ＭＤＧＣＣＥ ：１つの命令語の処理が終わった時にＯ
Ｎ ＭＤＧＣＳＦＴ：マイクロコードによるレジスタシフト
指示があったときＯＮ ＭＤＧＣＥＮＤ：ＥＮＤ命令を実行したときにＯＮ

【００１６】次に、上述のコントロール信号、パイプラ
イン処理及びＵＭＡレジスタのアドレスの関係について
説明する。ここで、命令語１のアドレスはＡ、命令語２
のアドレスはＢ、命令語３のアドレスはＣ、命令語４の
アドレスはＤ、命令語５のアドレスはＥ、命令語６のア
ドレスはＦ、命令語７のアドレスはＧ、命令語８のアド
レスはＨ、命令語９のアドレスはＩであるものとする。

【００１７】図７は図３のパイプライン処理に対応した
ＵＭＡレジスタのアドレスの遷移状態を示した図であ
り、ここでは１サイクル毎に命令が完了する場合につい
て図示されている。サイクル１においては、命令語１の
読み込みを行うので、ＵＭメモリ４１から命令語１を読
み出すためのアドレス「Ａ」が、ＵＭＡレジスタ４に書
き込まれる。このサイクル１は命令実行モード１である
ことから、サイクル１が終了する時点（：正確には終了
する時点より若干手前のタイミングである。このことは
後述の場合も同様である。）でＧＣＳＴ１がＯＮとな
り、ＵＭＡレジスタ２に可能されているデータ（アドレ
ス）がＵＭＡレジスタ１，３に書き込まれる。なお、Ｕ
ＭＡレジスタ２には、この例では、初期状態において
「Ａ」が保存されており、従って、ＵＭＡレジスタ１〜
３には「Ａ」が書き込まれることとなる。また、ＵＭＡ
レジスタ４には次の命令語２を読み出すためのアドレス
「Ｂ」が書き込まれる。

【００１８】次に、サイクル２においては、命令語２の
読み込みと命令語１のデコードがなされる。サイクル２
は命令実行モード２であるから、その終了の時点でＧＣ
ＳＴ２がＯＮとなり、ＵＭＡレジスタ４の内容をＵＭＡ
レジスタ３に書き込み、同様にして、ＵＭＡレジスタ３
→ＵＭＡレジスタ２、ＵＭＡレジスタ２→ＵＭＡレジス
タ１、というようにＵＭＡレジスタ４〜１に保存されて
いるアドレスを同時にシフトする。そして、サイクル３
は命令実行モード３であるから、その終了時点において
ＧＣＳＴ３がＯＮとなり、同様にして、ＵＭＡレジスタ
４〜１に格納されているアドレスを同時にシフトする。
また、サイクル４においては命令語１の処理が終了する
ことことから、その終了の時点でＭＤＧＣＣＥがＯＮと
なり、上記の場合と同様にして、ＵＭＡレジスタ４〜１
に格納されているアドレスを同時に順次する。よって、
サイクル５におけるＵＭＡレジスタ４〜ＵＭＡレジスタ
１のアドレスはそれぞれ図７に示されるように、
「Ｅ」、「Ｄ」、「Ｃ」、「Ｂ」となる。サイクル５に
おいても、この例においては命令語２の処理が終了する
のでサイクル５の終了時点においてＭＤＧＣＣＥがＯＮ
となり、ＵＭＡレジスタ４〜１に格納されているアドレ
スが同時にシフトして書き換えられる。

【００１９】図８は図４のパイプライン処理に対応した
ＵＭＡレジスタのアドレスの遷移状態を示した図であ
り、ここでは３サイクルで命令が完了する場合について
図示されている。サイクル１〜サイクル３までは図７の
場合と同じであるが、この例ではサイクル４において命
令が完了せず、サイクル６において命令が完了するの
で、サイクル４〜６の間はＵＭＡレジスタ４〜１は同一
内容のアドレスを保持することになる。そして、サイク
ル６の終了時点においてＭＤＧＣＣＥがＯＮとなり、Ｕ
ＭＡレジスタ４〜１に格納されているアドレスが同時に
シフトして書き換えられる。

【００２０】図９は図５のパイプライン処理に対応した
ＵＭＡレジスタのアドレスの遷移状態を示した図であ
り、ここでは命令実行中に分岐処理が発生した場合につ
いて図示されている。分岐処理が発生して命令語６を読
み込んだサイクル５及び次のサイクル６の終了時点にお
いてそれぞれＭＤＧＣＳＨＴをＯＮにし、ＵＭＡレジス
タ１の内容はそのままに維持され、それ以外のＵＭＡレ
ジスタ４〜２についてはその内容が同時にシフトされて
書き換えられる。

【００２１】以上の図７〜図９から明らかなように、コ
ントロール信号ＧＣＳＴ１〜３、ＭＤＧＣＣＥ、ＭＤＧ
ＣＳＦＴ及びＭＤＧＣＥＮＤに基づいてＵＭＡレジスタ
のアドレスの内容を制御することにより、ＵＭＡレジス
タ１には実行中の命令語（又は実行された命令語（ＣＰ
Ｕモード時））のアドレスが書き込まれ、ＵＭＡレジス
タ２には次に実行する命令語のアドレスが書き込まれる
ことになる。従って、図１のＣＰＵ３１，３２はＵＭＡ
レジスタ１，２の内容（アドレス）を参照することで、
現在実行中の命令（又は実行された命令語）及び次に実
行する命令を把握することが可能になっている。

【００２２】

【発明の効果】以上のように本発明によれば、パイプラ
イン処理をする演算手段と、パイプラインの各段に対応
して設けられたアドレスレジスタを含み、パイプライン
処理に対応した制御信号を生成して、アドレスレジスタ
にパイプライン処理される命令のアドレスを格納する制
御手段とを備え、アドレスレジスタには少なくとも現在
実行中の命令のアドレスを格納するようにしたので、外
部から現在実行中の命令語のアドレスを正確に把握する
ことができ、従って、その命令の内容を把握することが
できる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係るプログラマブルコン
トローラのゲートアレイの構成を示すブロック図であ
る。

【図２】図１のゲートアレイのパイプライン処理のサイ
クルについての説明図である。

【図３】パイプライン処理による命令実行の例を示した
説明図である。

【図４】パイプライン処理による命令実行の他の例を示
した説明図である。

【図５】パイプライン処理による命令実行の更に他の例
を示した説明図である。

【図６】図１のコントロールブロックにおけるパイプラ
インの状態を規定した動作状態を示した説明図である。

【図７】図３のパイプライン処理に対応したＵＭＡレジ
スタのアドレスの遷移状態を示した図である。

【図８】図４のパイプライン処理に対応したＵＭＡレジ
スタのアドレスの遷移状態を示した図である。

【図９】図５のパイプライン処理に対応したＵＭＡレジ
スタのアドレスの遷移状態を示した図である。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 内部処理として所定段数のパイプライン
   処理をする演算手段と、前記パイプラインの各段に対応
   して設けられたアドレスレジスタを含み、前記パイプラ
   イン処理に対応した制御信号を生成して、前記アドレス
   レジスタにパイプライン処理される命令のアドレスを格
   納する制御手段とを備え、前記アドレスレジスタには少
   なくとも現在実行中の命令のアドレスを格納することを
   特徴とするプログラマブルコントローラ。