JPH02181536A

JPH02181536A - ネットワークからの直列に受信される信号をデコードするための装置

Info

Publication number: JPH02181536A
Application number: JP1289825A
Authority: JP
Inventors: Kadiresan Annamalai; カディレーサン・アンナマライ
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1988-11-07
Filing date: 1989-11-07
Publication date: 1990-07-16
Anticipated expiration: 2012-02-05
Also published as: DE68920703T2; US4890304A; EP0368537A3; DE68920703D1; ATE117484T1; EP0368537B1; EP0368537A2; JP2578668B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】発明の分野この発明はディジタルデータの直列伝送に関し、特に、
ローカルエリアネットワークで受取られる直列データの
バイトの同期化に関する。

発明の背景ローカルエリアネットワークでは、ノードがネットワー
クを結合するとき、それが受取る第１の信号の流れは接
続管理シンボルである。シンボルは、それらが信号の流
れの１つのバイトの範囲内でのそれらの整列を考慮する
ことなく、ノードのエンコーダ／デコーダ（ＥＮＤＥＣ
）によりデコードされ得るように特に選ばれる。標準の
５−ビット／４−ビットＥＮＤＥＣにおいて、接続管理
シンボルの開始は、「バイト」の範囲内の１０個のビッ
トのうちのどの１つにおいてでもあり得る。

これらの接続管理シンボルをデコードすることは、それ
らの選ばれた性質のためこの整列を考慮することなく進
む。しかしながら、１度これらのシンボルが処理される
と、これらのシンボルに続くデータパケットをデコード
することは、それらの「バイト」が整列されることを必
要とする。

典型的に、必要とされる整列はｒＪＫＪ記号の対と呼ば
れるパケット区切りの検出により準備された。この手続
のもとで、ｒＪＫＪ記号の対のすぐ近くを先行するプリ
アンプル「バイト」は、デコードされたバイトであると
、誤って解釈され得た。

また、弾力性のあるバッファが典型的なＥＮＤＥＣで使
われる態様のため、弾力性のあるバッファはｒＪＫＪ区
切りの検出で中心に置かれる。その時間の間、バイト流
れの中の数個のビットがローカルのステーションの上流
の間のクロック差を補償するために落され、または加え
られ、プリアンプルの中の非整数の数のバイトを結果と
して生じる。

トークンリングファイバ分散型データインターフェイス
（ＦＤＤＩ）ネットワークについて、物理的層は、フレ
ームビットのどんな削除、または修正もなしに、入来の
データ流れをたしかにデコードしなければならない。ま
た、パケットの前に最小の数のプリアンプルを確実にす
るように、受信機はクロック差の補償のためにＩＤＬＥ
のただ少しのビットしか削除するのを可能にされない。

ＦＤＤＩの物理的層は、エンコーダ／デコーダ（ＥＮＤ
ＥＣ）および光フアイバトランシーバの組合わせにより
実施される。エンコーダは、繰返しフィルタ、４　Ｂ１
５　Ｂのコード化、並列から直列に変換、およびノンリ
ターン・ツー・ゼロ（ＮＲＺ）からノンリターン・ツー
・ゼロ反転（ＮＲＺｌ）コード変換を行なう。デコーダ
は、ＮＲＺｌからＮＲＺ変換、クロック回復、直列から
並列に変換、バイト整列、５Ｂ／４Ｂ符号変換、弾性バ
ッファ機能およびライン状態デコードを行なう。

ＥＮＤＥＣは、ＥＮＤＥＣチップおよびＥＮＤＥＣデー
タ分離器と呼ばれる２チツプの組によってシリコンで実
施される。ＥＮＤＥＣチップはエンコーダ、制御および
状態機能、およびすべてのデコーダ機能、およびライン
状態検出機能を行なう。ＥＮＤＥＣデータ分離器はクロ
ックの回復を行ない、受取られたデータからのデータの
時間を再び定める。ＦＤＤＩシステムにおいて、トーク
ンリングとして位置する複数個のＥＮＤＥＣがあるであ
ろう。そのようなシステムにおいて、ＥＮＤＥＣの各々
はそれら自体のクロック周波数を何する。たとえば、Ｆ
ＤＤＩ標阜は、ＥＮＤＥＣのクロック周波数が１２５Ｍ
Ｈｚ＋／−６．２５ＫＨｚのレンジにあることを必要と
する。この１２゜５ＫＨｚレンジは、もし受信ＥＮＤＥ
Ｃにより受取られる情報が伝送される情報の周波数と同
期化されないのであれば、伝送されている、または受取
られている情報に著しく影響を及ぼすかもしれない。

典型的に、この同期化は受信ＥＮＤＥＣにより情報のＩ
ＤＬＥビットを削除することにより、または加えること
により達せられる。このアプローチでの問題は、ビット
か入来の信号から削除されるとき、もし入来の信号に十
分なＩＤＬＥビットがなければ、実際のデータが削除さ
れるであろうという可能性があることである。したがっ
て、ビットを削除することにより、情報が正確でないか
もしれないというかなりの偶然がある。

したがって、必要とされるものは、データ情報のクロッ
ク周波数が正確であるような、ＦＤＤＩシステムにおけ
るトークシリングネットワークの中の情報を転送するた
めのシステムである。ＥＮＤＥＣチップ・＼の入来のデ
ータ情報が、どんな情報のビットも削除することなく同
期化されるシステムを提供することもまた必要である。

この発明はそのようなＥＮＤＥＣを提（」（する。

発明の概要ＥＮＤＥＣ受信機と関連したディジタル信号をデコード
するためのり備をされた方法および装置から構される装
置はディジタル信号から回復されたクロック信号を発生
し、かつｐめ定められた符号に従ってディジタル信号を
変換するための手段を含む。装置はまたパケット区切り
の開始と整列された同期信号を発生するための手段を含
む。

同期信号発生手段に結合されるのは、予め定められた周
期の間に区切りの検出に応答する同期信号を調整するた
めの手段である。デコードし、かつ発生する手段は同期
信号および変換された直列ディジタル信号に応答しデコ
ードされたビット信号を提（３（する。

この発明を介して、どんな情報もＥＮＤＥＣ受信機から
削除されない。よって、この発明の装置および方法は既
知の技術に優る著しく有利な点を持つ。

詳細な説明この発明はエンコーダ／デコーダの新しい受信機部分を
含む。次の説明は当業者がこの発明を利用するのを可能
にするために提示され、特定の応用およびその要求の状
況において提供される。その実施例に対する種々の修正
はその技術で通常の技能を持つものに非常に明白であろ
うし、ここに規定される一般的な原理は、この発明の精
神および範囲から逸脱することなく、他の実施例および
応用に適用され得る。したがって、この発明は図示され
る実施例に制限されると意図されるのではなく、ここに
開示される原理および特徴に調和する最も広い範囲に適
合されるべきである。

第１図に図示されない制御エレメントが、第１図に図示
される種々のエレメントに制御信号を供給する。そのよ
うな制御エレメントの設計および実現化例は当業者によ
く知られ、よって、ここで記述されない。直列データ（
Ｒｘ）は、クロック回復、およびノンリターン・ツー・
ゼロ・インバート・オン・ワン（ＮＲＺＩ）からノンリ
ターン・ツー・ゼロ（ＮＲＺ）変換を行なうＥＮＤＥＣ
データ分離器５０と呼ばれるクロック回復ブロックによ
り信号ライン３０で受取られる。ブロック５０は受信機
クロック信号（ＣＲｘ）およびライン３０で受取られた
直列データの変換されたＮＲＺのものを発生する。

ＣＲｘ信号およびＮ　ＲＺ　（Ｈ号１ｉＥＮＤＥｃ（７
）受信部分の直列から並列へのシフトレジスタ５２へ伝
えられる。シフトレジスタ５２はライン３０で直列的に
受取られる１０個のビットに対応する１０ビット並列ｒ
バイト」をそこから発生する。データの１０ビツト「バ
イト」はマルチプレクサ（ＭＵＸ）５４へ、第１の入力
端子の組へ並列に転送される。ＭＵＸ５４はまたｒＪＫ
Ｊ区切り記号のコードを第２の入力端子の組で並列に受
取る。

ＭＵＸ５４はまた同期化変更論理６０から制御信号（Ｓ
　Ｅ　Ｌ）を受取り、それは１０ビツトデータ「バイト
」を表わす１０個の信号か、または「ＪＫ」記号がＭＵ
Ｘ５４０１０個の出力端子の組で発生されるようにする
。

目下シフトレジスタ５２へ印加されるＮＲＺ信号（ＮＲ
ＺＬ）の補数化したものとともに、シフトレジスタ５２
により発生される１０ビツトデータバイトがルック幸ア
ヘッド論理ブロック５６に伝えられる。ルック・アヘッ
ド論理ブロック５６はそこから２つの論理信号を発生し
、それは１つのビット位置だけシフトさ′れる、ＪＫ記
号を表わすコード化ビットのパターンがシフトレジスタ
５２の中に存在するときハイにセットされるＪＫＩ信号
である。ＪＫ２信号は、２つのビット位置だけシフトさ
れる、ＪＫパターンがシフトレジスタ５２の中に存在す
るときハイに発生される。

バイト同期化（ＢＹＴＥ　　５ＹＮＣ）ブロック５８は
ルック・アヘッド論理ブロック５６により発生されるＪ
ＫＩ信号を受取る。ＢＹＴＥ　　５ＹＮＣブロツク５８
はライン３０で受取られる直列データの１０個のビット
ごとに１度バイト整列信号ＪＫ　　５ＹＮＣを発生する
。ＢＹＴＥ　　５ＹＮＣブロツク５８は、そのＪＫ　　
５ＹＮＣ信号の発生を１ビツトルツク・アヘッド信号Ｊ
ＫＩの受取りと同期化する。

同期化変更論理（ＳＹＮＣＭＯＤＩ　ＦＹ　　ＬＯＧ　
Ｉ　Ｃ）ブロック６０はＢＹＴＥ　　５ＹＮＣ５８によ
り発生されるＪＫ　　５ＹＮＣ信号およびＬｏｏＫＡＨ
ＥＡＤ　　ＬＯＣ；ＩＣ５６により発生されるＪＫＩお
よびＪＫ２信号を受取る。ＳＹＮＣＭＯＤＩＦＹ　　Ｌ
ＯＧＩＣブロック６０はまたブロック５０により発生さ
れるＣＲｘタイミング信号を受取る。５ＹＮＣＭＯＤＩ
ＦＹ　　ＬＯＧＩＣブロック６０は同期化（ＳＹＮＣ）
信号を発生し、それはＤＥＣＯＤＥブロック６２へ伝え
られる。ＭＵＸ５４の出力で発生されるように選択され
た１０ビツト「バイト」は、５ＹＮＣ信号により同期化
される、ＤＥＣＯＤＥブロック６２へ並列に伝えられる
。ＪＫ　　５ＹＮＣが発生されると同時にＪＫＩがハイ
であるときにはいつでも、新しいＪＫ記号が、前のバイ
ト整列信号ＪＫ　　５ＹＮＣが発生されて１ビット周期
後に、シフトレジスタ５２の中に存在する。もう１つの
５ＹＮＣ信号が２ビツトカウント、すなわち、この最も
最近のＪＫ−３ＹＮＣから、２ＣＲｘ信号だけ遅延され
て、５ＹＮＣＭＯＤＩＦＹ　　ＬＯＧＩＣ６０により発
生される。

５ＹＮＣＭＯＤＩＦＹ　　ＬＯＧＩＣ６０は、この新し
い５ＹＮＣが発生されるそれらの度の間、ＭＵＸ５４に
より受取られる第１のレベルのＳＥＬ信号を発生する。

この第１のレベルのＳＥＬは、ＤＥＣＯＤＥ６２へ伝え
られる、ＭＵＸ５４の入力端子の第２の組に印加される
ような、Ｊ　Ｋ記号を表わす信号をＭＵＸ５４が選択す
るようにする。

すべての他の度には、５ＹＮＣＭＯＤＩＦＹＬＯＧＩＣ
６０は第２のレベルのＳＥＬ信号を発生し、それはＤＥ
ＣＯＤＥ６２へ伝えられる、ＭＵＸ５４の入力端子の第
１の組に印加されるような、並列のデータを表わす信号
をＭ　Ｕ　Ｘ　’５４が選択するようにする。

ＪＫ２がハイであるときはいつでも、新しいＪＫ記号が
、前のバイト整列信号ＪＫ　　５ＹＮＣが発生された２
ビット回数後にシフトレジスタ５２の中に存在する。新
しいＪ　Ｋ　　Ｓ　Ｙ　Ｎ　Ｃ信号は１ビツトカウント
遅延され、すなわち、前のＪＫＳＹＮＣから３つのＣＲ
ｘ信号たけ遅延され、それから５ＹＮＣＭＯＤＩＦＹ　
　ＬＯＧＩＣ６０はＤＥＣＯＤＥ６２に５ＹＮＣ信号を
発生する。

前述のパラグラフに記述されるように、第１のレベルの
ＳＥＬは同様に発生され、この新しい５ＹＮＣ信号が発
生されるときはいっでもＪ　Ｋ記号の対を表わす信号が
ＤＥＣＯＤＥ６２に伝えられるようにする。

５ＹＮＣＭＯＤＩＦＹ　　ＬＯＧＩＣブロック６０はま
たＷＲＩＴＥ信号を発生し、それは先入れ先出しＣＦＩ
ＦＯ）バッファ６４に伝えられる。

受取られた記号はＤＥＣＯＤＥ６２により並列にデコー
ドされ、ＷＲＩＴＥ信号により同期化される、Ｆ　Ｉ　
ＦＯ６４に並列に転送される。ＳＹＮＣＭＯＤＩＦＹ　
　ＬＯＧＩＣブロック６０は５ＹＮＣ信号の発生から３
つのＣＲｘ時間周期だけ遅延されるＷＲＩＴＥ信号を発
生し、信号安定化およびデコードすることが進むのを可
能にする。

５ＹＮＣレジスタ６８はＦＩＦＯ６４から情報を受取る
。この情報は５ＹＮＣおよび保持論理７６に伝えられ、
それは５ＹＮＣレジスタ６８へのバイトクロツタ信号７
２に応答するＦＩＦＯバッファ６４からデータを読出す
のに使用される。レジスタ７０は、第１のクロック信号
７２から１つのビット遅延される第２のバイトクロック
信号７４により５ＹＮＣレジスタ６８からの情報におい
てクロツタ動作する。レジスタ７０からの並列の情報は
その後、受取られた情報を解釈する媒体アクセス制御層
（図示されない）に供給される。

ここで第２図に関して、ＬＯＯＫＡＨＥＡＤＬＯＧ　Ｉ
　Ｃブロック５６の論理図が提供される。

シフトレジスタ５２により並列に発生される１０個の信
号はその上にＡ＜９．、Ｏ＞とじて示され、最上位のビ
ットＡく９〉から最下位のビットＡくＯ〉まで配列され
る。Ａく９〉、Ａく８〉、Ａく７〉、Ａく４〉、Ａく３
〉およびＡく０〉の補数化した値がまた′＠２図でそれ
ぞれＡＬ＜９＞、Ａしく８〉、ＡＬ＜７＞、ＡＬ＜４＞
、ＡＬ＜３＞およびＡＬ＜Ｏ＞で示される。ＮＲＺＬは
また第３図で図示され、レジスタ５２の直列の入力に目
ド印加される直列の信号ＮＲＺの補数化した値である。

ＯＲゲート１００はＡＬ＜８＞、Ａく６〉およびＡく５
〉を受取る。ＯＲアゲ−−１０２はＡ＜２〉およびＡく
１〉と同じ＜ＯＲゲート１００により発生される信号を
受取る。ＯＲゲート１０２により発生される信号はＮＯ
Ｒゲート１０４の第１の入力へ、およびＮＯＲゲート１
０６の第１の入力へ伝えられる。ＮＯＲゲート１０４は
また第２の入力でＯＲゲート１０８により発生される信
号を受取り、それは次々とＡＬ＜９＞、Ａく７〉および
ＡＬ＜４＞を受取る。ＮＯＲゲート１０４は第３の入力
でＯＲゲート１１０により発生される信号を受取り、そ
れは次々とＡく３〉およびＡしく０〉を受取る。ＮＯＲ
ゲート１０６は第２の入力でＯＲゲート１１２により発
生される信号を受取り、それは次々とＡＬ＜７＞、Ａく
４〉およびＡＬ＜３＞を受取る。ＮＯＲゲート１０６は
第３の人力でＯＲゲート１１４により発生される信号を
受取り、それはＡく０〉およびＮＲＺＬを受取る。ＮＯ
Ｒゲート１０４および１０６はそれぞれＪ　Ｋ　１信号
およびＪＫ２信号を発生する。

ここで第３図に関連して、５ＹＮＣＭＯＤＩＦＹ　　Ｌ
ＯＧＩＣブロック６０（第１図）の論理図が提供される
。ＬＯＯＫＡＨＥＡＤ　　ＬＯＧＩＣ５６（第１図）に
より発生されるＪＫｌおよびＪＫ２信号はＯＲゲート１
２０へ印加され、それによって発生される信号はＡＮＤ
ゲート１２２の第１の入力へ印加される。ＪＫ　　５Ｙ
ＮＣ信号はＡＮＤゲート１２２の第２の入力へ、および
ＯＲゲート１２４の第１の入力へ印加される。ＡＮＤゲ
ート１２２により発生される信号は直列的に結合される
遅延型（Ｄ）フリップフロップ１２６．１２８および１
３０を含む３段階遅延の第１の段階に印加される。

フリップフロップ１２０はクロック人力でＣＲｘクロッ
クを受取り、各段階のＱ出力は次の段階のＤ人力へ接続
され、第３の段階フリップ７０ツブ１３０のＱ出力で発
生される信号はＳＥＬ信号である。この信号はまたＯＲ
ゲート１２４の第２の入力へ伝えられる。リセット信号
は直列結合されたフリップフロップ１２６−１２０に印
加され、初期の電力アップの間にフリップ７０ツブをリ
セットする。ＯＲゲート１２４により発生される信号は
５ＹＮＣ信号である。この信号はまた、直列的に結合さ
れる遅延型（Ｄ）フリップフロップ１３２．１３４およ
び１３６を含む３段階遅延書込の第１の段階へ伝えられ
る。フリップフロップ１３２．１３４および１３６は、
フリップフロップ１２６．１２８および１３０のように
お互いに接続される。第３の段階フリップフロップ１３
６のＱ出力で発生される信号はＷＲＩＴＥ信号である。

この発明のバイト同期装置の動作は第４図への参照によ
り最もよく理解され、それは第１図に関連して上に記述
される信号の波形タイミング図である。回復されるクロ
ック（ＣＲｘ）信号２００が第４図に示され、その上に
図示される種々の他の信号のための基準を提供する。Ｂ
ＹＴＥ　　５ＹＮＣ５８により発生されるＪＫ　　５Ｙ
ＮＣ信号２０２は第１のＣＲｘ信号（【１）で発生され
るように図示され、この発生は前のパケットの同期化と
整列される。新しいＪＫ記号がＪＫ　　５ＹＮＣのこの
発生の１ビット周期後に検出され、すなわち、第２のＣ
Ｒｘ信号（ｔ２）の間に発生する。

このように次のパケットの同期化はこの新しいＪＫ記号
と一致するように整列されるべきである。

したがってＪＫ　　５ＹＮＣ信号は、破線で第４図に図
示されるように、ｔ２、ｔ１２、その他の間に発生され
るべきである。

ＦＩ　ＦＯ６４へ（７）ＷＲＩＴＥ信号はＪＫｓＹＮＣ
に続く第３のＣＲｘクロックまで発生されないので、前
のパケットの内容はＦ　Ｉ　ＦＯ６４に転送されておら
ず、次のパケットがつくときそれはまだＤＥＣＯＤＥブ
ロック６２の中である。もしどんな予防措置もとられな
いと、ＷＲＩＴＥ信号２０４がｔ５で発生されるとき、
前のフレームの最後のバイトがこのように重ね書きされ
、付随するデータの損失を伴なう。ｔ３で発生する波形
２０６により図示されるように、もし新しいＪ　Ｋ記号
がＪＫ　　５ＹＮＣの発生の２ビット周期後に検出され
ると、それなら再びＷＲＩＴＥ信号２０８がｔ６に発生
され、また前のパケットの内容が重ね書きされるように
する。

しかしながら、たとえばｔ４で発生する、波形２１０に
より図示されるような、ＪＫ　　５ＹＮＣの発生の３な
いし９ビット周期後に検出される新しいＪＫ記号にたい
しては、ＷＲＩＴＥ信号２１２はｔ４で発生し、前のパ
ケットの最後のバイトの内容がＦＩＦＯに転送されるの
を可能にし、それからもう１つのＷＲＩＴＥ信号がｔ７
で発生し、新たに検出されたパケットの内容がＦＩＦＯ
に書込まれるのを可能にする。

この発明のバイト同期装置によりとられる予防措置が第
５図および第６図として図示されるタイミング波形図と
関連して記述される。ＳＹＮＣＭＯＤＩＦＹ　　ＬＯに
ＩＣブロック６０は、第５図および第６図に図示される
ように、それぞれ、ＪＫ　　５ＹＮＣおよびＢＹＴＥ　
　５ＹＮＣ５８により発生されるＪＫＩ信号およびＪＫ
２信号およびＬＯＯＫＡＨＥＡＤ　　ＬＯＧＩＣ５６に
応答して５ＹＮＣ，ＳＥＬおよびＷＲＩＴＥ　　ＦＩＦ
Ｏ信号を発生する。

新しいＪ　Ｋが前のＪ　Ｋ　　Ｓ　Ｙ　Ｎ　Ｃ信号の１
ビット周期後に検出されるこの発明によるタイミングが
第５図に関して記述される。ＣＲｘ信号２１４が他の信
号のための基準を提供するのに使用される。第４図の波
形２０２および２０４に関連して記述されたように、Ｊ
Ｋ　　５ＹＮＣ信号２１６は、第１のＣＲｘ時間周期ｔ
１の間に、および再び第２のＣＲｘ時間周期ｔ２の間に
発生するように第６図で図示される。前のＪ　Ｋ　　Ｓ
　Ｙ　Ｎ　Ｃ７６よび新しいＪＫ紀号の間の１ビット間
隔のため、ＬＯＯＫＡＨＥＡＤ　　ＬＯＧＩＣブロック
５６は時間周期ｔ１の間にＪ　Ｋ　１　（：号２１８を
発生する。

ｔｌの間のＪＫ　　５ＹＮＣの存在は５ＹＮＣ信号２２
０が５ＹＮＣＭＯＤＩＦＹ　　ＬＯＧＩＣ６０によりｔ
ｌの間に発生されるようにし、ＷＲＩＴＥ信号２２２が
【４の間に発生されるようにし、すなわち、３つのＣＲ
ｘクロック周期だけ遅延される。よって、前のパケット
の最後のバイトの内容はデコードされＦ　Ｉ　ＦＯ６４
に書込まれる。

ｔｌの間のＪＫＳＹＮＣの（Ｊ：在とともに、時間周期
ｔ１の間のＪ　Ｋ　１の発生は、５ＹＮＣ信号がｔ４の
間に発生されるようにし、新たについたパケットの内容
がＦ　Ｉ　ＦＯ６４に書込まれるようにする。この態様
で、前のパケットの最後のバイトを重ね書きすることは
避けられる。

新しいＪＫが前のＪＫ　　５ＹＮＣ信号に続く第２のビ
ット周期の間に検出される状況が第６図の波形タイミン
グ図に図示される。再びＣＲｘ波形２２６が基準のため
に第６図で使用される。第４図の波形２０６および２０
８に関連して記述されたように、ＪＫ　　５ＹＮＣ信号
２２８は第１のＣＲｘ時間周期ｔ３の間に発生するよう
に第６図に図示される。前のＪ　Ｋ　　Ｓ　Ｙ　Ｎ　Ｃ
および新しいＪＫ記号の間の２ビット間隔のため、ＬＯ
ＯＫＡＨＥＡＤ　　ＬＯＧ−ＩＣブロック５６は時間周
期ｔ１の間にＪ　Ｋ　２信号２３０を発生する。

ｔｌの間のＪＫ　　５ＹＮＣの存在は、５ＹＮＣ信号２
３２が５ＹＮＣＭＯＤＩＦＹ　　ＬＯＧＩＣ６０により
ｔｌの間に発生されるようにし、ＷＲＩＴＥｔ、＜号２
３４がｔ４の間に発生されるようにする。よって、前の
パケットの最後のバイトの内容はデコードされＦＩＦＯ
６４に書込まれる。

ｔｌの間のＪＫ　　５ＹＮＣの存（１：、とともに、時
間周期ｔ１の間のＪＫ２の発生は、５ＹＮＣ信号がｔ４
の間に発生されるようにし、新たに検出されたパケット
の内容がＤＥＣＯＤＥ６２に転送されるようにする。

ＷＲＩＴＥ信号がその後ｔ７の間に発生され、新たにつ
いたパケットの内容がＦＩＦＯ６４に書込まれるように
する。５ＹＮＣＭＯＤＩＦＹＬＯＧ　Ｉ　Ｃブロック６
０はまた、それぞれ第５図および第６図でｔｌてＳＥＬ
信号２２４および２３８を発生し、それはＭＵＸ５４が
ＤＥＣＯＤＥ６２入力端子にＪ　Ｋ区切り記号を印加す
るようにする。この態様で、前のパケットの最後のバイ
トの重ね書きはこの発明により避けられる。

上記の実施例は様々な点で修正され得、それらの修正は
まだこの発明の精神および範囲を超えないであろう。こ
のように、この発明は特定の実例となる実施例を用いて
開示されたが、それの原理は前掲の特許請求の範囲の範
囲内でその技術で通常の技能を持つ者により広い範囲の
修正が可能である。

【図面の簡単な説明】

第１図はこの発明に一致するＥＮＤＥＣデータ分離器お
よびエンコーダ／デコーダ（ＥＮＤＥＣ）の受信機部分
の好ましい実施例のブロック図を提供する。第２図はこの発明の「ルック・アヘッド論理」の回路表
現である。第３図は第１図のＥＮＤＥＣ受信機の同期化変更論理の
ブロック図である。第４図ないし第６図は第１図のＥＮＤＥＣ受信機の種々
の状態についてのタイミング図である。図において５０はＥＮＤＥＣデータ分離器であり、５２
は直列から並列へのシフトレジスタであり、５４はマル
チプレクサであり、６０は同期化変更論理であり、５６
はルック・アヘッド論理ブロックであり、５８はバイト
同期化ブロックであり、６４は先入れ先出しバッファで
ある。

Claims

【特許請求の範囲】

（１）ネットワークからの直列的に受取られるディジタ
ル信号のためのパケット開始区切りと整列される同期信
号を調整する方法であって、前記直列的に受取られる信
号は予め定められたビット間周期を有し、ａ）前記直列的に受取られる信号を複数ビット並列ワー
ドに変換するステップと、ｂ）前記同期信号の最も最近の発生に続くｎ番目のビッ
ト間周期の間に前記区切りの発生を検出するステップと
、ｃ）もしｎ＞２であればステップ（ｂ）の検出時に、もしｎ＝２であればステップ（ｂ）の検出時から１つの
前記ビット間周期だけ遅延されて、またはもしｎ＝１であればステップ（ｂ）の検出時から２つの
前記ビット間周期だけ遅延されて、前記調整された同期
信号を発生するステップとを含む方法。
（２）前記複数ビットワードはデコードされ、その後弾
力性のあるバッファの中に並列にストアされ、ｄ）前記調整された同期信号を前記デコーダに印加する
ステップと、ｅ）ステップ（ｄ）で必要とされる前記信号の印加に続
く３つの前記ビット間周期に前記バッファの中に前記ワ
ードをストアするステップとをさらに含む、請求項１に
記載の方法。
（３）ネットワークからの直列的に受取られるディジタ
ル信号をデコードするための装置であって、前記直列的
に受取られる信号は予め定められたビット間周期を有し
、かつパケット開始区切りと整列された同期信号を有し
、前記直列的に受取られる信号に応答し、それから回復さ
れたクロック信号を発生するための、かつ予め定められ
たコードに従って前記直列的に受取られる信号を変換す
るための手段と、前記回復されたクロック信号に、および前記変換された
直列信号に応答し、前記直列的に受取られる信号に対応
する複数ビット並列ワードをそれから発生するための手
段と、前記回復されたクロック信号に、および前記複数ビット
並列ワードに、および前記直列的に受取られる信号に応
答し、パケット開始区切りに整列される同期信号を発生
するための手段と、同期信号発生手段に応答し、予め定められた周期の間に
区切りの検出時に同期信号を調整するための手段と、前記複数ビット並列ワードに、および前記同期信号に応
答し、前記同期信号の受取りで前記複数ビット並列ワー
ドをデコードするための、かつ前記デコードされた複数
ビットワードを表わす信号をそれから発生するための手
段とを含む装置。
（４）デコードするステップおよび発生するステップが
またＷＲＩＴＥ信号を発生し、調整する手段が前記ＷＲ
ＩＴＥ信号および前記デコードされた複数ビットワード
に応答し、前記デコードされた複数ビットワードをスト
アするための先入れ先出し（ＦＩＦＯ）手段をさらに含
む、請求項３に記載の装置。
（５）前記直列的に受取られる信号がパケット開始区切
りを有し、前記調整する手段が前記複数ビット並列ワードおよび前記直列的に受取られ
る信号に応答し、前記同期信号の最も最近の発生の次に
続くビット間周期の間に前記区切りを検出しかつそれに
より第１の検出信号を発生するための、および前記同期
信号の最も最近の発生より１つのビット間周期だけ後の
ビット間周期の間に前記区切りを検出しかつそれにより
第２の検出信号を発生するためのＬＯＯＫＡＨＥＡＤ手
段と、前記第１のおよび第２の検出信号に、および前記回復さ
れたクロック信号に応答し、前記パケット開始区切りと
整列された、また前記第１の、または第２の検出信号が
ない場合前記第１の検出信号の受取で２つの前記ビット
間周期だけ遅延され、前記第２の検出信号の受取で１つ
の前記ビット間周期だけ遅延された、前記同期信号を発
生するための手段とを含む、請求項３に記載の装置。