JPH02181797A - 楽音信号合成装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、周波数変調演算や振幅変調演算等の変調演
算を用いて楽音信号を合成する楽音信号合成装置に関し
、特に、簡単な演算により比較的多数の周波数成分を制
御し得るようにしたことに関する。

〔従来の技術〕

可聴周波数帯域の周波数変調演算によって所望の倍音構
成をもつ楽音信号を合成する技術が従来から知られてい
るが、倍音成分を十分に有する満足のゆく音色の楽音を
合成するには単純な１項式の周波数変調演算では不十分
であり、多重式あるいは多項式の周波数変調演算を行な
わねばならなかった。このため、演算回路の構成が複雑
かつ大型化し、また、時分割で各演算項の演算を行なう
方式にあっては制御クロックを高速化せざるを得なくな
り、コスト高になる傾向にあった。

一方、比較的単純な演算によって倍音成分を多く含む楽
音を合成する方法として、予め多くの周波数成分を有す
る波形を変調波又は被変調波として用いる方法が考えら
れているが、演算に使用できる波形は波形メモリに記憶
したものに限られるため、合成し得る音色に限界があっ
た。

以上のような問題点を解決するために、特願昭５８−１
９０８６９号においては、変調波又は被変調波関数の発
生のために用いる波形テーブルにおいて波形データを対
数表現で記憶し、このテーブルから読み出された対数表
現の波形データに係数を掛けることにより、その乗算結
果たる対数表現の波形データをリニア変換した場合に複
雑な波形関数が得られるようにすることが示されている
。これによれば、変調波又は被変調波関数を波形テーブ
ルに記憶したものとは異なる複雑なものに変換すること
が容易にできるので、比較的簡単な構成で多くの周波数
成分を含む楽音信号を変調演算により合成することがで
きる。

〔発明が解決しようとする課題〕

しかし、上記のような先行出願に示された技術は、波形
テーブルにおいて波形データを対数表現で記憶する場合
は適用できるが、波形テーブルにおいてリニア表現の波
形データを記憶する・場合は適用できない、という問題
点があった。また、波形テーブルにおいて波形データを
対数表現で記憶した場合は、後段において対数／リニア
変換回路を設けねばならなかった。

この発明は上述の点に鑑みてなされたもので、変調波又
は被変調波関数の発生のために用いる波形テーブルとし
てリニア表現の波形データを記憶する波形テーブルを使
用する場合において、変調演算に使用する変調波又は被
変調波関数を波形テーブルに記憶したものとは異なる複
雑なものに変換することを比較的簡単な構成によって実
現できるようにすることにより、比較的簡単な構成で多
くの周波数成分を含む楽音信号を変調演算により合成す
ることができるようにした楽音信号合成装置を提供しよ
うとするものである。

〔課題を達成するための手段〕

この発明に係る楽音信号合成装置は、所定の波形関数の
波形データをリニア表現で記憶した波形テーブルと、変
調波信号または被変調波信号のための位相アドレス信号
を供給する位相アドレス信号供給手段と、１周期内の位
相を複数の区間に分け、各区間毎に個別に設定された関
数に従って前記位相アドレス信号のアドレス値を各区間
毎に夫々変換するアドレス変換手段とを具え、前記アド
レス変換手段の出力により前記波形テーブルをアクセス
することにより、前記所定の波形関数とは異なる波形関
数の波形データが前記位相アドレス信号に応答して前記
波形テーブルから出力されるようにしたものである。

〔作　用〕

アドレス変換手段において、各区間毎に個別に設定され
た関数によって入力位相アドレス信号のアドレス値を各
区間毎に夫々変換されるので、入力位相アドレス信号は
１周期全体でみると非リニアな特性で変換されることに
なる（つまり、各位相区間毎の変換関数の組合せにより
全体として非リニアな変換特性が実現される）。変換さ
れたアドレス信号により波形テーブルがアクセスされる
ので、入力位相アドレス信号と実際に波形テーブルをア
クセスするアドレス信号の関係が非リニアとなり、その
結果、波形テーブルに記憶した所定の波形関数とは異な
る波形関数の波形データが位相アドレス信号に応答して
該波形テーブルから出力されることになる。

例えば、波形テーブルに単調な正弦波関数を記憶したと
しても、各位相区間毎のアドレス変換関数を適切に設定
することにより、近似的なｓｉｎ”波間数の波形データ
が波形テーブルから得られるようにすることができる。

また、その他適宜の波形関数が近似的に得られるように
各位相区間毎のアドレス変換関数を適宜に設定すること
が可能である。

〔実施例〕

以下この発明の実施例を添付図面を参照して詳細に説明
しよう。

（実施例の全体構成説明） 第１図において、鍵盤１０は発生すべき楽音の音高を指
定するための複数の鍵を具備しており、押鍵検出回路１
１は鍵盤１０における押鍵、離鍵を検出し、検出した押
鍵又は離鍵に対応する信号を発音割当て回路１２に与え
る。発音割当て回路１２は、複数の楽音発生チャンネル
の何れかに押圧鍵に対応する楽音の発音を割当てるため
のものであり、各チャンネルに対応する時分割タイミン
グにおいてそのチャンネルに割当てた鍵を示すキーコー
ドＫＣとその鍵の抑圧が持続しているか否かを示すキー
オン信号ＫＯＮと該キーオン信号ＫＯＮの立上りに対応
するキーオンパルスＫＯＮＰとを出力する。−例として
楽音発生チャンネル数は８チヤンネルである。

発音割当て回路１２から出力されたキーコードＫＣは第
１の楽音信号発生回路１３及び第２の楽音信号発生回路
１４に与えられる。

第１の楽音信号発生回路１３は、与えられたキーコード
ＫＣによって定まるピッチを持つ楽音信号を発生し、こ
のピッチに同期した第１のサンプリング周波数ｆｓ、で
該楽音信号を出力するものであり、ピッチ同期型の楽音
信号発生回路である。

この第１の楽音信号発生回路１３における楽音発生チャ
ンネル数は上述のように８チヤンネルであり、各チャン
ネルに割当てられたキーコードＫＣに応じてディジタル
の楽音信号を夫々発生する。

−例として、この第１の楽音信号発生回路１３における
楽音信号発生方式は、各種音色に対応した複数の楽音波
形の波形データを予め記憶した記憶手段を含み、選択さ
れた音色に対応する楽音波形の波形データをこの記憶手
段から読み出し、読み出した波形データにもとづき楽音
信号を発生するものであり、この方式を便宜上ｒＰＣＭ
方式」と略称する。

第２の楽音信号発生回路１４は、与えられたキーコード
ＫＣによって定まるピッチを持つ楽音信号を発生し、こ
のピッチに非同期の第２のサンプリング周波数ｆｓ２で
該楽音信号を出力するものであり、ピッチ非同期型の楽
音信号発生回路である。

この第２の楽音信号発生回路１４における楽音発生チャ
ンネル数も上述のように８チヤンネルであり、各チャン
ネルに割当てられたキーコードＫＣに応じてディジタル
の楽音信号を夫々発生する。

−例として、この第２の楽音信号発生回路１４における
楽音信号合成方式は、周波数変調型の楽音合成演算を実
行することにより楽音信号を発生するものであり、この
方式を便宜上ｒＦＭ方式」と略称する。

第１の楽音信号発生回路１３と第２の楽音信号発生回路
１４の出力楽音信号は加算器１５でディジタル的に加算
合成され、その加算出力はディジタル／アナログ変換器
１６でアナログ変換された後、サウンドシステム１７に
与えられる。

音色データ発生回路１８は、選択された音色に対応する
音色データＴＣを出力するものである。

この音色データＴＣは第１の楽音信号発生回路１３及び
第２の楽音信号発生回路１４に夫々与えられ、各楽音信
号発生回路１３．１４で発生すべき楽音信号の音色を指
定する。各楽音信号発生回路１３．１４はこの音色デー
タＴＣによって名目上は共通の音色が指定されるが、そ
の音色は楽音信号合成方式の相違によって微妙に違って
いてもよいし、また、音色の時間変化の有無やその態様
が適宜異なっていてもよく、いずれにせよ発生音の音質
は画架音信号発生回路１３．１４間で適宜異なっていて
よい。

エンベロープ発生器１９は、各楽音信号発生回路１３．
１４で利用するエンベロープ信号ＥＶＩ。

ＥＶ２を発生するものである。このエンベロープ信号Ｅ
ＶＩ、ＥＶ２には、各楽音信号発生回路１３．１４から
出力する楽音信号の音量レベルを設定するためのエンベ
ロープ信号や音色等の時間的可変制御を設定するための
エンベロープ信号など各種機能のエンベロープ信号が含
まれる。なお。

各楽音信号発生回路１３．１４から出力する楽音信号の
音量レベルをそれぞれ設定するためのエンベロープ信号
は、結局、加算器１５における各楽音信号発生回路１３
．１４の出力楽音信号の加算割合を制御するための係数
として機能し、また、その加算割合を時間的に変化させ
るために時間的に変化する係数としても機能する。

タイミング信号発生器２０は、時分割処理やその他各種
動作を制御するための各種タイミング信号を発生するも
のである。

第１の楽音信号発生回路１３及び第２の楽音信号発生回
路１４では、発音割当て回路１２から与えられた各チャ
ンネル毎のキーコードＫＣに応じた共通の指定音高に対
応するピッチを持つ楽音信号を各チャンネル毎に夫々発
生する。勿論、第１の楽音信号発生回路１３及び第２の
楽音信号発生回路１４間では、必要に応じて適宜のピッ
チずれ若しくは音高又は音階シフトが施されていてよい
。

例えば、各楽音信号発生回路１３．１４で夫々独立にチ
ューニングや移調、ビブラート、グライド、ピッチコン
トロール等の制御が行なわれるようになっていてよい。

一例として、両系音信号発生回路１３．１４の出力楽音
信号の加算合成にあたって、発音開始がら終了に至るま
での全発音期間にわたって両者を適宜の加算割合で組合
せ合成すれば、共通音高・共通音色（実祭のピッチや音
質は適宜微妙に相違させることができるが）の２音を同
時に発生する重奏効果を得ることができる。すなわち、
最大発音数は各楽音信号発生回路１３．１４におけるチ
ャンネル数に対応する８音であるが、これらが２系列で
同時発音されることにより重奏効果を得ることができる
。

また、別の例として、音の立上り部と持続部のような発
音段階に応じて、両系音信号発生回路１３．１４の出力
楽音信号を適宜クロスフェードさせながら切り換えて分
担させ、これを組合せ合成してもよく、そうすると、発
音段階に応じた最適な楽音合成を行なうことができる。

第１の楽音信号発生回路１３では、ピッチ同期のために
、ノートクロック発生回路２１（第３図）が設けられて
おり１発生すべき楽音の音高に対応する周波数を持つノ
ートクロックパルスＮＣＫを発生する。このノートクロ
ックパルスＮＣＫの発生タイミングに対応して楽音信号
を発生させれば、該楽音信号の実効サンプリング周波数
とそのピッチとが調和し、更に、全ての音高のノートク
ロックパルスＮＣＫがシステムの基本的なサンプリング
周波数ｆｓ１に調和するように設定すれば、ピッチ同期
が達成される。

ところで、この実施例では、第１の楽音信号発生回路１
３において、各チャンネルの楽音信号を時分割で発生す
るようになっており、各チャンネルに割当てられた音の
ノートクロックパルスＮＣＫを各チャンネル毎に時分割
で発生しなければならない。また、ピッチ同期の精度を
高めるためにはノートクロックパルスＮＣＫの周波数も
比較的高いことが望ましい。従って、第１の楽音信号発
生回路１３におけるノードクロックパルスＮＣＫの発生
及びピッチ同期処理は、比較的高速の時分割タイミング
で動作することが要求される。

一方、発音割当て回路１２及びピッチ非同期の第２の楽
音信号発生回路１４はそれほど高速の時分割タイミング
で動作することが要求されず、むしろ時分割タイミング
は比較的低速の方が回路構成上あるいは楽音発生演算処
理上好ましい。

そこで、この実施例では、高速と低速の２通りの時分割
動作速度で必要な回路を動作させるようにしている。つ
まり、発音割当て回路１２、ピッチ非同期の第２の楽音
信号発生回路１４及び第１の楽音信号発生回路１３にお
ける高速時分割処理が不要な回路部分は低速の時分割タ
イミングで各チャンネルの時分割処理を行い、第１の楽
音信号発生回路１３における高速時分割処理が必要な回
路部分は高速の時分割タイミングで各チャンネルの時分
割処理を行うようにしている。従って１発音割当て回路
１２の出力ＫＣ，ＫＯＮ、ＫＯＮＰは低速の時分割タイ
ミングで出力される。しかし、第１の楽音信号発生回路
１３では、高速時分割処理が必要な回路部分があるので
、これに合わせるために、信号の時分割速度を低速から
高速に変換する手段や逆に高速から低速に変換する手段
が該楽音信号発生回路１３の内部に設けられている。

次に第１図における各回路の詳細例について説明する。

（時分割タイミングの説明） まず、低速及び高速時分割タイミングの一例について第
２図と共に説明する。

高速の時分割タイミングはマスタクロツタパルスへの１
周期を１タイムスロツトとして形成される。時分割楽音
発生チャンネル数が８であるとすると、高速時分割タイ
ミングにおける第１〜第８チヤンネルのタイムスロット
すなわち高速チャンネルタイミングは第２図のＨｃｈの
欄に示すようである。従って、高速時分割タイミングに
おける１音のサンプリング周期はマスタクロックパルス
への８倍である。

低速の時分割タイミングはマスタクロツタパルス〜の８
倍の周期を持つクロックパルスφＬの１周期を１タイム
スロツトとして形成される。低速時分割タイミングにお
ける第１〜第８チヤンネルのタイムスロットすなわち低
速チャンネルタイミングは第２図のＬｃｈの欄に示すよ
うである。従って、低速時分割タイミングにおける１音
のサンプリング周期はクロックパルスφＬの８倍（マス
タクロックパルス〜の６４倍）である。

マスタクロックパルスへの周波数を３．２ＭＨｚとする
と、高速時分割タイミングＨｃｈにおける１音のサンプ
リング周波数（これは第１のサンプリング周波数ｆｓ１
に対応する）は４００ｋＨｚであり、低速時分割タイミ
ングＬｃｈにおける１音のサンプリング周波数（これは
第２のサンプリング周波数ｆｓ２に対応する）は５０ｋ
Ｈｚである。このように、第１のサンプリング周波数ｆ
ｓ□と第２のサンプリング周波数ｆｓ、が整数倍の関係
となるように設定されている。

第２図において、チャンネル同期パルスＣＨは、信号の
時分割速度を低速から高速にあるいはその逆に変換する
ときに使用されるものである。このパルスＣＨは低速チ
ャンネルタイミングが１巡する６４へ（マスタクロック
パルスへの６４周期）の間に、各チャンネル１〜８の高
速時分割タイミングに夫々１度だけ対応して発生される
合計８つのパルスからなる。例えば、チャンネル１の高
速時分割タイミングで１パルス発生し、その９φ□（マ
スタクロックパルスへの９周期）後のチャンネル２の高
速時分割タイミングで１パルス発生し、更にその９へ後
のチャンネル３の高速時分割タイミングで１パルス発生
し、以下順次９〜毎に各チャンネル４，５，６，７．８
の高速時分割タイミングで夫々１パルスづつ発生し、チ
ャンネル８の高速時分割タイミングで１パルス発生した
後はその１へ（マスタクロックパルスへの１周期）後の
チャンネル１の高速時分割タイミングに戻って１パルス
発生する。

（Ｐナンバの説明） 第１の楽音信号発生回路１３において、ピッチ同期型の
楽音信号形成を行なうために、−例として「Ｐナンバ」
という情報を使用している。「Ｐナンバ」とは、各音高
に対応する周波数を持つ楽音波形の１周期中のサンプル
点数を示す数である。

任意の音高の複数音の時分割的発生を可能にしているた
め、第１の楽音信号発生回路１３における基本的なサン
プリング周波数すなわち第１のサンプリング周波数ｆｓ
、はどの音高でも共通であり、これは前述の通り、マス
タクロックパルスへの８倍の周期（４００ｋＨｚの周波
数）を持つものである。他方、基本的なサンプリング周
波数が共通であるため、各音高のＰナンバは、その音高
周波数に対応して夫々異なる値を示す。成る音高の周波
数をｆｎとし、上述の共通のサンプリング周波数をｆｓ
よとすると、その音高に対応するＰナンバは例えば次の
ようにして定めることができる。

Ｐナンバ＝ｆｓ、÷ｆｎ　　　　　　　　”・（１）（
ノートクロックパルスの説明） ノートクロック発生回路２１（第３図）において、ノー
トクロックパルスＮＣＫは、マスタクロックパルスへに
基づき確立される共通サンプリング周波数ｆｓ１をＰナ
ンバに応じて分周することにより得られる。前述から明
らかなように、Ｐナンバは１周期波形中の共通サンプリ
ング周波数ｆｓ、の周期数つまりサンプル点数であり、
一方、第１の楽音信号発生回路１３で発生可能な楽音波
形１周期当りの実効的なサンプル点数をＮ（例えばＮ＝
６４）とすると、共通サンプリング周波数ｆｓ、を分周
する分周数を 分周数＝Ｐナンバ÷Ｎ、、、（２） とすれば、その分周出力として楽音１周期当りＮ個のパ
ルスを得ることができ、これによりＮ個の実効的なサン
プル点をすべて確立することができる。このようにして
定まる分周数によって共通サンプリング周波数ｆｓｉを
分周すると、前記（１）、（２）式より、 ｆｓ１÷分周数＝　（ｆｎ　Ｘ　Ｐナンバ）÷（Ｐナン
バ十Ｎ）＝ｆｎＸＮ＝ｆｅ　　　　　０．−（３）とな
り、この分周出力によってサンプル点アドレスを変化さ
せることにより実効サンプリング周波数ｆｅを確立する
ことができる。このようにして確立される実効サンプリ
ング周波数ｆａは、音高周波数ｆｎに調和しており、ピ
ッチ同期が実現される。ノートクロック発生回路２１か
ら発生されるノートクロックパルスＮＣＫは上記（３）
式で示されるような分周出力信号すなわち実効サンプリ
ング周波数ｆｅを持つ信号である。

ところで、上記（２）式で定まる分局数は整数になると
は限らず、小数を含むことが多い、そこで、ノードクロ
ツタ発生回路２１における分周動作は、（２）式で定ま
る分局数に近い２つの整数で適宜分周し、その平均的な
結果として（２）式で定まる分周数で分周したのと同じ
結果が得られるようにしている。

（第１の楽音信号発生回路１３の詳細例）第３図は第１
の楽音信号発生回路１３の詳細例を示すもので、Ｐナン
バメモリ２２は各音高のＰナンバを予め記憶したもので
ある。発音割当て回路１２から低速時分割タイミングＬ
ｃｈで与えられる各チャンネルのキーコードＫＣがＰナ
ンバメモリ２２に入力され、このキーコードＫＣの音高
に対応してＰナンバを読み出す。読み出されたＰナンバ
は同様の低速時分割タイミングＬｃｈの信号である。

低／高速変換部２３は、Ｐナンバメモリ２２から読み出
されたＰナンバの時分割タイミングを高速に変換するも
のである。この低／高速変換部２３は、Ｐナンバメモリ
２２の出力を「１」入力に入力したセレクタ２４と、チ
ャンネル数８に対応する８ステージのシフトレジスタ２
５とを含んでおり、シフトレジスタ２５の出力がセレク
タ２４の「０」入力を介して循環するようになっている
。

セレクタ２４の選択制御信号としてチャンネル同期パル
スＣＨ（第２図参照）が入力されており、これが“１”
のとき「１」入力を選択し、０”のとき「０」入力を選
択する。シフトレジスタ２５はマスタクロックパルスへ
によってシフト制御される。

低速タイミングのチャンネル１のときメモリ２２から読
み出されたＰナンバが、高速のチャンネル１のタイミン
グでチャンネル同期パルスＣＨが“１″になったときセ
レクタ２４で選択され、シフトレジスタ２５に取込まれ
る。同様に、他の低速のチャンネル２〜８のタイミング
で読み出されたＰナンバが、夫々に対応する高速のチャ
ンネル２〜８のタイミングでパルスＣＨが１′１″′に
なったときセレクタ２４で選択され、シフトレジスタ２
５に取込まれる。シフトレジスタ２５に取込まれたＰナ
ンバは、次にそのチャンネルの高速タイミングでパルス
ＣＨが１１”になるときがくるまで、セレクタ２４のｒ
ＯＪ入力を介して該シフトレジスタ２５で循環保持され
る。こうして、シフトレジスタ２５の８つのステージに
はチャンネル１〜８に割当てられた鍵の音高に対応する
Ｐナンバが入っており、マスタクロックパルスへに従っ
てシフトされながらその８倍の周期で（つまり共通サン
プリング周波数ｆｓよの周期で）繰返し出力される。

従って、シフトレジスタ２５から出力される各チャンネ
ルのＰナンバのタイミングは第２図のＨｃｈの欄に示す
ような高速時分割タイミングとなる。

高速時分割タイミングに変換された各チャンネルのＰナ
ンバデータはノートクロック発生回路２１に入力される
。ノートクロック発生回路２１では、入力されたＰナン
バに応じて前述のように分局動作を行ない、各チャンネ
ルに割当てられた楽音の音高に対応する周波数を持つノ
ートクロックパルスＮＣＫを高速時分割タイミングＨｃ
ｈに従って時分割的に発生する。

なお、上述の説明では、Ｐナンバは個々の音高に対応し
てメモリ２２に記憶されているものとして説明したが、
これに限らず、成る基準オクターブにおける１２の各音
名Ｃ−Ｂに対応するＰナンバのみをメモリ２２に記憶し
、オクターブ制御はノートクロック発生回路２１の内部
で行なうようにしてもよいのは勿論である。

この第１の楽音信号発生回路１３における音源として、
各種音色に対応した複数の楽音波形の波形データを予め
記憶した波形メモリ２６が用いられる。−例として、音
の立上りから発音終了までの全波形を波形メモリ２６に
記憶しているものとする。

この波形メモリ２６の読み呂しそれ自体は高速時分割タ
イミングで行なう必要がないため、ノートクロック発生
回路２１から発生したノートクロックパルスＮＣＫの時
分割レートを低速に落す処理が高／低速変換部２７で行
なわれる。

高／低速変換部２７において、ノートクロックパルスＮ
ＣＫはオア回路２８を介してゲート２９に与えられる。

ゲート２９は低速時分割タイミングに従って発音割当て
回路１２（第１図）から与えられるキーオンパルスＫＯ
ＮＰを反転した信号によって制御されるもので、鍵の押
し始めだけで不能化され、それ以外のときは可能化され
ている。

ゲート２９の出力は１ビツト／８ステージのシフトレジ
スタ３０に入力され、マスタクロックパルスへに従って
シフトされる。シフトレジスタ３゜の出力はゲート３１
、オア回路２８．ゲート２９を介して入力側に戻される
。ゲート３１はチャンネル同期パルスＣＨをインバータ
３２で反転した信号によって可能化される。一方、シフ
トレジスタ３０の出力は更にラッチ回路３３に加わり、
チャンネル同期パルスＣＨのタイミングで該ラッチ回路
３３に取込まれる。

この構成により、各チャンネルのノートクロックパルス
ＮＣＫがシフトレジスタ３０に一時記憶され、高速時分
割タイミングに従って循環する。

そして、第２図に示すように発生するチャンネル同期パ
ルスＣＨによって、シフトレジスタ３０の各チャンネル
の出力がほぼ低速時分割タイミングの周期で１チヤンネ
ルづつラッチ回路３３にラッチされる。シフトレジスタ
３０の出力がラッチ回路３３にラッチされたときゲート
３１が閉じ、そのデータの循環が阻止され、記憶がクリ
アされる。

一方、ラッチ回路３３にラッチされた成るチャンネルの
データも次にチャンネル同期パルスＣＨが発生したとき
クリアされる。従って、成るチャンネルのノートクロッ
クパルスＮＣＫが１１”のとき、そのデータ“１　ｊｊ
はそのチャンネルの高速時分割タイミングに対応してチ
ャンネル同期パルスＣＨが発生したときから該パルスＣ
Ｈが次に発生するまでのマスタクロックパルスへの９又
は１周期分の時間の間だけラッチ回路３３に保持される
。

位相アドレスカウンタ３４は、ラッチ回路３３の出力を
入力した加算器３５と、ゲート３６と、低速クロックパ
ルスφＬによってシフト制御される８ステージのシフト
レジスタ３７とを含んでいる。シフトレジスタ３７の出
力は加算器３５に与えられ、ゲート３６を介して入力側
に戻される。

キーオンパルスＫＯＮＰを反転した信号がオア回路３８
を介してゲート３６に与えられ、これにより該ゲート３
６は鍵の押し始めで不能化され、該鍵が割当てられたチ
ャンネルに関するシフトレジスタ３７の古い記憶がクリ
アされる。

ラッチ回路３３の出力は加算器３５に加わり、シフトレ
ジスタ３７の出力と加算され、その加算結果がシフトレ
ジスタ３７に記憶される。この加算は、１チヤンネルに
関して低速クロックパルスφＬの８倍の周期で行われる
。一方、ラッチ回路３３から成るチャンネルのデータが
出力される時間幅はマスタクロックパルスへの９又は１
周期であるため、ラッチ回路３３の出力は同じチャンネ
ルに関するシフトレジスタ３７の出力に対して１度だけ
しか加算されない。例えば、シフトレジスタ３７は、低
速クロックパルスφＬの立上り＜　４１　Ｑ　１７から
１′Ｉ　Ｉ＋への変化）に同期してデータの取込み及び
データのシフト動作を行う、こうして、位相アドレスカ
ウンタ３４においては、成るチャンネルに対応してノー
トクロックパルスＮＣＫが１回発生する毎に、そのチャ
ンネルに対応するカウント値を１増加する。

位相アドレスカウンタ３４の出力は、相対的な位相アド
レス信号として加算器３９に与えられる。

この位相アドレスカウンタ３４の出力の時分割タイミン
グは第２図に示されたような低速時分割タイミングＬｃ
ｈである。

選択された音色に対応して発生された音色データＴＣが
スタートアドレス発生回路４０及びエンドアドレス発生
回路４１に与えられ、該音色に対応する楽音波形の波形
メモリ２６における記憶アドレス領域を絶対アドレスに
て示すスタートアドレス値データとエンドアドレス値デ
ータとが各回路４０．４１から出力される。スタートア
ドレス値データはスタートアドレス発生回路４０から加
算器３９に与えられ１位相アドレスカウンタ３４から出
力される相対的な位相アドレス信号と加算される。この
加算器３９の出力が波形メモリ２６のアドレス入力に与
えられる。加算器３９の出力は比較器４２にも与えられ
、エンドアドレス発生回路４１から与えられるエンドア
ドレス値データと比較され１両者が一致したときエンド
パルスＥＮＤが出力される。このエンドパルスＥＮＤを
反転した信号がオア回路３８を介してゲート３６に与え
られ、位相アドレスカウンタ３４における対応するチャ
ンネルのカウント内容をクリアする。

こうして、ノートクロックパルスＮＣＫに応じてスター
トアドレスからエンドアドレスまでアドレス値が順次変
化し、これに応じて、波形メモリ２６から音の立上りか
ら発音終了までの全波形の波形データが順次読み出され
る。

波形メモリ２６から読み出された波形データは乗算器４
３に与えられ、エンベロープ発生器１９（第１図）から
与えられるエンベロープ信号ＥＶＩが乗算される。こう
して乗算器４３から出力されるエンベロープ制御済みの
ディジタル楽音信号は。

第２図に示されたような低速時分割タイミングＬｃｈに
従うものである。

乗算器４３の出力は低／高速変換部４４に入力され、高
速時分割タイミングＨｃｈに変換される。

低／高速変換部４４は前述の低／高速変換部２３と同様
にセレクタ４５と８ステージのシフトレジスタ４６とを
含んでおり、同様に動作して楽音信号の時分割タイミン
グを高速時分割タイミングＨａｈに変換する。

ピッチ同期回路４７は、波形メモリ２６から読み出した
楽音波形サンプル点振幅データをその音高すなわちピッ
チに同期してサンプリングし直すこと（これをピッチ同
期動作という）を行なうものである。このピッチ同期動
作はノートクロック発生回路２１から発生したノートク
ロックパルスＮＣＫによって行なわれる。従って、ピッ
チ同期回路４７におけるピッチ同期動作はノートクロツ
タパルスＮＣＫと同様の高速時分割タイミングＨｃｈで
行なう必要がある。そのために、上述の低／高速変換部
４４が設けられ、波形メモリ２６から読み出した楽音波
形サンプル点振幅データ信号を高速時分割タイミングＨ
ｃｈに変換するのである。

ピッチ同期回路４７は、低／高速変換部４４のシフトレ
ジスタ４６の出力を「１」入力に入力したセレクタ４８
と、マスタクロックパルスへによってシフト制御される
８ステージのシフトレジスタ４９とを含んでおり、シフ
トレジスタ４９の出力はセレクタ４８の「０」入力を介
して該シフトレジスタ４９の入力側に戻される。

セレクタ４８の制御入力には、ノートクロツタ発生回路
２１から発生したノードクロックパルスＮＣＫが遅延回
路５０を経由して与えられる。セレクタ４８は制御入力
に与えられるノードクロックパルスＮＣＫが“１”のと
き、低／高速変換部４４のシフトレジスタ４６から「１
」入力に与えられる楽音波形サンプル点振幅データを選
択し、それ以外のときは［０」入力に与えられるシフト
レジスタ４９の出力を選択して該シフトレジスタ４９の
内容を循環保持する。遅延回路５ｏは、ノートクロック
パルスＮＣＲが与えられるもう一方のルートすなわち高
／低速変換部２７から波形メモリ２６を通って低／高速
変換部４４に至るルートにおける信号遅延時間に見合っ
た時間遅延を設定するものである。

高速時分割タイミングＨｃｈにおける成るチャンネルの
タイムスロットでノートクロックパルスＮＣＫがＩｔ　
１１）になると、そのチャンネルの楽音波形サンプル点
振幅データがセレクタ４８で選択され、シフトレジスタ
４９にストアされる。こうして、ピッチ同期回路４７の
シフトレジスタ４９がら出力される各チャンネルの楽音
波形サンプル点振幅データは、そのチャンネルのノード
クロックパルスＮＣＫに同期して変化するものとなり、
ピッチ同期が実現される。

ピッチ同期回路４７の出力すなわちシフトレジスタ４９
の出力は、アキュムレータ５１に与えられ、１サンプル
点分の各チャンネルの楽音波形サンプル点振幅データが
該アキュムレータ５１において合計される。アキュムレ
ータ５１は、シフトレジスタ４９の出力信号を入力する
加算器５２と、加算器５２の出力信号をマスタクロック
パルスへに従って１ビツトタイム遅延するレジスタ５３
と、このレジスタ５３の出力を加算器５２に入力するた
めのゲート５４と、レジスタ５３の出力を保持するため
のラッチ回路５５とを有する。高速時分割タイミングＨ
ｃｈにおける第１チヤンネルのタイムスロットに同期す
るクロックパルスＣＨＩ　（第２図参照）をインバータ
５６で反転した信号によりゲート５４が制御される。ま
た、このクロックパルスＣＨＩによりラッチ回路５５の
ラッチ動作が制御される。

高速時分割タイミングＨｃｈに従って順次与えられる第
１〜第８チヤンネルの１サンプル点分の楽音波形サンプ
ル点振幅データが順次アキュムレートされ、全チャンネ
ルのデータをアキュムレートし終えたとき、クロックパ
ルスＣＨＩが立上り、これにより全チャンネルのデータ
のアキュムレート値をラッチ回路５５にラッチすると共
に、ゲート５４を閉じてレジスタ５３におけるアキュム
レート値をクリアする。

ラッチ回路５５の出力は第１の楽音信号発生回路１３の
出力として出力される。こうして、第１の楽音信号発生
回路１３の出力楽音信号のサンプリング周波数ｆｓｉは
、高速時分割タイミングＨｃｈにおけるサンプリング周
波数４００ｋＨｚとなり、また、該楽音信号のピッチに
同期している。

（第２の楽音信号発生回路上４の詳細例）第４図は第２
の楽音信号発生回路１４の詳細例を示すもので、Ｆナン
バメモリ６０は各音高のＦナンバを予め記憶したもので
ある。発音割当て回路１２（第１図）から低速時分割タ
イミングＬｃｈで与えられる各チャンネルのキーコード
ＫＣがＦナンバメモリ６ｏに入力され、このキーコード
ＫＣの音高に対応してＦナンバを読み出す。Ｆナンバは
音高周波数に比例する数値データであり、単位時間当り
の位相増分値に相当する。

読み出されたＦナンバは位相アドレスアキュムレータ６
１に入力される。位相アドレスアキュムレータ６１はＦ
ナンバを規則的時間間隔で繰返し演算し、位相角ωｔに
相当する位相アドレス信号を発生するものである。

位相アドレスアキュムレータ６１は、メモリ６Ｏからの
Ｆナンバを入力した加算器６２と、低速クロックパルス
φＬによってシフト制御される８ステージのシフトレジ
スタ６３と、ゲート６４とを含んでいる。シフトレジス
タ６３の出力はゲート６４を介して加算器６２に与えら
れ、入力側に戻される。キーオンパルスＫＯＮＰを反転
した信号がゲート６４に与えられ、これにより該ゲート
６４は鍵の押し始めで不能化され、該鍵が割当てられた
チャンネルに関するシフトレジスタ６３の古い記憶がク
リアされる。

位相アドレスアキュムレータ６１から発生された位相ア
ドレス信号ωｔは、周波数変調演算部６５に与えられる
。周波数変調演算部６５では、楽音合成のための周波数
変調演算を実行する。

周波数変調演算部６５は、１系列の演算回路をアルゴリ
ズム制御部６６の制御により時分割使用して所定の演算
アルゴリズムに従う周波数変調演算を実行するようにな
っている。図示の実施例では、最も単純な１項の周波数
変調演算を２タイムスロツトを使用して時分割で行なう
ようになっている。すなわち、この第２の楽音信号発生
回路１４における各チャンネルの時分割タイミングは第
２図に示されたような低速時分割タイミングＬｃｈであ
るところ、低速クロックパルスφＬの２倍の周波数を持
つクロックパルスφＬ２　（第２図参照）によって低速
時分割タイミングＬｃｈにおける各チャンネルのタイム
スロットを夫々２分割し、その前半タイムスロットにお
いて変調波信号の発生演算を行ない、後半タイムスロッ
トにおいて被変調波信号（搬送波信号）の発生演算を行
なうようにしている。

周波数変調演算部６５における演算回路のハード構成に
ついて説明すると、シフト回路６７は位相角ωｔに相当
する位相アドレス信号を位相アドレスアキュムレータ６
１から入力し、これを係数ｋに対応する量だけ適宜シフ
トすることにより角周波数ωをに倍するものである。詳
しくは搬送波の周波数係数データｋｃと変調波の周波数
係数データｋｍがアルゴリズム制御部６６から適宜のタ
イミングで出力され、これに応じてシフト量が制御され
る。こうして、シフト回路６７の出力は搬送波信号の瞬
時位相角ｋｃωｔまたは変調波信号の瞬時位相角ｋｍω
ｔを示すものとなφ。

シフト回路６７の出力が入力される加算器６８は位相変
調を行なうためのものであり、位相変調を行なう場合は
遅延回路６９からゲート７ｏを介して変調波信号が与え
られ、上記位相角に対応する位相アドレス信号に対して
加算される。位相変調を行なわない場合は変調波信号は
与えられず、上記位相角に対応する位相アドレス信号が
そのまま通過する。

加算器６８の出力は波形テーブル７１を読み出すための
位相アドレス信号に相当するが、この実施例では加算器
６８と波形テーブル７１との間にアドレス変換部７２が
設けられている。

波形テーブル７１は、所定の波形関数例えば正弦波関数
の波形データをリニア表現で記憶したものである。

アドレス変換部７２は、１周期内の位相を複数の区間に
分け、各区間毎に個別に設定された関数に従って前記位
相アドレス信号のアドレス値を各区間毎に夫々変換する
ためのものである。

このアドレス変換部７２の出力により波形テーブル７１
をアクセスすることにより、波形テーブル７１に記憶し
た所定の波形関数例えば正弦波関数とは異なる波形関数
の波形データが前記位相アドレス信号に応答して波形テ
ーブル７１から出力されるようになる。異なる波形関数
として、この実施例においては、−例としてｓｕｎ”波
関数に近似した関数を実現するようにしている。このア
ドレス変換部７２の詳細については後述する。

波形テーブル７１の出力信号は乗算器７３に与えられ、
エンベロープ発生器１９（第１図）から与えられるエン
ベロープ信号ＥＶ２が乗算される。

このエンベロープ信号ＥＶ２としては、後述するように
、前半タイムスロットにおいて変調指数に相当するエン
ベロープ信号が与えられ、後半タイムスロットにおいて
振幅係数に相当するエンベロープ信号が与えられる。乗
算器７３の出力は遅延回路６９でクロックパルスφＬ２
　（第２図参照）の１周期分つまり低速時分割タイミン
グＬｃｈにおける１チヤンネルタイムスロツトの半分の
時間だけ遅延され、ゲート７０を介して加算器６８に与
えられる。また、乗算器７３の出力は加算器７４を経由
してラッチ回路７５．７６に与えられる。ラッチ回路７
６の出力は加算器７４に与えられる。

ラッチ回路７５は１チャンネル分の周波数変調演算結果
を保持するためのものであり、低速時分割タイミングＬ
ｃｈにおける各チャンネルのタイムスロットの終わりで
ラッチ動作を行なう。

アドレス変換部７２の詳細例は第５図に示されている。

アドレス変換部７２は、アドレス変換動作を行なうため
のアドレス変換回路７７と、変換されたアドレス信号と
変換されていない位相アドレス信号のどちらかを選択す
るためのセレクタ７８とを含んでいる。アドレス変換回
路７７は、１周期内の位相を複数の区間に分け、入力さ
れた位相アドレス信号の値から該アドレス値がどの位相
区間に属するかを判定する位相区間判定回路７９と、各
位相区間毎に個別に設定された複数のアドレス変換関数
を具備し、この位相区間判定回路７９によって判定され
た位相区間に対応するアドレス変換関数が選択され、選
択されたアドレス変換関数に従って入力位相アドレス信
号のアドレス値を変換する演算を行なうアドレス変換関
数演算回路８０とを具備している。

アドレス変換関数演算回路８０において準備されている
アドレス変換関数の一例を第６図に示す。

この例では、０〜πの位相範囲を６つの位相区間０〜π
／８．π／８〜π／４．π／４〜π／２゜π／２〜３π
／４，３π／４〜７π／８．７π／８〜πに分割し、各
位相区間毎に下記のようなアドレス変換関数を使用する
。第６図及び下記において独立変数Ｘは加算器６８から
入力される位相アドレス信号の位相値であり、従属変数
ｙはアドレス変換関数演算回路８０から出力される変換
後のアドレス信号の位相値である。また、不等式は位相
区間判定回路７９における判定条件を示す。

■０≦ｘくπ／８のとき ｙ＝（１／２）ｘ ■π／８≦Ｘ〈π／４のとき ｙ＝ｘ−１／１６ ■π／４≦ｘくπ／２のとき ｙ　＝　　（５／　４　）　　ｘ　−１／　８■π／２
≦ｘ（３π／４のとき ｙ　＝　　（５／　４　）　　ｘ　−１／　８■３π／
４≦ｘ＜７π／８のとき ｙ＝ｘ＋１／１６ ■７π／８≦ｘくπのとき ｙ　−（１／　２　）　　ｘ　＋　１　／　２なお、π
〜２πの位相範囲でも上述と全く同様に６つの位相区間
π〜π＋π／８．π十π／８〜π＋π／４．π＋π／４
〜π＋π／２．π＋π／２〜π＋３π／４．π＋３π／
４〜π＋７π／８゜π＋７π／８〜２πに分割し、各位
相区間毎に上記と全く同じアドレス変換関数を使用する
。

上記の各アドレス変換関数は１次関数であるため、アド
レス変換関数演算回路８０の構成を極めて簡単にするこ
とができる。しかし、アドレス変換関数演算回路８０に
おける各位相区間に対応するアドレス変換関数は１次関
数に限らず、２次関数あるいはその他のタイプであって
もよい。

セレクタ７８は、アルゴリズム制御部６６から与えられ
る選択制御信号によって制御され、変換されていない位
相アドレス信号またはアドレス変換回路７７で変換され
たアドレス信号のどちらかを選択し、波形テーブル７１
に入力する。これにより、波形テーブル７１は変換され
ていない位相アドレス信号または変換されたアドレス信
号のどちらかによって選択的にアクセスされる。

変換されていない位相アドレス信号の位相をωｔとする
と、波形テーブル７１に正弦波関数を記憶している場合
、変換されていない位相アドレス信号によって該波形テ
ーブル７１をアクセスすると、ｓｉｎωｔなる正弦波関
数が得られる（第７図ａ参照）。他方、上記例（すなわ
ち第６図）のようなアドレス変換関数を用いて変換され
たアドレス信号によって該波形テーブル７１をアクセス
すると、ｓｉｎ”ωｔなるｓｉｎ”波間数に近似した波
形関数が得られる（第７図す参照）。

こうして、正弦波関数のリニア表現の波形データを記憶
した波形テーブル７１を用いて、記憶した通りの正弦波
関数（ｓｉｎωｔ）と、それとは異なる５ｉｎ２波関数
（ｓｉｎ２ωｔ）に近似した波形関数の２種類の波形関
数を選択的に発生することができる。

なお、周知のように、正弦波関数のように前半周期と後
半周期の波形が対称形の波形の場合は。

１周期波彫金部を波形テーブル７１に記憶させる必要は
なく、１７２周期波形または１／４周期波形のみを波形
テーブル７１に記憶させればよい。

その場合、位相範囲に応じて波形テーブル７１の読み出
し方向の正／逆を切り換えたり、読み出した波形データ
の正負符号を反転させたりする制御が行なわれるが、こ
の点については周知技術であるため説明及び図示を省略
する。

勿論、アドレス変換関数演算回路８０で準備するアドレ
ス変換関数は上記のようなｓｉｎ”波間数（ｓｉｎ”ω
ｔ）に近似した波形関数を実現し得るものに限らず、そ
の他の波形関数を近似的に実現し得るものであってもよ
い。

また、アドレス変換関数演算回路８０で準備するアドレ
ス変換関数は、１種類の波形関数を近似的に実現し得る
ｌ［に限らず、複数種類の波形関数を近似的に実現し得
る複数組であってもよく、その中の１組を選択できる構
成であってよい。

また、アドレス変換関数演算回路８０は、演算回路に限
らず、関数テーブル等の記憶回路を用いてもよい。

また、波形テーブル７１に記憶する波形関数は正弦波関
数に限らず、余弦波関数やその他任意の波形関数であっ
てよい。その場合、アドレス変換関数演算回路８０にお
けるアドレス変換関数の特性は、波形テーブル７１に記
憶している波形と実現しようとする所望の波形関数とを
考慮して定める。

勿論、位相区間の分割の仕方も上述の例に限らず、必要
に応じてどのようにしてもよい。

次に、１チヤンネルにつき２タイムスロツトを使用する
周波数変調演算部６５における演算アルゴリズムの一例
について説明する。可能な演算アルゴリズムは少なくと
も次の８種であり、アルゴリズム制御部６６では音色デ
ータＴＣに応じて１つのアルゴリズムを選択し、該アル
ゴリズムを実現するための各種制御信号及び演算パラメ
ータを周波数変調演算部６５内の各回路に与える。

Ｅ（ｔ）　５ｉｎ（ｋｃωｔ　＋Ｅｍ（ｔ）　ｓｉｎ（
ｋｍｕｔ））　＝ＩＥ　（ｔ）　５ｉｎ（ｋｃωｔ　＋
　Ｅｍ（ｔ）　ｓｉｎ”（ｋｍｕｔ　））−２Ｅ　（ｔ
）　５ｉｎ２（ｋｃωｔ　＋　Ｅｘ（ｔ）　５ｉｎ（ｋ
＋＋＋ωｔ　））−３Ｅ　（ｔ）　５ｉｎ２（ｋｃｕ　
ｔ　＋　Ｅｍ（ｔ）ｓｉｎ”（ｋｍｕｔ　））−４Ｅ　
（ｔ）　５ｉｎ（ｋｃωｔ　）＋　Ｅｍ（ｔ）　ｓｉｎ
（ｋｍｕｔ　）　−５Ｅ　（ｔ）　５ｉｎ（ｋｃωｔ　
）＋　Ｅｍ（ｔ）　５ｉｎ２（ｋ＋＋ωｔ　）−６Ｅ　
（ｔ）　ｓｉｎ”（ｋｃｕ　ｔ　）十Ｅｍ（ｔ）　ｓｉ
ｎ（ｋｍｕ　ｔ　）−７Ｅ　（ｔ）　ｓｉｎ”（ｋｃω
ｔ　）＋　Ｅｍ（ｔ）ｓｉｎ２（ｋｍｕｔ　）＝−８Ｅ
　（ｔ）は振幅エンベロープを設定するエンベロープ信
号、Ｅｍ（ｔ）は変調指数を設定するエンベロープ信号
であり１時間先の関数であり、時間的に変化する。これ
らのエンベロープ信号Ｅ（ｔ）、　Ｅ＋＋＋（１）は、
第２の楽音信号発生回路１４のためのエンベロープ信号
ＥＶ２に含まれるものであり、１チヤンネルのタイムス
ロットにおける前半において変調指数用のエンベロープ
信号Ｅα（１）が与えられ、後半において振幅エンベロ
ープ設定用のするエンベロープ信号Ｅ　（ｔ）が与えら
れる。

概ね、１チヤンネルのタイムスロットにおける前半にお
いて、変調波関数を発生する処理（上記式における第２
項すなわち係数Ｅ　ｍ（ｔ）が掛けられた項の演算）が
行なわれ、後半において搬送波関数を発生すると共に変
調演算を行なう処理（上記式における第１項すなわち係
数Ｅ　（ｔ）が掛けられた項の演算）が行なわれる。

一例として上記第２式の演算動作について説明する。１
チヤンネルのタイムスロットにおける前半において、変
調波周波数係数ｋｍがシフト回路６７に、変換したアド
レス信号を選択する制御信号がアドレス変換部７２に、
エンベロープ信号Ｅｖ２としてＥ＠（ｔ）が乗算器７３
に、夫々与えられ、近似的にＥｍ（ｔ）　ｓｉｎ”（ｋ
ｍｃ＋＞　ｔ　）なる特性の変調波関数信号が波形テー
ブル７１及び乗算器７３を介して出力される。この変調
波関数信号は遅延回路６９で遅延され、後半のタイムス
ロットにおいてゲート７０に与えられる・ 後半のタイムスロットにおいては、搬送波周波数係数ｋ
ｃがシフト回路６７に、変換していない位相アドレス信
号を選択する制御信号がアドレス変換部７２に、ゲート
７０を可能化する制御信号が該ゲート７０に、エンベロ
ープ信号ＥＶ２としてＥ　（ｔ）が乗算器７３に、夫々
与えられる。これにより、加算器６８に、おいて搬送波
位相角データｋｃωｔに変調波関数信号Ｅｍ（ｔ）　ｓ
ｉｎ”（ｋｍωｔ）が加算され、位相変調がなされる。

その結果得られた位相変調された位相アドレス信号は、
変換されずにアドレス変換部７２を通過し、波形テーブ
ル７１にアクセスする。波形テーブル７１の読み出し出
力信号に振幅エンベロープ信号Ｅ（ｔ）が乗算され、上
記第２式に示す周波数変調演算の結果である楽音信号サ
ンプル点振幅データが得られる。

これが加算器７４を通過し、ラッチ回路７５に与えられ
る。後半のタイムスロットの終わりの適宜のタイミング
でラッチ回路７５にラッチ制御パルスが与えられ、上記
第２式に示す周波数変調演算の結果である楽音信号サン
プル点振幅データがラッチ回路７５にラッチされる。

上記第１式乃至第４式が事実上の周波数変調演算式であ
り、上記第５式乃至第８式は２波形信号の加算合成式で
ある。このような加算合成式を行なう場合は、１チヤン
ネルのタイムスロットの前半における適宜のタイミング
で、ラッチ回路７６に対してラッチ制御パルスを与え、
前半で演算した波形サンプルデータ（Ｅｍ（ｔ）ｓｉｎ
ｋｍωを等）を該ラッチ回路７６にラッチする。そして
、１チヤンネルのタイムスロットの後半では、ゲート７
０を可能化せず、すなわち位相変調を行なわず、波形テ
ーブル７１の読み出し出力信号に振幅エンベロープ信号
Ｅ　（ｔ）を乗算した波形サンプル点振幅データ（Ｅ　
（ｔ）　５ｉｎｋｃωを等）とラッチ回路７６からの波
形サンプル点振幅データ（Ｅ　ｍ（ｔ）　ｓｉｎｋｍω
を等）とを加算器７４で加算する。この加算結果は後半
のタイムスロットの終わりの適宜のタイミングでラッチ
回路７５にラッチされる。

なお、上記第５式乃至第８式のような加算合成式を行な
う場合において、１チヤンネルのタイムスロットの後半
で、ゲート７０を可能化する、すなわち位相変調を行な
うようにしてもよく、そうすると、上記第１式乃至第４
式のような周波数変調演算式からなる楽音信号に対して
更に変調波信号を加算した楽音信号を合成することがで
きる。

ラッチ回路７５の出力は、アキュムレータ８１に与えら
れ、１サンプル点分の各チャンネルの楽音波形サンプル
点振幅データが該アキュムレータ８１において合計され
る。アキュムレータ８１は、ラッチ回路７５の出力信号
を入力する加算器８２と、加算器８２の出力信号を低速
クロックパルスφＬに従って１ビツトタイム遅延するレ
ジスタ８３と、このレジスタ８３の出力を加算器８２に
入力するためのゲート８４と、レジスタ８３の出力を保
持するためのラッチ回路８５とを有する。低速時分割タ
イミングＬｃｈにおける第１チヤンネルのタイムスロッ
トに同期するクロックパルスφ、（第２図参照）をイン
バータ８６で反転した信号によりゲート８４が制御され
る。また、このクロックパルスφ、によりラッチ回路８
５のラッチ動作が制御される。

低速時分割タイミングＬｃｈに従って順次与えられる第
１〜第８チヤンネルの１サンプル点分の楽音波形サンプ
ル点振幅データが順次アキュムレートされ、全チャンネ
ルのデータをアキュムレートし終えたとき、クロックパ
ルスφ１が立上り、これにより全チャンネルのデータの
アキュムレート値をラッチ回路８５にラッチすると共に
、ゲート８４を閉じてレジスタ８３におけるアキュムレ
ート値をクリアする。

ラッチ回路８５の出力は第２の楽音信号発生回路１４の
出力として出力される。こうして、第２の楽音信号発生
回路１４の出力楽音信号のサンプリング周波数ｆｓ、は
、低速時分割タイミングＬｃｈにおけるサンプリング周
波数５０ｋＨｚとなる。

なお、この第２の楽音信号発生回路１４では、特段のピ
ッチ同期処理は行なわれていす、その出力楽音信号のピ
ッチとサンプリング周波数ｆｓ、は同期していない。

（ディジタル加算合成） 第１図に戻ると、前述のように、加算器１５では、第１
の楽音信号発生回路１３の出力楽音信号と第２の楽音信
号発生回路１４の出力楽音信号とが加算合成される。こ
こで、第１の楽音信号発生回路１３の出力楽音信号のサ
ンプリング周波数ｆｓ、は４００ｋＨｚ、第２の楽音信
号発生回路１４の出力楽音信号のサンプリング周波数ｆ
ｓ、は５０ｋＨｚであり、両者が整数倍の関係となって
いる。

従って、加算すべき両楽音信号のサンプリング周波数が
同期するので、調和したタイミングで両楽音信号を問題
なく加算することができる。

（エンベロープ発生器１９） エンベロープ発生器１９の一例を第８図に示す。

第８図において、エンベロープ発生器１９は、第１の楽
音信号発生回路１３で発生する楽音信号のための第１の
エンベロープ信号ＥＶＩと第２の楽音信号発生回路１４
で発生する楽音信号のための第２のエンベロープ信号Ｅ
Ｖ２とを時分割多重で発生するエンベロープ発生回路９
０と、時分割多重で発生されたエンベロープ信号ＥＶＩ
、ＥＶ２を別々に振り分けるためのラッチ回路９１，９
２゜９３とを具備している。

エンベロープ発生回路９０は、第１の楽音信号発生回路
１３用の８チャンネル分の第１のエンベロープ信号ＥＶ
Ｉと、第２の楽音信号発生回路１４用の８チャンネル分
の第２のエンベロープ信号ＥＶ２　（これは前述のよう
に１チヤンネルにつき２つのエンベロープ信号Ｅ　（ｔ
）　、　Ｅ　ｍ（ｔ）からなる）とを合計２４チャンネ
ル時分割で発生する。このエンベロープ発生回路９０に
おける２４チャンネル時分割動作タイミングは、低速ク
ロックパルスφＬの３倍の周波数を持っクロックパルス
φＬ３（第２図参照）によって確立される。このクロッ
クパルスφＬ、によって、低速時分割タイミングＬｃｈ
の各チャンネルのタイムスロットを３分割したエンベロ
ープ形成用の時分割タイミングＥｃｈ（第２図参照）が
確立される。

エンベロープ発生回路９０では、発音割当て回路１２か
ら低速時分割タイミングＬｃｈに従って与えられる各チ
ャンネルのキーオン信号ＫＯＮにもとづき、１チヤンネ
ルにつき３分割されたタイムスロットで異なる３つのエ
ンベロープ信号ＥＶＩ。

Ｅ　（ｔ）　＋　Ｅ　ｎ（ｔ）を夫々発生する。各エン
ベロープ信号ＥＶＩ、Ｅ（ｔ）、Ｅｍ（ｔ）の形状やレ
ベル等は音色データＴＣによって決定される。

例えば、１チヤンネルにつき３分割されたタイムスロッ
トのうち、最初のタイムスロットで第１のエンベロープ
信号Ｅｖ１を発生し、２番目のタイムスロットで第２の
エンベロープ信号ＥＶ２のうちのＥｎ＋（ｔ）を発生し
、３番目のタイムスロットで第２のエンベロープ信号Ｅ
Ｖ２のうちのＥ（、ｔ）を発生する。なお、これらのエ
ンベロープ信号ＥＶ　１　、　Ｅｍ（ｔ）、　Ｅ（ｔ）
のデータ表現はリニア表現であるとする。

エンベロープ発生回路９０の出力はラッチ回路９１．９
２に与えられる。ラッチ回路９１は、３分割されたタイ
ムスロットのうち最初のタイムスロットに同期して発生
するストローブパルスＬ１（第２図参照）により各チャ
ンネル毎の第１のエンベロープ信号ＥＶＩをラッチする
。ラッチ回路９２は、３分割されたタイムスロットのう
ち２番目と３番目のタイムスロットに同期して発生する
ストローブパルスＬ２（第２図参照）により各チャンネ
ル毎の２つの第２のエンベロープ信号Ｅｍ（ｔ）、　Ｅ
（ｔ）をラッチする。ラッチ回路９２の出力はラッチ回
路９３に入力される。ラッチ回路９３は、低速クロック
パルスφＬの２倍の周波数を持つクロックパルスφＬ、
（第２図参照）に同期するストローブパルスＬ３（第２
図参照）によりラッチ制御され、ラッチ回路９２がら時
分割的に出力される各チャンネル毎の２つのエンベロー
プ信号Ｅｍ（ｔ）、　Ｅ（ｔ）の時分割タイムスロット
を等間隔に整形する。

こうして、ラッチ回路９１がらは低速時分割タイミング
Ｌｃｈに従う各チャンネル毎の第１のエンベロープ信号
ＥＶＩが時分割的に出力される。ラッチ回路９１の出力
ＥＶＩは、その後必要に応じて適宜のタイミング合わせ
を行なった後、第１の楽音信号発生回路１３内の乗算器
４３（第３図）に与えられる。また、ラッチ回路９３か
らは低速時分割タイミングＬｃｈの２倍の時分割レート
で各チャンネル毎の２つのエンベロープ信号Ｅ　ｍ（ｔ
）　。

Ｅ（ｔ）が時分割的に出力される。ラッチ回路９３の出
力Ｅ　ｍ（ｔ）　、　Ｅ　（ｔ）は、その後必要に応じ
て適宜のタイミング合わせを行なった後、第２の楽音信
号発生回路１４内の乗算器７３（第４図）に第２のエン
ベロープ信号ＥＶ２として与えられる。

第２の楽音信号発生回路１４における波形テーブル７１
では、波形データを対数表現で記憶するようにすること
も可能である。しかし、そうすると、エンベロープ信号
ＥＶ２も対数表現で与えねばならなくなる。そうすると
、エンベロープ発生器１９のハードウェアを第１及び第
２のエンベロープ信号ＥＶＩ、ＥＶ２で共用することは
できず、これらのエンベロープ信号ＥＶＩ、ＥＶ２を時
分割発生することはできない。従って、エンベロープ発
生器１９のハードウェアが大型となる。

しかし、第２の楽音信号発生回路１４における波形テー
ブル７１で波形データをリニア表現で記憶しておくよう
にすれば、エンベロープ信号ＥＶ２もリニア表現でよく
、上記実施例のように、エンベロープ発生器１９のハー
ドウェアを第１及び第２のエンベロープ信号ＥＶＩ、Ｅ
Ｖ２で共用することができ、これらのエンベロープ信号
ＥＶＩ。

ＥＶ２を時分割発生するようにすることができる。

従って、エンベロープ発生器１９のハードウェアを小型
化することができる。

また、そのように第２の楽音信号発生回路１４における
波形テーブル７１で波形データをリニア表現で記憶して
おくようにした場合でも、上記実施例で示したようなア
ドレス変換部７２を設ければ、該波形テーブル７１に記
憶した波形関数とは異なる波形関数を簡単な構成によっ
て容易に得ることができるようになる。

なお、エンベロープ発生器１９の構成は第８図に示すよ
うなものに限らず、他のどのような構成を採用してもよ
い。例えば、第１及び第２のエンベロープ信号ＥＶ１．
ＥＶ２を別々のハードウェアでパラレルに発生するよう
にしてもよい。また、第２の楽音信号発生回路１４にお
ける波形テーブル７１で、波形データを対数表現で記憶
するようにした場合は、エンベロープ信号ＥＶ２も対数
表現のデータとして発生するようにしてよい。

（変更例） 第１及び第２の楽音信号発生回路１３．１４における音
源方式若しくは楽音信号発生方式は上述のものに限らず
、どのようなものでもよい。例えば、第１の楽音信号発
生回路１３の波形メモリに記憶する波形は音の立上りか
ら発音終了に至る全波形に限らず、音の立上り部と持続
部の一部の波形等であってもよい。また、波形メモリに
おける記憶データの符号化形式はＰＣＭ　（パルスコー
ド変調）形式に限らず、ＤＰＣＭ　（差分ＰＣＭ）、Ａ
ＤＰＣＭ　（適応差分ＰＣＭ）、ＤＭ　（デルタ変調）
　、ＡＤＭ　（適応デルタ変調）等適宜のものであって
よい。また、第２の楽音信号発生回路１４における周波
数変調演算のアルゴリズムは上記実施例に示したものに
限らず、どのようなものを用いてもよい。更に、第２の
楽音信号発生回路１４における楽音合成用変調演算は、
周波数変調演算に限らず、振幅変調演算や時間窓関数に
よる振幅変調演算など、適宜の変調演算を用いてよい。

また、第２の楽音信号発生回路１４として変調演算型以
外の楽音合成方式を用いてもよい。

また、第１及び第２の楽音信号発生回路１３゜１４にお
ける発音チャンネル数やサンプリング周波数ｆｓよ、ｆ
ｓ２等の数値は、上記実施例で示した数値に限らないの
は勿論である。また、各楽音信号発生回路１３．１４は
単音発生型であってもよい。

また、第１及び第２の楽音信号発生回路１３゜１４にお
いて共通音高の楽音信号を同時発生して重奏効果を得る
場合において、画架音信号の発音開始タイミングは全く
同時である必要はなく、適宜の遅延があってもよく、ま
た、この発音遅延時間を可変制御できるようにしてもよ
い。

また、第１及び第２の楽音信号発生回路１３゜１４の出
力をディジタル加算せずに、夫々別系統のサウンドシス
テムを介して発音するようにしてもよい。

また、第１の楽音信号発生回路１３を設けずに、変調演
算型の楽音信号発生回路１４だけを具備していてもよい
。

〔発明の効果〕

以上の通り、この発明によれば、変調演算型の楽音信号
合成装置において、１周期内の位相を複数の区間に分け
、各区間毎に個別に設定された関数に従って位相アドレ
ス信号のアドレス値を各区間毎に夫々変換し、変換した
アドレス信号により波形テーブルをアクセスするように
したので、楽音合成用変調演算における変調波関数また
は被変調波関数を、波形テーブルに本来記憶している波
形関数とは異なる複雑なものに容易に変換することがで
き、これにより、比較的簡単な構成で多くの周波数成分
の制御が可能な高品質の楽音合成用変調演算を行なうこ
とができる、という優れた効果を奏する。

【図面の簡単な説明】

第１図はこの発明を適用した電子楽器の一実施例の全体
構成を略示するブロック図、 第２図は同実施例における各種クロックパルス及び各種
動作タイミングの一例を示すタイミングチャート、 第３図は同実施例における第１の楽音信号発生回路の詳
細例を示すブロック図、 第４図は同実施例における第２の楽音信号発生回路（変
調演算型）の詳細例を示すブロック図、第５図は第４図
におけるアドレス変換部の一例を示すブロック図、 第６図は同アドレス変換部におけるアドレス変換関数の
特性例を示すグラフ、 第７図（ａ）、（ｂ）は第４図における波形テーブルか
ら出力される波形の一例を示すもので、（ａ）はアドレ
ス変換部によってアドレス変換しない場合、（ｂ）はア
ドレス変換した場合の一例を夫々示す波形図、 第８図は第１図におけるエンベロープ発生器の一例を示
すブロック図、である。 １０・・・鍵盤、１１・・・押鍵検出回路、１２・・・
発音割当て回路、１３・・・第１の楽音信号発生回路、
１４・・・第２の楽音信号発生回路、１５・・・加算器
、１６・・・ディジタル／アナログ変換器、１９・・・
エンベロープ発生器、６１・・・位相アドレスアキュム
レータ、６５・・・周波数変調演算部、７１・・・波形
テーブル、７２・・・アドレス変換部、７８・・・セレ
クタ、７９・・・位相区間判定回路、８０・・・アドレ
ス変換関数演算回路、 特許出願人　ヤ　マ　ハ　株式会社

Claims (5)

【特許請求の範囲】
1. （１）変調波信号と被変調波信号を用いた所定の変調演
   算に基づき楽音信号を合成する楽音信号合成装置におい
   て、 所定の波形関数の波形データをリニア表現で記憶した波
   形テーブルと、 変調波信号または被変調波信号のための位相アドレス信
   号を供給する位相アドレス信号供給手段と、 １周期内の位相を複数の区間に分け、各区間毎に個別に
   設定された関数に従って前記位相アドレス信号のアドレ
   ス値を各区間毎に夫々変換するアドレス変換手段と を具え、前記アドレス変換手段の出力により前記波形テ
   ーブルをアクセスすることにより、前記所定の波形関数
   とは異なる波形関数の波形データが前記位相アドレス信
   号に応答して前記波形テーブルから出力されるようにし
   た楽音信号合成装置。
2. （２）前記アドレス変換手段は、前記位相アドレス信号
   を独立変数として、各区間毎に個別に設定された関数の
   演算を行なうことにより、該位相アドレス信号のアドレ
   ス値を変換するものである請求項１に記載の楽音信号合
   成装置。
3. （３）各区間毎に個別に設定された関数は夫々１次関数
   からなるものである請求項２に記載の楽音信号合成装置
   。
4. （４）前記アドレス変換手段で変換したアドレス信号と
   変換されていない位相アドレス信号のどちらにより前記
   波形テーブルをアクセスするかを選択する手段を具えた
   請求項１に記載の楽音信号合成装置。
5. （５）前記波形テーブルは正弦波関数の波形データを記
   憶したものである請求項１に記載の楽音信号合成装置。