JPH02181870A - ディジタル信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、一連の処理を並列パイプライン処理により
実行するディジタル信号処理装置に関するものである。

［従来の技術］ 第１０図は、例えばアイイーイーイー、アイシーニーニ
スニスビー８６、東京、第４０１〜４０４頁、”ア　５
０ナノセコンド　フローティング−ポイント　シグナル
　プロセ、ツサ　ブイエルニスアイ”　　（ＩＥＥＥ、
ＩＣＡＳＳＰ　　８６、ＴＯＫＹＯ，Ｐ４０１〜４０４
、”Ａ　　５ＯＮＳ　　ＦＬＯＡＴＩＮＧ−ＰＯＩＮＴ
　　５ＩＧＮＡＬ　　ＰＲＯＣＥＳＳＯＲＶＬＳＩ”）
に示された従来のディジタル信号処理装置（以下、ＤＳ
Ｐと称する）のＤＳＳＰチップのブロック回路図である
。

図において、１はこのＤＳＰの全処理を実行せしむるマ
イクロプログラムを記憶したプログラムメモリ、２はこ
のプログラムメモリ１内のマイクロプログラムのフェッ
チ、デコード、データの読出し、演算、演算結果の書込
みの各処理を制御実行せしむる制御回路、３はこの制御
回路２が図中の各回路に対し出力する制御信号、４はデ
ータサイズが２ｎビット（ｎは正の整数）のデータを格
納可能であると共に同時に２個のデータの読出しが可能
で、１個のデータの書込みが可能な２ボートのデータメ
モリ、５はこのデータメモリ４に対するアドレスを生成
するアドレス生成部、６．７はセレクタ、８は、データ
メモリ４から同時に読出され、それぞれセレクタ６．７
を介し供給される２個のデータＸ、Ｙに対する乗算処理
、加減算処理を実行する乗算回路、９は前記２個のデー
タＸ、Ｙまたは乗算回路８の結果データに対する算術演
算、累算を行う演算回路、１０は前記２個のデータＸ、
Ｙ及び演算回路９の結果データを演算回路９とデータメ
モリ４との間で転送するためのデータバスである。

次に動作について説明する。先ず、第１０図のＤＳＰの
全体動作につき説明すると、アドレス生成部５はデータ
メモリ４に対するアドレスを生成して該データメモリ４
に供給し、しかしてデータ読出し時には、データメモリ
４から２個のデータが同時に読出され、セレクタ６．７
を夫々介し、乗算回路８、また演算回路９にデータＸ、
データＹとして供給される。このとき乗算回路８は、該
データＸ、Ｙに対する乗算処理、及びその乗算結果に対
する加減算処理を実行し、その結果データを演算回路９
に与える。そして演算回路９は、この結果データまたは
前記データＸ、Ｙに対する加算、減算、ビット操作等の
算術演算処理、またはアキュムレータを用いての累算処
理を実行し、その結果データをデータバス１０を介して
データメモリ４に供給して書込む、しかしてこのような
−連の処理は、制御回路２が、プログラムメモリ１に格
納されているマイクロプログラムを読出し、そのインス
トラクションを該制御回路２がデコードし、各回路に対
し制御信号３を出力するパイプライン処理の実行により
行われる。

次に、このようなりＳＰにて、積和演算、複素数演算、
２進本探索ベクトル量子化演算を実行した場合の所要マ
シンサイクル数につき、以下に説明する。

（１）積和演算 第１１図にはこの積和演算の演算フローを示す、即ち、
先ず、ステップＳＴＩでは、初期設定、即ちデータメモ
リ４に対するアドレスセット及び、乗算回路８、演算回
路９におけるループ回数セットが行われる。次にステッ
プＳＴ２では、積和演算が１マシンサイクルにて実行さ
れる。次にステップＳＴ３では、リピートカウンタのカ
ウント値が「０」であるか否かの判断処理、即ち、前記
初期設定によりセットされたＭ回のリピート演算が完了
したか否かの判断処理が実行される。

この場合、演算回路９から出力する積和演算の演算結果
をＺとすると、このＺは次式（１）により表される。

但し、入力データ系列 Ｘ、　Ｙ、　Ｘ　＝　（ｘ　＋　、　・・・、ｘｎ　）
　。

Ｙ＝（ｙ＋、・・・、ｙ、）　とする。

またデータメモリ４からの２個のデータの読出し、乗算
、及び乗算結果の累算はパイプライン処理されるため、
ループ回数Ｍが充分大きい場合には、所要演算量は１出
力データ当りＭマシンサイクルとなる。しかしてこれは
、データサイズがｎビットの場合も同一である。

（２）複素数演算 第１２図には複素数演算の演算フローを示す。

即ち、ステップ５Ｔ１１では前記ステップＳＴＩ同様の
初期設定を行い、ステップ５Ｔ１２．５Ｔ１３では夫々
、実数部計算、虚数部計算を夫々２マシンサイクルにて
実行する。次にステップ５Ｔ１４ではループカウンタの
カウント値が「０」か否か、即ち、初期設定したＭ回の
演算が完了したか否かを判断する。

この場合、入力データｘ、ｙを、Ｘ　＝　ａ　＋　＋ｊ
　ａｔ　、　　ｙ＝ｂ＋　＋ｊ　ｂｘとするとき、複素
数回すの乗算は、 ＸＸＹ＝＝　（ａ＋　ｘｉ）、−ａｓ　Ｘｂ＊　）＋ｊ
（ａ＋　ｘｂｚ　＋ａｚ　Ｘｂｌ）　・　（２）となる
つしたがって実数部及び虚数部の計算をステップ５Ｔ１
２，５Ｔ１３の２段階に分けて実行する。その結果、所
要演算量は、１出力データ当り５マシンサイクルとなる
。

（３）２進木探索ベクトル量子化演算 第１３図にはこの２進木探索ベクトル量子化演算の演算
フローを示す。この２進木探索は、ある段の探索におい
て、入力ベクトルＸと２個の出力ベクトルＶｏ、ｙ＋　
とでマツチング演算を行い、そのマツチング歪が小とな
る出力ベクトルを検出してそのベクトルの下段にある２
個の出力ベクトルに対し、また同様の処理を繰返すもの
である。

前記マツチング演算としてはベクトル内積が用いられる
。そこでベクトルの要素数をｋとすると、マツチング歪
量は次のように定義される。

但し・　ｘ＝（ｘ＋＋　・・・、ＸＩＩ）。

ｙａ＝（３’ｏ＋、　　・・・、ｙｏＪ。

３’＋＝（ｙ＋＋、　　・・・、ｙ＋Ｊしたがってステ
ップ５Ｔ２２．５Ｔ２３にてｄｏ、ｄ＋を計算し、ステ
ップ５Ｔ２４では求めたｄｏ、ｃｌ＋の大小関係の比較
を行い、次段処理へ移行する。したがって１段当りの所
要演算量は、（２に＋５）マシンサイクルとなる。

〔発明が解決しようとする課題〕 従来のディジタル信号処理装置は以上のように構成され
ているので、求めるデータ精度がデータサイズ最大値の
１／２で充分なケースにおいても、上述した各種の所要
演算量は、データサイズ最大値に対するデータ精度の場
合と同一であり、ディジタル信号処理装置の演算能力を
充分に活用できないという問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、データ精度がデータサイズ最大値の１／２以
下で充分なケースではその所要演算量も１／２以下に抑
えることができ、これにより演算能力がアップしてより
高速な演算が実行可能なディジタル信号処理装置を得る
ことを目的とする。

［課題を解決するための手段Ｊ この発明に係るディジタル信号処理装置は、必要とする
データ精度がデータサイズ最大値の１／２以下の低い場
合には、その乗算回路によって、入力データが先ず並列
に乗算され、次にその結果データがシフト処理されて算
術演算が実行されるように該乗算回路を構成することに
より、演算速度を高速化可能としたものである。

〔作用〕

この発明におけるディジタル信号処理装置の乗算回路は
、入力データの上位ビット側、下位ビット側の各半分づ
つのデータを各々独立したデータとみなして夫々の乗算
を４系列並列に実行し、またその各結果データにつきシ
フト処理または０セツト処理を行い、次にその結果デー
タにつき加算または減算処理を実行して、複数系列の演
算を同一ハードウェアで、倍速以上の速度で実行する。

〔実施例］ 以下、この発明の一実施例を図について説明する。第１
図はこの発明の前記実施例における乗算回路８の具体的
構成を示すが、この発明におけるＤＳＰの回路構成は、
第１０図につき説明した従来装置のものと基本的には同
一であり、しかして乗算回路８の構成が主として相異す
るものである。

第１図において、２０はデータメモリ４から同時に読出
された２個のデータｘ、ＹのうちデータＸを入力する２
ｎビットサイズの第１のレジスタとしてのレジスタＡ、
２１はデータＹを入力す蚤２ｎビットサイズの第２のレ
ジスタとしてのレジスタＢ、２２．２３は夫々、レジス
タＡにセットされたデータＸの上位ｎビット（以下、デ
ータＡ１と呼ぶ）、下位ｎビット（以下、データＡＯと
呼ぶ）、２４．２５は夫々、レジスタＢにセットされた
データＹの上位ｎビット（以下、データＢ１と呼ぶ）、
下位ｎビット（以下、データＢＯと呼ぶ）、２６，２７
，２８．２９は夫々データＡｌとＢ１、データＡＯとＢ
１、データＡ１とＢＯ，データＡＯとＢＯとの乗算を並
列して実行する第１の乗算器（以下、ＭＰＹｌと呼ぶ）
、第２の乗算器（以下、ＭＰＹ２と呼ぶ）、第３の乗算
器（以下、ＭＰＹ３と呼ぶ）、第４の乗算器（以下、Ｍ
ＰＹ４と呼ぶ）、３０，３１，３２゜３３は夫々、前記
ＭＰＹＩ、ＭＰＹ２．ＭＰＹ３、ＭＰＹ４の出力に対し
、前記プログラムメモリ１内のマイクロプログラムにし
たがってシフト処理またはＯセットを行う第１のシフタ
（以下、シフタ１と呼ぶ）、第２のシフタ（以下、シフ
タ２と呼ぶ）、第３のシフタ（以下、シフタ３と呼ぶ）
、第４のシフタ（以下、シフタ４と呼ぶ）。

３４．３５，３６．３７は夫々、第１〜第４のシフタ３
０〜３３の各出力データ、３８．３９は夫々、シフタ１
、シフタ４の出力またはシフタ２、シフタ３の出力を入
力して前記マイクロプログラムにしたがい加算または減
算処理を実行する第１の算術演算器（以下、ＡＵＩと呼
ぶ）、第２の算術演算器（以下、Ａυ２と呼ぶ）、４０
は前記ＡＵｌ、ＡＵ２の出力を入力して前記マイクロプ
ログラムにしたがって加算または減算処理を実行し、４
ｎビットの最終演算結果データを出力し、演算回路９に
供給する第３の算術演算器である。

次に動作について説明する。データメモリ４におけるデ
ータ入出力、第１図につき詳述した構成の乗算回路８及
び演算回路９における各演算処理は、制御回路２がプロ
グラムメモリｌ内のマイクロプログラムを読出し、その
インストラクションをデコードとして出力する制御信号
に基づくパイプライン処理に応じて実行される。本で、
データサイズは最大２０ビットとし、求められたｎビッ
トデータを以下では単精度データ、２ｎビットデータを
倍精度データと呼ぶことにする。そして前記マイクロプ
ログラムに基づ（乗算系命令には、２ｎビットデーク同
七の乗算を行う倍精度乗算（２ｎビットＸ２ｎビット）
、ｎビットデータ同士の乗算を行う単精度乗算（ｎビッ
ト×ｎビット）、単精度乗算積和、単精度複素数乗算、
及び２進水ベクトル量子化乗算の各命令が含まれている
ものとする。

しかしてその場合に、第１図に示す乗算回路８において
は、前記命令の種類に応じた前記制御信号に基づき各部
が次のように動作する。即ち、データメモリ４から同時
に読出された２個のデータは夫々セレクタ６．７を介し
て乗算回路８に供給され、データＸはレジスタＡにセッ
トされると共にデータＹはレジスタＢにセットされる。

尚、データＸ、Ｙは共に、最大２０ビットサイズのデー
タである。

レジスタＡにセットされたデータＸの上位ｎビットのデ
ータＡ１．下位ｎビットのデータＡＯは夫々、ＭＰＹＩ
、ＭＰＹ３またはＭＰＹ２．ＭＰＹ４に供給され、また
、レジスタＢにセットされたデータＹの上位ｎビットの
データＢ１．下位ｎビットのデータＢＯは夫々、ＭＰＹ
Ｉ、ＭＰＹ２またはＭＰＹ３．ＭＰＹ４に供給される。

したがってＭＰＹｌはデータＡ１とＢ１、ＭＰＹ２はデ
ータＡＯとＢ１、ＭＰＹ３はデータＡ１とＢＯ。

ＭＰＹ４はデータＡＯとＢＯの乗算を並列して実行し、
夫々、２０ビットサイズの結果データをシフタ１、シフ
タ２、シフタ３、シフタ４に供給する。しかして各シフ
タ１〜シフタ４は入力した結果データにつき、そのとき
の命令の種類に応じてシフト処理またはＯセット処理を
夫々実行する。

しかして各シフタｌ−シフタ４からの出力データ３４〜
３７は夫々、４０ビットサイズのデータであり、ＡＵＩ
、Ａｌ１に入力する。

ＡＵＩはシフタ１、シフタ４からのデータに対し加算ま
たは減算を行い、その結果データをＡｌ１に与え、また
Ａｌ１はシフタ２、シフタ３からのデータに対し加算ま
たは減算を行い、その結果データをＡｌ１に与える。Ａ
ｌ１はＡＵＩ、Ａｌ１からの各データに対し更に加算ま
たは減算を行い、その結果データを４ｎビットの最終演
算結果データとして演算回路９に送る。

次に、各種演算時の所要演算量につき説明する。

（１１倍精度乗算 第２図（ａ）には、この場合のシフタ１〜４、ＡＵ１〜
３の動作内容を表わす状態図を示す。即ち、シフタ４の
おいてはシフト値Ｏ、シフタ３、シフタ２おいてはｎビ
ット左シフト、シフタ１においては２ｎビット左シフト
処理を夫々行い、またＡｌ１においては加算、Ａｌｌい
おいては加算・、Ａｌ１においては加算の各処理を行う
ことにより、倍精度乗算が実行される。このとき、所要
演算量は１データ当り１マシンサイクルとなり、しかし
てこれは従来装置の場合と同様である。

（２）単精度並列乗算 第２図（ｂ）にはこの場合のシフタｌ〜４、ＡＵ１〜３
の動作内容を示す。この場合、単精度データとしては事
前に、２個のデータが２ｎピツドデータサイズをもつデ
ータメモリ４上に、第９図に示すような多重化により格
納されているものとする。しかして２個の入力データの
上位ｎビット同士の乗算結果ＡＩＸＢＩ、下位ｎビット
同士の乗算結果Ａ、０ＸＢＯを夫々、ＭＰＹｌ、ＭＰＹ
４にて求め、次いでシフタ４においてシフト値Ｏ、シフ
タ３及びシフタ２においてＯセット、シフタ１において
２０ビットシフトを夫々実行し、次にＡＵＩ、Ａｌ１．
Ａｌ１にてすべて加算処理することにより、出力結果の
４ｎビットデータ中、上位２ｎビット及び下位２ｎビッ
トに、単精度乗算結果を多重化した形式で得ることがで
きる。この場合、その所要演算量は１データ当り、０．
５マシンサイクルとなり、従来の２倍の速度となる。

（３）単精度並列積和演算 第３図にはその動作内容を示し、また第４図にはその演
算フローを示す。しかしてこの場合も、単精度データは
第９図に示すように多重化されているものとする。そし
てステップＳＴ３１の初期設定処理後、ステップ５Ｔ３
２の並列積和演算処理では、シフタ４では２個の入力デ
ータの下位ｎビット同文の乗算結果ＡＯＸＢＯに対しシ
フト値Ｏ、シフタ３、シフタ２では０セツト、シフタ１
では上位ｎビット同士の乗算結果ＡＩＸＢＩに対し、シ
フト値Ｏの各シフト処理、０セツト処理が実行され、ま
たＡＵｌでは（ＡＯＸＢＯ）＋　（ＡＩＸＢＩ）の加算
、Ａｌ１では０＋０の加算、更にＡｌ１では、（ＡＯＸ
ＢＯ＞＋　（ＡＩＸＢＩ）＋０の加算が実行され、単精
度乗算結果データ２個分の累算値を得る。そしてこの累
算値を後段の演算回路９にて、ステップ５Ｔ３３の処理
によりＭ／２回繰返し累算するとＭデータ分の積和が実
行される。しかしてこの場合の所要演算量は１出カデー
タ当り０．５マシンサイクルとなり、従来の２倍の演算
速度となる。

（４）単精度複素数演算 第５図にはその動作内容を示し、第６図にはその演算フ
ローを示す。この場合、実数部を上位ｎビットに、虚数
部を下位ｎビットに多重化してデータメモリ４にデータ
が格納されていることを前提どする。しかしてステップ
ＳＴ４１の初期設定処理後、ステップＳＴ４２の複素数
演算処理では、第５図に示すように、シフタ４では乗算
結果ＡＯＸＢＯに対し２ｎビット左シフト、シフタ３で
はＡＩＸＢＯにシフト値Ｏ、シフタ２ではＡＯＸＢＩに
シフト値Ｏ、シフタ１ではＡＩＸＢＩに２ｎビット左シ
フトの各シフト処理を行い、次にＡＵＩでは（ＡＩ　Ｘ
Ｂ　１−ＡＯＸＢＯ）の減算、Ａｌ１では（ＡＩＸＢＯ
＋ＡＯＸＢ１）の加算、Ａｌ３では（ＡＩＸＢＩ−ＡＯ
ＸＢＯ）＋　（ＡｌｘＢＯ＋ＡＯＸＢ１）の加算を夫々
行い、上位２０ビットに複素数乗算結果の実数部、下位
２０ビットに虚数部を多重化した形式で結果データを得
る。このとき、その所要演算量は、１デーク当り、１マ
シンサイクルとなり、従来の５倍の速度となる。

（５）２進本探索ベクトル量子化演算 第７図にはその動作内容を示し、また第５図にはその演
算フローを示す。この場合、２個の入力データのうち一
方のデータは２進本探索対象ベクトルの要素毎に多重化
したフォーマットによりデータメモリ４に格納されてい
るものと仮定する。

一方の入力データＡの上位ｎビ・ソトにベクトルｙ０の
要素、下位ｎビットにベクトルｙ、の要素、他方の入力
データＢの下位ｎビットにベクトルＸの要素を入れるよ
うにし、しかしてステ・ツブ５Ｔ５２においては、シフ
タ４では乗算結果ＡＯｘＢＯにシフト値Ｏ、シフタ３で
は乗算結果ＡＩＸＢＯにシフト値Ｏ，シフタ２、シフタ
ｌではＯセットとし、またＡＵＩではシフタ３出力から
シフタ４出力の減算、Ａｌ１ではシフタ３出力とシフタ
２出力の加算、Ａｌ３では更にＡＵＩ出力をＡＵ２出力
の加算を行う。その結果、乗算回路８の結果データとし
て、（３’　ｏ＋Ｘ　Ｘ　＋　）　　　（３’　ｚＸＸ
＋）を得る。そしてこの結果データにつき、次段の演算
回路９において累算し、それを要素数個分のに回繰返し
実行することで、次式の結果データを得る。

”　ｄｏ　　−ｄ　＋　　　　　　　　　　　　・・・
（５）但し、ｄｏ　：参照ベクトルｙ０と人力ベクトル
Ｘとの内積 ｄ＋：参照ベクトルｙ、と入力ベクトルＸとの内積 そしてステップ５Ｔ５３において、前記累算値（ｄｏ−
ｄ＋）の正負の判定を行うことによりマツチング判定を
行う。しかしてこのときの１段当りの所要演算量は（ｋ
＋４）マシンサイクルとなり、従来に比して約２倍の速
度となる。

尚、上記実施例では、算術演算器としてＡＵＩ〜ＡＵ３
を用いたが、このうちＡｌ１とＡｌ３は単なる加算器で
あってもよい。

〔発明の効果〕

以上のように、この発明によれば、ディジタル信号処理
装置の乗算回路を、入力する２個のデータの上位及び下
位同士、また上位と下位の組合せによる乗算を４個の乗
算器により４系列並列的に実行し、またその各結果デー
タを４個のシフタによりシフト処理またはＯセット処理
し、更にその結果データにつき算術演算器により加算ま
たは減算処理を行うように構成したので、倍精度乗算、
単精度並列乗算、単精度並列積和演算、単精度複素数演
算、２進本探索ベクトル量子化演算等の演算命令の種類
に応じて前記シフタ及び算術演算器を制御することによ
り、ＤＳＰの最大可能精度の１／２以下の精度のデータ
に対し、乗算、積和、複素数演算を従来より大幅に高速
に実行できる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるディジタル信号処理
装置の乗算回路８の詳細回路図、第２図（ａ）、（ｂ）
は夫々、倍精度乗算、単精度並列乗算の動作内容を示す
シフタｌ−４等の状態図、第３図はｎビットデータ並列
積和演算の動作内容を示すシフタ１〜４等の状態図、第
４図はその演算フローを示すフローチャート、第５図は
単精度複素数演算の動作内容を示すシフタ１〜４等の状
悪因、第６図はその演算フローを示すフローチャート、
第７図は２進木探索ベクトル量子化演算の動作内容を示
すシフタ１〜４等の状態図、第８図はその演算フローを
示すフローチャート、第９図はデータメモリ４における
データ多重化フォーマットの説明図、第１０図は従来の
ディジタル信号処理装置のＤＳＳＰチップの回路構成図
、第１１図は従来の積和演算フローのフローチャート、
第１２図は従来の複素数乗算フローのフローチャート、
第１３図は従来の２進本探索ベクトル量子化フローのフ
ローチャートである。 １はプログラムメモリ、２は制御回路、４はデータメモ
リ、５はアドレス生成部、８は乗算回路、９は演算回路
、１０はデータバス、２０．２１は第１または第２のレ
ジスタ、２６〜２９は第１ないし第４の乗算器、３０〜
３３は第１ないし第４のシフタ、３８〜４０は第１ない
し第３の算術演算器である。 なお、図中、同一符号は同一、または相当部分を示す。 ０．５ｙ″／ン°す°イクル 第５図 シフタ４あり シフタ３ａ！ｌカ シフタ２巳方 シフタ１　出力 ［「口互］［ｊ正面Ｅ［＝＝＝１２ｎｅットシフト［＝
ニニニ■二？（（Ｅコｊ！］］　　　　シフ）０［＝［
ヲベ巨７０弓］】］　　　　シフ）０［ヲベΣヲニロΣ
下丁［＝＝］　２ｎ　ビットシフトＥ日＝ヨ日ヨ 第 図 ４１け；１段当り に◆４マンン寸イクル 第 １０図 １０：テ′−ゲハ゛ス 第 図 第 図 、会計二Ｍマシン寸イクノシ 第 図 、合計＝５ＸＭマシンすイクル 第 図

Claims (1)

1. 【特許請求の範囲】 マイクロプログラムを記憶するプログラムメモリ、この
   プログラムメモリ内の前記マイクロプログラムのフェッ
   チ、デコード、データ読出し、演算、演算結果の書込み
   を並列パイプライン処理により実行せしむる制御回路、
   データサイズが２ｎビットのデータを格納可能であると
   共に同時に２個のデータの読出しが可能なデータメモリ
   、このデータメモリに対するアドレスを生成するアドレ
   ス生成部、前記データメモリから同時に読出された２個
   のデータにつき乗算処理、加減算処理を行う乗算回路、
   前記２個のデータまたは前記乗算回路の結果データにつ
   き算術演算または累算の処理を行う演算回路、及び前記
   ２個のデータ及び前記演算回路の結果データを転送する
   データバスを備えたディジタル信号処理装置において、 前記２個のデータを１づつ保持する第１のレジスタ及び
   第２のレジスタと、 これら第１のレジスタ及び第２のレジスタに保持された
   データの上位ビット及び下位ビット同士、上位ビットと
   下位ビット同士の４個の組合せに対応して１づつ設けら
   れていて各組合せの乗算を夫々が４系列並列的に実行す
   る第１ないし第４の乗算器と、 前記第１ないし第４の乗算器に対応して１づつ設けられ
   ていて該第１ないし第４の乗算器の各結果データにつき
   前記マイクロプログラムにしたがいシフト処理または０
   セット処理を４系列並列的に実行する第１ないし第４の
   シフタと、 前記第１のシフタ及び第４のシフタの各出力を入力して
   前記マイクロプログラムにしたがい加算または減算処理
   を実行する第１の算術演算器と、前記第２のシフタ及び
   第３のシフタの各出力を入力して前記マイクロプログラ
   ムにしたがい加算または減算処理を実行する第２の算術
   演算器と、前記第１及び第２の算術演算器の各出力を入
   力して前記マイクロプログラムにしたがい加算または減
   算処理を実行し、４ｎビットの出力データを前記演算回
   路に供給する第３の算術演算器と、を備え、前記第１な
   いし第４のシフタ及び前記第１ないし第３の算術演算器
   を、実行する演算の種類に応じて制御するようにしたこ
   とを特徴とするディジタル信号処理装置。