JPH02304676A - ディジタル信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、一連の処理を並列パイプライン処理により
実行するディジタル信号処理装置に関するものである。

〔従来の技術〕

第１０図は、例えばアイイーイーイー、アイシーニーニ
スニスビー８６、東京、第４０１〜４０４頁、”７５０
ナノセコンド　フローティング−ポイント　シグナル　
プロセッサ　ブイエルニスアイ”（ＩＥＥＥ、ＩＣＡＳ
ＳＰ　　８６、ＴＯＫＹＯ，Ｐ４０１〜４０４、”Ａ　
　５ＯＮＳ　　ＦＬＯＡＴＩＮＧ−ＰＯＩＮＴ　　５Ｉ
ＧＮＡＬ　　ＰＲＯＣＥＳＳＯＲＶＬＳＩ”）に示され
た従来のディジタル信号処理装置（以下、ＤＳＰと称す
る）のＤＳＳＰ（ディジタル　スピーチ　シグナル　プ
ロセッサ）チップのブロック回路図である。

図において、１はこのＤＳＰの全処理を実行せしむるマ
イクロプログラムを記憶したプログラムメモリである。

２はこのプログラムメモリ１内のマイクロプログラムの
７エツチ、デコード、データの読出し、演算、演算結果
の書込みの各処理を制御実行せしむる制御回路であり、
３はこの制御回路２が図中の各回路に対し出力する制御
信号である。

４はデータサイズが２ｎピツ）（ｎは正の整数）のデー
タを格納可能であると共に同時に２個のデータの読出し
が可能で、１個のデータの書込みが可能な２ポートのデ
ータメモリ、５はこのデータメモリ４に対するアドレス
を生成するアドレス生成部であり、６ａ＊６ｂはデータ
メモリ４からの読出しデータである。７ａ、７ｂは前記
データメモリ４からの読出しデータ５ａ、（３ｂが入力
されるセレクタであり、８はデータメモリ４から同時に
読出され、それぞれセレクタ７ａ、７ｂを介し供給され
る２個の読出しデータ５ａ、５ｂに対する乗算処理を実
行する乗算回路、９はこの乗算回路８の結果データであ
る。１０は前記２個の読出しデータ５ａ、５ｂまたは乗
算回路８の結果データ９に対する算術演算、累算を行う
演算回路であり、１１はこの演算回路１０の結果データ
、１２は前記データメモリ４．セレクタ７　ａ、７　ｂ
　＃演算回路１０の間に配されたデータバスである。

次に動作について説明する。先ず、第１０図のＤＳＰの
全体動作につき説明すると、アドレス生成部５はデータ
メモリ４に対するアドレスを生成して該データメモリ４
に供給し、しかしてデータ読出し時には、データメモリ
４から２個の読出しデータ６ａ、６ｂが同時に読出され
、セレクタ７ａ、７ｂを介して乗算回路８、および演算
回路１０にデータＸ１データＹとして供給される。この
とき乗算回路８は：該データＸ、Ｙに対する乗算処理を
実行し、その結果データ９を演算回路１０に与える。

演算回路１０は、この結果データ９または前記データＸ
、Ｙに対する加算、減算、ピット操作等の算術演算処理
、またはアキエムレータを用いての累算処理を実行し、
その結果データ１１をデータバス１２を介してデータメ
モリ４に供給して書込む。しかしてこのような一連の処
理は、制御回路２が、プログラムメモリ１に格納されて
いるマイクロプログラムを読出し、そのインストラクシ
ョンを該制御回路２がデコードし、各回路に対し制御信
号３を出力するパイプライン処理の実行により行われる
。

次に、このようなりＳＰＫて、積和演算を実行した場合
の所要マシンサイクル数につき、以下に説明する。

先ず初期設定の処理が実行されて、データメモリ４に対
するアドレスセクト及び、乗算回路８、演算回路１０に
おけるループ回数セットが行われる。次に積和演算が１
マシンサイクルにて実行され、さらにリピートカウンタ
のカウント値がｒＯＪであるか否かの判断処理、即ち、
前記初期設定によりセットされたＭ回のリピート演算が
完了したか否かの判断処理が実行される。

この場合、演算回路１０から出力する積和演算の演算結
果を２とすると、この２は次式（１）により表される。

但し、入力データ系列 Ｘ　＊　Ｙ　＊　Ｘ　＝（Ｘｌ　＊　・”　＊　ＸＨ）
　＊Ｙ＝（ｙｌ、・・・ｓ　Ｙ（１）とする。

またデータメモリ４からの２個の読出しデータ６ａ＋６
ｂの読出し、乗算、及び乗算結果の累算はパイプライン
処理されるため、ループ回数Ｍが充分大きい場合には、
所要演算量は１出力データ当りＭマシンサイクルとなる
。しかしてこれは、データサイズがｎビットの場合も２
０ビツトの場合も同一である。

〔発明が解決しようとする課題〕

従来のＤＩＰは以上のように構成されているので、求め
るデータ精度がデータサイズ最大、値のｈ以下で充分な
ケースにおいても、上述した所要演算量は、データ精度
がデータサイズ最大値の場合と同一であり、ＤＳＰの演
算能力を充分に活用できないという問題点がありだ。

この発明は上記のような問題点を解消するためｋなされ
たもので、データ精度がデータサイズ最大値の１／２以
下で充分なケースではその所要演算量も１／２以下に抑
えることができ、これにより演算能力がアップしてより
高速な演算が実行可能なりＳＰを得ることを目的とする
。

〔課題を解決するための手段〕

この発明に係るＤＳＰは、２Ｘｎビツトサイズのデータ
２個を、同時読出しおよび書込み可能なデータメモリと
、このデータメモリから読出した２個の読出しデータを
、４Ｘｎビツト長データとして格納する複数のベクトル
レジスタから成るベクトルレジスタ群を設け、さらに、
データメモリからの２個の読出しデータとベクトルレジ
スタ群からのベクトルデータを入力とする乗算回路を、
前記２個の読出しデータをｎビット毎に区切った第１の
データ対の順序を、その２個の読出しデータ間で上位ｎ
ビットデータ同士、下位ｎビットデータ同士、上位ｎビ
ットデータと下位ｎビットデータ同士の４種の組合せに
対応するように入れ替えた第２のデータ対と、前記ベク
トルレジスタ群からのベクトルデータをｎビット毎に区
切った第３のデータ対のいずれかを選択するセレクタ群
と、このセレクタ群から出力されるデータ対と前記第１
のデータ対の対応するｎビットデータ毎のｎ×ｎビット
乗算を４系列並列的に実行する第１ないし第４の乗算器
と、この第１ないし第４の乗算器の出力する各結果デー
タに、実行される演算命令の種類に応じたシフト処理あ
るいはθセット処理を４系列並列的に実行する第１ない
し第４のシフタと、第１および第２のシフタの出力デー
タに、実行される演算命令の種類に応じた算術演算処理
を実行する第１の算術演算器と、第３および第４のシッ
クの出力データに、実行される演算命令の種類に応じた
算術演算処理を実行する第２の算術演算器と、第１およ
び第２の算術演算器の出力に、実行される演算命令の種
類に応じた算術演算処理を実行する第３の算術演算器と
で構成したものである。

〔作　用〕

この発明における乗算回路は、データメモリから読出さ
れる読出しデータの上位ｎビットと下位ｎビットをそれ
ぞれ独立したｎビットデ＝りとみなし、２個の前記読出
しデータをｎビット毎に区切った第１のデータ対と、内
蔵するセレクタ群によって選択された、前記第１のデー
タ対の順序を入れ替えた第２のデータ対あるいはベクト
ルレジスタ群からのベクトルデータなｎビット毎に区切
った第３のデータ対とのｎ×ｎビット乗算を、内蔵する
第１ないし第４の乗算器にて４系列並列的に実行し、そ
の乗算の結果データに対するシフト処理あるいはＯセッ
ト処理を、実行される演算命令の種類に応じて内蔵して
いる第１ないし第４のシックで４系列並列的に実行し、
さらに、内蔵する第１ないし第３の算術演算器によって
、実行される演算命令の種類に応じた算術演算処理を各
７７タの出力データに実行することにより、複数系列の
演算の処理を同一ハードウェアによって、倍速以上の演
算速度で実行する。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図はこの発明におけるＤＳＰの回路構成を示す。

この発明におけるＤＳＰの回路構成は、第１０図につき
説明した従来装置のものと基本的には同一であり、しか
して乗算回路８およびその入力系統の構成が主として相
異するものである。

第１図において、４−１および４−２は、２０ビツトデ
ータの読出し／書込み並列処理可能な２ボートデータメ
そりであり、１３は、上記データメモＩＪ　４−１　、
４−２から読出した２個の読出しデータ６ａ、（３ｂを
パラメータとして同時にセットでき、４ｎビツトデータ
として記録保持する複数のベクトルレジスタから成るベ
クトルレジスタ群である。

８はデータメモＩＪ　４−１　、４−２から読出した２
個の読出しデータ６ａ、ｆｉｂの間の乗算、および上記
ベクトルレジスタ群１３から読み出したベクトルデータ
１４と上記２個の読出しデータ５ａ、５ｂとの間で並列
乗算を行う乗算回路であり、１０は演算回路、１２１と
１２２は読出しデータ用のデータバス、１２３は書込み
データ用のデータバスである。

第２図に、上記乗算回路８の内部構成を示す。

第２図において、１５はデータメモリ４−１と４−２か
ら同時に読出された２個の読出しデータ６ａｓ６ｂのう
ちの一方をデータＸとして入力する２ｎビツトサイズの
第１のレジスタとしてのＡレジスタ、１６は他の一方を
データＹとして入力する２０ピツトサイズの第２のレジ
スタとしてのＢレジスタであり、１７はベクトルレジス
タ群１３から読出したベクトルデータ１４を保持する４
ｎビツトサイズの第３のレジスタとしてのＣレジスタで
ある。１５１，１５２は夫々、Ａレジスタ１５ＶＣセッ
トされたデータＸの上位ｎビット（以下、Ａ１データと
呼ぶ）、下位ｎビット（以下、ＡＯデータと呼ぶ）、１
６１，１６２は夫々、Ｂレジスタ１６にセットされたデ
ータＹの上位ｎビット（以下、Ｂ１データと呼ぶ）、下
位ｎビット（以下、ＢＯデータと呼ぶ）であり、１７１
ないし１７４は、それぞれＣレジスタ１７にセッ°トさ
れたデータの上位から順に第４ないし第１のｎビットデ
ータ（以下、それぞれ、Ｃ３データ、Ｃ２データ、Ｃ１
データおよびＣＯデータと呼ぶ）である。

２３１ないし２３４は、Ａレジスタ１５およびＢレジス
タ１６からのＡ１データ１５１．ＡＯデータ１５２．Ｂ
ｌデータ１６１．およびＢＯデータ１６２の４個のｎビ
ットデータ対と、Ｃレジスタ１７からのＣ３データ１７
１〜ＣＯデータ１７４の４個のｎビットデータ対につい
ていづれかの対を選択するセレクタ群を構成している第
１ないし第４のセレクタであり、２４ないし２７はこの
第１ないし第４のセレクタ２３１〜２３４の出力データ
である。２８はＡ１データ１５１とセレクタ２３１の出
力データ２４との間でｎＸｎビット乗算を実行する第１
の乗算器（以下、＋ＩＭＰＹと呼ぶ）、２９はＡＯデー
タ１５２とセレクタ２３２の出力データ２５との間でｎ
Ｘｎビット乗算を実行する第２の乗算器（以下、＃２Ｍ
ＰＹと呼ぶ）、３０はＢ１データ１６１とセレクタ２３
３の出力データ２６との間でｎＸｎビット乗算を実行す
る第３の乗算器（以下、＄３ＭＰＹと呼ぶ）、３１はＢ
Ｏデータ１６２とセレクタ２３４の出力データ２７との
間でｎＸｎビット乗算を実行する第４の乗算器（以下、
＋４ＭＰＹと呼ぶ）で、これら＃ＩＭＰＹ２８〜＃４Ｍ
ＰＹ３１は前記ｎＸｎビット乗算を並列的に実行する。

３２ないし３５はそれぞれ＄ＩＭＰＹ２８〜＄４ＭＰＹ
３１から出力される結果データであり、１８はこの＄Ｉ
ＭＰＹ２８〜＋４ＭＰＹ３１の結果データ３２〜３５に
対して、マスク処理、シフト、および加減算処理を行う
多重回路である。

第３図に上記多重回路１８の内部構成を示す。

第３図において、３６は前記＄ＩＭＰＹ２９の結果デー
タ３２に対し、前記プログラムメモリ１内のマイクロプ
ログラムに従ってシフト処理あるいはＯセットを行う第
１のシフタ（以下、４＃１シフタと呼ぶ）、３７は＄２
ＭＰＹ２９の結果データ３３に対し、前記マイクロプロ
グラムに従グてシフト処理あるいはＯセットを行う第２
のシフタ（以下、＃２シフタと呼ぶ）、３８は＄　３　
Ｍ　Ｐ　Ｙ３Ｑの結果データ３４に対し、前記マイクロ
ブログラムに従ってシフト処理あるいはＯセットを行う
第３のシック（以下、＃３シフタと呼ぶ）、３９は＄４
ＭＰＹ３１の結果データ３５に対し、前記マイクロプロ
グラムに従ってシフト処理あるいはＯセットを行う第４
のシフタ（以下、＃４シフタと呼ぶ）である。４０ない
し４３はこれら＃１シフタ３６〜＃４シフタ３９から出
力される出力データである。

４４はこの＃ｌシフタ３６の出力データ４０と＃２シフ
タ３７の出力データ４１を入力とし、前記プログラムメ
モリ１内のマイクロプログラムに従って加算あるいは減
算の処理を行う第１の算術演算器（以下、＄ＩＡＵと呼
ぶ）であり、４５は＃３シフタ３８の出力データ４２と
＃４シフタ３９の出力データ４３を入力とし、前記マイ
クロプログラムに従って加算あるいは減算の処理を行う
第２の算術演算器（以下、＃２ＡＵと呼ぶ）である。

４６はこの＄ＩＡＵ４４と＋２ＡＵ４５の出力を受け、
前記マイクロプログラムに従って加算あるいは減算の処
理を行って４ｎピツトの最終演算結果データを生成し、
それを乗算回路８の結果データ９として出力する第３の
算術演算器（以下、＃３ＡＵと呼ぶ）である。

第４図に上記＃１シフタ３６ないし＃４シフタ３９の内
部構成を示す。第４図において、４７は前記制御回路２
からの制御信号３に基づいて、ピットパターンの異なる
マスクパターンを出力するマスクパターンレジスタであ
り、４８はこのマスクパターンレジスタ４７より出力さ
れる前記マスクパターンである。４９は＋ＩＭＰＹ２８
〜＃４ＭＰＹ３１の出力する結果データ３２〜３５に対
して、上記マスクパターンレジスタ４７の出力するマス
クパターン４８との間でピット毎の論理積処理によって
マスク処理を行うマスク回路である。

５１は上記マスク回路４９の出力５０に対して、前記制
御信号３に基づいてシフト処理を行い、出力データ４０
〜４３として出力するシフト回路である。

次に動作について説明する。データメモリ４−１および
４−２におけるデータ入出力、第２図にて詳述した構成
の乗算回路８、及び演算回路１０における各演算処理は
、制御回路２がプログラムメモリ１内のマイクロプログ
ラムを読出し、そのインストラクシ曹ンをデコードして
出力する制御信号３に基づ（パイプライン処理に応じて
実行される。

ここで、データサイズは最大２ｎビツトとし、以下、求
められたｎピットデータを単精度データ、２０ビツトデ
ータを倍精度データと呼、ぶことＫする。そして前記マ
イクロプログラムに基づく乗算系命令には、２ｎピツト
デ一タ同士の乗算を行う倍精度乗算（２ｎビツトＸ２ｎ
ピツト）、ｎピットデータ同士の乗算を行う単精度乗算
（ｎビット×ｎビット）、単精度乗算積和、および単精
度固定ベクトル内積の各命令が含まれているものとする
。

しかしてその場合に、第１図に示す乗算回路８において
は、前記命令の種類に応じた前記制御信号３に基づき各
部が次のように動作する。即ち、データメモリ４−１お
よび４−２から同時に読出された２個の読出しデータ６
ａ　、ｆｉｂはデータＸ、データＹとして、データバス
１２１　、１２２を介してそれぞれ乗算回路８に供給さ
れ、データＸはＡレジスタ１５にセットされ、データＹ
はＢレジスタ１６にセットされる。尚、データＸ、Ｙは
共に、最大２０ビツトサイズのデータである。

一方、ベクトルレジスタ群１３には、データメモリ４−
１　、４−２からの読出しデーｆｉ６ａ、５ｂを予め転
送しておき、以後、同一データをベクトルデータ１４と
して何度も繰り返し読出すことができる。

＃ＩＭＰＹ２８はＡ１データ１５１と第１のセレクタ２
３１の出力データ２４の乗算を、＃２Ｍｐｙ２ｇはＡＯ
データ１５２と第２のセレクタ２３２の出力データ２５
の乗算を、＋３ＭＰＹ３０はＢ１データ１６１と第３の
セレクタ２３３の出力データ２６の乗算を、＋４ＭＰＹ
３１は８０７”−タ１６２と第４のセレクタ２３４の出
力データ２７の乗算を並列して実行し、夫々、２ｎビツ
トサイズの結果データ３２〜３５を多重回路１８の＃−
１シフタ３６．４＃２シフタ３７、＃３シフタ３８、お
よび＃４シフタ３９に供給する。しかして４＃１シフタ
３６〜＃４シフタ３９の各々は入力された結果データ３
２〜３５につき、そのときの命令の種類に応じてシフト
処理またはθセット処理を夫々実行する。しかして＃１
シフタ３６〜４＃４シフタ３９のそれぞれからの出力デ
ータ４０〜４３は、各々４０ビツトサイズのデータであ
り、出力データ４０と４１は＄ＩＡＵ４４に、出力デー
タ４２と４３は＄２ＡＵ　４５にそれぞれ入力される。

＄ＩＡＵ４４は＃１シフタ３６および＃２シフタ３７の
出力データ４０．４１に対して加算または減算の処理を
行い、その結果データを＋３ＡＵ４６に与える。同様に
して＋２ＡＵ４５は＃３シフタ３８および＃４シフタ３
９の出力データ４２゜４３に対して加算または減算の処
理を行い、その結果データを＋３ＡＵ４６に与える。＋
　３　Ａ　Ｕ４６はこの＋３ＡＵ４６および＋２ＡＵ４
５からの各結果データに対し、更に加算または減算の処
理を行って４ｎビツトの最終演算結果データ中■成し、
それを当該乗算回路８の結果データ９として演算回路１
０に送る。

次に、各種演算時の所要演算量につき説明する。

（１）倍精度乗算 第１ないし第４のセレクタ２３１〜２３４において、Ａ
レジスタ１５およびＢレジスタ１６のデータ対を選択す
る。第５図（ａｌには、この場合の＃１シフタ３６〜＃
４シフタ３９、およびＩＩＡＵ４４〜＄３ＡＵ４６の動
作内容を表わす状態図を示す。即ち、＃２シフタ３７１
Ｃおいてはシフト値０、＃３シフタ３８、＃４シフタ３
９においてはｎビット左シフト、＃１シフタ３６におい
ては２ｎビツト左シフト処理をそれぞれ行い、また＃Ｉ
ＡＵ４４ないし＋３ＡＵ４６においては加算の各処理を
行うことにより、倍精度乗算が実行される。

このとき、所要演算量は１データ当り１マシンサイクル
となり、しかしてこれは従来のＤＳＰと同様である。

（２）単精度並列乗算 （１）の場合と同様に、第１ないし第４のセレクタ２３
１〜２３４にお〜・て、Ａレジスタ１５およびＢレジス
タ１６のデータ対を選択する。第５図（ｂｌには、この
場合の＃１シフタ３６〜４＃４シフタ３９、および＄Ｉ
ＡＵ４４〜＃３ＡＵ４６の動作内容を示す。この場合、
単精度データとしては事前に、２個のデータが２ｎビツ
トデータサイズをもつデータメモリ４−１および４−２
上に、第６図に示すような多重化により格納されている
ものとする。

しかして２個の入力データの上位ｎビット同士、即ちＡ
１データ１５１とＢ１データ１６１の乗算結果ＡＩＸＢ
Ｉ、下位ｎビット同士、即ちＡＯデータ１５２とＢＯデ
ータ１６２の乗算結果ＡＯＸＢＯを夫々、ｌＩＭＰＹ２
８および＄　２　Ｍ　Ｐ　Ｙ２９にて求め、次いで４＃
２シフタ３７においてシフト値０．＄３シフタ３８及び
＃４シフタ３９においてθセット、＃１シフタ３６にお
いて２０ビツトシフトを夫々実行する。次に＄ＩＡＵ４
４．４＃２ＡＵ４５、＋３ＡＵ４６のすべてにおいて加
算処理を実行することにより、結果データ９としての４
ｎビツトの最終演算結果データ中の１倍２ｎビット及び
下位２０ビツトにそれぞれ単精度乗算結果を多重化した
形式で得ることができる。この場合、その所要演算量は
１データ当り、０．５マシンサイクルとなり、従来のＤ
ＳＰに比べて２倍の演算速度となる。

（３）単精度並列積和演算 前述の場合と同様、第１ないし第４のセレクタ２３１〜
２３４′において、Ａレジスタ１５およびＢレジスタ１
６のデータ対を選択する。この場合も、単精度データは
第６図に示すように多重化されているものとする。

単精度並列積和演算処理では、＃２シフタ３７では＃２
ＭＰＹ２９で求めた２個の入力データの下位ｎビット同
士、即ちＡＯデータ１５２とＢＯデータ１６２を乗算し
た結果データ３３に対しシフト値０のシフト処理が、＃
３シフタ３８および４＃４シフタ３９ではＯセット処理
が、さらに−＃１シフタ３６では＋ｔＭｐｙ２８で求め
た上位ｎビット同士、即ちＡ１データ１５１とＢ１デー
タ１６１を乗算した結果データ３２に対してシフト値０
のシフト処理がそれぞれ実行される。また＃１ＡＵ４４
および＋３ＡＵ４６ではそれぞれ加算処理が実行され、
単精度乗算結果データ２個分の累算値を得る。

そしてこの累算値を後段の演算回路１０にて、Ｍ／２回
繰返し累算するとＭデータ分の積和が実行される。しか
してこの場合の所要演算量は１出カデータ当り０．５マ
シンサイクルとなり、従来のＤＳＰに比べて２倍の演算
速度となる。

（４）単精度固定ベクトル内積演算 ２次元座標または３次元座標の回転および平行移動処理
には、固定値を持つ回転パラメータ行列と入力データと
の行列演算となる。このパラメータをベクトルレジスタ
群１３に予め格納しておけば、データメモリ４−１　、
４−２からその都度読出すことなく繰り返し読出せ、さ
らＫ、データメモリ４−１　、４−２からは入力データ
として４ｎビット分、即ち単精度データ４個を同時に読
出すことが可能になる。第７図に１このパラメータのベ
クトルレジスタ群１３への格納の例を示す。

この場合、第１ないし第４のセレクタ２３１〜２３４に
おいて、Ｃレジスタ１７のデータ対を選択する。そして
、データメモリ４−１とデータメモリ４−２とが仮想的
に連続しているものとし、予め−４のベクトルの各要素
を２個のデータメモリ４−１および４〜２にまたがって
格納しておく。第８図にそのデータ格納の例を示す。従
って、データメモリ４−１および４−２から４個の単精
度データを入力ベクトルとして、また、ベクトルレジス
タ群１・３から４個の単精度データを固定値ベクトルと
してそれぞれ読出し、＄ＩＭＰＹ２９ないし一＄４ＭＰ
Ｙ３１において、ベクトル内各要素毎の４個の並列乗算
が可能となる。

第９図に、多重回路１８における処理内容を示す。＄Ｉ
ＭＰＹ２３〜＃４ＭＰＹ３１で演算された４個の結果デ
ータ３２〜３５は、＃１シフタ３６〜＃４シフタ３９に
てシフト値０のシフト処理が実行され、さらに＄ＩＡＵ
４４ないし＄　３　ＡＵ４６にて加算処理を行うことで
、４次元ベクトルの内積演算結果が出力される。この場
合、その所要演算量は１データ当り０．２５マシンチイ
クルとなり、従来のＤＳＰＫ比べて４倍の演算速度とな
る。

上記実施例の他、単精度データにおける複素数乗算、２
進木探索ベクトル量子化演算等についても、従来のＤＳ
ＰＶＣ比べ２倍の演算速度で処理実行が可能である。

尚、上記実施例では、＃ＩＡＵ−４３ＡＵとしてマイク
ログログ２ムに従って加算あるいは減算の処理を実行す
る算術演算器を用いたものを示したが、このうち＃２Ａ
Ｕと＃３ＡＵとは単なる加算器であってもよい。

〔発明の効果〕

以上のように、この発明によれば、データメモリから出
力される読出しデータの上位ｎビットと下位ｎビットを
それぞれ独立したｎビットデータとみなし、２個の前記
読出しデータをｎビット毎に区切った第１のデータ対の
順序を入れ替えた第２のデータ対、あるいはベクトルデ
ータなｎビット毎に区切った第３のデータ対と、前記第
１のデータ対とのｎ×ｎビット乗算を４系列並列的に実
行し、さらに、その乗算の結果データに対するシフト処
理あるいはＯセット処理、その処理結果の出力データに
対する算術演算処理を、倍精度乗算、単精度並列乗算、
単精度並列積和演算、単精度複素数演算、２進木探索ベ
クトル量子化演算等、実行される演算命令の種類に応じ
て実行するように構成したので、ＤＳＰの最大可能精度
の１／２以下の精度のデータに対して、乗算、積和、複
素数演算の演算速度を、従来のものに比べて大幅に高速
化できるＤＳＰが得られる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施−例によるＤＳＰを示すブロ
ック図、第２図はその乗算回路の内部構成を示すブロッ
ク図、第３図はその多重回路の内部構成を示すブロック
図、第４図はそのシックの内部構成を示すブロック図、
第５図（ａ）および（ｂ）は倍精度乗算、および単精度
並列乗算の動作説明のための＃ｌシフタないし＃４シフ
タの状態図、第６図は単精度並列乗算、および単精度並
列積和演算時のデータメモリのデータ格納状態を示す説
明図、第７図は単精度固定ベクトル内積演算時のベクト
ルレジスタ群へのパラメータの格納例を示す説明図、第
８図はこの単精度固定ベクトル内積演算時のデータメモ
リ上のベクトル要素の格納状況を示す説明図、第９図は
単精度固定ベクトル内積演算時の動作内容を示す説明図
、第１０図は従来のＤＳＰを示すブロック図である。 ８は乗算回路、１３はベクトルレジスタ群、２８〜３１
は第１ないし第４の乗算器（’＃ＩＭＰＹ〜＃４ＭＰＹ
）、３６〜３９は第１ないし第４０シフタ（＃１シフタ
〜＃４シフタ）、４−１　、４−２はデータメモリ、４
４〜４６は第１ないし第３の算術演算器（＃ｌＡＵ〜＃
３ＡＵ）、２３１〜２３４はセレクタ群（第１ないし第
４のセレクタ）。 なお、図中、同一符号は同一、又は相当部分を示す。 特許出願人　　　三菱電機株式会社 ２−　　　。 第３ｖｉＡ 第４図 第６図 第７図 第８図 第９図 第１０図

Claims (1)

【特許請求の範囲】
1. データサイズが２×ｎビット（ｎは正の整数）のデータ
   を複数、格納でき、同時に２個の前記データの読出しお
   よび書込みが可能なデータメモリ、前記データメモリか
   ら読出した２個の読出しデータを、４×ｎビット長デー
   タとして格納するベクトルレジスタを複数個備えたベク
   トルレジスタ群、および、前記２個の読出しデータそれ
   ぞれについてｎビット毎に区切った４個のｎビットデー
   タからなる第１のデータ対の順序を、前記２個の読出し
   データ間で上位ｎビットデータ同士、下位ｎビットデー
   タ同士、上位ｎビットデータと下位ｎビットデータ同士
   の４種の組合せに対応するように、ｎビットデータ単位
   で入れ替えた第２のデータ対と、前記ベクトルレジスタ
   群から読出したベクトルデータをｎビット毎に区切った
   ４個のｎビットデータから成る第３のデータ対に対して
   、前記第２のデータ対と第３のデータ対のいずれかを選
   択するセレクタ群と、前記セレクタ群から出力されるデ
   ータ対と前記第１のデータ対との間で、対応するｎビッ
   トデータ毎の４つの組合せのｎ×ｎビット乗算を４系列
   並列的に実行する第１ないし第４の乗算器と、前記第１
   ないし第４の乗算器対応に設けられ、前記第１ないし第
   ４の乗算器の出力する各結果データに、実行される演算
   命令の種類に応じたシフト処理あるいは０セット処理を
   ４系列並列的に実行する第１ないし第４のシフタと、前
   記第１および第２のシフタの出力データを入力として、
   実行される演算命令の種類に応じた算術演算処理を実行
   する第１の算術演算器と、前記第３および第４のシフタ
   の出力データを入力として、実行される演算命令の種類
   に応じた算術演算処理を実行する第２の算術演算器と、
   前記第１および第２の算術演算器の出力を入力として、
   実行される演算命令の種類に応じた算術演算処理を実行
   する第３の算術演算器とを有する乗算回路を備えたディ
   ジタル信号処理装置。