JPH02181934A - Ｍｉｓ型半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ＭＩＳ型半導体装置に関し、特に配線抵抗な
どの低減を図るシリサイド構造と、短チヤネル効果の防
止を図るＬＤＤ　（Ｌｉｇｈｔ　１ｙＤｏｐｅｄ　　Ｄ
ｒａｉｎ）構造とを備えたＭＩＳ型トランジスタのソー
ス・ドレイン領域の製造方法の改善に関するものである
。

［従来の技術］ 近年の半導体装置における高集積化および高速応答性に
対する技術進展に伴ない、ＭＩＳ（Ｍｅｔａｌ　　Ｉｎ
５ｕｌａｔｏｒ　　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）型ト
ランジスタの構造も微細化されるに至っている。ＭＩＳ
型トランジスタの微細化は、原則的にスケーリング則に
従い、チャネル長の短小化や接合深さの浅いソース・ド
レイン領域の形成などの形で行なわれている。

ところが、ＭＩＳ型トランジスタの微細化に伴なって特
に下記の２つの問題が生じた。

（１）　　トランジスタのチャネルの短小化による短チ
ヤネル効果の顕在化。

（２）　不純物拡散層およびゲート電極層の配線抵抗の
顕在化。

そして、短チヤネル効果によっては、ドレイン近傍での
ブレークダウン現象の発生やホットエレクトロンの発生
による信頼性寿命の低下によってトランジスタ特性の劣
化が生じた。また、配線抵抗の増大によっては、トラン
ジスタの高速応答性の低下が生じた。

そこで、これらの問題点を改善する構造として、まず短
チヤネル効果を防止するためにＬＤＤ構造が採用され、
さらに配線抵抗の増大を防止する構造としてサリサイド
構造が考案された。このような構造をＨする従来のＭＩ
Ｓ型トランジスタを第３図に示す。

図を参照して、ｐ型シリコン基板１表面にゲート酸化膜
２を介してポリシリコンからなるゲート電極３が形成さ
れている。ゲート電極３の両側面には絶縁膜のサイドウ
オールスペーサ４．４が形成されている。ｐ型シリコン
基板１表面にはゲート電極３に自己整合する位置に低濃
度のｎ−不純物領域５．５が形成されている。さらに、
サイドウオールスペーサ４．４に自己整合する位置関係
で高濃度のｎ＋不純物鎮域６．６が形成されている。こ
のｎ−不純物領域５とｎ＋不純物領域６とが各々トラン
ジスタのソース・ドレイン領域１２．１２を構成する。

さらに、この低濃度のｎ−不純物領域５と高濃度のｎ＋
不純物領域６との位置がオフセットされた構造を有する
不純物領域の構造をＬＤＤ構造と称す。また、ゲート２
１極３ｐ上面およびｎ＋不純物領域６．６の表面上には
チタンシリサイドからなるシリサイド層７ａ、７ｂ、７
ｂが形成されている。そして、このゲート電極３および
ｎ＋不純物領域６．６の表面上に自己整合的に形成され
たシリサイド層７ａ、７ｂ、７ｂの構造をサリサイド構
造と称す。

ＬＤＤ構造を構成する低濃度のｎ−不純物領域５．５は
、高濃度のｎ＋不純物領域６．６とゲート電極３直下の
チャネル領域８との間の不純物濃度分布をなだらかにす
るように構成されている。

そして、これによって特にドレイン領域側での電界集中
を緩和し、ブレークダウン現象の抑制やホットキャリア
の発生を抑制している。

また、サリサイド構造を構成するシリサイド層７ａ、７
ｂは導電性に優れている。そして、この優れた導電性に
よって、ゲート電極３の配線抵抗を低減し、またソース
・ドレイン領域のシート抵抗を低減させている。

次に、第３図に示す従来のＭＩＳ型トランジスタの製造
工程を第４Ａ図ないし第４Ｄ図を用いて説明する。

まず、第４Ａ図に示すように、ｐ型シリコン基板１上に
薄いゲート酸化膜２を形成する。さらに、ゲート酸化膜
２の表面上にポリシリコン層を堆積した後、ゲート酸化
膜２とポリシリコン層とをパターニングしてゲート電極
３を形成する。次に、ゲート電極３をマスクとしてｎ型
不純物イオン９を低ドーズ量でｐ型シリコン基板１表面
にイオン注入する。これによってｎ−不純物領域５．５
を形成する。

次に、第４Ｂ図に示すように、ゲート電極３が形成され
たｐ型シリコン基板１表面上にシリコン酸化膜を堆積す
る。そして、このシリコン酸化膜を異方性エツチングす
ることによってゲート電極３の側壁にサイドウオールス
ペーサ４．４を形成する。さらに、このサイドウオール
スペーサ４．４およびゲート電極３をマスクとして高ド
ーズ量のｎ型不純物イオン９をｐ型シリコン基板１表面
にイオン注入する。これによってｎ＋不純物領域６．６
を形成する。

さらに、第４Ｃ図に示すように、ｐ型シリコン基板１表
面上およびゲート電極３、サイドウオールスペーサ４．
４の表面上にチタンなどの高融点金属層１１を蒸着する
。その後、高温度の熱処理を施し、高融点金属層１１と
ｐ型シリコン基板１の表面あるいはゲート電極３のポリ
シリコン層とが接する領域にのみ選択的にシリサイド反
応させ、この領域の高融点金属層１１をシリサイド化す
る。

そして、第４Ｄ図に示すように、サイドウオールスペー
サ４．４の表面上に蒸着された未反応の高融点金属層１
１を除去することにより、ゲート電極３の表面上および
ｎ＋不純物領域６．６の表面上にシリサイド層７ａ、７
ｂ、７ｂを自己整合的に形成する。

［発明が解決しようとする課２コ 第４Ａ図ないし第４Ｄ図に示されたように、サイドウオ
ールスペーサ４．４は２つの機能を果たしている。まず
第１は、高融点金属層１１の選択的なシリサイド化を行
なわすためのマスクとしての機能である。サイドウオー
ルスペーサ４は高融点金属層１１と反応しない。したが
って、高融点金属層１１のシリサイド化される領域は、
サイドウオールスペーサ４によって、ゲート電極３の表
面上とソース・ドレイン領域の表面上とに分離して自己
整合的に形成される。この分離を確実に行なうために、
サイドウオールスペーサ４の厚みは２０００〜３０００
Ａ程度に厚く形成される。

第２の機能として、ソース・ドレイン領域のｎ−不純物
領域５とｎ＋不純物領域６とのオフセット位置を規定す
る。すなわち、ＬＤＤ構造を構成するｎ”不純物領域５
の長さはほぼこのサイドウオールスペーサ４の膜厚によ
って規定される。

ところが、上：己のようにサイドウオールスペーサ４は
第１の機能の関係上、膜厚が厚く形成されるため、ｎ−
不純物領域５の長さも長く形成される。このｎ−不純物
領域５は、電界集中を緩和し、ブレークダウン現象を防
止するなどの短チヤネル効果の抑制作用を発揮する反面
、寄生抵抗としても作用する。そして、このｎ−不純物
領域５の長さが長くなるにつれて寄生抵抗が増大し、ト
ランジスタの応答性を低下させる問題が顕在化してきた
。

したがって、本発明は上記のような問題点を解消するた
めになされたもので、サリサイド構造とＬＤＤ構造とを
相互に独立した最適な条件下で製造することができるＭ
ＩＳ型半導体装置の製造方法を提供することを目的とす
る。

［課題を解決するための手段コ 本発明におけるＭＩＳ型半導体装置の製造方法は以下の
工程を備える。

ａ、　半導体基板の主面上にゲート絶縁膜を形成する工
程。

ｂ、　ゲート絶縁膜上にポリシリコン層を形成し、ポリ
シリコン層およびゲート絶縁膜を所定の形状にパターニ
ングする工程。

仁　だターニングされたポリシリコン層をマスクとして
半導体基板中に不純物を導入し、相対的に低濃度の不純
物領域を形成する工程。

ｄ、　半導体基板の主表面上とパターニングされたポリ
シリコン層の表面上に第１絶縁膜を形成する工程。

ｅ、　第１絶縁膜を異方性エツチングすることによって
パターニングされたポリシリコン層の側壁に第１絶縁膜
の第１サイドウオールスペーサを形成する工程。

ｆ、　　ポリシリコン層および第１サイドウオールスペ
ーサをマスクとして半導体基板中に不純物を導入し、相
対的に高濃度の不純物領域を形成する工程。

ｇ、　半導体基板の表面上と第１サイドウオールスペー
サ上とポリシリコン層上とに第２絶縁膜を形成する工程
。

ｈ、　第２絶縁膜を異方性エツチングすることによって
第１サイドウオールスペーサの側壁に第２絶縁膜からな
る第２サイドウオールスペーサを形成する工程。

ｉ、　半導体基板上と第１および第２サイドウオールス
ペーサ上とポリシリコン層上とに高融点金属層を形成す
る工程。

ｊ、　高融点金属層を熱処理し、半導体基板の表面上と
ポリシリコン層上とに接した高融点金属層をシリサイド
化させる工程。

ｋ、　高融点金属層のシソサイド化していない領域を除
去する工程。

［作用］ 本発明によるＭＩＳ型半導体装置の製造方法においては
、ゲート電極の側壁に２層のサイドウオールスペーサが
形成される。そして、第１と第２のサイドウオールスペ
ーサは各々独立した最適な膜厚で形成される。まず、第
１のサイドウオールスペーサはゲート電極の側壁に形成
され、ソース・ドレイン領域の相対的に低濃度の不純物
領域の長さを規定する。そして、この第１のサイドウオ
ールスペーサの膜厚を調整することによって、寄生抵抗
の少ないかつ短チヤネル効果の抑制作用の優れたＬＤＤ
構造を構成することができる。

また、第２のサイドウオールスペーサは第１のサイドウ
オールスペーサの側壁に形成される。そして、第１のサ
イドウオールスペーサと第２のサイドウオールスペーサ
の加算された膜厚が、ゲート電極の表面上とソース・ド
レイン領域の表面上に形成されるシリサイド層の分離長
さを規定する。

この第２のサイドウオールスペーサを用いることによっ
て、ＬＤＤ構造のソース・ドレイン領域の形成条件とサ
リサイド構造の分離形成条件との関係を独立させて、相
互に最適な条件下で形成することが可能となる。

［実施例］ 以下、本発明の一実施例を図を用いて説明する。

第１図は、本発明の一実施例によるＭＩＳ型トランジス
タの断面構造図である。ｐ型シリコン基板１表面上には
ゲート酸化膜２を介してポリシリコンからなるゲート電
極３が形成されている。ゲート電極３の側壁には第１の
サイドウオールスペーサ４ａ、４ａが形成されている。

さらに、第１のサイドウオールスペーサ４ａ、４ａの側
壁には第２のサイドウオールスペーサ４ｂ、４ｂが形成
されている。ｐ型シリコン基板１表面には低濃度のｎ−
不純物領域５と高濃度のｎ＋不純物領域６からなるソー
ス・ドレイン領域１２．１２が形成されている。ｎ−不
純物領域５．５はその上部がゲート電極３にほぼ覆われ
ている。さらに　ｎ＋不純物領域６とｎ−不純物領域５
との境界位置はゲート電極３の側面位置にほぼ一致して
いる。また、ソース・ドレイン領域１２．１２の表面上
およびゲート電極３の表面上にはチタンシリサイドなど
のシリサイド層７ｂ、７ｂ％　７ａが形成されている。

そして、このゲート電極３の表面上とソース・ドレイン
領域１２．１２の表面上に自己整合的に形成されたシリ
サイド層７ａ１７ｂ、７ｂを有する構造がサリサイド構
造を構成する。

次に、本実施例によるＭＩＳ型トランジスタの製造方法
について第２Ａ図ないし第２Ｈ図を用いて製造工程順に
説明する。

まず、第２Ａ図に示すように、ｐ型ンリコン基板１の表
面上にゲート酸化膜２を形成する。さらに、ゲート酸化
膜２の表面上にポリシリコン層を堆積した後、ゲート酸
化膜２とポリシリコン層とを所定の形状にパターニング
し、ゲート電極３を形成する。さらに、ゲート電極３を
マスクとしてリン（Ｐ）やヒ素（Ａｓ）などのｎ型不純
物イオン９をドーズ量１×１０１′／ｃｍ２程度でイオ
ン注入する。これによって、ｐ型シリコン基板１表面に
低濃度のロー不純物領域５．５を形成する。

なお、このイオン注入は、ｐ型シリコン基板１の主表面
に対して不純物イオンを斜めに打ち込む斜めイオン注入
法を用いて形成してもよい。この方法を用いると、ｎ−
不純物領域５の端部はゲート電極３の直下へ入り込んで
形成される。

次に、第２Ｂ図に示すように、ｐＪＪ：！シリコン基板
１表面上およびゲート電極３の表面上に減圧ＣＶＤ　　
（Ｃｈｅｍｉｃａｌ　　　Ｖａｐｏｒ　　　Ｄｅｐ。

５ｉｔｉｏｎ）法を用いて第１のシリコン酸化膜１３を
堆積する。この第１のシリコン酸化膜１３の膜厚はｎ−
不純物領域５のチャネル方向の長さを規定する。したが
って、第１のシリコン酸化膜１３の膜厚はトランジスタ
の特性上から設定される。本実施例においては約１００
０Ａ程度の膜厚に形成される。

次に、第２Ｃ図に示すように、第１のシリコン酸化膜１
３を反応性イオンエツチング法を用いて異方性エツチン
グし、ゲート電極３の側壁にのみシリコン酸化膜１３の
第１のサイドウオールスペーサ４ａ、４ａを形成する。

この第１のサイドウオールスペーサ４ａの膜厚はほぼ第
１のシリコン酸化膜１３の堆積時の膜厚を保持している
。

さらに、第２Ｄ図に示すように、ゲート電極３および第
１のサイドウオールスペーサ４　ａ　ｓ　４　ａをマス
クとしてｐ型シリコン基板１表面にヒ素（Ａｓ）などの
ｎ型不純物イオン９をドーズ量ｌＸｌ０”／ｃｍ２でイ
オン注入する。これによっでｐ型シリコン基板１表面に
高濃度のｎ＋不純物領域６．６が形成される。図に示さ
れるように、ｎ−不純物領域５とｎ＋不純物領域６との
オフセットされた距離は第１のサイドウオールスペーサ
４ａの膜厚によって規定される。

さらに、第２Ｅ図に示すように、ｐｕシリコン基板１表
面、第１のサイドウオールスペーサ４　ａ　ｓ４ａおよ
びゲート電極３の表面上に第２のシリコン酸化膜１４を
減圧ＣＶＤ法を用いて堆積する。

第２のシリコン酸化１４は後のサリサイド構造の形成工
程において、第１のシリコン酸化１１１１１３からなる
第１のサイドウオールスペーサ４ａｓ４ａとともにシリ
サイド層の分離用マスクとして機能する。したがって、
第２シリコン酸化膜１４の膜厚は分離用マスクとしての
機能を果たすに十分な膜厚が設定される。本実施例にお
いては膜厚は１５００〜２００ＯＡ程度に設定される。

次に、第２Ｆ図に示すように、第２のシリコン酸化膜１
４を反応性イオンエツチング法を用いて異方性エツチン
グし、第１のサイドウオールスペーサ４ａ、４ａの側壁
に第２のシリコン酸化膜１４からなる第２のサイドウオ
ールスペーサ４ｂ。

４ｂを形成する。このことによって、ゲート電極３の側
壁には膜厚が２５００〜３０００Ａ程度のシリコン酸化
膜のサイドウオールスペーサが形成される。次に、ｎ−
不純物領域５．５あるいはｎ＋不純物領域６．６の不純
物の活性化を行なうために、温度８００〜９００℃程度
で熱処理を行なう。この熱処理によってｎ−不純物領域
５．５および０＋不純物領域６．６はチャネル方向に向
かっても拡散する。したがって、この熱処理の温度およ
び時間を制御することによって、ｎ−不純物領域５とｎ
＋不純物領域６との境界の位置がゲート電極３の側壁の
位置にほぼ一致する位置まで熱処理を行なう。これによ
って、ＬＤＤ構造を構成するｎ−不純物領域５．５がゲ
ート電極３の直下領域に覆われる位置に形成される。

次に、第２Ｇ図に示すように、ｐ型シリコン基板１表面
、第１および第２のサイドウオールスペーサ４ａ、４ｂ
およびゲート電極３の表面上にスパッタ法を用いてチタ
ン層１５を形成する。そして、ランプ加熱法などを用い
て温度７００〜１０５０℃程度の高温下で熱処理を施す
。この熱処理によってｐ型シリコン基板１表面のシリコ
ン層、あるいはゲート電極３表面のポリシリコン層と接
したチタン層１５の領域がシリサイド反応を生じ、チタ
ンシリサイド層７ａ、７ｂが形成される。ここで、第１
のサイドウオールスペーサ４　ａ　ｓ　４　ａと第２の
サイドウオールスペーサ４ｂ、４ｂはデー４電極３の表
面上と口“不純物領域６．６の表面上とに各々分離して
選択的にかつ自己整合的にチタンシリサイド層７ａ、７
４）を形成するための分離用マスクとして作用する。そ
して、第１および第２のサイドウオールスペーサ４　ａ
　％　４　ｂの総和の膜厚を厚くし、チタン層１５のゲ
ート電極３表面上の位置とｎ＋不純物領域６表面上の位
置との間隔を所定の距離だけ離すことによってシリサイ
ド層の短絡を防止している。

その後、第２Ｈ図に示すように、第１および第２のサイ
ドウオールスペーサ４ａｓ４ｂ表面上の未反応のチタン
層１５の領域を除去する。以上の工程によって、ＬＤＤ
構造を有するソース・ドレイン領域１２．１２とサリサ
イド構造を有するＭ１５型トランジスタが製造される。

なお、上記実施例においては本発明をｎ　７４２　Ｍ　
ＯＳトランジスタに適用した例を示したが、ｐ型ＭＯＳ
トランジスタに適用できることは言うまでもない。

また、上記実施例においては、シリサイド層としてチタ
ンシリサイドの場合について説明したが、他の高融点金
属シリサイドを形成しても構わない。

このように、本発明においては、第１のサイドウオール
スペーサ４ａをマスクとして利用することにより、低濃
度のｎ−不純物領域５と高濃度のｎ十不純物領域６との
オフセット量を規定したしＤＤ構造を構成している。さ
らに、第２Ｆ図に示した熱処理工程を加えることによっ
てゲート電極３の直下に低濃度のｎ−不純物領域５が入
り込んだ、いわゆるゲートオーバラップタイプのＬＤＤ
構造を構成している。これによって、ブレークダウン現
象の発生やホットキャリアによるしきい値電圧の変動、
信頼性寿命の劣化などを防止し、トランジスタ特性の優
れたＭｌＳ型トランジスタを実現できる。

また、第１のサイドウオールスペーサ４ａの側壁にさら
に第２のサイドウオールスペーサ４ｂを形成している。

これによってサイドウオールスペーサの膜厚を所定量確
保し、このサイドウオールスペーサを分離用マスクとし
て、ゲート電極３の表面上およびソース・ドレイン領域
１２．１２の表面上に金属シリサイド層を自己整合的に
形成している。このために、ゲート電極の配線抵抗やソ
ース・ドレイン領域のシート抵抗を低減し、トランジス
タの高速応答性が確保される。

そして、この両者の相乗効果によってトランジスタ特性
の優れた微細化構造を有するＭＩＳ型半導体装置を製造
することができる。

［発明の効果］ 以上のように、本発明によるＭＩＳ型半導体装置の製造
方法は、まず、第１のサイドウオールスペーサを用い、
かつこの膜厚を調整することによって低濃度の不純物領
域と高濃度の不純物領域とのオフセット量が最適化され
たＬＤＤ構造を形成することができる。さらに、第１の
サイドウオールスペーサの側壁に第２のサイドウオール
スペーサを形成し、この両者でゲート電極の側壁に所定
量の絶縁物層を確保することにより、ゲート電極表面上
と高濃度の不純物領域の表面上とに自己整合的なシリサ
イド層の形成を行なわせ、相互の電気的短絡を防止して
いる。これによって、ＬＤＤ構造による短チヤネル効果
を防止し、サリサイド構造による配線層等の低抵抗化を
実現し、この相互の作用によって微細化され、かつトラ
ンジスタ特性の優れたＭＩＳ型半導体装置を製造するこ
とができる。

【図面の簡単な説明】

第１図は、本発明の製造方法により製造されたＭＩＳ型
トランジスタの断面構造図である。第２Ａ図、第２Ｂ図
、第２Ｃ図、第２Ｄ図、第２Ｅ図、第２Ｆ図、第２Ｇ図
および第２Ｈ図は、本発明によるＭＩＳ型トランジスタ
の製造工程を順に示した製造工程断面図である。 第３図は、従来の製造方法により製造されたＮｌｌ５型
トランジ゛スタの断面構造図である。第４Ａ図、第４Ｂ
図、第４Ｃ図および第４Ｄ図は、従来のＭＩＳ型トラン
ジスタの製造工程を順に示した製造工程断面図である。 図において、１はｐ型シリコン基板、２はゲート酸化膜
、３はゲート電極、４ａは第１のサイドウオールスペー
サ、４ｂは第２のサイドウオールスペーサ、５はｎ″不
純物領域、６はｎ十不純物領域、７ａ、７ｂはシリサイ
ド層、１２．１２はソース・ドレイン領域、１５はチタ
ン層を示している。 なお、図中同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 半導体基板の主表面上にゲート絶縁膜を形成する工程と
   、 前記ゲート絶縁膜上にポリシリコン層を堆積し、前記ポ
   リシリコン層および前記ゲート絶縁膜を所定形状にパタ
   ーニングする工程と、 パターニングされた前記ポリシリコン層をマスクとして
   前記半導体基板中に不純物を導入し、相対的に低濃度の
   不純物領域を形成する工程と、前記半導体基板の主表面
   上とパターニングされた前記ポリシリコン層の表面上と
   に第１絶縁膜を形成する工程と、 前記第１絶縁膜を異方性エッチングすることによりパタ
   ーニングされた前記ポリシリコン層の側壁に前記第１絶
   縁膜からなる第１サイドウォールスペーサを形成する工
   程と、 前記ポリシリコン層および前記第１サイドウォールスペ
   ーサをマスクとして前記半導体基板中に不純物を導入し
   、相対的に高濃度の不純物領域を形成する工程と、 前記半導体基板表面上と前記第１サイドウォールスペー
   サ上と前記ポリシリコン層上とに第２絶縁膜を形成する
   工程と、 前記第２絶縁膜を異方性エッチングすることによって前
   記第１サイドウォールスペーサの側壁に前記第２絶縁膜
   からなる第２サイドウォールスペーサを形成する工程と
   、 前記半導体基板上と前記第１および第２サイドウォール
   スペーサ上と前記ポリシリコン層上とに高融点金属層を
   形成する工程と、 前記高融点金属層を熱処理し前記半導体基板の表面上と
   前記ポリシリコン層上とに接触した前記高融点金属層を
   シリサイド化させる工程と、前記高融点金属層のシリサ
   イド化していない領域を除去する工程とを備えた、ＭＩ
   Ｓ型半導体装置の製造方法。