JPH02152254A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH02152254A JPH02152254A JP63306542A JP30654288A JPH02152254A JP H02152254 A JPH02152254 A JP H02152254A JP 63306542 A JP63306542 A JP 63306542A JP 30654288 A JP30654288 A JP 30654288A JP H02152254 A JPH02152254 A JP H02152254A
- Authority
- JP
- Japan
- Prior art keywords
- output
- input
- conductivity type
- section
- transistor region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/998—Input and output buffer/driver structures
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体集積回路装置に関し、特に、ゲートア
レイを用いて入出力バツファを構成した半導体集積回路
装置に関する。
レイを用いて入出力バツファを構成した半導体集積回路
装置に関する。
［従来の技術］
論理集積回路の高集積化に伴って、従来よりその開発期
間の長期化および開発コストの増大化が問題となってい
た。このような問題を解消するために、最近では所望の
論理回路をＬＳＩ化するのにゲートアレイが用いられる
ようになってきた。
間の長期化および開発コストの増大化が問題となってい
た。このような問題を解消するために、最近では所望の
論理回路をＬＳＩ化するのにゲートアレイが用いられる
ようになってきた。
ゲートアレイは、マスク工程と呼ばれる前工程とスライ
ス工程と呼ばれる後工程とからなるマスクスライス方式
の製造方法によって製造される。この製造方法では、ま
ず、マスク工程において、チップ内に多品種に共通のト
ランジスタ、ダイオード、抵抗等の素子が形成され、こ
れに続くスライス工程で、その品種に独特の信号用およ
び電源用配線が施される。
ス工程と呼ばれる後工程とからなるマスクスライス方式
の製造方法によって製造される。この製造方法では、ま
ず、マスク工程において、チップ内に多品種に共通のト
ランジスタ、ダイオード、抵抗等の素子が形成され、こ
れに続くスライス工程で、その品種に独特の信号用およ
び電源用配線が施される。
このようにして、用途に応じて製造されたＬＳＩのチッ
プは内部論理ゲート領域と、配線領域と、入出力バッフ
ァ領域とを備える。内部論理ゲート領域は、ゲート（基
本セル）が規則正しく配列された領域であり、配線領域
はゲート間を接続するための領域であり、入出力バッフ
ァ領域は内部論理ゲート領域に実現された論理回路とＬ
ＳＩ外部の他の素子とのインターフェイスとして機能す
る入出力バッファセルが配置された領域である。
プは内部論理ゲート領域と、配線領域と、入出力バッフ
ァ領域とを備える。内部論理ゲート領域は、ゲート（基
本セル）が規則正しく配列された領域であり、配線領域
はゲート間を接続するための領域であり、入出力バッフ
ァ領域は内部論理ゲート領域に実現された論理回路とＬ
ＳＩ外部の他の素子とのインターフェイスとして機能す
る入出力バッファセルが配置された領域である。
これらの領域のうち、入出力バッファ領域には、ＬＳＩ
外部の他の素子を駆動するために、内部論理ゲート領域
に用いられるトランジスタよりも駆動能力の大きなトラ
ンジスタが形成される。また、入出力バッファ領域は上
述したように、インターフェイスとして機能するために
、ＴＴＬレベルやＣＭＯＳレベルで信号を受取らなけれ
ばならないので、そこには特別なサイズのトランジスタ
が形成されている。
外部の他の素子を駆動するために、内部論理ゲート領域
に用いられるトランジスタよりも駆動能力の大きなトラ
ンジスタが形成される。また、入出力バッファ領域は上
述したように、インターフェイスとして機能するために
、ＴＴＬレベルやＣＭＯＳレベルで信号を受取らなけれ
ばならないので、そこには特別なサイズのトランジスタ
が形成されている。
第８図は従来のゲートアレイを構成する相補型ＭＯ３半
導体集積回路装置の構成図である。第８図において、半
導体チップ１のチップ周辺にボンディングパッド２が配
置され、半導体チップ１の中央部に内部論理ゲート部３
が配置される。この内部論理ゲート部３はＰ型ＭＯ５Ｉ
−ランジスタとＮ型ＭＯＳトランジスタとのベアからな
る基本セルをアレイ状に規則正しく配列して構成されて
いる。そして、この内部論理ゲート部３とチップ外部と
のインターフェイスをとるため、ボンディングパッド２
と内部論理ゲート部３との間に内部論理ゲート部３を取
り囲むようにして、入出力バッファ４が設けられＣいる
。
導体集積回路装置の構成図である。第８図において、半
導体チップ１のチップ周辺にボンディングパッド２が配
置され、半導体チップ１の中央部に内部論理ゲート部３
が配置される。この内部論理ゲート部３はＰ型ＭＯ５Ｉ
−ランジスタとＮ型ＭＯＳトランジスタとのベアからな
る基本セルをアレイ状に規則正しく配列して構成されて
いる。そして、この内部論理ゲート部３とチップ外部と
のインターフェイスをとるため、ボンディングパッド２
と内部論理ゲート部３との間に内部論理ゲート部３を取
り囲むようにして、入出力バッファ４が設けられＣいる
。
第９図は入出力バッファ４の周辺部の詳細な構成を示す
図である。第９図において、入出力バッファ４はボンデ
ィングパッド２の個数と同数の入出力バッファセル５に
分割されており、ボンディングパッド２と入出力バッフ
ァセル５とが１対１に対応する。そして、この入出力バ
ッファセル５は上述のようにそれぞれ駆動能力等に応じ
た固有のサイズを有する出力用Ｐ型ＭＯＳトランジスタ
領域（以下、出力用Ｐ−ＭＯ３部と称する）６゜出力用
Ｎ型ＭＯＳトランジスタ領域（以下、出力用Ｎ−ＭＯ３
部と称する）７．入力用および論理用Ｐ型ＭＯＳトラン
ジスタ領域（以下、入力論理用Ｐ −ＭＯＳ部と称する
）８ならびに入力用および論理用Ｎ型ＭＯ３）ランジス
タ領域（以下、入力論理用Ｎ−ＭＯ３部と称する）９に
より構成されている。
図である。第９図において、入出力バッファ４はボンデ
ィングパッド２の個数と同数の入出力バッファセル５に
分割されており、ボンディングパッド２と入出力バッフ
ァセル５とが１対１に対応する。そして、この入出力バ
ッファセル５は上述のようにそれぞれ駆動能力等に応じ
た固有のサイズを有する出力用Ｐ型ＭＯＳトランジスタ
領域（以下、出力用Ｐ−ＭＯ３部と称する）６゜出力用
Ｎ型ＭＯＳトランジスタ領域（以下、出力用Ｎ−ＭＯ３
部と称する）７．入力用および論理用Ｐ型ＭＯＳトラン
ジスタ領域（以下、入力論理用Ｐ −ＭＯＳ部と称する
）８ならびに入力用および論理用Ｎ型ＭＯ３）ランジス
タ領域（以下、入力論理用Ｎ−ＭＯ３部と称する）９に
より構成されている。
ここで、ボンディングパッド２から内部論理ゲート部３
に向かう方向（以下、配置方向と称する）にＰ型頭域Ｐ
ＡとＮ型頭域ＮＡがこの順で配置されている。そして、
Ｐ型頭域ＰＡにおいては、ボンディングパッド２の配列
している方向（以下、配列方向と称する）に出力用Ｐ−
ＭＯ３部６および人力論理用Ｐ−ＭＯＳ部８が配列され
ており、一方、Ｎ型頭域ＮＡにおいては、出力用Ｐ −
ＭＯ５部６および入力論理用Ｐ −ＭＯＳ部８にそれぞ
れ対応するように、出力用Ｎ−ＭＯ９部７および入力論
理用Ｎ−ＭＯ３部９が配列されている。この入出力バッ
ファセル５はマスク工程まで入力バッファ、出力バッフ
ァ、トライステート出力バッファおよび入出力双方向バ
ッファの４種類の役割のどれでも選択できる構成になっ
ている。
に向かう方向（以下、配置方向と称する）にＰ型頭域Ｐ
ＡとＮ型頭域ＮＡがこの順で配置されている。そして、
Ｐ型頭域ＰＡにおいては、ボンディングパッド２の配列
している方向（以下、配列方向と称する）に出力用Ｐ−
ＭＯ３部６および人力論理用Ｐ−ＭＯＳ部８が配列され
ており、一方、Ｎ型頭域ＮＡにおいては、出力用Ｐ −
ＭＯ５部６および入力論理用Ｐ −ＭＯＳ部８にそれぞ
れ対応するように、出力用Ｎ−ＭＯ９部７および入力論
理用Ｎ−ＭＯ３部９が配列されている。この入出力バッ
ファセル５はマスク工程まで入力バッファ、出力バッフ
ァ、トライステート出力バッファおよび入出力双方向バ
ッファの４種類の役割のどれでも選択できる構成になっ
ている。
まず、入力バッファとして使用する場合には、入力論理
用Ｐ −ＭＯ３部８と入力論理用Ｎ−ＭＯ８部９とが接
続され、これら以外の領域６．７は使用されない。次に
、出力バッファとして使用する場合には、出力用Ｐ −
ＭＯ８部６と出力用Ｎ−ＭＯＳ部７とが接続され、これ
ら以外の領域８゜９は使用されない。そして、トライス
テート出力バッファおよび入出力双方向バッファとして
それぞれ使用する場合には、出力用Ｐ−ＭＯ８部６は出
力用Ｎ−ＭＯ３部７に接続されるとともに、入力論理用
Ｐ −ＭＯ３部８にも接続され、人力論理用Ｎ−ＭＯＳ
部９が出力用Ｎ−ＭＯ３部７に接続されるとともに、人
力論理用Ｐ −ＭＯ３部８にも接続される。そのため、
各領域の接続関係を考慮し、入出力バッファセル５内で
は第９図に示すような配置をとっている。
用Ｐ −ＭＯ３部８と入力論理用Ｎ−ＭＯ８部９とが接
続され、これら以外の領域６．７は使用されない。次に
、出力バッファとして使用する場合には、出力用Ｐ −
ＭＯ８部６と出力用Ｎ−ＭＯＳ部７とが接続され、これ
ら以外の領域８゜９は使用されない。そして、トライス
テート出力バッファおよび入出力双方向バッファとして
それぞれ使用する場合には、出力用Ｐ−ＭＯ８部６は出
力用Ｎ−ＭＯ３部７に接続されるとともに、入力論理用
Ｐ −ＭＯ３部８にも接続され、人力論理用Ｎ−ＭＯＳ
部９が出力用Ｎ−ＭＯ３部７に接続されるとともに、人
力論理用Ｐ −ＭＯ３部８にも接続される。そのため、
各領域の接続関係を考慮し、入出力バッファセル５内で
は第９図に示すような配置をとっている。
［発明が解決しようとする課題］
従来の入出力バッファセル５は第９図に示すように配列
されており、入出力バッファセル５の配列方向の大きさ
Ｓａはボンディングパッド２のそれと対応するサイズｓ
ｂよりも大きい。また、従来の半導体集積回路装置にお
いては、１つのボンディングパッド２に対して１つの入
出力バッファセル５が設けられている。以上のことから
、１つの半導体チップ上に設けることのできる最大入力
ピン数はこの入出力バッファセル５の配列方向の大きさ
により決定される。
されており、入出力バッファセル５の配列方向の大きさ
Ｓａはボンディングパッド２のそれと対応するサイズｓ
ｂよりも大きい。また、従来の半導体集積回路装置にお
いては、１つのボンディングパッド２に対して１つの入
出力バッファセル５が設けられている。以上のことから
、１つの半導体チップ上に設けることのできる最大入力
ピン数はこの入出力バッファセル５の配列方向の大きさ
により決定される。
ところで、最近、微細化技術の進歩に伴い内部論理ゲー
トの集積度が向上してきた。そして、これに伴い入出力
ピン数も増加する必要がある。しかしながら、従来の半
導体集積回路装置は以上のように構成されているので、
上述の理由から入出力ピン数を増やすには入出力バッフ
ァセル５の個数も同数だけ増やさなければならず、従来
の入出力バッファセル５の配列方向の大きさを考慮に入
れると、１つの半導体チップ１上に配置することのでき
る個数にも限界があり、また、それを越えて入出力バッ
ファセル５の個数を増やすと、半導体チップ１のチップ
サイズが大幅に増大するなどの問題点があった。
トの集積度が向上してきた。そして、これに伴い入出力
ピン数も増加する必要がある。しかしながら、従来の半
導体集積回路装置は以上のように構成されているので、
上述の理由から入出力ピン数を増やすには入出力バッフ
ァセル５の個数も同数だけ増やさなければならず、従来
の入出力バッファセル５の配列方向の大きさを考慮に入
れると、１つの半導体チップ１上に配置することのでき
る個数にも限界があり、また、それを越えて入出力バッ
ファセル５の個数を増やすと、半導体チップ１のチップ
サイズが大幅に増大するなどの問題点があった。
また、従来の入出力バッファセル５内の出力用トランジ
スタは固定された一定のサイズで形成されているが、ゲ
ートアレイでは多種多様な性能を持つ出力バッファに柔
軟に対応していかなければならず、出力用トランジスタ
の大きさが一定であれば、成る一定の駆動能力しか得る
ことができない。
スタは固定された一定のサイズで形成されているが、ゲ
ートアレイでは多種多様な性能を持つ出力バッファに柔
軟に対応していかなければならず、出力用トランジスタ
の大きさが一定であれば、成る一定の駆動能力しか得る
ことができない。
それゆえに、この発明は上述のような問題点を解消する
ためになされたもので、入出力バッファの性能を損なう
ことなく、また、チップサイズの増大を抑えながら入出
力ピン数を増加させ、多様な出力駆動ができる半導体集
積回路装置を得ることを目的とする。
ためになされたもので、入出力バッファの性能を損なう
ことなく、また、チップサイズの増大を抑えながら入出
力ピン数を増加させ、多様な出力駆動ができる半導体集
積回路装置を得ることを目的とする。
［課題を解決するための手段］
この発明に係る半導体集積回路装置は、半導体チップ上
の中央部に設けられた内部論理ゲート部と複数の入出力
バッファセルが内部論理ゲート部を取り囲むように設け
られた入出力バッファと、複数の入出力バッファセルに
対応して半導体チップ上の外周部にそれぞれ設けられた
複数のボンディングパッドとを備えた半導体集積回路装
置において、入出力バッファセルが、出力用第１導電型
トランジスタ領域と、出力用第２導電型トランジスタ領
域と、入力および論理用第１導電型トランジスタ領域と
、入力および論理用第２導電型トランジスタ領域により
構成され、それぞれの領域が上記配置方向に１列に配置
されるとともに、出力用第１導電型トランジスタ領域お
よび出力用第２導電型トランジスタ領域の各トランジス
タが対をなして上記配置方向または上記配列方向に複数
個規則正しく配列される。
の中央部に設けられた内部論理ゲート部と複数の入出力
バッファセルが内部論理ゲート部を取り囲むように設け
られた入出力バッファと、複数の入出力バッファセルに
対応して半導体チップ上の外周部にそれぞれ設けられた
複数のボンディングパッドとを備えた半導体集積回路装
置において、入出力バッファセルが、出力用第１導電型
トランジスタ領域と、出力用第２導電型トランジスタ領
域と、入力および論理用第１導電型トランジスタ領域と
、入力および論理用第２導電型トランジスタ領域により
構成され、それぞれの領域が上記配置方向に１列に配置
されるとともに、出力用第１導電型トランジスタ領域お
よび出力用第２導電型トランジスタ領域の各トランジス
タが対をなして上記配置方向または上記配列方向に複数
個規則正しく配列される。
［作用］
この発明におる半導体集積回路装置は、入出力バッファ
セルが出力用第１導電型トランジスタ領域と、出力用第
２導電型トランジスタ領域と、入力および論理用第１導
電型トランジスタ領域と、入力および論理用第２導電型
トランジスタ領域とにより構成され、それぞれの領域が
上記配置方向に配置されるとともに、出力用領域が、第
１導電型トランジスタと第２導電型トランジスタの対か
らなる基本セルを複数個配列して構成されることにより
、入出力バッファセルの配列方向のサイズが小さくなり
、多数のボンディングパッドを設けることができるだけ
でなく、スライス工程で用いられるマスクパターンを変
更するだけで所望の駆動能力を持つ入出力バッファを構
成することができる。
セルが出力用第１導電型トランジスタ領域と、出力用第
２導電型トランジスタ領域と、入力および論理用第１導
電型トランジスタ領域と、入力および論理用第２導電型
トランジスタ領域とにより構成され、それぞれの領域が
上記配置方向に配置されるとともに、出力用領域が、第
１導電型トランジスタと第２導電型トランジスタの対か
らなる基本セルを複数個配列して構成されることにより
、入出力バッファセルの配列方向のサイズが小さくなり
、多数のボンディングパッドを設けることができるだけ
でなく、スライス工程で用いられるマスクパターンを変
更するだけで所望の駆動能力を持つ入出力バッファを構
成することができる。
［発明の実施例］
第７図はこの発明の一実施例の半導体集積回路装置の全
体構成図であり、第１図は第７図に示す入出力バッファ
の詳細な構成を示す図であり、第２図は第１図に示す出
力用領域の拡大図である。
体構成図であり、第１図は第７図に示す入出力バッファ
の詳細な構成を示す図であり、第２図は第１図に示す出
力用領域の拡大図である。
次に、第１図、第２図および第７図を参照して、この発
明の一実施例の構成について説明する。
明の一実施例の構成について説明する。
ボンディングパッド２と内部論理ゲート部３との間の入
出力バッファ４は出力用領域１０と入力論理用領域１１
とからなる。出力用領域１０は出力用Ｐ−ＭＯＳ部６と
出力用Ｎ−ＭＯ８部７とを含み、入力論理用領域１１は
入力論理用Ｐ −ＭＯ８部８と入力論理用Ｎ−ＭＯ３部
９とを含む。第１図に示すように、矢印Ａで示す配置方
向に出力用Ｐ −ＭＯ３部６．出力用Ｎ−ＭＯＳ部７．
入力論理用Ｐ−ＭＯ８部８および入力論理用Ｎ−ＭＯ８
部９がこの順番で配置される。出力用Ｐ −ＭＯ８部６
には、複数個たとえば８個の出力用Ｐ型セル６０が配置
方向に規則正しく配設され、出力用Ｎ−ＭＯＳ部７には
、複数個たとえば８個の出力用Ｎ型セルフ０が配置方向
に規則正しく配設される。出力用Ｐ型セル６０と出力用
Ｎ型セルフ０とは、その配列順に１対１に対応していて
、１つの出力用Ｐ型セル６０とそれに対応する出力用Ｎ
型セルフ０とで１つの基本セル８０が構成される。
出力バッファ４は出力用領域１０と入力論理用領域１１
とからなる。出力用領域１０は出力用Ｐ−ＭＯＳ部６と
出力用Ｎ−ＭＯ８部７とを含み、入力論理用領域１１は
入力論理用Ｐ −ＭＯ８部８と入力論理用Ｎ−ＭＯ３部
９とを含む。第１図に示すように、矢印Ａで示す配置方
向に出力用Ｐ −ＭＯ３部６．出力用Ｎ−ＭＯＳ部７．
入力論理用Ｐ−ＭＯ８部８および入力論理用Ｎ−ＭＯ８
部９がこの順番で配置される。出力用Ｐ −ＭＯ８部６
には、複数個たとえば８個の出力用Ｐ型セル６０が配置
方向に規則正しく配設され、出力用Ｎ−ＭＯＳ部７には
、複数個たとえば８個の出力用Ｎ型セルフ０が配置方向
に規則正しく配設される。出力用Ｐ型セル６０と出力用
Ｎ型セルフ０とは、その配列順に１対１に対応していて
、１つの出力用Ｐ型セル６０とそれに対応する出力用Ｎ
型セルフ０とで１つの基本セル８０が構成される。
また、半導体チップ１においては、ボンディングパッド
２と出力用Ｐ−ＭＯ３部６との間、出力用Ｐ −ＭＯ３
部６と出力用Ｎ−ＭＯＳ部７との間、出力用Ｎ−ＭＯＳ
部７と入力論理用Ｐ−ＭＯＳ部８との間、入力論理用Ｐ
−ＭＯ３部８と入力論理用Ｎ−ＭＯ５部９との間および
入力論理用Ｎ−ＭＯ８部９と内部論理ゲート部３との間
のそれぞれの領域には、酸化膜が設けられており、各領
域間を分離している。
２と出力用Ｐ−ＭＯ３部６との間、出力用Ｐ −ＭＯ３
部６と出力用Ｎ−ＭＯＳ部７との間、出力用Ｎ−ＭＯＳ
部７と入力論理用Ｐ−ＭＯＳ部８との間、入力論理用Ｐ
−ＭＯ３部８と入力論理用Ｎ−ＭＯ５部９との間および
入力論理用Ｎ−ＭＯ８部９と内部論理ゲート部３との間
のそれぞれの領域には、酸化膜が設けられており、各領
域間を分離している。
第２図に示すように、出力用Ｐ型セル６０はゲート電極
６１とＰ型の不純物拡散領域であるソース・ドレイン領
域６２を含む。出力用Ｐ −ＭＯ３部６の両端のソース
−ドレイン領域６２ａ、６２１以外のソース−ドレイン
領域は、隣接する２つの出力用Ｐ型セル間で共用される
。出力用Ｐ型セル６０と同様にして、出力用Ｎ型セルフ
０はゲート電極７１とＮ型不純物拡散領域であるソース
・ドレイン領域７２とを含む。出力用Ｐ −ＭＯ８部６
上には矢印Ｂで示す配列方向に沿って、電源線１５が設
けられ、出力用Ｎ−ＭＯＳ部７上には配列方向に沿って
ＧＮＤ線１６が設けられる。
６１とＰ型の不純物拡散領域であるソース・ドレイン領
域６２を含む。出力用Ｐ −ＭＯ３部６の両端のソース
−ドレイン領域６２ａ、６２１以外のソース−ドレイン
領域は、隣接する２つの出力用Ｐ型セル間で共用される
。出力用Ｐ型セル６０と同様にして、出力用Ｎ型セルフ
０はゲート電極７１とＮ型不純物拡散領域であるソース
・ドレイン領域７２とを含む。出力用Ｐ −ＭＯ８部６
上には矢印Ｂで示す配列方向に沿って、電源線１５が設
けられ、出力用Ｎ−ＭＯＳ部７上には配列方向に沿って
ＧＮＤ線１６が設けられる。
第３Ａ図は出力用領域１０の基本セルを使用した出力バ
ッファの一例を示す図であり、第３Ｂ図は第３Ａ図に示
す領域Ｓの拡大図であり、第３Ｃ図は第３Ｂ図に示す線
Ｃ−Ｃに沿う断面端面図であり、第３Ｄ図は第３Ｂ図に
示す線Ｄ−Ｄに沿う断面図であり、第３Ｅ図は第３Ａ図
に示す出力バッファの等価回路図である。
ッファの一例を示す図であり、第３Ｂ図は第３Ａ図に示
す領域Ｓの拡大図であり、第３Ｃ図は第３Ｂ図に示す線
Ｃ−Ｃに沿う断面端面図であり、第３Ｄ図は第３Ｂ図に
示す線Ｄ−Ｄに沿う断面図であり、第３Ｅ図は第３Ａ図
に示す出力バッファの等価回路図である。
出力バッファを構成する場合には、たとえば第３Ａ図に
丸印で示すコンタクトホール１７と、四角印で示すスル
ーホール１９と、配線３１． ３２゜３３．３４とを設
ければよい。次に、第３Ａ図ないし第３Ｄ図を参照して
、出力用Ｐ −ＭＯ３部６の構造について説明する。基
板としては、たとえばＰ型の半導体基板４１が用いられ
る。ボンディングパッド２と出力用Ｐ −ＭＯ３部６と
の間および出力用Ｐ −ＭＯ３部６と出力用Ｎ−ＭＯ３
部７との間の半導体基板４１の表面には、素子分離のた
めの酸化膜が形成される。第３Ｃ図に示す酸化膜４２は
前者のものである。この酸化膜間の半導体基板表面には
、Ｎ型のウェル４３が形成される。
丸印で示すコンタクトホール１７と、四角印で示すスル
ーホール１９と、配線３１． ３２゜３３．３４とを設
ければよい。次に、第３Ａ図ないし第３Ｄ図を参照して
、出力用Ｐ −ＭＯ３部６の構造について説明する。基
板としては、たとえばＰ型の半導体基板４１が用いられ
る。ボンディングパッド２と出力用Ｐ −ＭＯ３部６と
の間および出力用Ｐ −ＭＯ３部６と出力用Ｎ−ＭＯ３
部７との間の半導体基板４１の表面には、素子分離のた
めの酸化膜が形成される。第３Ｃ図に示す酸化膜４２は
前者のものである。この酸化膜間の半導体基板表面には
、Ｎ型のウェル４３が形成される。
ウェル４３上には、所定間隔ごとにゲート絶縁膜４４お
よびゲート電極６１が形成される。酸化膜４２とゲート
電極６１との間および各ゲート電極間のウェル４３表面
には、Ｐ型のソース・ドレイン領域６２が形成される。
よびゲート電極６１が形成される。酸化膜４２とゲート
電極６１との間および各ゲート電極間のウェル４３表面
には、Ｐ型のソース・ドレイン領域６２が形成される。
ソース・ドレイン領域６２ａは、コンタクトホール１７
１ａおよび１７１ｂで配線３３に電気的に接続され、配
線３３はスルーホール１９を介して、電源線１５に接続
される。また、ソース・ドレイ領域６２ｂは、コンタク
トホール１７２ａ、１７２ｂ、１７２ｃおよび１７２ｄ
で配線３４に電気的に接続され、配線３４はコンタクト
ホール１７２ｄ上で配置方向に延びる配線３１に接続さ
れる。なお、第３Ｃ図における４５．４６および４７は
絶縁膜である。
１ａおよび１７１ｂで配線３３に電気的に接続され、配
線３３はスルーホール１９を介して、電源線１５に接続
される。また、ソース・ドレイ領域６２ｂは、コンタク
トホール１７２ａ、１７２ｂ、１７２ｃおよび１７２ｄ
で配線３４に電気的に接続され、配線３４はコンタクト
ホール１７２ｄ上で配置方向に延びる配線３１に接続さ
れる。なお、第３Ｃ図における４５．４６および４７は
絶縁膜である。
第３Ｄ図に示すように、ゲート電極６１ａ、６１ｂ、６
１ｃはそれぞれコンタクトホール１７３ａ。
１ｃはそれぞれコンタクトホール１７３ａ。
１７３ｂ、１７３ｃで配置方向に延びる配線３２に電気
的に接続される。第３Ａ図に示す出力用Ｐ−ＭＯＳ部６
では、ソース・ドレイン領域６２ａの配線パターンとソ
ース・ドレイン領域６２ｂの配線パターンとが交互に形
成される。
的に接続される。第３Ａ図に示す出力用Ｐ−ＭＯＳ部６
では、ソース・ドレイン領域６２ａの配線パターンとソ
ース・ドレイン領域６２ｂの配線パターンとが交互に形
成される。
出力用Ｎ−ＭＯ８部７はウェル４３が形成されないこと
、ソース・ドレイン領域がＮ型であることおよび電源線
１５の代わりにＧＮＤ線１６が用いられることを除き、
出力用Ｐ−ＭＯ９部６と同様の構成であるので、説明を
省略する。第３Ａ図に示す配線を施すことによって形成
された出力バッファは第３Ｅ図に示すように、出力用Ｐ
型セル６０と出力用Ｎ型セルフ０とからなるインバータ
回路９０を８個並列接続したものである。
、ソース・ドレイン領域がＮ型であることおよび電源線
１５の代わりにＧＮＤ線１６が用いられることを除き、
出力用Ｐ−ＭＯ９部６と同様の構成であるので、説明を
省略する。第３Ａ図に示す配線を施すことによって形成
された出力バッファは第３Ｅ図に示すように、出力用Ｐ
型セル６０と出力用Ｎ型セルフ０とからなるインバータ
回路９０を８個並列接続したものである。
駆動能力が第３Ａ図に示す出力バッファの１部２程度で
よい場合には、第４Ａ図に示すように出力用領域１０の
基本セルの半分を用いて第４Ｂ図に示すような回路を構
成すればよい。また、２人力ＮＡＮＤゲートなどの論理
出力バッファを形成したいときには、第５Ａ図に示すよ
うな配線を形成して第５Ｂ図に示すような回路を構成す
ればよい。
よい場合には、第４Ａ図に示すように出力用領域１０の
基本セルの半分を用いて第４Ｂ図に示すような回路を構
成すればよい。また、２人力ＮＡＮＤゲートなどの論理
出力バッファを形成したいときには、第５Ａ図に示すよ
うな配線を形成して第５Ｂ図に示すような回路を構成す
ればよい。
なお、上述の実施例では、出力用Ｐ型セル６０および出
力用Ｎ型セルフ０をボンディングパッド２から内部論理
ゲート部３に向かう方向に配置したが、第６図に示すよ
うに、矢印Ｂで示すバッファの配列方向にかつ出力用Ｐ
型セル６０と出力用Ｎ型セルフ０が向かい合うように配
列してもよい。
力用Ｎ型セルフ０をボンディングパッド２から内部論理
ゲート部３に向かう方向に配置したが、第６図に示すよ
うに、矢印Ｂで示すバッファの配列方向にかつ出力用Ｐ
型セル６０と出力用Ｎ型セルフ０が向かい合うように配
列してもよい。
出力用Ｐ型セル６０と、それに対応する出力用Ｎ型セル
フ０との距離は第１図に示すものと比べて短くなるので
、入力容量が少なくなる。また、出力用Ｐ型セル６０お
よび出力用Ｎ型セルフ０を第１図に示すように配置した
ものでは、第３Ａ図に示すようにボンディングパッド２
に向う配線３１は上記各セルを横断するため、ソース・
ドレイン電極とコンタクトをとるための配線３４が必要
であったが、各セルを第６図に示すように配列したもの
では、配線３１は各セルを縦断することになり、ソース
・ドレイン領域とのコンタクトをとりやすくなる。した
がって、コンタクトホールの個数を多くすることができ
るため、電荷の読出し速度を向上することができるとい
う効果がある。
フ０との距離は第１図に示すものと比べて短くなるので
、入力容量が少なくなる。また、出力用Ｐ型セル６０お
よび出力用Ｎ型セルフ０を第１図に示すように配置した
ものでは、第３Ａ図に示すようにボンディングパッド２
に向う配線３１は上記各セルを横断するため、ソース・
ドレイン電極とコンタクトをとるための配線３４が必要
であったが、各セルを第６図に示すように配列したもの
では、配線３１は各セルを縦断することになり、ソース
・ドレイン領域とのコンタクトをとりやすくなる。した
がって、コンタクトホールの個数を多くすることができ
るため、電荷の読出し速度を向上することができるとい
う効果がある。
また、上述の実施例では、内部論理ゲート３の周辺に入
力論理用領域１１を設け、その外周に出力用領域１０を
設け、その外周にボンディングパッド２を設けたものを
示したが、内部論理ゲート３の周辺に出力用領域１０を
設け、その外周に入力論理用領域１１を設け、その外周
にボンディングパッド２を設けてもよい。また、出力用
Ｐ−ＭＯ８部６と出力用Ｎ−ＭＯ５部７とを入替えて配
置してもよい。さらに、入力論理用Ｐ −ＭＯ３部８と
入力論理用Ｎ−ＭＯ５部９とを入替えて配置してもよい
。
力論理用領域１１を設け、その外周に出力用領域１０を
設け、その外周にボンディングパッド２を設けたものを
示したが、内部論理ゲート３の周辺に出力用領域１０を
設け、その外周に入力論理用領域１１を設け、その外周
にボンディングパッド２を設けてもよい。また、出力用
Ｐ−ＭＯ８部６と出力用Ｎ−ＭＯ５部７とを入替えて配
置してもよい。さらに、入力論理用Ｐ −ＭＯ３部８と
入力論理用Ｎ−ＭＯ５部９とを入替えて配置してもよい
。
以上のように構成された入出力バッファセル５は従来と
同様に入力バッファとして使用する場合には、入力論理
用Ｐ −ＭＯ３部８と入力論理用Ｎ−ＭＯ５部９とが接
続され、出力バッファとして使用する場合には、出力用
Ｐ −ＭＯ９部６と出力用Ｎ−ＭＯＳ部７とが接続され
、トライステート出力バッファおよび入出力双方向バッ
ファとして使用する場合には、出力用Ｐ −ＭＯ９部６
は出力用Ｎ−ＭＯＳ部７に接続されるとともに、入力論
理用Ｐ −ＭＯ３部８にも接続され、入力論理用ＮＭＯ
３部９は出力用Ｎ−ＭＯＳ部７に接続されるとともに、
入力論理用Ｐ −ＭＯ３部８にも接続される。
同様に入力バッファとして使用する場合には、入力論理
用Ｐ −ＭＯ３部８と入力論理用Ｎ−ＭＯ５部９とが接
続され、出力バッファとして使用する場合には、出力用
Ｐ −ＭＯ９部６と出力用Ｎ−ＭＯＳ部７とが接続され
、トライステート出力バッファおよび入出力双方向バッ
ファとして使用する場合には、出力用Ｐ −ＭＯ９部６
は出力用Ｎ−ＭＯＳ部７に接続されるとともに、入力論
理用Ｐ −ＭＯ３部８にも接続され、入力論理用ＮＭＯ
３部９は出力用Ｎ−ＭＯＳ部７に接続されるとともに、
入力論理用Ｐ −ＭＯ３部８にも接続される。
このように構成することによって、入出力バッファセル
５の配列方向のサイズは従来よりも小さくなり、その分
だけボンディングパッド２の個数を増やすことが可能で
あり、入出力ビン数の増加に伴うチップサイズの増加を
抑制することができる。
５の配列方向のサイズは従来よりも小さくなり、その分
だけボンディングパッド２の個数を増やすことが可能で
あり、入出力ビン数の増加に伴うチップサイズの増加を
抑制することができる。
［発明の効果コ
以上のように、この発明によれば、入出力バッファセル
が出力用Ｐ −ＭＯＳ部、出力用Ｎ−ＭＯ８部、入力論
理用Ｐ −ＭＯＳ部ならびに入力論理用Ｎ−ＭＯ３部に
より構成されるとともに、配置方向にそれぞれ１列に配
置され、出力用領域においては、出力用Ｐ −ＭＯＳと
出力用Ｎ−ＭＯＳの対からなる基本セルが規則正しく配
置するようにしたので、バッファの配列方向のサイズを
小さくすることができ、多数の入力ピン数を有するもの
が得られる。また、スライス工程におけるマスクパター
ンを変更するだけで、並列接続されたトランジスタの個
数を増減することができ、多種多様な出力バッファを構
成することができる。したがって、チップの品種ごとに
トランジスタの大きさを変える必要がない。
が出力用Ｐ −ＭＯＳ部、出力用Ｎ−ＭＯ８部、入力論
理用Ｐ −ＭＯＳ部ならびに入力論理用Ｎ−ＭＯ３部に
より構成されるとともに、配置方向にそれぞれ１列に配
置され、出力用領域においては、出力用Ｐ −ＭＯＳと
出力用Ｎ−ＭＯＳの対からなる基本セルが規則正しく配
置するようにしたので、バッファの配列方向のサイズを
小さくすることができ、多数の入力ピン数を有するもの
が得られる。また、スライス工程におけるマスクパター
ンを変更するだけで、並列接続されたトランジスタの個
数を増減することができ、多種多様な出力バッファを構
成することができる。したがって、チップの品種ごとに
トランジスタの大きさを変える必要がない。
第１図はこの発明の一実施例のゲートアレイを構成する
半導体集積回路装置の入出力バッファの周辺部の詳細な
構成を示す図である。第２図は出力用領域の拡大図であ
る。第３Ａ図、第４Ａ図および第５Ａ図は出力用領域の
基本セルを使用した出力バッファの一例を示す図である
。第３Ｂ図は第３Ａ図に示す領域Ｓの拡大図であり、第
３Ｃ図は第３Ｂ図に示す線Ｃ−Ｃに沿う断面端面図であ
り、第３Ｄ図は第３Ｂ図に示す線Ｄ−Ｄに沿う断面図で
ある。第３Ｅ図、第４Ｂ図および第５Ｂ図はそれぞれ第
３Ａ図、第４Ａ図および第５Ａ図の等価回路図である。 第６図はこの発明の他の実施例の入出力バッファの構成
図である。第７図はこの発明の半導体集積回路装置の全
体を示す構成図である。第８図は従来のゲートアレイを
構成する半導体集積回路装置の構成図である。第９図は
従来の半導体集積回路装置の入出力バッファの周辺部の
詳細な構成を示す図である。 図において１は半導体チップ、２はボンディングパッド
、３は内部論理ゲート部、５は入出力バッファセル、６
は出力用Ｐ−ＭＯＳ部、７は出力用Ｎ −Ｍ ＯＳ部、
８は入力論理用Ｐ−ＭＯ５部、９は入力論理用Ｎ−ＭＯ
５部、１０は出力用領域、１１は入力論理用領域、６０
は出力用Ｐ型セル、７０は出力用Ｎ型セル、８０は基本
セルを示す。 なお、図中、同一符号は同一または相当部分を示す。
半導体集積回路装置の入出力バッファの周辺部の詳細な
構成を示す図である。第２図は出力用領域の拡大図であ
る。第３Ａ図、第４Ａ図および第５Ａ図は出力用領域の
基本セルを使用した出力バッファの一例を示す図である
。第３Ｂ図は第３Ａ図に示す領域Ｓの拡大図であり、第
３Ｃ図は第３Ｂ図に示す線Ｃ−Ｃに沿う断面端面図であ
り、第３Ｄ図は第３Ｂ図に示す線Ｄ−Ｄに沿う断面図で
ある。第３Ｅ図、第４Ｂ図および第５Ｂ図はそれぞれ第
３Ａ図、第４Ａ図および第５Ａ図の等価回路図である。 第６図はこの発明の他の実施例の入出力バッファの構成
図である。第７図はこの発明の半導体集積回路装置の全
体を示す構成図である。第８図は従来のゲートアレイを
構成する半導体集積回路装置の構成図である。第９図は
従来の半導体集積回路装置の入出力バッファの周辺部の
詳細な構成を示す図である。 図において１は半導体チップ、２はボンディングパッド
、３は内部論理ゲート部、５は入出力バッファセル、６
は出力用Ｐ−ＭＯＳ部、７は出力用Ｎ −Ｍ ＯＳ部、
８は入力論理用Ｐ−ＭＯ５部、９は入力論理用Ｎ−ＭＯ
５部、１０は出力用領域、１１は入力論理用領域、６０
は出力用Ｐ型セル、７０は出力用Ｎ型セル、８０は基本
セルを示す。 なお、図中、同一符号は同一または相当部分を示す。
Claims (2)
- （１）半導体チップ上の中央部に設けられた内部論理ゲ
ート部と、複数の入出力バッファセルが前記内部論理ゲ
ート部を取り囲むように設けられた入出力バッファと、
前記複数の入出力バッファセルに対応して前記半導体チ
ップ上の外周部にそれぞれ設けられた複数のボンディン
グパッドとを備えた半導体集積回路装置において、 前記入出力バッファセルが、出力用第１導電型トランジ
スタ領域と、出力用第２導電型トランジスタ領域と、入
力および論理用第１導電型トランジスタ領域と、入力お
よび論理用第２導電型トランジスタ領域により構成され
、それぞれの領域が前記ボンディングパッドから前記内
部論理ゲート部に向かう第１の方向に配置され、前記出
力用第１導電型トランジスタ領域のトランジスタおよび
前記出力用第２導電型トランジスタ領域のトランジスタ
は対をなして前記第１の方向に複数個規則正しく配置さ
れたことを特徴とする、半導体集積回路装置。 - （２）半導体チップ上の中央部に設けられた内部論理ゲ
ート部と、複数の入出力バッファセルが前記内部論理ゲ
ート部を取り囲むように設けられた入出力バッファと、
前記複数の入出力バッファセルに対応して前記半導体チ
ップ上の外周部にそれぞれ設けられた複数のボンディン
グパッドとを備えた半導体集積回路装置において、 前記入出力バッファセルが、出力用第１導電型トランジ
スタ領域と、出力用第２導電型トランジスタ領域と、入
力および論理用第１導電型トランジスタ領域と、入力お
よび論理用第２導電型トランジスタ領域により構成され
、それぞれの領域が前記ボンディングパッドから前記内
部論理ゲート部に向かう第１の方向に配置され、前記出
力用第１導電型トランジスタ領域のトランジスタおよび
前記出力用第２導電型トランジスタ領域のトランジスタ
は対をなして前記第１の方向に直交する第２の方向に複
数個規則正しく配置されたことを特徴とする、半導体集
積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63306542A JPH02152254A (ja) | 1988-12-02 | 1988-12-02 | 半導体集積回路装置 |
| US07/294,020 US4992845A (en) | 1988-12-02 | 1989-01-06 | Semiconductor integrated circuit device having input/output buffer cells each comprising a plurality of transistor regions arranged in a single line |
| DE3900536A DE3900536A1 (de) | 1988-12-02 | 1989-01-10 | Integrierte halbleitervorrichtung mit ein-/ausgangspufferzellen |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63306542A JPH02152254A (ja) | 1988-12-02 | 1988-12-02 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02152254A true JPH02152254A (ja) | 1990-06-12 |
Family
ID=17958292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63306542A Pending JPH02152254A (ja) | 1988-12-02 | 1988-12-02 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4992845A (ja) |
| JP (1) | JPH02152254A (ja) |
| DE (1) | DE3900536A1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5410173A (en) * | 1991-01-28 | 1995-04-25 | Kikushima; Ken'ichi | Semiconductor integrated circuit device |
| JPH0828120B2 (ja) * | 1990-05-23 | 1996-03-21 | 株式会社東芝 | アドレスデコード回路 |
| US5341018A (en) * | 1991-09-18 | 1994-08-23 | Nec Corporation | Semiconductor integrated circuit device having a plurality of input circuits each including differently sized transistors |
| JP3228583B2 (ja) * | 1992-03-31 | 2001-11-12 | 株式会社東芝 | 半導体集積回路装置 |
| JP2822781B2 (ja) * | 1992-06-11 | 1998-11-11 | 三菱電機株式会社 | マスタスライス方式半導体集積回路装置 |
| JPH06140607A (ja) * | 1992-10-28 | 1994-05-20 | Mitsubishi Electric Corp | 半導体集積回路 |
| US5691218A (en) * | 1993-07-01 | 1997-11-25 | Lsi Logic Corporation | Method of fabricating a programmable polysilicon gate array base cell structure |
| GB9323144D0 (en) * | 1993-11-10 | 1994-01-05 | Texas Indstruments Limited | Multi-slot i/os |
| US5552333A (en) * | 1994-09-16 | 1996-09-03 | Lsi Logic Corporation | Method for designing low profile variable width input/output cells |
| JP3487989B2 (ja) * | 1995-10-31 | 2004-01-19 | 富士通株式会社 | 半導体装置 |
| US5751015A (en) * | 1995-11-17 | 1998-05-12 | Micron Technology, Inc. | Semiconductor reliability test chip |
| DE19545554A1 (de) * | 1995-12-06 | 1997-06-12 | Siemens Ag | CMOS-Anordnung |
| US5760428A (en) * | 1996-01-25 | 1998-06-02 | Lsi Logic Corporation | Variable width low profile gate array input/output architecture |
| US5698873A (en) * | 1996-03-08 | 1997-12-16 | Lsi Logic Corporation | High density gate array base cell architecture |
| JP3962441B2 (ja) * | 1996-09-24 | 2007-08-22 | 富士通株式会社 | 半導体装置 |
| US6856022B2 (en) * | 2003-03-31 | 2005-02-15 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4766475A (en) * | 1983-07-25 | 1988-08-23 | Hitachi, Ltd. | Semiconductor integrated circuit device having an improved buffer arrangement |
| JPS63208240A (ja) * | 1987-02-25 | 1988-08-29 | Hitachi Ltd | 半導体集積回路装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58124263A (ja) * | 1982-01-20 | 1983-07-23 | Toshiba Corp | 半導体装置 |
| JPS58190036A (ja) * | 1982-04-23 | 1983-11-05 | Fujitsu Ltd | ゲ−ト・アレイ大規模集積回路装置 |
| JP2564787B2 (ja) * | 1983-12-23 | 1996-12-18 | 富士通株式会社 | ゲートアレー大規模集積回路装置及びその製造方法 |
| JPS61100947A (ja) * | 1984-10-22 | 1986-05-19 | Toshiba Corp | 半導体集積回路装置 |
| JPS6290948A (ja) * | 1985-06-20 | 1987-04-25 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH06101521B2 (ja) * | 1985-11-13 | 1994-12-12 | 日本電気株式会社 | 半導体集積回路装置 |
| JPH0831578B2 (ja) * | 1986-06-19 | 1996-03-27 | 日本電気株式会社 | マスタ−スライス方式のゲ−トアレ−半導体集積回路装置 |
-
1988
- 1988-12-02 JP JP63306542A patent/JPH02152254A/ja active Pending
-
1989
- 1989-01-06 US US07/294,020 patent/US4992845A/en not_active Expired - Fee Related
- 1989-01-10 DE DE3900536A patent/DE3900536A1/de not_active Ceased
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4766475A (en) * | 1983-07-25 | 1988-08-23 | Hitachi, Ltd. | Semiconductor integrated circuit device having an improved buffer arrangement |
| JPS63208240A (ja) * | 1987-02-25 | 1988-08-29 | Hitachi Ltd | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4992845A (en) | 1991-02-12 |
| DE3900536A1 (de) | 1990-06-07 |
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