JPH021821A - アクティブマトリクス表示装置 - Google Patents
アクティブマトリクス表示装置Info
- Publication number
- JPH021821A JPH021821A JP63145319A JP14531988A JPH021821A JP H021821 A JPH021821 A JP H021821A JP 63145319 A JP63145319 A JP 63145319A JP 14531988 A JP14531988 A JP 14531988A JP H021821 A JPH021821 A JP H021821A
- Authority
- JP
- Japan
- Prior art keywords
- liquid crystal
- mis
- voltage
- picture elements
- diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136213—Storage capacitors associated with the pixel electrode
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F2202/00—Materials and properties
- G02F2202/10—Materials and properties semiconductor
- G02F2202/103—Materials and properties semiconductor a-Si
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Physics & Mathematics (AREA)
- Optics & Photonics (AREA)
- Liquid Crystal (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は液晶表示装置等のアクティブマトリクス表示装
置に関し、特にスイッチング素子として薄膜トランジス
タを用いたアクティブマトリクス表示装置に関する。
置に関し、特にスイッチング素子として薄膜トランジス
タを用いたアクティブマトリクス表示装置に関する。
（従来の技術）
薄膜トランジスタ（以下、必要に応じてｒＴＦＴ」と略
称する）を用いたアクティブマトリクス液晶表示装置で
は、ＴＰＴの挿入により絵素間のクロストークが低減さ
れ、また走査線数の制限がなくなる。従って、単純マト
リクス型のものに比べて、大容量・高画質の表示が得ら
れる。しかし、ＴＰＴを用いたアクティブマトリクス液
晶表示装置に於いても、ＴＰＴのオフ特性が不十分な場
合や、液晶のオフ抵抗が小さい場合には、クロストーク
の発生によるコントラストの低下等の画質低下現象が生
じる。また、液晶セル内の内部オフセット電圧の発生や
、液晶への非対称の電圧の印加等により、フリッカ、コ
ントラストの低下又は対向電位のずれ等の画質の低下が
生じる。
称する）を用いたアクティブマトリクス液晶表示装置で
は、ＴＰＴの挿入により絵素間のクロストークが低減さ
れ、また走査線数の制限がなくなる。従って、単純マト
リクス型のものに比べて、大容量・高画質の表示が得ら
れる。しかし、ＴＰＴを用いたアクティブマトリクス液
晶表示装置に於いても、ＴＰＴのオフ特性が不十分な場
合や、液晶のオフ抵抗が小さい場合には、クロストーク
の発生によるコントラストの低下等の画質低下現象が生
じる。また、液晶セル内の内部オフセット電圧の発生や
、液晶への非対称の電圧の印加等により、フリッカ、コ
ントラストの低下又は対向電位のずれ等の画質の低下が
生じる。
このため、従来では、第６図に示すように、各絵素１毎
に、絵素１と蓄積容量２との並列回路をＴＰＴ３に接続
する構成が採用されている。第６図の構成では、蓄積容
量２により、ＴＰＴ３のオフ特性や液晶のオフ抵抗に基
づくコントラストの低下等が改善される。
に、絵素１と蓄積容量２との並列回路をＴＰＴ３に接続
する構成が採用されている。第６図の構成では、蓄積容
量２により、ＴＰＴ３のオフ特性や液晶のオフ抵抗に基
づくコントラストの低下等が改善される。
（発明が解決しようとする課題）
しかしながら、上述のような従来の構成によっては、液
晶セル内の内部オフセット電圧や非対称の印加電圧に基
づく画質の低下は十分に解決することはできない。
晶セル内の内部オフセット電圧や非対称の印加電圧に基
づく画質の低下は十分に解決することはできない。
よって、本発明の目的は、表示手段の内部オフセット電
圧或いは非対称の印加電圧に基づく、画質の低下を防止
することが可能な構造を備えたアクティブマトリクス表
示装置を提供することにある。
圧或いは非対称の印加電圧に基づく、画質の低下を防止
することが可能な構造を備えたアクティブマトリクス表
示装置を提供することにある。
（課題を解決するための手段）
本発明のアクティブマトリクス表示装置は、複数の絵素
と各絵素を駆動するための薄膜トランジスタとがマトリ
クス状に配置されたアクティブマトリクス表示装置であ
って、該薄膜トランジスタに、ＭＩＳ構造のダイオード
と該各絵素とが並列に接続されており、そのことにより
上記目的が達成される。
と各絵素を駆動するための薄膜トランジスタとがマトリ
クス状に配置されたアクティブマトリクス表示装置であ
って、該薄膜トランジスタに、ＭＩＳ構造のダイオード
と該各絵素とが並列に接続されており、そのことにより
上記目的が達成される。
上記構成に於いて、前記薄膜トランジスタはアモルファ
スシリコン薄膜トランジスタであってもよい。
スシリコン薄膜トランジスタであってもよい。
また、上記構成に於いて、前記薄膜トランジスタのゲー
ト絶縁膜は酸化タンタルと窒化シリコン又は酸化シリコ
ンとの二層絶縁膜であってもよい。
ト絶縁膜は酸化タンタルと窒化シリコン又は酸化シリコ
ンとの二層絶縁膜であってもよい。
或いは、上記構成に於いて、前記ＭＩＳ構造のダイオー
ドの絶縁膜は酸化タンタルと窒化シリコン又は酸化シリ
コンとの二層絶縁膜であってもよい。
ドの絶縁膜は酸化タンタルと窒化シリコン又は酸化シリ
コンとの二層絶縁膜であってもよい。
（作用）
本発明のアクティブマトリクス表示装置では、金属／絶
縁膜／半導体層の積層構造を有するＭＩＳダイオードが
各絵素と並列に接続されている。
縁膜／半導体層の積層構造を有するＭＩＳダイオードが
各絵素と並列に接続されている。
従って、正又は負の電圧が絵素電極を介して表示手段（
例えば、液晶）に、またＭＩＳダイオードに印加された
場合、ＴＰＴがオン状態からオフ状態にスイッチされた
瞬間に、ＴＰＴ内の寄生容量と、液晶及びＭＩＳダイオ
ードとの間で、印加電圧が容量分割されながら減衰する
。この場合、バイアス電圧の極性によりＭＩＳダイオー
ドの容量が変化するため、容量分割された印加電圧も変
化する。そして、ＭＩＳダイオードは、ＴＰＴの寄生容
量や液晶のオフ抵抗による印加電圧の非対称性を緩和す
る方向に、容量が変化する。よって、内部オフセット電
圧や非対称の印加電圧による画質の低下を効果的に防止
することが可能となる。
例えば、液晶）に、またＭＩＳダイオードに印加された
場合、ＴＰＴがオン状態からオフ状態にスイッチされた
瞬間に、ＴＰＴ内の寄生容量と、液晶及びＭＩＳダイオ
ードとの間で、印加電圧が容量分割されながら減衰する
。この場合、バイアス電圧の極性によりＭＩＳダイオー
ドの容量が変化するため、容量分割された印加電圧も変
化する。そして、ＭＩＳダイオードは、ＴＰＴの寄生容
量や液晶のオフ抵抗による印加電圧の非対称性を緩和す
る方向に、容量が変化する。よって、内部オフセット電
圧や非対称の印加電圧による画質の低下を効果的に防止
することが可能となる。
（実施例）
本発明の実施例について以下に説明する。
第１図は、液晶表示装置に適用した本発明の一実施例の
回路図である。第１図に於いて、Ｘ、〜Ｘ、はゲートパ
スラインを、Ｙ、〜Ｙ、はソースパスラインを示す、多
数の絵素４はマトリクス状に配列されており、各絵素４
には、該絵素４を駆動するためにアモルファスシリコン
（ａ−３ｉ）のＴＰＴ６が接続されている。また、各絵
素４と並列に、ＭＩＳダイオード５が接続されている。
回路図である。第１図に於いて、Ｘ、〜Ｘ、はゲートパ
スラインを、Ｙ、〜Ｙ、はソースパスラインを示す、多
数の絵素４はマトリクス状に配列されており、各絵素４
には、該絵素４を駆動するためにアモルファスシリコン
（ａ−３ｉ）のＴＰＴ６が接続されている。また、各絵
素４と並列に、ＭＩＳダイオード５が接続されている。
即ち、前述の従来例の蓄積容量２に代えて、ＭＩＳ構造
のダイオード５が接続されている。
のダイオード５が接続されている。
次に、上記のような回路構造を有する実施例の作製手順
を、第２図〜第４図を参照して説明することにより、そ
の具体的な構造を明らかにする。
を、第２図〜第４図を参照して説明することにより、そ
の具体的な構造を明らかにする。
第２図は本実施例のアクティブマトリクス液晶表示装置
の平面図である。第３図及び第４図は、それぞれ第２図
の■−■線及びＴＶ−Ｉｔ／線に沿う断面図であり、Ｔ
ＰＴが構成された部分及びＭＩＳ構造のダイオードが構
成された部分を示している。
の平面図である。第３図及び第４図は、それぞれ第２図
の■−■線及びＴＶ−Ｉｔ／線に沿う断面図であり、Ｔ
ＰＴが構成された部分及びＭＩＳ構造のダイオードが構
成された部分を示している。
尚、第２図ではパターン部分を明確にするために適宜に
ハツチングを施している。
ハツチングを施している。
先ず、ガラス基板２０上に、タンタルをスパッタ蒸着し
、膜厚３０００人の薄膜を形成し、しかる後フォトリソ
グラフ技術によりパターン化し、ゲート配線７及びダイ
オード共通配線８を形成する。
、膜厚３０００人の薄膜を形成し、しかる後フォトリソ
グラフ技術によりパターン化し、ゲート配線７及びダイ
オード共通配線８を形成する。
次に、陽極酸化法により、上記タンタル膜表面を酸化し
、酸化タンタル（Ｔ ａ ２０．）層１４を形成する。
、酸化タンタル（Ｔ ａ ２０．）層１４を形成する。
更に、プラズマＣＶＤ法により、厚み３０００人の窒化
シリコン層（ＳｉＮｘ）層１５、厚み３００人の真性ア
モルファスシリコン１１（ａ−３ｉ（ｉ）＞１６．２４
、及び厚み５００人のｎ型アモルファスシリコン層（ａ
−３ｉ （ｎ”） ＞ １７．２３を堆積する。
シリコン層（ＳｉＮｘ）層１５、厚み３００人の真性ア
モルファスシリコン１１（ａ−３ｉ（ｉ）＞１６．２４
、及び厚み５００人のｎ型アモルファスシリコン層（ａ
−３ｉ （ｎ”） ＞ １７．２３を堆積する。
次に、フォトリソグラフ技術により、上記ａ −３ｉ
（ｉ）層１６．２４及びａ−ＳＬ （ｎ”）層１７．２
３を島状にバターニングしてパターン１０．１２を形成
する。
（ｉ）層１６．２４及びａ−ＳＬ （ｎ”）層１７．２
３を島状にバターニングしてパターン１０．１２を形成
する。
しかる後、チタン（Ｔｉ ）ｅ３０００人の厚みにスパ
ッタ蒸着し、フォトリングラフ技術により該Ｔｉ層をバ
ターニングすることにより、ソース配線９、ドレイン電
極２９及びダイオード用電極２２を形成する。
ッタ蒸着し、フォトリングラフ技術により該Ｔｉ層をバ
ターニングすることにより、ソース配線９、ドレイン電
極２９及びダイオード用電極２２を形成する。
また、絵素電極用ＩＴＯ膜を、１０００人の厚みにスパ
ッタ蒸着し、フォトリソグラフ法によりバターニングし
て絵素電極１１及びソース配線９、］９を形成する。
ッタ蒸着し、フォトリソグラフ法によりバターニングし
て絵素電極１１及びソース配線９、］９を形成する。
上記各工程によって、薄Ｍ ＋−ランジスタが形成され
、更に、配ｔｉＳ上に、酸化タンタルＮ １４、窒化シ
リコン層１５、ａ−Ｓｉ（ｎ”）層２４、及びａ−３ｉ
（ｉ）層２３が順次積層されたＭＩＳ構造のダイオ
ードが形成される。
、更に、配ｔｉＳ上に、酸化タンタルＮ １４、窒化シ
リコン層１５、ａ−Ｓｉ（ｎ”）層２４、及びａ−３ｉ
（ｉ）層２３が順次積層されたＭＩＳ構造のダイオ
ードが形成される。
次に、窒化シリコン（Ｓ ｉ Ｎｘ）を４０００人の厚
みにプラズマＣＶＤ法で堆積して保護膜３３を形成し、
その上に配向８３４を形成して基板を得る。
みにプラズマＣＶＤ法で堆積して保護膜３３を形成し、
その上に配向８３４を形成して基板を得る。
また、該基板と、ＩＴＯからなる透明電８ｉ３１及び配
向膜３２を形成した対向ガラス基板３０とを貼り合わせ
た後、それらの基板間に液晶３８を注入する。この際に
、ＭＩＳダイオード用共通配線８を対向側の透明電ｇ！
３１と電気的に接続する。
向膜３２を形成した対向ガラス基板３０とを貼り合わせ
た後、それらの基板間に液晶３８を注入する。この際に
、ＭＩＳダイオード用共通配線８を対向側の透明電ｇ！
３１と電気的に接続する。
以上のようにして、薄膜トランジスタに、ＭＩＳ構造の
ダイオードと絵素とが並列に接続されているアクティブ
マトリクス液晶表示装置が得られる。
ダイオードと絵素とが並列に接続されているアクティブ
マトリクス液晶表示装置が得られる。
次に、本実施例に於ける非対称の印加電圧を補正する動
作を説明する。正・負の電圧が絵素ｔ８ｉを介して絵素
４及びＭＩＳダイオード５に印加された場合、ＴＰＴ６
がオン状態からオフ状態にスイッチされた瞬間に、ＴＰ
Ｔ６内のドレイン−ソース間の寄生容量と、絵素４及び
ダイオード５との間で、印加電圧が容量分割されつつ減
衰していく、この場合、バイアス電圧の極性によりＭＩ
Ｓダイオード５の容量が変化するため、上記容量分割に
より絵素４及びＭＩＳダイオード５に印加される電圧も
変化する。
作を説明する。正・負の電圧が絵素ｔ８ｉを介して絵素
４及びＭＩＳダイオード５に印加された場合、ＴＰＴ６
がオン状態からオフ状態にスイッチされた瞬間に、ＴＰ
Ｔ６内のドレイン−ソース間の寄生容量と、絵素４及び
ダイオード５との間で、印加電圧が容量分割されつつ減
衰していく、この場合、バイアス電圧の極性によりＭＩ
Ｓダイオード５の容量が変化するため、上記容量分割に
より絵素４及びＭＩＳダイオード５に印加される電圧も
変化する。
ところで、第２図〜第４図の構造では、ＴＰＴに用いら
れている微かにｎ型の半導体であるアモルファスシリコ
ンを、ＭＩＳダイオードの半導体層として用いているた
め、対向電極側から見て、正のバイアス電圧が印加され
た場合（ドレイン電極から見て負のバイアス電圧が印加
された場合ン、ＭＩＳダイオードの容量は大きくなる（
第５図）。
れている微かにｎ型の半導体であるアモルファスシリコ
ンを、ＭＩＳダイオードの半導体層として用いているた
め、対向電極側から見て、正のバイアス電圧が印加され
た場合（ドレイン電極から見て負のバイアス電圧が印加
された場合ン、ＭＩＳダイオードの容量は大きくなる（
第５図）。
従って、液晶に印加される電圧の減衰が抑制される。他
方、対向電極側から見て負のバイアス電極が印加された
場合（ドレイン電極から見て正のバイアス電圧が印加さ
れた場合）には、ＭｒＳダイオードの容量が小さくなる
。よって、液晶に印加される電圧の減衰が促進される。
方、対向電極側から見て負のバイアス電極が印加された
場合（ドレイン電極から見て正のバイアス電圧が印加さ
れた場合）には、ＭｒＳダイオードの容量が小さくなる
。よって、液晶に印加される電圧の減衰が促進される。
上述の印加電圧減衰の抑制及び促進の現象は、ＴＰＴの
ドレイン−ソース間の寄生容量又は液晶のオフ抵抗に基
づく液晶への正負極性の印加電圧の非対称性を緩和する
方向に作用する。従って、非対称の印加電圧が液晶に加
わった場合、印加電圧の非対称性が緩和されるため、該
非対称性に基づくコントラストの低下、フリッカ等を効
果的に抑制することができる。また、液晶の時定数低下
、対向電位ずれ等の不良の発生を防止できる。
ドレイン−ソース間の寄生容量又は液晶のオフ抵抗に基
づく液晶への正負極性の印加電圧の非対称性を緩和する
方向に作用する。従って、非対称の印加電圧が液晶に加
わった場合、印加電圧の非対称性が緩和されるため、該
非対称性に基づくコントラストの低下、フリッカ等を効
果的に抑制することができる。また、液晶の時定数低下
、対向電位ずれ等の不良の発生を防止できる。
尚、上記実施例では、ＴＰＴのゲート絶縁膜及びＭＩＳ
ダイオードの絶縁膜として、酸化タンタル及び窒化シリ
コンの二層構造のものを用いたが、一方又は双方の絶縁
膜を、酸化タンタル及び酸化シリコンからなる二層構造
の絶縁膜により、或いは窒化シリコンや酸化シリコンの
みからなる単層の絶縁膜により構成してもよい。
ダイオードの絶縁膜として、酸化タンタル及び窒化シリ
コンの二層構造のものを用いたが、一方又は双方の絶縁
膜を、酸化タンタル及び酸化シリコンからなる二層構造
の絶縁膜により、或いは窒化シリコンや酸化シリコンの
みからなる単層の絶縁膜により構成してもよい。
（発明の効果）
以上のように、本発明によれば、各絵素と並列にＭ Ｉ
５ｔｆ４造のダイオードが接続されているので、絵素
に印加される非対称の電圧を該ダイオードにより非対称
性を緩和する方向に補正することが可能となる。よって
、液晶のような表示手段の内部オフセット電圧又は印加
される非対称の電圧に基づく画質の低下を効果的に防止
することができるので、画質を飛躍的に改善することが
可能となる。
５ｔｆ４造のダイオードが接続されているので、絵素
に印加される非対称の電圧を該ダイオードにより非対称
性を緩和する方向に補正することが可能となる。よって
、液晶のような表示手段の内部オフセット電圧又は印加
される非対称の電圧に基づく画質の低下を効果的に防止
することができるので、画質を飛躍的に改善することが
可能となる。
、・ ｔ−Ｉ
第１図は本発明の一実施例を説明するための回路面、第
２図は本発明の一実施例であるアクティブマトリクス型
液晶表示装置を説明するための部分平面図、第３図は第
２図のｍ−ｍ線に沿う断面図、第４図は第２図のｒＶ−
ｒＶ線に沿う断面図、第５図はＭＩＳダイオードの容量
−電圧特性を示す図、第６図は従来のアクティブマトリ
クス液晶表示装置の回路図である。
２図は本発明の一実施例であるアクティブマトリクス型
液晶表示装置を説明するための部分平面図、第３図は第
２図のｍ−ｍ線に沿う断面図、第４図は第２図のｒＶ−
ｒＶ線に沿う断面図、第５図はＭＩＳダイオードの容量
−電圧特性を示す図、第６図は従来のアクティブマトリ
クス液晶表示装置の回路図である。
４・・・絵素、５・・・ＭＩＳダイオード、６・・・Ｔ
ＦＴ、８・・・ダイオード用共通配線、１４・・・酸化
タンタル層、１５・・・窒化シリコン層、２２・・・電
極、２３・・・ａ−３Ｌ（ｉ）！、２４・・−ａ−Ｓ
Ｌ （ｎ”）層。
ＦＴ、８・・・ダイオード用共通配線、１４・・・酸化
タンタル層、１５・・・窒化シリコン層、２２・・・電
極、２３・・・ａ−３Ｌ（ｉ）！、２４・・−ａ−Ｓ
Ｌ （ｎ”）層。
以上
Claims (1)
- １、複数の絵素と各絵素を駆動するための薄膜トランジ
スタとがマトリクス状に配置されたアクティブマトリク
ス表示装置であって、該薄膜トランジスタに、ＭＩＳ構
造のダイオードと該各絵素とが並列に接続されているア
クティブマトリクス表示装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14531988A JP2678017B2 (ja) | 1988-06-13 | 1988-06-13 | アクティブマトリクス表示装置 |
| US07/363,184 US5191322A (en) | 1988-06-13 | 1989-06-07 | Active-matrix display device |
| EP89305842A EP0347117B1 (en) | 1988-06-13 | 1989-06-09 | An active-matrix display device |
| DE68917651T DE68917651T2 (de) | 1988-06-13 | 1989-06-09 | Aktiv-Matrix-Anzeigevorrichtung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14531988A JP2678017B2 (ja) | 1988-06-13 | 1988-06-13 | アクティブマトリクス表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH021821A true JPH021821A (ja) | 1990-01-08 |
| JP2678017B2 JP2678017B2 (ja) | 1997-11-17 |
Family
ID=15382411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14531988A Expired - Lifetime JP2678017B2 (ja) | 1988-06-13 | 1988-06-13 | アクティブマトリクス表示装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5191322A (ja) |
| EP (1) | EP0347117B1 (ja) |
| JP (1) | JP2678017B2 (ja) |
| DE (1) | DE68917651T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04350825A (ja) * | 1991-05-29 | 1992-12-04 | Sanyo Electric Co Ltd | 液晶表示装置 |
| US5473451A (en) * | 1992-12-22 | 1995-12-05 | Goldstar Co., Ltd. | Active matrix liquid crystal displays having diodes connected between second transistors and second data buses |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69214053D1 (de) * | 1991-07-24 | 1996-10-31 | Fujitsu Ltd | Aktive Flüssigkristallanzeigevorrichtung vom Matrixtyp |
| KR960006205B1 (ko) * | 1992-12-30 | 1996-05-09 | 엘지전자주식회사 | 티에프티-엘씨디(tft-lcd)의 구조 |
| US5479280A (en) * | 1992-12-30 | 1995-12-26 | Goldstar Co., Ltd. | Active matrix for liquid crystal displays having two switching means and discharging means per pixel |
| US5644340A (en) * | 1995-03-16 | 1997-07-01 | Harney; Michael | Frequency mixing for controlling individual pixels in a display |
| JP3224730B2 (ja) * | 1996-02-05 | 2001-11-05 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体装置及び半導体装置の駆動方法 |
| CN100583208C (zh) * | 1997-02-17 | 2010-01-20 | 精工爱普生株式会社 | 显示装置 |
| US6833556B2 (en) | 2002-08-12 | 2004-12-21 | Acorn Technologies, Inc. | Insulated gate field effect transistor having passivated schottky barriers to the channel |
| US7084423B2 (en) | 2002-08-12 | 2006-08-01 | Acorn Technologies, Inc. | Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions |
| US7583250B2 (en) * | 2003-03-12 | 2009-09-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| GB0318611D0 (en) * | 2003-08-08 | 2003-09-10 | Koninkl Philips Electronics Nv | Circuit for signal amplification and use of the same in active matrix devices |
| TW200937069A (en) * | 2008-02-25 | 2009-09-01 | Chunghwa Picture Tubes Ltd | Active device array substrate and liquid crystal display panel |
| US9620611B1 (en) | 2016-06-17 | 2017-04-11 | Acorn Technology, Inc. | MIS contact structure with metal oxide conductor |
| US10170627B2 (en) | 2016-11-18 | 2019-01-01 | Acorn Technologies, Inc. | Nanowire transistor with source and drain induced by electrical contacts with negative schottky barrier height |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6210619A (ja) * | 1985-07-09 | 1987-01-19 | Seiko Epson Corp | アクテイブマトリクスパネル |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3519330A (en) * | 1967-09-14 | 1970-07-07 | Rca Corp | Turnoff method and circuit for liquid crystal display element |
| DE2553739A1 (de) * | 1974-12-09 | 1976-06-10 | Hughes Aircraft Co | Transistorfeld zum ansteuern eines optischen mediums und verfahren zu dessen herstellung |
| US4024626A (en) * | 1974-12-09 | 1977-05-24 | Hughes Aircraft Company | Method of making integrated transistor matrix for flat panel liquid crystal display |
| US4523189A (en) * | 1981-05-25 | 1985-06-11 | Fujitsu Limited | El display device |
| US4704002A (en) * | 1982-06-15 | 1987-11-03 | Matsushita Electric Industrial Co., Ltd. | Dot matrix display panel with a thin film transistor and method of manufacturing same |
| US4775549A (en) * | 1984-12-19 | 1988-10-04 | Matsushita Electric Industrial Co., Ltd. | Method of producing a substrate structure for a large size display panel and an apparatus for producing the substrate structure |
| US4766471A (en) * | 1986-01-23 | 1988-08-23 | Energy Conversion Devices, Inc. | Thin film electro-optical devices |
| US4859623A (en) * | 1988-02-04 | 1989-08-22 | Amoco Corporation | Method of forming vertical gate thin film transistors in liquid crystal array |
-
1988
- 1988-06-13 JP JP14531988A patent/JP2678017B2/ja not_active Expired - Lifetime
-
1989
- 1989-06-07 US US07/363,184 patent/US5191322A/en not_active Expired - Lifetime
- 1989-06-09 EP EP89305842A patent/EP0347117B1/en not_active Expired - Lifetime
- 1989-06-09 DE DE68917651T patent/DE68917651T2/de not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6210619A (ja) * | 1985-07-09 | 1987-01-19 | Seiko Epson Corp | アクテイブマトリクスパネル |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04350825A (ja) * | 1991-05-29 | 1992-12-04 | Sanyo Electric Co Ltd | 液晶表示装置 |
| US5473451A (en) * | 1992-12-22 | 1995-12-05 | Goldstar Co., Ltd. | Active matrix liquid crystal displays having diodes connected between second transistors and second data buses |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0347117A3 (en) | 1990-09-12 |
| EP0347117B1 (en) | 1994-08-24 |
| DE68917651D1 (de) | 1994-09-29 |
| JP2678017B2 (ja) | 1997-11-17 |
| DE68917651T2 (de) | 1995-03-23 |
| US5191322A (en) | 1993-03-02 |
| EP0347117A2 (en) | 1989-12-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6075580A (en) | Active matrix type liquid crystal display apparatus with conductive light shield element | |
| KR100264391B1 (ko) | 액정디스플레이장치 및 그 제조방법 | |
| JPH021821A (ja) | アクティブマトリクス表示装置 | |
| JP2001013520A (ja) | アクティブマトリックス型液晶表示装置 | |
| JPH1117188A (ja) | アクティブマトリクス基板 | |
| US7061553B2 (en) | Substrate for display device and display device equipped therewith | |
| JPH04335617A (ja) | アクティブマトリクス基板 | |
| JPH10153793A (ja) | 液晶表示装置 | |
| JP3512955B2 (ja) | 液晶表示装置 | |
| JPH04326329A (ja) | 液晶表示装置およびその製造方法 | |
| JP3251490B2 (ja) | 液晶表示装置 | |
| JPH0451120A (ja) | 薄膜電界効果型トランジスタ駆動液晶表示素子アレイ | |
| JPH06324350A (ja) | 薄膜電界効果型トランジスタアレイ | |
| JP3518851B2 (ja) | アクティブマトリクス基板の駆動方法 | |
| JP2960268B2 (ja) | アクティブマトリックス液晶パネル及びその製造方法と駆動方法並びにアクティブマトリックス液晶ディスプレイ | |
| JP2602255B2 (ja) | 液晶表示装置およびその駆動方法 | |
| JPH02108028A (ja) | マトリクス表示装置 | |
| JPH06160901A (ja) | 液晶表示装置 | |
| JPH01277217A (ja) | アクティブマトリックス型液晶表示素子アレイ | |
| JPH10253982A (ja) | 横電界方式アクティブマトリクス型液晶表示装置 | |
| JPS6112271B2 (ja) | ||
| JPH05119347A (ja) | 液晶表示装置 | |
| JPH04338728A (ja) | アクティブマトリクス基板 | |
| JPH0915646A (ja) | アクティブマトリクス液晶表示素子 | |
| JP2938558B2 (ja) | アクティブマトリックス型液晶表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070725 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080725 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term |