JPH02183490A - ダイナミック型半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、ダイナミック型半導体記憶装置（ＤＲＡＭ）
に係り、特にビット線間の干渉ノイズの消去を図った高
密度ＤＲＡＭに関する。

（従来の技術） １トランジスタ／１キヤパシタのメモリセル構造を持つ
ＤＲＡＭは、メモリセル構造の改良と微細加工技術の進
歩により著しく高集積化が進んでいる。ＤＲＡＭのメモ
リセルアレイのデータは、ビット線対を通してセンスア
ンプで増幅されて読み出される。ＤＲＡＭの高密度化に
よりビット線間隔は極めて微細になっており、ビット線
間結合容量の増大によるビット線間の干渉ノイズが、デ
ータを正確に読み出す上で大きい問題となってきている
。

第５図は、一般的な折返しビット線構造のＤＲＡＭでの
ビット線ピッチと雑音／信号比の関係を示している。図
に示すように、ビット線ピッチが１μｍ程度になると従
来の一般的なメモリセルアレイ構成では正常動作が不能
となってしまう。

この様な問題を解決するため従来より、メモリセルアレ
イ内でビット線対を交差させる方式がいくつか提案され
ている。例えば、■特公昭６３−１０３９６号公報、■
特公昭６３−２４１７８８号公報、■Ｉ　Ｓ　Ｓ　ＣＣ
Ｄ　ｉｇｃｓｔ　ｏｆ’　　Ｔ　ｅｃｈｎｌｃａｌＰａ
ｐｅｒｓ　、　　Ｆｅｂ、　１９８ｇ、　ｐｐ２３８−
２３９等である。これらのうち特に、■のＦｉｇ、　４
　（ｂ）に示される方式は、原理的に干渉ノイズを零に
できる点で優れている。その要部構成を、第６図に示す
。ビット線対ＢＬ、ＢＬは互いに隣接するものの間でそ
の一本を他方の対の間に配設し、且つ一方の対は長平方
向の中間点で１回交差させ、他方は１／４および３／４
の点で２回交差させている。ＳＡ、。

ＳＡ、、・・・はビット線センスアンプであり、メモリ
セルアレイの両側に交互に配置している。

第６図において、ビット線間の結合容量をＣ１として、
ビット線対ＢＬ、、ＢＬ、とＢＬ２゜ＢＬ２の各々につ
いて干渉ノイズを見積もって見る。第１に、この方式で
は、ビット線対間の結合容量（ＢＬ、とＢＬ、間の容量
、ＢＬ２とＢＬ２間の容量）は、ビット線対の間に他の
ビット線が必ず入っているため存在しない。第２に、こ
の方式では、組となるビット線対ＢＬ、ＢＬが各々隣接
する他の全ての組となるビット線対に対して同じ結合容
量を持つ。前述のように隣接するビット線間の容量がＣ
Ｉのとき、長平方向に４分割された各領域では隣接する
ビット線間容量が（１／４）Ｃ１であるから、ビット線
対ＢＬ１．ＢＬ１とＢＬ２．ＢＬ、の各々について隣接
するビット線との容量をまとめると第７図のようになる
。例えばビット線ＢＬ、とＢＬ、は、ビット線ＢＬｏに
対して同じ結合容量（３／４）ＣＩを持つ。従ってこの
方式では、各組のビット線対ＢＬ、ＢＬは隣接する全て
のビット線対に対して同じ結合容量を持つから、隣接す
るビット線の電位がどのように弯動したとしても、注目
するビット線対ＢＬ。

ＢＬの間の電位差の変動としては現われない。これによ
り干渉ノイズは原理的に零となる。

しかしながらこのようなビット線、交差方式には、次の
ような問題がある。通常、ビット線対が同じメモリセル
アレイ内にある折返しビット線構造では、メモリセルの
拡散層パターンとビット線ＢＬおよびワード線ＷＬとの
関係は第８図のようになる。これを更に等価的に示すと
第９図のようになる。即ちメモリセルＭは、一本のワー
ド線に沿って見た時に一本おきのビット線毎に繰返し配
置されることになる。第１０図のような長方形状のメモ
リセル拡散層パターンとした場合も同様である。

これに対して第６図のビット線レイアウト法では、メモ
リセルＭが一本のワード線ＷＬに沿って上下に隣接する
ビット線に連続して存在する箇所が生じる。従ってこの
ビット線レイアウトを用いるべく、第８図或いは第１０
図に対応する拡散層パターンをレイアウトをするとそれ
ぞれ、第１１図或いは第１３図のようになる。このとき
のメモリセルＭの配置は、第１２図のようになる。第８
図と第１１図を比較すれば明らかなように、第８図では
ワード線方向に見た時に一つの拡散層パターンの凸部が
次の拡散層パターンの凹部に対向する状態となり、フィ
ールド領域の幅がほぼどこでも一定という無駄のないレ
イアウトができる。これに対して第１１図では、拡散層
パターンの凸部同士が対向する状態が生じるため、フィ
ールド領域幅が一定にならず、フィールド領域幅ｄ１の
狭い部分での設計ルールが厳しいものとなる。このフィ
ールド領域幅ｄ、を素子分離に必要な十分な値にすれば
、無駄なスペースができてメモリセル拡散層パターンの
凸部がとなりの拡散層に対向する部分が最小フィールド
領域幅ｄ２となり、ここで設計ルールが厳しくなる。

（発明が解決しようとする課題） この様に、ビット線間の干渉ノイズを効果的に低減する
従来のビット線交差の方式では、メモリセルの拡散層レ
イアウトの設計ルールが厳しいものとなり、一般的な折
返しビット線構造と比較してＩ＞ＲＡＭの高密度化が阻
害される、という問題があった。

本発明はこの様な点に鑑みなされたもので、メモリセル
拡散層のレイアウト設計を厳しくすることなく、ビット
線間干渉ノイズを効果的に低減できるビット線交差方式
としたＤＲＡＭを提供することを目的とする。

［発明の構成］ （課題を解決するための手段） 本発明は、折返しビット線構造の複数本のビット線とこ
れと交差する複数本のワード線が配設され、これらビッ
ト線とワード線の交点位置にメモリセルが配置されるＤ
ＲＡＭにおいて、３以上の奇数香芝れたビット線を対と
する。より具体的に言えば、第１〜第３のビット線対が
、第２のビット線対の間に第１のビット線対および第３
のビット線対のうちそれぞれ一本のビット線が配設され
る組合わせをもって繰返し配設される構成とする。そし
て第１〜第３のビット線対のうち少なくとも二つのビッ
ト線対は、対を構成する一本のビット線を途中で交差さ
せる。

（作用） 従来の第６図の方式では、対をなすビット線が偶数番（
−２番）ｆｉｌｌれた位置にあるために、本のワード線
に沿って見た時にメモリセルが隣接するビット線に連続
して存在する状態となる。これに対して本発明では、対
をなすビット線が奇数香芝れた位置にあるため、一本の
ワード線に対して一本おきのビット線にメモリセルを配
置することができる。従ってメモリセルの拡散層パター
ンに凹凸がある場合に、ワード線方向に見て凸部と凸部
が隣接する状態を避けてセルアレイを組むことが可能に
なる。しかもビット線対を交差させるとにより、ビット
線ピッチが狭くなった場合の結合容量による干渉ノイズ
を原理的に零にすることができる。

（実施例） 以下、本発明の詳細な説明する。なお以下の実施例にお
いて、互いに対応する部分には同一符号を付して！ｒＩ
ＦＪｉ説明は省略する。

第１図は、一実施例のＤＲＡＭの要部構成を示す。等間
隔をもって複数本配設されたビット線は、３番目毎に対
を構成して、メモリセルアレイの両側に設けられたビッ
ト線センスアンプ５Ａ（ＳＡｏ、ＳＡ、、・・・）に接
続されている。ビット線配列は、第１のビット線対ＢＬ
ｏ、ＢＬ、、第２のビット線対ＢＬｌ、ＢＬ、　、およ
び第３のビット線対ＢＬ２．ＢＬ２の組合わせで一つの
基本パターンを構成し、この基本パターンが繰返し配設
される。その関係は、第２のビット線対ＢＬ、、ＢＬ、
の間に、第１のビット線対ＢＬｏ。

ＢＬＯのうちの一本および第３のビット線対ＢＬ２．Ｂ
Ｌ２のうちの一本・が入る、というものである。第１の
ビット線対ＢＬｏ、ＢＬｏは、はぼ中間点で一回交差さ
せている。第２のビット線対ＢＬ１．ＢＬ、は交差させ
ない。第３のビット線対ＢＬ２．ＢＬ２は１／４の点お
よび３／４の点で計２回交差させている。これらのビッ
ト線と交差して配設されるワード線ＷＬ　（ＷＬｏ　。

ＷＬｌ、・・・）と各ビット線の交点位置に図示のよう
にメモリセルＭが配置される。一つのワード線方向に沿
って見た時、メモリセルＭの配列はビット線一本おきに
なる。これは一般的な折返しビット線構造の場合と同様
である。従来のビット線交差力式である第６図のように
、ワード線に沿って隣接するビット線にメモリセルＭが
配置されることはない。

第１のビット線対ＢＬｏ、ＢＬｏのセンスアンプＳＡ、
と第３のビット線対ＢＬ２．ＢＬ２のセンスアンプＳＡ
２はメモリセルアレイの左側に配置され、第２のビット
線対ＢＬ、、ａｔ、１のセンスアンプＳＡ、はメモリセ
ルアレイの右側に配置される。この３組のビット線対に
隣接する次の３組のビット線対のセンスアンプ配置は、
左右逆になる。

なおこの実施例では、上述のようなセンスアンプ配置と
したが、センスアンプはビット線４本に１個の割合いで
配置するのであれば、セルアレイの右側、左側いずれに
配置してもよいし、片側に全てを配置してもよい。これ
は以下の実施例でも同様である。

この実施例によれば、一本のワード線に対して一本おき
のビット線毎にメモリセルが配置されるため、メモリセ
ル拡散層パターンに凹凸がある場合にワード線方向に凸
部同士が隣接して対向しない、というレイアウトができ
る。従って通常の一般的な折返しビット線構成の場合と
同様に、メモリセル拡散層間隔を十分とれる設計ルール
となる。

この実施例でのビット線間結合容量による干渉ノイズに
関しては、次の通りである。先ず、ビット線対ＢＬ、Ｂ
Ｌの間はどこを見ても必ず他のビット線が２本人ってお
り、従って組となるビット線対ＢＬ、ＢＬ間の干渉ノイ
ズは存在しない。

次に、組となるビット線対ＢＬ、ＢＬが他のビット線か
ら受ける干渉ノイズについて見積もる。

ここでビット線交差を考えず、メモリセルアレイ内で並
列に走る隣接する一本のビット線間の結合容ｆｆｋ　＠
　Ｃ＋とする。そうすると第１図のようにビット線を交
差させた時、各ビット線対の隣接するビット線との結合
容量をまとめると、第２図に示すように全て（１／２）
ｃｌとなる。

なお第２図において、第３のビット線対ＢＬ２゜ＢＬ２
の第１のビット線対ＢＬｏ、ＢＬ、との結合容量として
示しであるところは実際は、ビット線対ＢＬｏ、ＢＬｏ
と等価なビット線対ＢＬ３゜ＢＬ３に対する結合容量を
含む。第１図において、最初の３ｍのビット線対（ＢＬ
ｏ、ＢＬ、）。

（ＢＬｌ、ＢＬｔ　）、（ＢＬ２　、ＢＬ２　）に続い
て次の３組のビット線対（ＢＬ３　、ＢＬ３　）。

（ＢＬ４．ＢＬ４）、（ＢＬＳ、ＢＬ５）が繰返しパタ
ーンで配列されておりしかも、他の全てのビット線に対
して（Ｂ　Ｌｏ、Ｂ　Ｌｏ　）　＋　　（Ｂ　Ｌ３　。

ＢＬ、）の結合容量は互いに等しいので、合わせてこの
ような解とすることができる。他の組のビット線対につ
いても同様である。

こうしてこの実施例では、各々の組のビット線対の電位
は、他の隣接するビット線から同じ干渉ノイズを受ける
ため、結合容量を介した干渉ノイズが電位差としては現
われない。即ち原理的に完全に干渉ノイズを除去するこ
とができる。

なお実施例では、干渉ノイズの消去に関する最小の交差
のみを示したが、ビット線対間で、交差部での抵抗、容
量差を消去するために、更にセンスアンプ部の前で１回
または複数回の交差を行わせることもできる。これは以
下の実施例でも同様である。

第２図は、本発明の第２の実施例のＤＲＡＭの要部構成
である。この実施例でも、３組のビット線対の関係が繰
返されることは先の実施例と同じである。先の実施例で
は、第１のビット線対ＢＬ、、ＢＬｏと第３のビット線
対ＢＬ２゜ＢＬ２とを、第２のビット線対ＢＬＩ、ＢＬ
Ｉの間で交差させているのに対し、この実施例において
は第１のビット線対ＢＬ、、ＢＬ、とｔｊ１３のビット
線対ＢＬ２．ＢＬ２の間は交差させない。そして第１の
ビット線対ＢＬｏとＢＬｏは中間点で１回交差させ、第
２のビット線対ＢＬ１とＢＬｌの間は１／４の点および
３／４の点で２回交差させ、第３のビット線対ＢＬ２と
ＢＬ２の間は、１／８．３／８．５／８．７／８の点で
４回交差させている。

メモリセルＭの配置は、先の実施例と同様の理由で、一
つのワード線に沿って隣接するビット線位置には存在し
ないようにされる。

この実施例の場合の第１〜第３のビット線対のそれぞれ
の隣接するビット線との結合容量の関係は、先の実施例
と同様、即ち第２図に示されるものと同じになる。但し
先の実施例でも説明したように、第１のビット線対ＢＬ
ｏ、ＢＬ、と次の３組の第１のビット線対ＢＬ３．ａｔ
、、は他のどのビット線との結合容量も等しいので、Ｂ
Ｌ３゜ＢＬ、に対する容量も全てＢＬ、、ＢＬ、に対す
るものとして示しである。

従ってこの実施例によ゛っても先の実施例と同様、メモ
リセル配置の設計ルールを厳しくすることなく、隣接ビ
ット線間の結合容量による干渉ノイズを原理的に完全に
除去することができる。

第４図は本発明の第３の実施例のＤＲＡＭの要部構成で
ある。この実施例は、第３図の実施例を値かに変形した
ものである。第３図では第２のビット線対ＢＬ、、ＢＬ
、を２回交差させ、第３のビット線対ＢＬ２１　ＢＬ２
を４回交差させたのに対して、この実施例では逆に、第
２のビット線対ＢＬ１．ＢＬ１を４回交差させ、第３の
ビット線対ＢＬ２．ＢＬ２を２回交差させている。

この実施例によっても先の実施例と同様の効果が得られ
ることは明らかである。

このように１回、２回或いは４０交差のビット線対は、
３組内で配置の組合わせの順番を交換してこれを繰返し
配置しても同様にノイズを消去することができる。

［発明の効果コ 以上述べたように本発明によれば、一つのビット線対の
間に２本のビット線が入るようなビット線交差方式によ
り、ビット線間の結合容量による干渉ノイズを原理的に
完全に除去しながらしかも、メモリセル拡散層レイアウ
トの設計ルールを厳しくすることなく、従って信頼性の
優れた高密度ＤＲＡＭを実現することができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例のＤＲＡＭの要部構成を
示す図、第２図はその実施例での各ビット線の隣接ビッ
ト線との結合容量関係を示す図、第３図は第２の実施例
のＤＲＡＭの要部構成を示す図、第４図は第３の実施例
のＤＲＡＭの要部構成を示す図、第５図は従来のＤＲＡ
Ｍでのビット線ピッチと雑音／信号比の関係を示す図、
第６図はビット線間の干渉ノイズを除去する従来のＤＲ
ＡＭ構成例を示す図、第７図はその各ビット線の隣接ビ
ット線との結合容量の関係を示す図、第８図〜第１０図
は従来の一般的なりＲＡＭでのメモリセル・レイアウト
を示す図、第１１図〜第１３図は第６図のビット線交差
方式を用いた場合のメモリセル・レイアウトを示す図で
ある。 ＢＬ、ＢＬ　（ＢＬｏ、ＢＬ、、ｓｔ、、、ＢＬ、。 −）−・・ビット線対、ＷＬ　（ＷＬ、、ｗｔ、、、−
）・・・ワード線、Ｍ・・・メモリセル、Ｓ　Ａ　（Ｓ
　Ａ　６　＋ＳＡ、、・・・）・・・ビット線センスア
ンプ。 第２図 出願人代理人　弁理士　鈴江武彦 ごット織ビヤ÷ ［／ｍ） 第 図 第 図 Ｗ口 ｗＬｌ Ｌ２ Ｌ３ ＷＬｔ。 Ｌ５ 第 図 第 図 めじｔ ５う 図 第 図 第 図 ＬＯ ′１／／Ｌ１ Ｌ２ Ｗ口 ＷＬｔ。 Ｌｓ 第 図

Claims (4)

【特許請求の範囲】
1. （１）折返しビット線構造の複数本のビット線とこれと
   交差する複数本のワード線が配設され、これらビット線
   とワード線の交点位置にメモリセルが配置されるメモリ
   セルアレイ構成を有するダイナミック型半導体記憶装置
   において、 第１〜第３のビット線対が、第２のビット線対の間に第
   １のビット線対および第３のビット線対のうちそれぞれ
   一本のビット線が配設される組合わせをもって繰返し配
   設され、且つ、 第１〜第３のビット線対のうち少なくとも二つのビット
   線対は、対を構成する一本のビット線を途中で交差させ
   た、 ことを特徴とするダイナミック型半導体記憶装置。
2. （２）第２のビット線対は交差部を有せず、第１のビッ
   ト線対は中間位置に１回の交差部、第３のビット線対は
   中間部を除いて２回の交差部を有し、且つ第１のビット
   線対と第３のビット線対の間に交差部を有することを特
   徴とする請求項１記載のダイナミック型半導体記憶装置
   。
3. （３）第１のビット線対と第３のビット線対の間には交
   差部を有せず、第２のビット線対の各一本がそれぞれ第
   １のビット線対の間および第３のビット線対の間に配設
   され、第１のビット線対は中間位置に１回の交差部を有
   し、第２のビット線対および第３のビット線対は一方が
   ２回、他方が４回の交差部を有することを特徴とする請
   求項１記載のダイナミック型半導体記憶装置。
4. （４）第１のビット線対および第３のビット線対に接続
   されるセンスアンプはメモリセルアレイの一方の端部に
   配置され、第２のビット線対に接続されるセンスアンプ
   は他方の端部に配置されることを特徴とする請求項１記
   載のダイナミック型半導体記憶装置。