JPH0982911A - ダイナミック型半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 プレート電極の電位変動をより速やかに吸収
できるプレート電極形状を実現できるＤＲＡＭを提供す
ること。 【解決手段】 複数本のビット線ＢＬと複数本のワード
線ＷＬとの各交点の２つに１つのメモリセルを配置し、
ビット線ＢＬの１２８本毎にワード線ＷＬを低抵抗化す
るためのシャント部を設け、かつビット線ＢＬよりも下
層にセルキャパシタのプレート電極ＰＬを設けたＤＲＡ
Ｍにおいて、ワード線ＷＬのシャント部に挟まれた領域
内で８本のビット線ＢＬ毎にＢＬ間隔を他よりも広く
し、この部分でプレート電極ＰＬをビット線方向に接続
したことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ダイナミック型半
導体記憶装置（ＤＲＡＭ）に係わり、特にプレート電極
のレイアウトパターンを改良したＤＲＡＭに関する。

【０００２】

【従来の技術】従来、ＤＲＡＭのメモリセルとして、基
板に穴を開けてキャパシタを構成するトレンチセルや、
基板よりも上の配線層を堆積してこれをキャパシタ構造
として利用するスタックセルが知られている。これらの
メモリセルにおいて、ビット線をメモリセルのキャパシ
タ構造よりも上層の配線で、即ちより後の加工工程で形
成する技術（ビット線後作り）は、メモリセルの蓄積電
極、即ちストレージノードの加工が楽であるという特徴
を持つ。

【０００３】一方、このビット線後作りの方法を用いる
と、メモリセルのキャパシタにおけるストレージノード
の対向電極、即ちプレート電極よりも後からビット線を
形成するために、プレート電極よりも上の層のビット線
と、下の層のトランジスタの拡散層のコンタクト（ビッ
ト線コンタクト）を避けてプレート電極を加工しなけれ
ばならない。即ち、ビット線コンタクトの部分のプレー
ト電極に穴を開ける必要がある。

【０００４】この状況を図を用いて説明する。図１５
は、従来の折り返しビット線方式を用いたＤＲＡＭのメ
モリセルのレイアウトの例で、ワード線ＷＬとビット線
ＢＬの交点の２箇所に１箇所にメモリセルを配置したも
のである。ここでは、メモリセルの構造としてスタック
キャパシタを用いている。

【０００５】この例では、ビット線ＢＬに対するコンタ
クトを１カラム毎に斜めにずらし、プレート電極ＰＬに
対する穴が連続的につながるようにメモリセルが配置さ
れている。このような配置にすることにより、プレート
電極ＰＬの形状が連続的になり、加工がしやすいという
メリットがある。

【０００６】プレート電極ＰＬに電位を与えるために、
プレート用の電源から低抵抗の上層配線を介して取られ
るコンタクトは、ロウデコーダ或いはカラムデコーダ，
センスアンプに隣接したセルアレイの端の部分、及びワ
ード線の裏打ちコンタクトのための領域で取られてい
る。ワード線の裏打ち（シャント）は、高抵抗のセルト
ランジスタのゲート材料と、低抵抗の裏打ち配線をつな
ぎ、ワード線の遅延を少なくするためのもので、例えば
１２８カラム、即ち折り返しビット線方式の場合は２５
６本のビット線毎にワード線の裏打ち領域を設けてい
る。

【０００７】また、ゲート材料からビット線に用いられ
る配線層を介して、上層の低抵抗配線層にコンタクトを
取っているため、この領域では、メモリセルやビット線
を配置できない。

【０００８】図１６は、ワード線ＷＬとビット線ＢＬの
交点の３箇所に２箇所にメモリセルを配置したＤＲＡＭ
セルのレイアウトの例である。また図１７は、ワード線
ＷＬとビット線ＢＬの全ての交点にメモリセルを配置し
たＤＲＡＭセルのレイアウトの例である。

【０００９】図１８は、複数のＤＲＡＭセルを直列につ
なげたＮＡＮＤ型ＤＲＡＭのメモリセルのレイアウトの
例である。ＮＡＮＤ型ＤＲＡＭでは、直列に接続したメ
モリセルに蓄えられたデータを、ビット線コンタクトに
近い側のセルから順に読み出して一時的に蓄え、逆にビ
ット線コンタクトから見て遠い側のセルから順に書き込
むという動作を行う。

【００１０】またこの例では、例えば４本のビット線Ｂ
Ｌで１つのセンスアンプを共有している。そして、ビッ
ト線ＢＬの選択信号φ１，２，３，４（図示せず）によ
って４本のビット線ＢＬを順次センスアンプに切り換え
てつなげ、データのアクセスを順番に行う。

【００１１】これらのＤＲＡＭにおいて、プレート電極
の電位は、一般に電源電圧の中間電位（Ｖcc／２）に固
定されている。この電位は、通常ＤＲＡＭチップの内部
或いは外部の電源から、低抵抗の配線層を介して供給さ
れる。プレート電極と低抵抗配線とのコンタクトは、セ
ルアレイの端の部分、即ちロウデコーダ或いはカラムデ
コーダ，センスアンプに隣接した部分、或いはセルアレ
イ内部に周期的に設けられたセルトランジスタのゲート
材料と、低抵抗の裏打ち材料のコンタクトに用いられる
領域に配置されている。

【００１２】また、これらの例では、ビット線の間隔は
セルアレイ内部で完全に周期的になっている。ここに示
した例ではスタックセルのＤＲＡＭを用いたが、以下に
示す問題はトレンチセルのＤＲＡＭでも全く同様に生じ
る。

【００１３】ワード線が活性化してからメモリセルから
ビット線に電荷が転送される際には、メモリセルのスト
レージノードの電位が書き込み電位（従来、代表的な電
位としては、“１”，“０”のそれぞれのデータに対し
て、電源電圧Ｖccと接地電位ＧＮＤ）から、ビット線の
プリチャージ電位付近の電圧へと激しく変動する。逆
に、センスアンプによってデータが増幅され、メモリセ
ルに対する書き込みを行う際には、ストレージノードの
電位はビット線のプリチャージ電位から書き込み電位へ
と変動する。

【００１４】プレート電極は、メモリセルキャパシタに
よってストレージノードと容量結合しており、このよう
なストレージノードＳＮの電位変動によってプレート電
極の電位も変動する。例えば、セルに対する書き込みを
行う際にこのような電位変動が起こると、メモリセルに
蓄えられるべき電荷の量が十分確保できなくなってしま
う。この問題を図を持って簡単に説明したものが図１９
である。

【００１５】この例では、ビット線の電位がプリチャー
ジ電位 (1/2)Ｖccから“１”データの書き込み電位Ｖcc
に変化した場合を想定している。これにより、ビット線
に接続したストレージノードの電位が同じだけ変化す
る。この電位変動のプレート電極に対する影響は、スト
レージノードの電位変動と同じ符号を持つことになる。
即ち、ストレージノードの+(1/2)Ｖccの電位変動に対し
てｄＶ（＞０）だけプレート電極ＰＬの電位が変動す
る。

【００１６】メモリセルに蓄えられる電荷の実効的な量
は、ストレージノードとプレート電極の間の電位差と、
セルキャパシタの容量の積である。プレート電極の電位
が変動してしまうと、ストレージノードとプレート電極
の間の電位差が減少してしまうので、蓄えられる実効的
な電荷量が減少してしまうことになる。

【００１７】一方、通常プレート電極はプレートの電位
を発生する電源から導かれた上層の低抵抗配線とセルア
レイの端でコンタクトを取っているので、セルアレイ内
部で上記のような電位変動が局所的に起こっても、プレ
ートの対接地容量と電源までの実効的な抵抗値の積によ
って決まる時定数程度の時間がたてば、電位変動が収ま
るので、上記のマージン減少はなくなる。別の言葉でい
うと、プレートの電位変動が収まるまでの時定数よりも
長い時間をかけてメモリセルに対する読み出し或いは書
き込みを行わなければ、データのアクセスにおけるマー
ジンが減少してしまうことになる。

【００１８】さて、上に示したいずれの例においても、
プレート電極に対してビット線コンタクトのための穴が
連続してあいている。即ち、プレート電極の配線形状が
セルアレイの端から端まで細長くつながった形になって
いる。即ち、セルアレイ中央からプレートの電位を発生
する電源までの抵抗値が大きいという問題がある。この
抵抗値が大きいと、上記の時定数が長くなり、マージン
を損なうことなく高速にメモリセルへのアクセスが行え
なくなってしまう。

【００１９】この問題を解決するためには、プレート電
極の材料を実効的に低抵抗化する必要があり、効果的な
方法として上記のビット線コンタクトの部分の細長い穴
の途中で、プレート電極を左右につなげることが考えら
れる。即ち、プレート電極の形状を細長くつながった形
状から、網目状の形状にすることによってセルアレイの
任意の位置からプレートに対する電位発生回路までの実
効的な抵抗値を減少することができる。

【００２０】しかしながら、ビット線コンタクトとプレ
ート電極の距離には、マスクの合わせ精度や層間膜の性
質などによって決まる一定以上の間隔をあけなければな
らないというデザインルールがあり、一般には隣り合う
ビット線のコンタクトの間でプレート電極材料をつなぐ
ことは困難である。

【００２１】

【発明が解決しようとする課題】このように従来のＤＲ
ＡＭにおいては、プレート電極の形状がビット線コンタ
クトを取るためにセルアレイ端から細長い穴をあけた形
状となっているために、ビット線或いはメモリセルから
プレート電極に与えられる電位変動をなかなか吸収でき
ず、これがメモリセルに対する読み出しマージンを減少
させる要因となっていた。

【００２２】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、プレート電極の電位変
動をより速やかに吸収できるプレート電極形状を実現で
きるダイナミック型半導体記憶装置を提供することにあ
る。

【００２３】

【課題を解決するための手段】

（概要）上記課題を解決するために本発明は、次のよう
な構成を採用している。

【００２４】即ち本発明は、複数本のビット線と複数本
のワード線との各交点にメモリセルを選択的に配置し、
ビット線の複数本毎にワード線を低抵抗化するためのシ
ャント部を設け、かつビット線よりも下層にセルキャパ
シタのプレート電極を設けたダイナミック型半導体記憶
装置において、前記ビット線の間隔を、前記ワード線の
シャント部に挟まれた領域内で少なくとも１箇所、他よ
りも広くしてなることを特徴とする。

【００２５】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。

【００２６】(1) ビット線の間隔を広げた部分におい
て、プレート電極をビット線に平行につなげること。

【００２７】(2) ビット線の間間を広げた部分の少なく
とも１箇所において、プレート電極に対する、プレート
電極よりも上の配線層からのコンタクトを配置するこ
と。

【００２８】(3) ビット線の間隔を広げる領域の数につ
いて、ワード線の裏打ち領域を１２８本のビット線毎に
設ける場合、１箇所から１６箇所程度とすること。

【００２９】(4) 複数本のビット線と複数本のワード線
との各交点にメモリセルを選択的に配置し、ビット線の
複数本毎にワード線を低抵抗化するためのシャント部を
設け、かつビット線よりも下層にプレート電極を設けた
ダイナミック型半導体記憶装置において、１本のワード
線に沿って配置されるメモリセルの内部の回路素子の間
隔を、ワード線の裏打ち領域に挟まれた部分において、
少なくとも１箇所、最小の間隔よりも広くすることを特
徴とする。さらに、間隔を広くした部分でプレート電極
をビット線に平行につなげることを特徴とする。

【００３０】（作用）本発明によれば、１つのセルアレ
イに含まれる全てのワード線について、セルアレイ内部
の同じ位置においてビット線の間隔を広くし、ビット線
コンタクトを避けてプレート電極をビット線方向につな
げている。これにより、プレート電極の実効的な抵抗値
を減少し、プレートノイズの時定数を減少させることが
できる。従って、プレート電極に生じる電位変動を速や
かに吸収でき、高速に動作した場合でも動作マージンを
確保したダイナミック型半導体記憶装置を実現すること
が可能となる。

【００３１】また、ビット線が広がった部分で、プレー
ト電位を発生する電源から上層の金属等からなる低抵抗
配線を介したプレート電極に対するコンタクトを取るこ
ともできる。

【００３２】

【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。

【００３３】（実施形態１）図１は、本発明の第１の実
施形態に係わるＤＲＡＭのセルアレイ部を示すレイアウ
ト図である。

【００３４】この実施形態は、ビット線ＢＬをメモリセ
ルよりも後の工程で加工する（ビット線後作り）解放型
ビット線方式のＤＲＡＭで、従来の技術で説明したよう
に、プレート電極ＰＬのビット線コンタクトの部分に穴
があいている。本実施形態は、図１５の従来技術に対応
している。

【００３５】図２に、このような構成のＤＲＡＭのメモ
リセルの配置と、読み出し回路（センスアンプ）配置に
関する模式図を示した。図３に、図１の破線Ａ部分の素
子構造断面図を示した。

【００３６】ワード線ＷＬとビット線ＢＬの交点の２つ
の１つにメモリセルＭＣが配置されており、他のビット
線ＢＬを挟んで隣接するビット線対がセンスアンプＳＡ
につながる折り返しビット線方式となっている。また、
メモリセルＭＣの構造としてスタックキャパシタを用い
ている。

【００３７】図３中の１１は半導体基板、１２は素子分
離絶縁膜、１３はソース・ドレイン領域、１４はワード
線（ＷＬ）、１５はストレージノード（ＳＮ）、１６は
絶縁膜、１７はプレート電極（ＰＬ）、１８…ビット線
（ＢＬ）、１９はビット線コンタクト、２０はセルトラ
ンジスタを示している。

【００３８】本実施形態では、セルアレイ内部で、ビッ
ト線の間隔を一部分広くして、この領域でビット線コン
タクトを避けるためのプレート電極の穴の左右のプレー
ト材料をデザインルールに違反することなしにつなげて
いる。

【００３９】ワード線の裏打ち（シャント）は、高抵抗
のセルトランジスタのゲート材料と、低抵抗の裏打ち配
線をつなぎ、ワード線の遅延を少なくするためのもの
で、この例では６４カラム、即ち１２８本のビット線毎
にワード線の裏打ち領域を設けている。この概念図を図
４に示す。

【００４０】また、ゲート材料からビット線に用いられ
る配線層を介して、上層の低抵抗配線層にコンタクトを
取っているため、この領域では、メモリセルやビット線
を配置できない。

【００４１】本実施形態においては、プレートに対する
電源からの低抵抗配線を介したコンタクトを、ロウデコ
ーダ或いはカラムデコーダ，センスアンプに隣接した、
セルアレイの端の部分及び、６４カラム毎に設けられた
ワード線の裏打ちコンタクトのための領域で取ってい
る。

【００４２】本実施形態においては、８本ビット線毎、
即ちワード線の裏打ち領域に挟まれたセルアレイにおい
て１６箇所で、ビット線の間隔を最小の間隔よりも広く
している。この数については、少なくとも１箇所以上取
ることが本発明の骨子であるが、数が多過ぎるとビット
線方向の間隔が本来よりも大きくなってしまい、セルア
レイの面積が大きくなってしまう。

【００４３】従って、例えばビット線の間隔を広げる領
域の数については、ワード線の裏打ち領域を１２８本の
ビット線毎に設ける場合、１箇所から１６箇所程度が望
ましい。また、ワード線の裏打ち領域が２５６本のビッ
ト線毎の場合、１箇所から３２箇所程度が望ましい。ま
た、ワード線の裏打ち領域が６４本のビット線毎の場
合、１箇所から８箇所程度が望ましい。

【００４４】このように本実施形態では、ビット線の間
隔を一部広くしており、ビット線の間隔が広い部分では
隣り合うビット線コンタクトの間隔も大きく、従ってプ
レート材料をビット線コンタクトを避けたままビット線
に平行な方向につなげることができる。そして、プレー
ト電極の形状が従来の細長い形状から網目状になるため
にプレート電極の実効的な抵抗値を減少させることがで
き、これによりプレートに生じた電位変動をより速やか
に電源に吸収することができ、高速に動作した場合でも
動作マージンを確保することができる。

【００４５】（実施形態２）図５は、本発明の第２の実
施形態に係わるＤＲＡＭのセルアレイ部を示すレイアウ
ト図である。

【００４６】本実施形態は、図１６の従来例に対応して
おり、また第１の実施形態と同様にビット線ＢＬの間隔
をワード線ＷＬの裏打ちコンタクトのための領域に挟ま
れた部分に含まれるビット線ＢＬの数よりも少ない数毎
に広くしている。

【００４７】図６はこの方式のメモリを用いた回路の模
式図で、折り返しビット線方式と解放型ビット線方式を
組み合わせて読み出しを行っている。

【００４８】このような構成であれば、プレート電極の
実効的な抵抗値を減少し、プレートノイズの時定数を減
少させることができる。従って、先の第１の実施形態と
同様に、プレート電極に生じる電位変動を速やかに吸収
でき、高速に動作した場合でも動作マージンを確保する
ことができる。

【００４９】（実施形態３）図７は、本発明の第３の実
施形態に係わるＤＲＡＭのセルアレイ部を示すレイアウ
ト図である。

【００５０】本実施形態は、図１７の従来例に対応して
おり、第１，第２の実施形態と同様にビット線ＢＬの間
隔をワード線ＷＬの裏打ちコンタクトのための領域に挟
まれた部分に含まれるビット線ＢＬの数よりも少ない数
毎に広くしている。

【００５１】図８はこの方式のメモリを用いた回路の模
式図で、解放型ビット線方式を用いてメモリセルへのア
クセスを行っている。

【００５２】このような構成であっても、プレート電極
の実効的な抵抗値を減少させることができ、第１の実施
形態と同様の効果が得られる。

【００５３】（実施形態４）図９は、本発明の第４の実
施形態に係わるＤＲＡＭのセルアレイ部を示すレイアウ
ト図である。

【００５４】本実施形態は、図１８の従来例に対応して
おり、第１，第２の実施形態と同様にビット線ＢＬの間
隔をワード線ＷＬの裏打ちコンタクトのための領域に挟
まれた部分に含まれるビット線ＢＬの数よりも少ない数
毎に広くしている。

【００５５】図１０は本方式のメモリを用いた回路の模
式図で、解放型ビット線方式を用いている。

【００５６】ＮＡＮＤ型ＤＲＡＭでは、直列に接続した
メモリセルに蓄えられたデータを、ビット線コンタクト
に近い側のセルから順に読み出して一時的に蓄え、逆に
ビット線コンタクトから見て遠い側のセルから順に書き
込むという動作を行う。

【００５７】また、この例では複数（４本）のビット線
で１つのセンスアンプを共有している。ビット線の選択
信号φ１，２，３，４によって、ビット線ＢＬ１，２，
３，４を順次センスアンプに切り換えてつなげ、データ
のアクセスを順番に行うようになっている。

【００５８】このような構成であっても、プレート電極
の実効的な抵抗値を減少させることができ、第１の実施
形態と同様の効果が得られる。

【００５９】（実施形態５）図１１は、本発明の第５の
実施形態に係わるＤＲＡＭのセルアレイ部を示すレイア
ウト図である。図１２は、本実施形態のレイアウトパタ
ーンのうち、プレート電極の形状のみを示したものであ
る。

【００６０】本実施形態は第３の実施形態と同様に、図
１７の従来に対応しており、ビット線ＢＬの間隔をワー
ド線ＷＬの裏打ちコンタクトのための領域に挟まれた部
分に含まれるビット線ＢＬの数よりも少ない数毎に広く
している。

【００６１】本実施形態では、ビット線及び該ビット線
に接続されるメモリ素子が直線的に配置されず、ビット
線コンタクトの間隔を広げてプレート電極を接続しやす
くした領域（図中でＣと示した）が、互い違いに配置さ
れている。

【００６２】また本実施形態は、（課題を解決するため
の手段）の項で述べた望ましい実施態様(5) に沿ったも
のである。即ち、図中に示した２種類のワード線ＷＬ１
とＷＬ２について、メモリセル内部の回路素子の間隔を
広げている部分の位置が異なっている。

【００６３】このような構成であっても、第１から第４
の実施形態と同様に、プレート電極の形状が網目状にな
っていることにより、プレートノイズの時定数を低減す
ることができる。

【００６４】（実施形態６）図１３，１４は、本発明の
第６の実施形態に係わるＤＲＡＭを説明するためのもの
で、図１３はプレートに対するコンタクト配置の例を示
す図、図１４はコンタクト部分及びワード線シャント部
分のワード線方向の断面図である。

【００６５】先の第１〜第５の実施形態では、ビット線
ＢＬの間隔を広くした部分において、プレート電極ＰＬ
をビット線ＢＬに平行な方向につなげ、プレート電極Ｐ
Ｌから電源回路までの抵抗を小さくすることが骨子であ
ったが、本実施形態では、ビット線ＢＬの間隔を広くし
た領域のセルアレイの端部において、プレート電極ＰＬ
に対するコンタクトを取っている。

【００６６】図１４（ａ）に示すセルアレイ端部のワー
ド線に平行な方向の断面を見ると明らかなように、ビッ
ト線間隔が細密に並んだ部分では、上層の金属配線層か
らプレートに対するコンタクトは、ビット線配線層が間
に挟まれるので取ることができない。一方、ワード線の
裏打ち領域では、図１４（ｂ）に示すように、上層の金
属配線層からゲート配線層までのコンタクトを取ってい
る。

【００６７】このワード線の裏打ちは、通常はコンタク
トを深くし過ぎない目的のため、一旦ビット線の配線層
を介して金属配線とゲートを電気的につなげる。このた
め、中間のビット線配線層に対する、金属配線とゲート
配線の２種類のコンタクトにそれぞれ余裕を持たせるレ
イアウトにせざるを得ないので、大きな面積が必要とな
る（ワード線方向に必要な長さＷB ）。

【００６８】これに対して、プレートに対するコンタク
トは、金属配線層からの深さがゲートに対するほど深く
はならないため、他の配線層を介する必要がなく、小さ
な面積で済む（ワード線方向に必要な長さＷA ）。具体
的には、ビット線の間隔をワード線の裏打ち領域よりも
小さい距離だけ（ＷA ＜ＷB ）広げることによって、プ
レートに対するコンタクトも取ることができ、これは第
１〜第５の実施形態で説明したプレート電極をビット線
方向につなげるための間隔と同程度でよい。

【００６９】以上の実施形態で説明した本発明の骨子
は、ビット線の間隔をワード線の裏打ち領域の間隔より
も短い周期で広くし、その部分でプレート電極をビット
線方向につなげて網目状の形状にし、或いはプレート電
極に対するコンタクトを取ることによって、電源回路か
らメモリセルの位置までのプレートの抵抗を効果的に小
さくすることができることである。このため、プレート
に生じた電位変動を電源に吸収するための時定数が小さ
くなり、よって高速に動作した場合でも動作マージンを
確保したダイナミック型半導体記憶装置が実現できる。

【００７０】なお、本発明は上述した各実施形態に限定
されるものではなく、その要旨を逸脱しない範囲で、種
々変形して実施することができる。

【００７１】

【発明の効果】以上詳述したように本発明によれば、ワ
ード線のシャント部に挟まれた領域内で少なくとも１箇
所、ビット線の間隔を他よりも広くし、この部分でプレ
ート電極をビット線と平行に接続することにより、プレ
ート電極の電位変動を吸収するための時定数を小さくで
き、従って高速に動作した場合でも動作マージンを確保
したダイナミック型半導体記憶装置を実現することが可
能となる。

【図面の簡単な説明】

【図１】第１の実施形態に係わるＤＲＡＭのセルアレイ
部を示すレイアウト図。

【図２】第１の実施形態におけるメモリセルの配置とセ
ンスアンプの配置を示す図。

【図３】図１の破線Ａ部分の素子構造断面図。

【図４】第１の実施形態におけるワード線シャント部の
様子を示す概念図。

【図５】第２の実施形態に係わるＤＲＡＭのセルアレイ
部を示すレイアウト図。

【図６】第２の実施形態におけるメモリセルの配置とセ
ンスアンプの配置を示す図。

【図７】第３の実施形態に係わるＤＲＡＭのセルアレイ
部を示すレイアウト図。

【図８】第３の実施形態におけるメモリセルの配置とセ
ンスアンプの配置を示す図。

【図９】第４の実施形態に係わるＤＲＡＭのセルアレイ
部を示すレイアウト図。

【図１０】第４の実施形態におけるメモリセルの配置と
センスアンプの配置を示す図。

【図１１】第５の実施形態に係わるＤＲＡＭのセルアレ
イ部を示すレイアウト図。

【図１２】第５の実施形態におけるプレート電極の形状
のみを示すレイアウト図。

【図１３】第６の実施形態におけるプレートに対するコ
ンタクト配置の例を示す図。

【図１４】第６の実施形態におけるコンタクト及びワー
ド線シャント部の断面を示す図。

【図１５】従来の折り返しビット線方式を用いたＤＲＡ
Ｍのメモリセルのレイアウト図。

【図１６】従来のワード線とビット線の交点の３箇所に
２箇所にメモリセルを配置したＤＲＡＭセルのレイアウ
ト図。

【図１７】従来のワード線とビット線の全ての交点にメ
モリセルを配置したＤＲＡＭセルのレイアウト図。

【図１８】従来の複数のＤＲＡＭセルを直列につなげた
ＮＡＮＤ型ＤＲＡＭのメモリセルのレイアウト図。

【図１９】従来の問題点を説明するための図。

【符号の説明】

１１…半導体基板 １２…素子分離絶縁膜 １３…ソース・ドレイン領域 １４…ワード線 １５…ストレージノード １６…絶縁膜 １７…プレート電極 １８…ビット線 １９…ビット線コンタクト ２０…セルトランジスタ ＷＬ…ワード線 ＢＬ…ビット線 ＰＬ…プレート電極 ＳＮ…ストレージノード

Claims (3)

【特許請求の範囲】
1. 【請求項１】複数本のビット線と複数本のワード線との
   各交点にメモリセルを選択的に配置し、ビット線の複数
   本毎にワード線を低抵抗化するためのシャント部を設
   け、かつビット線よりも下層にセルキャパシタのプレー
   ト電極を設けたダイナミック型半導体記憶装置におい
   て、 前記ビット線の間隔を、前記ワード線のシャント部に挟
   まれた領域内で少なくとも１箇所、他よりも広くしてな
   ることを特徴とするダイナミック型半導体記憶装置。
2. 【請求項２】前記ビット線の間隔を広げた部分におい
   て、前記プレート電極をビット線と平行につなげること
   を特徴とする請求項１記載のダイナミック型半導体記憶
   装置。
3. 【請求項３】前記ビット線の間隔を広げた部分の少なく
   とも１箇所において、前記プレート電極に対する該プレ
   ート電極よりも上の配線層からのコンタクトを配置する
   ことを特徴とする請求項１記載のダイナミック型半導体
   記憶装置。